JP2002368620A - ディジタルδςモジュレータおよびそれを用いたd/aコンバータ - Google Patents
ディジタルδςモジュレータおよびそれを用いたd/aコンバータInfo
- Publication number
- JP2002368620A JP2002368620A JP2001174597A JP2001174597A JP2002368620A JP 2002368620 A JP2002368620 A JP 2002368620A JP 2001174597 A JP2001174597 A JP 2001174597A JP 2001174597 A JP2001174597 A JP 2001174597A JP 2002368620 A JP2002368620 A JP 2002368620A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- modulator
- stage
- digital
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3006—Compensating for, or preventing of, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
精度を有すると共に、回路規模を削減するディジタルΔ
Σモジュレータを得る。 【解決手段】 1ビット量子化器を有し、ディジタルデ
ータをモジュレーションする初段1ビットΔΣモジュレ
ータ32と、1ビット量子化器で生じた量子化誤差に補
正を掛ける補正ロジック34と、mビット量子化器を有
し、補正ロジック34により補正が掛けられた量子化誤
差をモジュレーションして初段1ビットΔΣモジュレー
タ32に帰還する次段mビットn次ΔΣモジュレータ3
5とを備え、補正ロジック34は、量子化誤差が初段1
ビットΔΣモジュレータ32の出力において消去される
ように補正を掛ける。
Description
子化器を用いた場合と同等の精度を有するディジタルΔ
Σモジュレータおよびそれを用いたD/Aコンバータに
関するものである。
モジュレータを用いたD/Aコンバータを示すブロック
構成図であり、図において、1はディジタル入力データ
のサンプリングレートを高めるインターポレーションフ
ィルタ、2はサンプリングレートが高められたディジタ
ルデータをモジュレーションしてノイズシェーピングす
る1ビット出力のディジタルΔΣモジュレータである。
このディジタルΔΣモジュレータ2は、減算器、積分
器、量子化器、および遅延素子から構成されている。3
はノイズシェーピングされたディジタルデータをアナロ
グデータに変換する内部D/Aコンバータ、4はアナロ
グデータの帯域外ノイズをカットするローパスフィルタ
である。
域のD/Aコンバータの変換方式として、オーバーサン
プリングΔΣ変換方式が広く用いられている。1ビット
ディジタルΔΣモジュレータを用いたD/Aコンバータ
の基本構成を図11に示した。インターポレーションフ
ィルタ1では、ディジタル入力データのサンプリングレ
ートを高め、ディジタルΔΣモジュレータ2では、その
高められたサンプリングレートでディジタルデータをモ
ジュレーションしてノイズシェーピングする。内部D/
Aコンバータ3では、ノイズシェーピングされたディジ
タルデータをアナログデータに変換し、ローパスフィル
タ4では、さらに、アナログデータの帯域外ノイズをカ
ットして出力する。ここで、ディジタルΔΣモジュレー
タ2は、減算器、積分器、量子化器、および遅延素子か
ら構成されている。モジュレータの精度を決定する要素
には、モジュレータの次数と、量子化器のビット数とが
ある。モジュレータの次数は、信号経路に積分器がいく
つ挿入されているかによって決まる。例えば、2個の積
分器がある場合に、2次のモジュレータとなる。図12
(a)は従来の1ビット2次ディジタルΔΣモジュレー
タを示すブロック構成図であり、図において、11は入
力部、12は減算器、13は積分器、14は減算器、1
5は積分器、16は1ビット量子化器、17は出力部、
18は遅延素子である。図12(b)は従来のマルチビ
ット2次ディジタルΔΣモジュレータを示すブロック構
成図であり、図において、19はマルチビット量子化
器、その他の構成は、図12(a)と同等である。一般
にモジュレータの次数が高いほど、また、量子化器のビ
ット数が多いほどディジタルΔΣモジュレータは高精度
である。同じ次数であれば、マルチビット量子化器を用
いた方が高精度になるが、この場合、内部D/Aコンバ
ータ3の単位要素回路のばらつきが避けられず、理論値
に比べ精度が劣化することが知られている。図13は従
来のマルチビットディジタルΔΣモジュレータを用いた
D/Aコンバータを示すブロック構成図であり、図にお
いて、20はマルチビット2次ディジタルΔΣモジュレ
ータと内部D/Aコンバータ3との間に設けられたダイ
ナミックエレメントマッチング回路(以下、DEMと言
う)である。このように、内部D/Aコンバータ3の単
位要素回路のばらつきによる精度劣化を低減するため
に、内部D/Aコンバータ3の前段にDEM20を設け
ることが必須となる。DEM20は、ビット数が多けれ
ば多いほど回路規模が大きくなり、また、構成も複雑に
なる。このためディジタルΔΣモジュレータとしては、
ディジタル出力が1ビットで、ノイズシェーピングの効
果はマルチビット量子化器を用いた場合と同等となるの
が望ましい。
モジュレータは以上のように構成されているので、マル
チビット量子化器19を用いた方が高精度になるが、こ
の場合、内部D/Aコンバータ3の単位要素回路のばら
つきが避けられず、そのばらつきによる精度劣化を低減
するために、内部D/Aコンバータ3の前段にDEM2
0を設けた場合には、回路規模が大きくなり、構成も複
雑になってしまう課題があった。
めになされたもので、マルチビット量子化器を用いた場
合と同等の精度を有すると共に、回路規模を削減するデ
ィジタルΔΣモジュレータおよびそれを用いたD/Aコ
ンバータを得ることを目的とする。
ルΔΣモジュレータは、ディジタルデータをモジュレー
ションする初段lビットΔΣモジュレータと、lビット
量子化器で生じた量子化誤差に補正を掛ける補正ロジッ
クと、補正ロジックにより補正が掛けられた量子化誤差
をモジュレーションして初段lビットΔΣモジュレータ
に帰還する次段mビットΔΣモジュレータとを備え、補
正ロジックは、lビット量子化器で生じた量子化誤差が
初段lビットΔΣモジュレータの出力において消去され
るように補正を掛けるようにしたものである。
タは、lを1とするようにしたものである。
タは、次段mビットΔΣモジュレータでモジュレーショ
ンした出力を初段lビットΔΣモジュレータの入力部に
帰還するようにしたものである。
タは、次段mビットΔΣモジュレータでモジュレーショ
ンした出力を初段lビットΔΣモジュレータに複数設け
られた積分器間に帰還するようにしたものである。
タは、次段mビットΔΣモジュレータでモジュレーショ
ンした出力を初段lビットΔΣモジュレータのlビット
量子化器の直前に帰還するようにしたものである。
タは、初段lビットΔΣモジュレータおよび次段mビッ
トΔΣモジュレータを、共に同一次数のモジュレータと
するようにしたものである。
タは、初段lビットΔΣモジュレータおよび次段mビッ
トΔΣモジュレータを、初段lビットΔΣモジュレータ
の次数よりも次段mビットΔΣモジュレータの次数を高
くなるようにしたものである。
タは、lビット量子化器で生じた量子化誤差を、lビッ
ト量子化器の入力と出力の差から取り出すようにしたも
のである。
タは、lビット量子化器で生じた量子化誤差を、初段l
ビットΔΣモジュレータの入力と出力の差から取り出す
ようにしたものである。
ジタルデータのサンプリングレートを高めるインターポ
レーションフィルタと、サンプリングレートが高められ
たディジタルデータをモジュレーションしてノイズシェ
ーピングするディジタルΔΣモジュレータと、ノイズシ
ェーピングされたディジタルデータをアナログデータに
変換する内部D/Aコンバータと、変換されたアナログ
データの帯域外ノイズをカットするローパスフィルタと
を備えたものである。
説明する。 実施の形態1.図1はこの発明の実施の形態1による1
ビットn(n≧1)次ディジタルΔΣモジュレータの概
略を示すブロック構成図であり、図において、31はデ
ィジタルデータを入力する入力部、32は1ビット量子
化器を有し、ディジタルデータをモジュレーションする
初段1ビットn次ΔΣモジュレータ、33はモジュレー
ションしてノイズシェーピングされたディジタルデータ
を出力する出力部である。34は初段1ビットn次ΔΣ
モジュレータ32の1ビット量子化器で生じた量子化誤
差に補正を掛ける補正ロジック、35はm(m≧1)ビ
ット量子化器を有し、補正ロジック34により補正が掛
けられた量子化誤差をモジュレーションして初段1ビッ
トn次ΔΣモジュレータ32にフィードバックする次段
mビットn次ΔΣモジュレータである。
n次ΔΣモジュレータ32において、入力部31から入
力されたディジタルデータをモジュレーションすると共
に、その1ビット量子化器で生じた量子化誤差を求め、
補正ロジック34に出力する。補正ロジック34では、
その量子化誤差が初段1ビットn次ΔΣモジュレータ3
2の出力部33において消去されるように、その量子化
誤差に補正を掛けて次段mビットn次ΔΣモジュレータ
35に出力する。次段mビットn次ΔΣモジュレータ3
5では、補正ロジック34により補正が掛けられた量子
化誤差をモジュレーションして初段1ビットn次ΔΣモ
ジュレータ32にフィードバックする。この結果、初段
1ビットn次ΔΣモジュレータ32から出力を取り出す
ので、最終出力は1ビットのデータストリームであるた
め、DEMを用いる必要がなくなり、簡単な構成でmビ
ット量子化器を用いた場合と同等の精度を有する1ビッ
トn次ディジタルΔΣモジュレータを実現することがで
きる。
態2による1ビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、41は加算
器、42,44,48,50,52は減算器、43,4
5,51,53は積分器、46は1ビット量子化器、4
7,55は遅延素子、49は微分器により構成された補
正ロジック、54はmビット量子化器である。なお、補
正ロジック49の前段により、初段1ビットn次ΔΣモ
ジュレータを構成し、補正ロジック49の後段により、
次段mビットn次ΔΣモジュレータを構成するものであ
る。
n次ΔΣモジュレータにおいて、1ビット量子化器46
の入力データと出力データとの差分(量子化誤差:−q
1)を減算器48により算出し、その信号を次段mビッ
トn次ΔΣモジュレータに出力する(X2)。この際、
補正ロジック49により、初段1ビットn次ΔΣモジュ
レータの出力部33において生じる量子化誤差(q
1(1−z−1)n)をその打ち消すような補正を掛け
る。この補正は、微分器((1−z−1)n)のみで実
現できる。次段mビットn次ΔΣモジュレータにおい
て、(X2)をモジュレーションし、その出力(Y2)
を初段の積分器43の入力側の加算器41にフィードバ
ックする。この結果、1ビット出力でありながら、mビ
ットn次相当の精度が実現でき、DEMを削減できる。
また、初段および次段のモジュレータを共に同一のn次
モジュレータとしたので、ほぼ同一の回路ブロックで構
成することができ、構成を簡単にすることができる。各
ノードの伝達関数は、以下のようになる。 X2=−q1(1−z−1)n Y2=−q1(1−z−1)n+qm(1−z−1)n Y=X+qm(1−z−1)n また、図2に示したように、2次のモジュレータの場
合、 X2=−q1(1−z−1)2 Y2=−q1(1−z−1)2+qm(1−z−1)2 Y=X+qm(1−z−1)2
態3による1ビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、56は加算器
41の代わりに初段と次段の積分器43,45間に設け
られた加算器であり、次段mビットn次ΔΣモジュレー
タの出力は、その加算器56にフィードバックされてい
る。その他の構成については、図2と同等である。
態3では、次段mビットn次ΔΣモジュレータの出力を
初段1ビットn次ΔΣモジュレータに複数設けられた積
分器43,45間の加算器56にフィードバックする。
例えば、初段1ビットn次ΔΣモジュレータのk番目の
積分器の出力に、次段mビットn次ΔΣモジュレータの
出力をフィードバックした場合には、次段mビットn次
ΔΣモジュレータの出力は、初段1ビットn次ΔΣモジ
ュレータでk次のモジュレーションを受ける。このた
め、補正ロジック49は、((1−z−1)n−k)と
なる。さらに、次段mビットn次ΔΣモジュレータの量
子化誤差(qm)は、次段mビットn次ΔΣモジュレー
タのn次および初段1ビットn次ΔΣモジュレータのk
次のモジュレーションを受けるため、(n+k)次のモ
ジュレーションを受けることになる。この場合、実施の
形態2で得られた効果に加えて、モジュレーションの次
数が上がる(n次→n+k次)ため、より高精度化が図
れる。これにより、各ノードの伝達関数は、以下のよう
になる。 X2=−q1(1−z−1)n−k Y2=−q1(1−z−1)n−k+qm(1−
z−1)n また、図3に示したように、2次のモジュレータの場
合、 X2=−q1(1−z−1) Y2=−q1(1−z−1)+qm(1−z−1)2
る1ビットn次ディジタルΔΣモジュレータの他の構成
を示すブロック構成図であり、図において、57は図3
における積分器43の代わりに設けられた積分器、58
は図3における遅延素子47の代わりに設けられた遅延
素子である。このような積分器57および遅延素子58
を設けても同様な効果を有する。
態4による1ビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、59は加算器
41または加算器56の代わりに1ビット量子化器46
の直前に設けられた加算器であり、次段mビットn次Δ
Σモジュレータの出力は、その加算器59にフィードバ
ックされている。その他の構成については、図2または
図3と同等である。
態4では、次段mビットn次ΔΣモジュレータの出力を
初段1ビットn次ΔΣモジュレータの1ビット量子化器
46の直前に設けられた加算器59にフィードバックす
る。1ビット量子化器46の直前にフィードバックされ
たデータは、初段1ビットn次ΔΣモジュレータによ
り、n次のモジュレーションを受ける。このため、次段
mビットn次ΔΣモジュレータに出力するデータは、1
ビット量子化器46の量子化誤差分(−q1)で良いた
め、補正ロジック49を削減することができる。さら
に、次段mビットn次ΔΣモジュレータでモジュレーシ
ョンされたmビット量子化器54の量子化誤差(q
m(1−z−1)n)は、初段1ビットn次ΔΣモジュ
レータにフィードバックされた後、その初段1ビットn
次ΔΣモジュレータにおいてもn次のモジュレーション
を受けることになる。この結果、出力Yはより高い次数
のモジュレーションを受ける(2n次)ことになり、実
施の形態2,3に比べてさらに高精度化できる。この実
施の形態4においても、出力Yは初段1ビットn次ΔΣ
モジュレータから取り出すため、1ビットのデータスト
リームであるためDEMを必要としない。さらに、補正
ロジックも必要としないため、構成はさらに簡単にな
る。各ノードの伝達関数は、以下のようになる。 X2=−q1 Y2=−q1+qm(1−z−1)n Y=X+(1−z−1)n・(Y2+q1) =X+qm(1−z−1)2n また、図5に示したように、2次のモジュレータの場
合、 X2=−q1 Y2=−q1+qm(1−z−1)2 Y=X+qm(1−z−1)4
る1ビットn次ディジタルΔΣモジュレータの他の構成
を示すブロック構成図であり、図において、60は図5
における積分器45の代わりに設けられた積分器、ま
た、図5における遅延素子47は削除されている。この
ような積分器60を設けても同様な効果を有する。
態5による1ビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、61は減算
器、62は積分器である。その他の構成については、図
3と同等である。
態5は、実施の形態2から4において、初段1ビットΔ
Σモジュレータと次段mビットΔΣモジュレータとの次
数を変えたものである。図7は実施の形態3の図3を例
にとって示したものであり、初段1ビット2次ΔΣモジ
ュレータと次段mビット3次ΔΣモジュレータとを用い
たものである。各ノードの伝達関数は、以下のようにな
る。 X2=−q1(1−z−1) Y2=−q1(1−z−1)+qm(1−z−1)3 Y=X+(1−z−1)・Y2+q1(1−z−1)2 =X+qm(1−z−1)4 このように、実施の形態3では3次のノイズシェーピン
グ効果であったが、この実施の形態5では次段mビット
ΔΣモジュレータの次数を2次から3次に1次分増加さ
せたため、4次のノイズシェーピング効果が得られ、モ
ジュレータの高精度化が望める。
態6による1ビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、65は減算器
48の代わりに設けられ、初段1ビットn次ΔΣモジュ
レータの入力データと出力データとの差分を取り出す減
算器である。その他の構成については、図3と同等であ
る。
態6は、実施の形態2から4において、初段1ビットn
次ΔΣモジュレータの入力データと出力データとの差分
を減算器65により取り出すものである。図8は実施の
形態3の図3を例にとって示したものである。実施の形
態2から4では、補正ロジック49に微分器を用いてい
たが、初段1ビットn次ΔΣモジュレータの入力データ
と出力データとの差分を減算器65により取り出すこと
によって、積分器によっても実現可能である。この場
合、積分器の次数は、次段mビットn次ΔΣモジュレー
タの出力を初段1ビットn次ΔΣモジュレータの1ビッ
ト量子化器46の直前にフィードバックする場合(実施
の形態4相当)が最大のn次になり、入力部にフィード
バックする場合(実施の形態2相当)に積分器が不要に
なる。この場合にも、1ビット出力でありながら、mビ
ットn次相当の精度が実現でき、DEMが削減できる。
実施の形態3の図3を例にとった図8の場合は、補正ロ
ジック49は1次の積分器になり、各ノードの伝達関数
は、以下のようになる。 X2=(X−Y)=−q1(1−z−1)2 Y2=−q1(1−z−1)+qm(1−z−1)3 Y=X+(1−z−1)・Y2+q1(1−z−1)2 =X+qm(1−z−1)3
態7によるlビットn次ディジタルΔΣモジュレータを
示すブロック構成図であり、図において、66は1ビッ
ト量子化器46の代わりに設けられたl(l<m)ビッ
ト量子化器である。その他の構成については、図7と同
等である。
態7は、実施の形態1から6において、初段1ビットn
次ΔΣモジュレータの1ビット量子化器46の代わりに
lビット量子化器66を設け、初段lビットn次ΔΣモ
ジュレータとしたものである。但し、lは次段mビット
n次ΔΣモジュレータのmビット量子化器54のmより
も小さいものとする。DEM構成は、量子化器のビット
数が多ければ多いほど、複雑かつ大規模になるが、この
実施の形態7の構成をとることにより出力ビット数を少
なくすることができ、通常mビット量子化器を持つディ
ジタルΔΣモジュレータで必要になるDEMに比べて、
小規模なDEMを用いて、mビット量子化器を用いた場
合と同等の精度を持つことができ、このため回路規模の
削減が図れる。
形態8によるlビットディジタルΔΣモジュレータを用
いたD/Aコンバータを示すブロック構成図であり、図
において、1はディジタル入力データのサンプリングレ
ートを高めるインターポレーションフィルタ、67はサ
ンプリングレートが高められたディジタルデータをモジ
ュレーションしてノイズシェーピングするlビット出力
のディジタルΔΣモジュレータである。3はノイズシェ
ーピングされたディジタルデータをアナログデータに変
換する内部D/Aコンバータ、4はアナログデータの帯
域外ノイズをカットするローパスフィルタである。
態8は、実施の形態1から7に示した1またはlビット
ディジタルΔΣモジュレータをオーバーサンプリングΔ
ΣD/Aコンバータに適用したものである。インターポ
レーションフィルタ1では、ディジタル入力データのサ
ンプリングレートを高め、ディジタルΔΣモジュレータ
67では、その高められたサンプリングレートでディジ
タルデータをモジュレーションしてノイズシェーピング
する。内部D/Aコンバータ3では、ノイズシェーピン
グされたディジタルデータをアナログデータに変換し、
ローパスフィルタ4では、さらに、アナログデータの帯
域外ノイズをカットして出力する。実施の形態1から7
に示した1またはlビットディジタルΔΣモジュレータ
をオーバーサンプリングΔΣD/Aコンバータに適用す
ることで、簡単な構成で高精度のD/Aコンバータを実
現することができる。
またはlビットディジタルΔΣモジュレータにおいて、
安定な動作をさせるために、各モジュレータの信号経路
およびフィードバック経路にゲイン段を挿入しても良
い。
ジタルデータをモジュレーションする初段lビットΔΣ
モジュレータと、lビット量子化器で生じた量子化誤差
に補正を掛ける補正ロジックと、補正ロジックにより補
正が掛けられた量子化誤差をモジュレーションして初段
lビットΔΣモジュレータに帰還する次段mビットΔΣ
モジュレータとを備え、補正ロジックは、lビット量子
化器で生じた量子化誤差が初段lビットΔΣモジュレー
タの出力において消去されるように補正を掛けるように
構成したので、DEM構成は、量子化器のビット数が多
ければ多いほど、複雑かつ大規模になるが、通常mビッ
ト量子化器を持つディジタルΔΣモジュレータで必要に
なるDEMに比べて、小規模なDEMを用いて、mビッ
ト量子化器を用いた場合と同等の精度を持つことがで
き、このため回路規模の削減が図れる効果がある。
成したので、初段1ビットΔΣモジュレータから出力を
取り出すので、最終出力は1ビットのデータストリーム
であるため、DEMを用いる必要がなくなり、簡単な構
成でmビット量子化器を用いた場合と同等の精度を持つ
ことができ、このため回路規模の削減が図れる効果があ
る。
ュレータでモジュレーションした出力を初段lビットΔ
Σモジュレータの入力部に帰還するように構成したの
で、小規模なDEMを用いて、mビット量子化器を用い
た場合と同等の精度を持つことができ、このため回路規
模の削減が図れる効果がある。
ュレータでモジュレーションした出力を初段lビットΔ
Σモジュレータに複数設けられた積分器間に帰還するよ
うに構成したので、モジュレーションの次数が上がるた
め、より高精度化が図れる効果がある。
ュレータでモジュレーションした出力を初段lビットΔ
Σモジュレータのlビット量子化器の直前に帰還するよ
うに構成したので、モジュレーションの次数がさらに上
がるため、より高精度化が図れる。また、補正ロジック
を削減することができる効果がある。
ュレータおよび次段mビットΔΣモジュレータを、共に
同一次数のモジュレータとするように構成したので、初
段lビットΔΣモジュレータおよび次段mビットΔΣモ
ジュレータをほぼ同様の回路ブロックで構成されるた
め、構成を簡単にすることができる効果がある。
ュレータおよび次段mビットΔΣモジュレータを、初段
lビットΔΣモジュレータの次数よりも次段mビットΔ
Σモジュレータの次数を高くなるように構成したので、
次段mビットΔΣモジュレータの次数の増加分だけ、高
精度化が図れる効果がある。
じた量子化誤差を、lビット量子化器の入力と出力の差
から取り出すように構成したので、補正ロジックを微分
器によって構成することができる効果がある。
じた量子化誤差を、初段lビットΔΣモジュレータの入
力と出力の差から取り出すように構成したので、補正ロ
ジックを積分器によって構成することができる効果があ
る。
ンプリングレートを高めるインターポレーションフィル
タと、サンプリングレートが高められたディジタルデー
タをモジュレーションしてノイズシェーピングするディ
ジタルΔΣモジュレータと、ノイズシェーピングされた
ディジタルデータをアナログデータに変換する内部D/
Aコンバータと、変換されたアナログデータの帯域外ノ
イズをカットするローパスフィルタとを備えるように構
成したので、簡単な構成で高精度のD/Aコンバータを
実現することができる効果がある。
ディジタルΔΣモジュレータの概略を示すブロック構成
図である。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ディジタルΔΣモジュレータの他の構成を示すブロック
構成図である。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ディジタルΔΣモジュレータの他の構成を示すブロック
構成図である。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ディジタルΔΣモジュレータを示すブロック構成図であ
る。
ィジタルΔΣモジュレータを用いたD/Aコンバータを
示すブロック構成図である。
タを用いたD/Aコンバータを示すブロック構成図であ
る。
ィジタルΔΣモジュレータを示すブロック構成図であ
る。
レータを用いたD/Aコンバータを示すブロック構成図
である。
ンバータ、4 ローパスフィルタ、31 入力部、32
初段1ビットn次ΔΣモジュレータ、33出力部、3
4,49 補正ロジック、35 次段mビットn次ΔΣ
モジュレータ、41,56,59 加算器、42,4
4,48,50,52,61,65 減算器、43,4
5,51,53,57,60,62 積分器、46 1
ビット量子化器、47,55,58 遅延素子、54
mビット量子化器、66 lビット量子化器、67 デ
ィジタルΔΣモジュレータ。
Claims (10)
- 【請求項1】 l(lは任意の自然数)ビット量子化器
を有し、ディジタルデータをモジュレーションする初段
lビットΔΣモジュレータと、上記lビット量子化器で
生じた量子化誤差に補正を掛ける補正ロジックと、m
(mはlよりも大きい任意の自然数)ビット量子化器を
有し、上記補正ロジックにより補正が掛けられた量子化
誤差をモジュレーションして上記初段lビットΔΣモジ
ュレータに帰還する次段mビットΔΣモジュレータとを
備え、上記補正ロジックは、上記lビット量子化器で生
じた量子化誤差が上記初段lビットΔΣモジュレータの
出力において消去されるように補正を掛けることを特徴
とするディジタルΔΣモジュレータ。 - 【請求項2】 lは、1であることを特徴とする請求項
1記載のディジタルΔΣモジュレータ。 - 【請求項3】 次段mビットΔΣモジュレータは、モジ
ュレーションした出力を初段lビットΔΣモジュレータ
の入力部に帰還することを特徴とする請求項1記載のデ
ィジタルΔΣモジュレータ。 - 【請求項4】 次段mビットΔΣモジュレータは、モジ
ュレーションした出力を初段lビットΔΣモジュレータ
に複数設けられた積分器間に帰還することを特徴とする
請求項1記載のディジタルΔΣモジュレータ。 - 【請求項5】 次段mビットΔΣモジュレータは、モジ
ュレーションした出力を初段lビットΔΣモジュレータ
のlビット量子化器の直前に帰還することを特徴とする
請求項1記載のディジタルΔΣモジュレータ。 - 【請求項6】 初段lビットΔΣモジュレータおよび次
段mビットΔΣモジュレータは、共に同一次数のモジュ
レータであることを特徴とする請求項1記載のディジタ
ルΔΣモジュレータ。 - 【請求項7】 初段lビットΔΣモジュレータおよび次
段mビットΔΣモジュレータは、初段lビットΔΣモジ
ュレータの次数よりも次段mビットΔΣモジュレータの
次数を高くしたことを特徴とする請求項1記載のディジ
タルΔΣモジュレータ。 - 【請求項8】 lビット量子化器で生じた量子化誤差
を、lビット量子化器の入力と出力の差から取り出すこ
とを特徴とする請求項1記載のディジタルΔΣモジュレ
ータ。 - 【請求項9】 lビット量子化器で生じた量子化誤差
を、初段lビットΔΣモジュレータの入力と出力の差か
ら取り出すことを特徴とする請求項1記載のディジタル
ΔΣモジュレータ。 - 【請求項10】 ディジタルデータのサンプリングレー
トを高めるインターポレーションフィルタと、上記イン
ターポレーションフィルタによってサンプリングレート
が高められたディジタルデータをモジュレーションして
ノイズシェーピングする請求項1記載のディジタルΔΣ
モジュレータと、上記ディジタルΔΣモジュレータによ
ってノイズシェーピングされたディジタルデータをアナ
ログデータに変換する内部D/Aコンバータと、上記内
部D/Aコンバータによって変換されたアナログデータ
の帯域外ノイズをカットするローパスフィルタとを備え
たD/Aコンバータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001174597A JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたd/aコンバータ |
US10/136,416 US6538589B2 (en) | 2001-06-08 | 2002-05-02 | Digital ΔΣ modulator and D/A converter using the modulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001174597A JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたd/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002368620A true JP2002368620A (ja) | 2002-12-20 |
JP4530119B2 JP4530119B2 (ja) | 2010-08-25 |
Family
ID=19015862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001174597A Expired - Fee Related JP4530119B2 (ja) | 2001-06-08 | 2001-06-08 | ディジタルδςモジュレータおよびそれを用いたd/aコンバータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6538589B2 (ja) |
JP (1) | JP4530119B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Pwmドライバおよびこれを用いたd級増幅器 |
JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型daコンバータ |
KR100849781B1 (ko) | 2006-11-03 | 2008-07-31 | 삼성전기주식회사 | 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 |
US8049651B2 (en) | 2009-02-25 | 2011-11-01 | Fujitsu Semiconductor Limited | ΔΣ modulation circuit and system |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6920182B2 (en) * | 2001-01-09 | 2005-07-19 | Microtune (Texas), L.P. | Delta-sigma modulator system and method |
US7706495B2 (en) * | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
EP1988635A1 (en) * | 2006-02-14 | 2008-11-05 | Matsushita Electric Industrial Co., Ltd. | D/a converter |
US7460046B2 (en) * | 2006-12-22 | 2008-12-02 | Infineon Technologies Ag | Sigma-delta modulators |
JP5508298B2 (ja) * | 2010-01-15 | 2014-05-28 | 旭化成エレクトロニクス株式会社 | 変調器システム及び変調方法 |
US8031096B2 (en) * | 2010-02-18 | 2011-10-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | High resolution delta-sigma digital-to-analog converter |
US8325074B2 (en) * | 2011-03-22 | 2012-12-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and circuit for continuous-time delta-sigma DAC with reduced noise |
US9136865B2 (en) * | 2014-02-11 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-stage digital-to-analog converter |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03148919A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | オーバーサンプリング型ad変換器 |
JPH04129316A (ja) * | 1990-09-20 | 1992-04-30 | Sony Corp | ノイズシェーピング回路 |
JPH0653836A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | アナログデイジタル変換回路 |
JPH0666139U (ja) * | 1993-02-15 | 1994-09-16 | 横河電機株式会社 | マルチビットσδa/d変換器 |
JPH1141102A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | アナログ・ディジタル変換装置 |
JP2000078022A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | デルタシグマ変調装置及び方法、並びにディジタル信号処理装置 |
JP2000341130A (ja) * | 1999-05-28 | 2000-12-08 | Mitsubishi Electric Corp | Δςモジュレータ、daコンバータ、および、adコンバータ |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型d/a変換器 |
US5274375A (en) * | 1992-04-17 | 1993-12-28 | Crystal Semiconductor Corporation | Delta-sigma modulator for an analog-to-digital converter with low thermal noise performance |
US5446460A (en) * | 1993-11-03 | 1995-08-29 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
US5500645A (en) * | 1994-03-14 | 1996-03-19 | General Electric Company | Analog-to-digital converters using multistage bandpass delta sigma modulators with arbitrary center frequency |
US5870048A (en) * | 1997-08-13 | 1999-02-09 | National Science Council | Oversampling sigma-delta modulator |
-
2001
- 2001-06-08 JP JP2001174597A patent/JP4530119B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-02 US US10/136,416 patent/US6538589B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03148919A (ja) * | 1989-11-06 | 1991-06-25 | Fujitsu Ltd | オーバーサンプリング型ad変換器 |
JPH04129316A (ja) * | 1990-09-20 | 1992-04-30 | Sony Corp | ノイズシェーピング回路 |
JPH0653836A (ja) * | 1992-07-31 | 1994-02-25 | Sony Corp | アナログデイジタル変換回路 |
JPH0666139U (ja) * | 1993-02-15 | 1994-09-16 | 横河電機株式会社 | マルチビットσδa/d変換器 |
JPH1141102A (ja) * | 1997-07-18 | 1999-02-12 | Matsushita Electric Ind Co Ltd | アナログ・ディジタル変換装置 |
JP2000078022A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | デルタシグマ変調装置及び方法、並びにディジタル信号処理装置 |
JP2000341130A (ja) * | 1999-05-28 | 2000-12-08 | Mitsubishi Electric Corp | Δςモジュレータ、daコンバータ、および、adコンバータ |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Pwmドライバおよびこれを用いたd級増幅器 |
JP2006304084A (ja) * | 2005-04-22 | 2006-11-02 | Sanyo Electric Co Ltd | マルチビットδς変調型daコンバータ |
US7268716B2 (en) | 2005-04-22 | 2007-09-11 | Sanyo Electric Co., Ltd. | Multibit ΔΣ modulation DA converter |
KR100832615B1 (ko) * | 2005-04-22 | 2008-05-27 | 산요덴키가부시키가이샤 | 멀티 비트 δς 변조형 da 컨버터 |
JP4636926B2 (ja) * | 2005-04-22 | 2011-02-23 | 三洋電機株式会社 | マルチビットδς変調型daコンバータ |
KR100849781B1 (ko) | 2006-11-03 | 2008-07-31 | 삼성전기주식회사 | 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 |
US8049651B2 (en) | 2009-02-25 | 2011-11-01 | Fujitsu Semiconductor Limited | ΔΣ modulation circuit and system |
Also Published As
Publication number | Publication date |
---|---|
JP4530119B2 (ja) | 2010-08-25 |
US6538589B2 (en) | 2003-03-25 |
US20020196169A1 (en) | 2002-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
US6697004B1 (en) | Partial mismatch-shaping digital-to-analog converter | |
KR0181953B1 (ko) | 단일 비트 및 다중 비트 양자화를 이용하는 복수차 시그마-델타 아날로그-디지탈 변환기 | |
EP3252953B1 (en) | Analog-to-digital converter with embedded noise-shaped truncation, embedded noise-shaped segmentation and/or embedded excess loop delay compensation | |
US5682161A (en) | High-order delta sigma modulator | |
US7432841B1 (en) | Delta-sigma analog-to-digital converter with pipelined multi-bit quantization | |
EP1081863B1 (en) | Delta-sigma modulator with two-step quantization, and method for using two-step quantization in delta-sigma modulation | |
US7084797B2 (en) | Delta sigma modulating apparatus | |
US5949361A (en) | Multi-stage delta sigma modulator with one or more high order sections | |
JP3048452B2 (ja) | Ad変換器 | |
JPH07212236A (ja) | デジタル信号の量子化ノイズをデジタル的に整形する装置及びその方法 | |
JPH0786951A (ja) | 3つのシグマ−デルタ変調器をカスケード接続するための方法およびシグマ−デルタ変調器システム | |
WO2002013391A2 (en) | Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters | |
JPH06181438A (ja) | デジタル・デルタ−シグマ変調器 | |
JP2002368620A (ja) | ディジタルδςモジュレータおよびそれを用いたd/aコンバータ | |
JP2010171484A (ja) | 半導体集積回路装置 | |
TW201929440A (zh) | 信號處理裝置和δ-σ調製器 | |
US8427350B2 (en) | Sigma-delta modulator | |
Batten et al. | Calibration of parallel/spl Delta//spl Sigma/ADCs | |
JP4141865B2 (ja) | モジュレータ | |
EP0190694B1 (en) | Oversampling converter | |
US9425817B1 (en) | High order correction for pulse width modulation (PWM) digital/analog converters with reduced computation | |
JP3048007B2 (ja) | A/d変換回路 | |
Abdoli et al. | Noise-Coupled Time-Interleaved Delta–Sigma Modulator with Reduced Hardware Complexity | |
Gunnam et al. | 2+ 1-order switched-current MASH delta-sigma ADC with the digital cancellation circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071101 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100329 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100525 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100601 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130618 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140618 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |