KR100849781B1 - 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 - Google Patents

논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 Download PDF

Info

Publication number
KR100849781B1
KR100849781B1 KR1020060108450A KR20060108450A KR100849781B1 KR 100849781 B1 KR100849781 B1 KR 100849781B1 KR 1020060108450 A KR1020060108450 A KR 1020060108450A KR 20060108450 A KR20060108450 A KR 20060108450A KR 100849781 B1 KR100849781 B1 KR 100849781B1
Authority
KR
South Korea
Prior art keywords
multiplier
logic gate
sigma
delta modulator
correction value
Prior art date
Application number
KR1020060108450A
Other languages
English (en)
Other versions
KR20080040458A (ko
Inventor
이영진
김동현
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020060108450A priority Critical patent/KR100849781B1/ko
Publication of KR20080040458A publication Critical patent/KR20080040458A/ko
Application granted granted Critical
Publication of KR100849781B1 publication Critical patent/KR100849781B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters

Abstract

본 발명은 OR 게이트로 이루어진 곱셈기를 이용하여 시그마-델타 모듈레이터를 구성함으로써, 회로의 집적도를 높인 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터에 관한 것이다.
본 발명은 입력신호에 사전에 설정된 계수를 곱하는 일차 곱셈부와, 상기 일차 곱셈부로부터의 출력값에 보정값을 감산하고, 감산한 현재 결과값과 이전 결과값을 가산하여 그 가산한 결과값에 사전에 결정된 계수를 곱하는 신호처리부와, 상기 신호처리부로부터의 출력신호를 양자화하는 양자화부와, 상기 양자화부로부터의 출력신호에 따라 상기 보정값의 생성을 제어하는 제어신호를 전송하는 제어부와, 상기 제어부로부터의 제어신호에 따라 각각 동작하는 복수의 논리 게이트를 구비하여 상기 양자화부로부터의 출력신호와 사전에 설정된 계수를 곱하여 상기 보정값을 생성하는 보정값 생성부를 포함한다.
Figure R1020060108450
시그마-델타 모듈레이터, 주파수 합성기, 스퍼(spur), OR 게이트

Description

논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터{SIGMA-DELTA MODULATOR USING MULTIPLIER HAVING LOGIC GATE}
도 1은 일반적인 PLL방식 주파수 합성기의 구성을 나타내는 구성도.
도 2는 도 1의 주파수 합성기에 채용된 종래의 시그마-델타 모듈레이터의 구성을 나타내는 구성도.
삭제
도 4는 본 발명의 시그마-델타 모듈레이터의 구성을 나타내는 구성도.
도 5는 본 발명의 시그마-델타 모듈레이터의 일 실시예을 나타내는 구성도.
도 6은 본 발명의 시그마-델타 모듈레이터의 작용을 설명하기 위한 도면.
도 7은 종래와 본 발명의 시그마-델타 모듈레이터의 집적도를 비교하여 나타내는 도면.
<도면의 주요부호에 대한 상세한 설명>
100...시그마-델타 모듈레이터 110...일차 곱셈부
120...신호처리부 130...양자화부
140...제어부 150...보정값 생성부
121...감가산부 121a..감산기
121b...가산기 122...지연기
123...이차 곱셈기
본 발명은 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터에 관한 것으로 보다 상세하게는 OR 게이트로 이루어진 곱셈기를 이용하여 시그마-델타 모듈레이터를 구성함으로써, 회로의 집적도를 높인 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터에 관한 것이다.
최근의 무선통신 시스템은 대용량화 및 고주파화가 급속히 전개되고 있으며, 이에 따라 광대역 및 고주파 시스템에 대한 연구가 활발하게 진행되고 있다. 특히, 송신단 및 수신단에서 필요한 주파수를 생성하는 고주파 광대역 전압제어 발진기(Voltage Controlled Oscillator: VCO, 이하 "VCO"라 함)와, 이 VCO의 주파수의 정밀도를 증가시키기 위한 위상 고정 루프(Phase-Lock-Loop: PLL, 이하 "PLL"이라 함) 개발에 주력이 가해지고 있다.
상기 VCO로 입력되는 전압을 제어하여 원하는 국부 발진 신호를 만드는 주파수 합성기(Frequency Synthesizer)는, 수정 발진기(Crystal Oscillator)로부터 출력되는 기준 발진주파수를 합성하여, 다른 주파수로 변환시키는 PLL(주파수와 위상 을 일치시키는 회로)이다. 이 PLL은 위상잡음(Phase-Noise)와 측대파 스퍼(Side-Band Spurious)와 같은 잡음특성을 고려하여 만족할 수 있는 범위에서의 높은 채널 선택도를 요한다. 이러한 PLL의 특성은 디지털 TV의 수신용으로 쓰이는 디지털 MOPLL(Mixer+Oscillator+PLL) 튜너에서 특히 요구하는 특성으로, 낮은 위상잡음 설계를 위해 분수-N(fractional-N) 방식의 PLL 설계가 이루어지고 있다.
분수-N 방식 PLL는 수정 발진기로부터 출력되는 높은 기준 발진주파수를 사용하여 PLL의 루프 대역폭을 채널의 대역폭 이상으로 훨씬 넓혀 신속한 고정효과를 얻을 수 있으며 낮은 위상 잡음의 특성만족을 위해 제안된 방식이다. 높은 기준 발진주파수를 사용하면서도 요구되는 주파수 스텝(Frequency Step)(즉, VCO의 해상도)을 만족하기위해, 이산형 시그마-델타 변조기(Discrete Σ△ Modulator)를 사용하여 소수점 분주비를 생성하였다. 이와 같이, 분수-N 방식 PLL에서 매우 중요한 이산형 시그마-델타 변조기는, 높은 기준 발진 주파수(수정 발진기(Xtal Oscillator)의 주파수)를 이용하는 분수-N 방식 PLL에서 VCO의 주파수 해상도를 만족시키기 위해 분수 분주비로 VCO를 분주 가능하게 하는 분수 부분의 분주비를 생성함과 동시에, PLL의 루프를 광대역으로 가져갈 수 있도록 저 위상 잡음으로 설계 가능하게 한다.
도 1은 일반적인 PLL방식 주파수 합성기의 구성을 나타내는 구성도이다.
도 1에 도시된 PLL방식 주파수 합성기는 소정의 분주비로 VCO(10)의 발진주 파수신호를 분주하는 분주기(20)와, 수정 발진기에 의한 기준 주파수(Fxtal)와 분주기(20)에 의해 분주된 분주 발진 주파수(Fd)의 위상차를 검출하는 위상 검출기(30)와, 위상 검출기(30)로부터 검출된 위상차에 따라 차지 펌핑하여 상기 위상차에 해당하는 전압을 공급하는 차지 펌프(40)와, 차지 펌프(40)로부터의 전압을 저역 통과시켜 전압을 안정화시킨 후 VCO(10)의 제어 전압으로 제공하는 루프 필터(50)를 포함한다.
또한, 상기 PLL방식 주파수 합성기는 외부의 신호(in)에 따라 분주기(20)의 분수 분주비를 연속적으로 바꾸어주며, 그 바뀌어진 분주비의 평균값을 원하는 분수값으로 조정하는 시그마-델타 모듈레이터(60)를 포함한다.
도 2는 도 1의 주파수 합성기에 채용된 종래의 시그마-델타 모듈레이터의 구성을 나타내는 구성도이다.
도 2에 도시된 종래의 시그마-델타 모듈레이터는 3차 매쉬(mesh) 타입 시그마-델타 모듈레이터이며, 상기 3차 매쉬 타입 시그마-델타 모듈레이터(60)는 복수개의 딜레이(61b, 62b, 63b, 64a, 64d)와 복수개의 가감산기(61c, 61d, 62c, 62d, 63c, 63d, 64b, 64c, 64e, 64f)와 복수의 양자화기(61a, 62a, 63a)를 포함하여 구성된다. 이와 같이 구성되는 매쉬 타입 시그마-델타 모듈레이터(60)는 세 개의 1차 시그마-델타 모듈레이터(61, 62, 63)가 연결된 구조를 갖는다.
그 동작을 간략하게 설명하면, 매쉬 타입의 입력단으로 입력되는 입력값(in)은 1차 시그마-델타 모듈레이터(61)의 딜레이(61b)에서 지연된 값으로 가산기(61d) 에서 가산되고, 이는 양자화기(61a)에 의해서 양자화되며, 양자화기의 입력 및 출력은 감가산기(61c)에서 감산 및 가산되어 딜레이(61b)에 입력된다.
마찬가지로, 1차 시그마-델타 모듈레이터(61)에서 감가산된 출력은 1차 시그마-델타 변조기(62)의 감가산기(62d)에 입력되고, 이후 상술한 동작과 동일한 동작을 수행하여 3개의 1차 시그마-델타 모듈레이터(61, 62, 63)의 출력은 각각 복수의 감가산기(64b, 64c, 64e, 64f)에 감산 및/또는 가산되고, 복수의 딜레이(64a, 64)에 의해 지연되어 출력된다.
삭제
상술한 문제점을 해결하기 위해, 본 발명의 목적은 OR 게이트로 이루어진 곱셈기를 이용하여 시그마-델타 모듈레이터를 구성함으로써, 회로의 집적도를 높인 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터를 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명의 곱셈기를 이용한 시그마-델타 모듈레이터는 입력신호에 사전에 설정된 계수를 곱하는 일차 곱셈부와, 상기 일차 곱셈부로부터의 출력값에 보정값을 감산하고, 감산한 현재 결과값과 이전 결과값을 가산하여 그 가산한 결과값에 사전에 결정된 계수를 곱하는 신호처리부와, 상기 신호처리부로부터의 출력신호를 양자화하는 양자화부와, 상기 양자화부로부터의 출력신호에 따라 상기 보정값의 생성을 제어하는 제어신호를 전송하는 제어부와, 상기 제어부로부터의 제어신호에 따라 각각 동작하는 복수의 논리 게이트를 구비하여 상기 양자화부로부터의 출력신호와 사전에 설정된 계수를 곱하여 상기 보정값을 생성하는 보정값 생성부를 포함하는 것을 특징으로 한다.
본 발명의 일 실시형태에 따르면, 상기 논리 게이트는 서로 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 신호처리부는 상기 일차 곱셈부로부터의 출력신호에 적어도 하나의 보정값을 감산하는 적어도 하나의 감산기와, 상기 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 적어도 하나의 가산기와, 상기 가산기에 상기 이전 결과값을 지연하여 전달하는 적 어도 하나의 지연기와, 상기 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 적어도 하나의 이차 곱셈기를 포함할 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 신호처리부는 상기 일차 곱셈부로부터의 출력신호에 제1 보정값을 감산하는 제1 감산기와, 상기 제1 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제1 가산기와, 상기 제1 가산기에 상기 이전 결과값을 지연하여 전달하는 제1 지연기와, 상기 제1 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제1 이차 곱셈기와, 상기 제1 이차 곱셈기로부터의 출력신호에 제2 보정값을 감산하는 제2 감산기와, 상기 제2 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제2 가산기와, 상기 제2 가산기에 상기 이전 결과값을 지연하여 전달하는 제2 지연기와, 상기 제2 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제2 이차 곱셈기와, 상기 제2 이차 곱셈기로부터의 출력신호에 제3 보정값을 감산하는 제3 감산기와, 상기 제3 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제3 가산기와, 상기 제3 가산기에 상기 이전 결과값을 지연하여 전달하는 제3 지연기와, 상기 제3 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제3 이차 곱셈기를 포함할 수 있다.
삭제
본 발명의 다른 실시형태에 따르면, 상기 보정값 생성부는 상기 제어부의 제어신호에 따라 상기 제1 보정값을 출력하는 제1 논리 게이트 곱셈기와, 상기 제어부의 제어신호에 따라 상기 제2 보정값을 출력하는 제2 논리 게이트 곱셈기와, 상기 제어부의 제어신호에 따라 상기 제3 보정값을 출력하는 제3 논리 게이트 곱셈기를 포함할 수 있다.
삭제
이에 따라, 본 발명의 다른 실시형태에 따르면, 상기 제1 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하는 병렬로 연결된 복수의 OR 게이트로 구성될 수 있고, 상기 제2 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하는 병렬로 연결된 복수의 OR 게이트로 구성될 수 있으며, 상기 제3 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하는 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성될 수 있다.
또한, 본 발명의 다른 실시형태에 따르면, 상기 제1 논리 게이트는 24개의 OR 게이트로 구성될 수 있으며, 상기 제2 논리 게이트는 24개의 OR 게이트로 구성될 수 있고, 상기 제3 논리 게이트는 24개의 OR 게이트로 구성될 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 대해 보다 상세하게 설명하도록 한다. 하기에서 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하도록 한다.
도 4는 본 발명의 시그마-델타 모듈레이터의 구성을 나타내는 구성도이다.
도 4를 참조하면, 본 발명의 시그마-델타 모듈레이터(100)는 일차 곱셈부(110), 신호처리부(120), 양자화부(130), 제어부(140) 및 보정값 생성부(150)을 포함한다.
일차 곱셈부(110)는 사전에 설정된 계수를 가지며 입력신호(in)에 상기 계수를 곱하여 출력한다. 상기 계수는 증폭율일 수 있으며, 이에 따라 일차 곱셈부는 상기 증폭율을 갖는 증폭기로 구성될 수 있다.
신호처리부(120)는 감가산기(121), 제1 지연기(122) 및 제1 이차 곱셈기(123)을 포함할 수 있다.
감가산기(121)는 제1 감산기(121a)와 제1 가산기(121b)를 포함할 수 있다.
제1 감산기(121a)는 일차 곱셈부(110)의 출력신호와 보정값 생성부(150)로부터의 보정값 를 입력받는다.
제1 가산기(121b)는 제1 감산기(121a)의 출력신호와 지연기(122)의 출력신호를 입력받는다.
지연기(122)는 제1 가산기(121b)의 출력신호를 제1 가산기(121b)에 피드백한다.
제1 이차 곱셈기(123)는 사전에 설정된 계수를 가지며 제1 가산기(121b)의 출에 상기 계수를 곱하여 출력한다. 상기 계수는 증폭율일 수 있으며, 이에 따라 제1 이차 곱셈기(123)는 상기 증폭율을 갖는 증폭기로 구성될 수 있다.
양자화부(130)는 신호처리부(120)의 출력신호를 사전에 설정된 비트를 갖는 신호로 양자화한다.
제어부(140)는 양자화부(130)부로부터의 출력신호에 따라 보정값 생성부(150)의 보정값 출력을 제어하는 제어신호를 출력한다.
보정값 생성부(150)는 적어도 하나의 논리 게이트 곱셈기를 포함하며, 상기 제어신호에 따라 동작하여 양자화부(130)의 출력신호에 따른 논리값을 갖는 보정값를 출력한다.
도 5는 본 발명의 시그마-델타 모듈레이터의 일 실시예을 나타내는 구성도이다.
먼저, 도 4를 참조하면, 도 4의 신호 처리부(120)는 1차 구조를 가지고 있다. 즉, 시그마 -델타 모듈레이터(100)의 주파수 특성은 신호 처리부(120)이 갖는 차수에 따라 그 주파수 특성이 좋아지며, 반대로 회로 구성이 복잡해지는 트레이드 오프(trade-off)가 있다. 이에 따라, 일반적인 시그마-델타 모듈레이터는 이에 한정하지는 않지만 3차 또는 4차의 신호 처리부를 가지며, 도 5는 이에 따른 3차 신호 처리부를 갖는 본 발명의 시그마-델타 모듈레이터를 예시하고 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터(100)는 3차 구조의 신호처리부(120)를 포함하며, 신호처리부(120)는 제1 내지 제3 감산기(121a, 121`a, 121``a), 제1 내지 제3 가산기(121b, 121`b, 121``b), 제1 내지 제3 지연기(122a, 122b, 122c) 및 제1 내지 제3 이차 곱셈기(123a, 123b, 123c)를 갖는다.
신호처리부(120)의 제1 내지 제3 감산기(121a, 121`a, 121``a), 제1 내지 제3 가산기(121b, 121`b, 121``b), 제1 내지 제3 지연기(122a, 122b, 122c) 및 제1 내지 제3 이차 곱셈기(123a, 123b, 123c)의 연결구조는 도 4의 설명과 거의 동일하여 설명을 생략하도록 한다.
신호처리부(120)가 3차 구조로 구성됨에 따라, 보정값 생성부(150)는 제어부(140)의 제어신호에 따라 각각 보정값를 출력하는 제1 내지 제3 논리 게이트 곱셈기(151, 152, 153)을 포함할 수 있다.
보정값 생성부(150)는 신호처리부(120)의 차수에 따라 대응되는 개수의 논리 곱셈 게이트를 가질 수 있다.
도 6은 본 발명의 시그마-델타 모듈레이터의 작용을 설명하기 위한 도표 및 구성도이다..
도 6의 상측은 도 5에 도시된 시그마-델타 모듈레이터가 3차 구조임에 따라 양자화부의 출력은 8가지(-3, -2, -1, 0, 1, 2, 3, 4)의 출력신호를 출력하기 때문에 이에 따른 제1 내지 제3의 논리 게이트 곱셈기의 출력을 정리한 표이며, 이에 대해서는 후술하는 본 발명의 작용에 관한 설명에서 자세히 설명하도록 한다.
도 6의 하측은 도 5에 도시된 시그마-델타 모듈레이터가 3차 구조임에 따라 제1 내지 제3 논리 게이트 곱셈기의 구성을 나타낸다.
이에 따라, 도 5의 제1 내지 제3 논리 게이트 곱셈기는 복수의 OR 게이트로 구성될 수 있으며, 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터가 3차 구조를 가짐에 따라, 24개의 OR 게이트로 구성될 수 있다.
도 7은 종래와 본 발명의 시그마-델타 모듈레이터의 집적도를 비교하여 나타내는 도면이다.
도 7을 참조하면, 종래의 시그마-델타 모듈레이터의 회로 집적도와 본 발명의 시그마-델타 모듈레이터의 회로 집적도를 비교하여 볼 수 있다.
삭제
이하, 도면을 참조하여 본 발명의 작용 및 효과에 대하여 상세히 설명하도록 한다.
도 4 내지 도 6을 참조하면, 본 발명의 시그마-델타 모듈레이터(100)는 먼저 입력신호(in)이 일차 곱셈기(110)에 입력된다. 입력신호(in)은 연속된 정보를 갖는 신호이다.
이에 따라, 일차 곱셈기(110)의 계수와 곱셈된 입력신호(in)의 출력값은 현재값 및 이전값을 가지며, 이는 지연기(122)를 통해 지연되서 제1 가산기(121b)에 의해 현재값과 이전값이 가산되어 제1 이차 곱셈기(123)를 통해 사전에 설정된 계수로 곱셈된 출력값은 양자화부(130)에 입력되어 사전에 설정된 비트를 갖는 신호 로 양자화되고, 양자화부(130)의 출력신호는 제어부(140)로 피드백되어 제어부(140)는 양자화부(130)의 출력신호에 따라 제어신호를 출력하며, 보정값 생성부(150)는 제어신호에 따라 논리값을 갖는 보정값를 제공하고, 제1 감산기(121a)는 일차 곱셈기(110)의 출력값과 상기 논리값을 감산하여 제1 가산기(121b)에 전달한다.
도 5 및 도 6을 참조하여, 상술한 동작중 보정값 생성부(150)의 동작을 보다 상세히 설명하도록 한다.
먼저 도 6의 표를 참조하면, 양자화부(130)의 출력은 3차 구조에 따라 -3,-2,-1,0,1,2,3,4의 총 8가지 값을 가진다. 도 6의 표는 이를 정리하여 ⓞ 번 부터 ⑦번 까지 정리하였다. 예를 들어, 양자화부(130)로부터의 출력이 4가 나왔으며, 제어부(140)는 제1 내지 제3 논리 게이트 곱셈기(151, 152, 153)를 제어하는 제어신호를 출력한다.
제1 내지 제3 논리 게이트 곱셈기(151, 152, 153)는 각각 24개의 OR게이트로 구성되며, 이에 따라, 제어부(140)는 제1 내지 제3 논리 게이트 곱셈기(151, 152, 153)의 각 24개의 OR게이트를 구동하는 제어신호를 출력한다.
제3 논리 게이트 곱셈기(153)를 예를 들면, 제3 논리 게이트 곱셈기(153)는 사전에 설정된 계수를 가지며, 제어부(140)의 제어신호에 따라 양자화부(130)의 출력신호에 상기 계수를 곱하여 제3 감산기(121``a)에 전송한다.
이때, 제어부(140)는 양자화부의 출력신호에 따라 제3 논리 게이트 곱셈기(153)의 24개의 OR게이트를 동작시키는 제어신호를 출력한다.
즉, 양자화부(130)로부터 출력신호가 4이면, 제3 논리 게이트 곱셈부의 24개의 OR 게이트(C1 내지 C24)는 표를 참조하여 온 되는 OR 게이트는 C2, C4, C5, C8, C9, C12, C13, C16, C17, C21, C22, C23, C24가 된다. 이때, OR 게이트(C2)를 예를 들면, 양자화부(130)의 출력신호가 4, 1, -2 일때만 온되어 '1'의 신호를 출력하면 된다. 이에 따라, 제어부(140)는 양자화부(130)의 출력신호가 4, 1, -2일때 OR 게이트(C2)를 동작시켜, '1'의 신호를 출력한다.
이에 따라, 각 24개의 OR 게이트는 상기 제어신호에 따라 동작하여, 논리 게이트 곱셈부(151, 152, 153)는 양자화부(140)의 출력신호와 동일한 출력값과 사전에 설정된 계수를 곱하여 그 출력값을 감산기(121a, 121`a, 121``a)에 전송한다.
도 7을 참조하면, 종래의 시그마-델타 모듈레이터의 회로 집적도와 본 발명의 시그마-델타 모듈레이터의 회로 집적도를 비교하여 볼 수 있다. 도 7에 도시된 바와 같이, 좌측은 4차 구조로 된 종래의 매쉬타입 시그마-델타 모듈레이터의 회로의 크기이고, 우측은 4차 구조로 된 본 발명의 시그마-델타 모듈레이터의 회로의 크기이다.
도시된 바와 같이, 매쉬 타입 시그마-델타 모듈레이터와 비교하여 본 발명의 시그마-델타 모듈레이터가 회로의 집적도가 더 높은 것을 알 수 있다.
삭제
삭제
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성의 다양한 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 보정값 곱셈기를 논리 게이트 특히 OR 게이트로 구성함에 따라 회로의 집적도를 향상시킬 수 있는 효과가 있다.

Claims (11)

  1. 입력신호에 사전에 설정된 계수를 곱하는 일차 곱셈부;
    상기 일차 곱셈부로부터의 출력값에 보정값을 감산하고, 감산한 현재 결과값과 이전 결과값을 가산하여 그 가산한 결과값에 사전에 결정된 계수를 곱하는 신호처리부;
    상기 신호처리부로부터의 출력신호를 양자화하는 양자화부;
    상기 양자화부로부터의 출력신호에 따라 상기 보정값의 생성을 제어하는 제어신호를 전송하는 제어부; 및
    상기 제어부로부터의 제어신호에 따라 각각 동작하는 복수의 논리 게이트를 구비하여 상기 양자화부로부터의 출력신호와 사전에 설정된 계수를 곱하여 상기 보정값을 생성하는 보정값 생성부
    를 포함하는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  2. 제1항에 있어서,
    상기 논리 게이트는 서로 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  3. 제1항에 있어서, 상기 신호처리부는
    상기 일차 곱셈부로부터의 출력신호에 적어도 하나의 보정값을 감산하는 적어도 하나의 감산기;
    상기 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 적어도 하나의 가산기;
    상기 가산기에 상기 이전 결과값을 지연하여 전달하는 적어도 하나의 지연기; 및
    상기 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 적어도 하나의 이차 곱셈기
    를 포함하는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  4. 제3항에 있어서, 상기 신호처리부는
    상기 일차 곱셈부로부터의 출력신호에 제1 보정값을 감산하는 제1 감산기;
    상기 제1 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제1 가산기;
    상기 제1 가산기에 상기 이전 결과값을 지연하여 전달하는 제1 지연기;
    상기 제1 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제1 이차 곱셈기;
    상기 제1 이차 곱셈기로부터의 출력신호에 제2 보정값을 감산하는 제2 감산기;
    상기 제2 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제2 가산기;
    상기 제2 가산기에 상기 이전 결과값을 지연하여 전달하는 제2 지연기;
    상기 제2 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제2 이차 곱셈기;
    상기 제2 이차 곱셈기로부터의 출력신호에 제3 보정값을 감산하는 제3 감산기;
    상기 제3 감산기로부터의 감산한 현재 결과값과 피드백되어 지연된 이전 결과값을 가산하는 제3 가산기;
    상기 제3 가산기에 상기 이전 결과값을 지연하여 전달하는 제3 지연기; 및
    상기 제3 가산기로부터의 가산한 결과값에 사전에 결정된 계수를 곱하는 제3 이차 곱셈기
    를 포함하는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  5. 제4항에 있어서, 상기 보정값 생성부는
    상기 제어부의 제어신호에 따라 상기 제1 보정값을 출력하는 제1 논리 게이트 곱셈기;
    상기 제어부의 제어신호에 따라 상기 제2 보정값을 출력하는 제2 논리 게이트 곱셈기; 및
    상기 제어부의 제어신호에 따라 상기 제3 보정값을 출력하는 제3 논리 게이트 곱셈기
    를 포함하는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  6. 제5항에 있어서,
    상기 제1 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하고 서로 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  7. 제5항에 있어서,
    상기 제2 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하고 서로 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  8. 제5항에 있어서,
    상기 제3 논리 게이트 곱셈기는 상기 제어신호에 따라 각각 동작하고 서로 병렬로 연결된 복수의 OR 게이트로 구성되는 것을 특징으로 하는 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타 모듈레이터.
  9. 제6항에 있어서,
    상기 제1 논리 게이트는 24개의 OR 게이트로 구성되는 것을 특징으로 하는 곱셈기를 이용한 시그마-델타 모듈레이터.
  10. 제7항에 있어서,
    상기 제2 논리 게이트는 24개의 OR 게이트로 구성되는 것을 특징으로 하는 곱셈기를 이용한 시그마-델타 모듈레이터.
  11. 제8항에 있어서,
    상기 제3 논리 게이트는 24개의 OR 게이트로 구성되는 것을 특징으로 하는 곱셈기를 이용한 시그마-델타 모듈레이터.
KR1020060108450A 2006-11-03 2006-11-03 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터 KR100849781B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060108450A KR100849781B1 (ko) 2006-11-03 2006-11-03 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060108450A KR100849781B1 (ko) 2006-11-03 2006-11-03 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터

Publications (2)

Publication Number Publication Date
KR20080040458A KR20080040458A (ko) 2008-05-08
KR100849781B1 true KR100849781B1 (ko) 2008-07-31

Family

ID=39648128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060108450A KR100849781B1 (ko) 2006-11-03 2006-11-03 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터

Country Status (1)

Country Link
KR (1) KR100849781B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101286769B1 (ko) * 2009-12-15 2013-07-16 한국전자통신연구원 계수 평균화 기법을 적용한 계수 곱셈기 및 이를 이용한 디지털 델타-시그마 변조기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204540B1 (ko) 1996-05-06 1999-06-15 윤종용 시그마 델타 모듈레이터
JP2002368620A (ja) 2001-06-08 2002-12-20 Mitsubishi Electric Corp ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ
JP2003110376A (ja) 2001-09-28 2003-04-11 Sony Corp 信号増幅装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204540B1 (ko) 1996-05-06 1999-06-15 윤종용 시그마 델타 모듈레이터
JP2002368620A (ja) 2001-06-08 2002-12-20 Mitsubishi Electric Corp ディジタルδςモジュレータおよびそれを用いたｄ／ａコンバータ
JP2003110376A (ja) 2001-09-28 2003-04-11 Sony Corp 信号増幅装置

Also Published As

Publication number Publication date
KR20080040458A (ko) 2008-05-08

Similar Documents

Publication Publication Date Title
US7050525B2 (en) Frequency synthesizer apparatus equipped with fraction part control circuit, communication apparatus, frequency modulator apparatus, and frequency modulating method
US10090845B1 (en) Fraction-N digital PLL capable of canceling quantization noise from sigma-delta modulator
US6707855B2 (en) Digital delta sigma modulator in a fractional-N frequency synthesizer
KR100346839B1 (ko) 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법
US7385539B2 (en) All-digital phase locked loop (ADPLL) system
US7224238B2 (en) Frequency modulator, frequency modulating method, and wireless circuit
CN1985441B (zh) 锁相环中相位误差抵消的方法和装置
US7075384B2 (en) Delta-sigma modulated fractional-N PLL frequency synthesizer and wireless communication apparatus
US7324030B2 (en) Multiple stage delta sigma modulators
EP0419622A1 (en) FREQUENCY SYNTHESISER WITH BROKEN PART RATIO.
US7538706B2 (en) Mash modulator and frequency synthesizer using the same
US7911241B1 (en) Frequency synthesizer circuit comprising a phase locked loop
US7538703B2 (en) Sigma-delta modulation with minimized noise and fractional-N phase-locked loop including the same
US7072633B2 (en) Double-conversion television tuner using a Delta-Sigma Fractional-N PLL
KR100849781B1 (ko) 논리 게이트로 구성된 곱셈기를 이용한 시그마-델타모듈레이터
US20210013890A1 (en) Frequency synthesis device with feedback loop
US7307566B2 (en) Apparatus and method of stabilizing sigma-delta modulator for fractional-N phase-locked-loop
US6788232B1 (en) Sigma delta modulator
CA2370254A1 (en) Improvements relating to frequency synthesisers
US7199677B2 (en) Frequency modulation apparatus
JP2006186576A (ja) 位相同期ループ形周波数シンセサイザ
JP2006186572A (ja) フラクショナルｎ周波数シンセサイザ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee