JP3048452B2 - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JP3048452B2 JP3048452B2 JP03314583A JP31458391A JP3048452B2 JP 3048452 B2 JP3048452 B2 JP 3048452B2 JP 03314583 A JP03314583 A JP 03314583A JP 31458391 A JP31458391 A JP 31458391A JP 3048452 B2 JP3048452 B2 JP 3048452B2
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- JP
- Japan
- Prior art keywords
- converter
- output
- conversion means
- analog
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/42—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in parallel loops
Description
【０００１】
【産業上の利用分野】本発明は、オーバーサンプル型Ａ
Ｄ変換器、特により高い変換精度を実現できるＡＤ変換
器に関する。
Ｄ変換器、特により高い変換精度を実現できるＡＤ変換
器に関する。
【０００２】
【従来の技術】近年、１ビット（２値）のＡＤ・ＤＡ変
換手段を用いて従来より高精度のＡＤ変換特性が得られ
るとして注目視されているＡＤ変換器として、△−Σ変
調器に代表されるオーバサンプル型ＡＤ変換器がある。
これは、ＤＡ変換手段のアナログ回路素子の精度が低く
ても例えば１６ビット程度の高精度のアナログ・デジタ
ル変換特性が得られる集積回路向きの高精度ＡＤ変換器
である。△−Σ変調器については、例えば湯川彰著「オ
ーバーサンプリング方式Ａ／Ｄ・Ｄ／Ａ変換技術（第１
回〜第６回）」日経エレクトロニスク、Ｎo.４５３−４
６０、１９８９年の文献に示されている。
換手段を用いて従来より高精度のＡＤ変換特性が得られ
るとして注目視されているＡＤ変換器として、△−Σ変
調器に代表されるオーバサンプル型ＡＤ変換器がある。
これは、ＤＡ変換手段のアナログ回路素子の精度が低く
ても例えば１６ビット程度の高精度のアナログ・デジタ
ル変換特性が得られる集積回路向きの高精度ＡＤ変換器
である。△−Σ変調器については、例えば湯川彰著「オ
ーバーサンプリング方式Ａ／Ｄ・Ｄ／Ａ変換技術（第１
回〜第６回）」日経エレクトロニスク、Ｎo.４５３−４
６０、１９８９年の文献に示されている。
【０００３】ここで、△−Σ変調器を用いたＡＤ変換器
の構成を図１４に示す。入力信号Ｘ１と１ビットＤＡ変
換手段３０４から帰還されるアナログ信号との差を積分
器３０２により積分し、積分器出力を１ビットＡＤ変換
手段３０３で比較判定し、デジタル信号を出力する。デ
ジタル出力は１ビットＡＤ変換手段のデジタル信号をロ
ーパスフィルタ３０５に通過させることにより得られ
る。さて、この△−Σ変調器をＡＤ変換器としてより高
精度化するために大きな２つの課題があげられている。
の構成を図１４に示す。入力信号Ｘ１と１ビットＤＡ変
換手段３０４から帰還されるアナログ信号との差を積分
器３０２により積分し、積分器出力を１ビットＡＤ変換
手段３０３で比較判定し、デジタル信号を出力する。デ
ジタル出力は１ビットＡＤ変換手段のデジタル信号をロ
ーパスフィルタ３０５に通過させることにより得られ
る。さて、この△−Σ変調器をＡＤ変換器としてより高
精度化するために大きな２つの課題があげられている。
【０００４】第１はＳ／Ｎ比を改善しようとして積分の
次数を３次以上に大きくした場合に、１ビットのＤＡ変
換手段を用いたのでは、入力信号に出力信号が追随でき
ずに変換に不安定が生ずることである。これは多ビット
のＤＡ変換手段を使用することで解決されることが知ら
れているが、そうすると、そのＤＡ変換手段は例えば１
６ビット以上の高精度のアナログ回路素子を必要とする
こととなり、低精度の素子で構成できるというＩＣ化に
とって重要な、△−Σ変調器本来の利点を失う。もし高
精度なアナログ回路素子を用いるのであれば、△−Σ変
調器形以外のＡＤ変換器で十分ことが足りる。これにあ
えて△−Σ変調形ＡＤ変換器を用いれば、△−Σ変調形
ＡＤ変換器のメリットを損ねることになる。他に、ＩＣ
内部でトリミングなしに再現性良く実現できる１６ビッ
ト精度のＤＡ変換手段は殆ど１ビット（２値）の変換手
段に限られるからである。１ビットより多値の変換手段
では、たとえ１６ビットの精度が実現できたとしても、
変換器の占有面積が過大になってしまう。
次数を３次以上に大きくした場合に、１ビットのＤＡ変
換手段を用いたのでは、入力信号に出力信号が追随でき
ずに変換に不安定が生ずることである。これは多ビット
のＤＡ変換手段を使用することで解決されることが知ら
れているが、そうすると、そのＤＡ変換手段は例えば１
６ビット以上の高精度のアナログ回路素子を必要とする
こととなり、低精度の素子で構成できるというＩＣ化に
とって重要な、△−Σ変調器本来の利点を失う。もし高
精度なアナログ回路素子を用いるのであれば、△−Σ変
調器形以外のＡＤ変換器で十分ことが足りる。これにあ
えて△−Σ変調形ＡＤ変換器を用いれば、△−Σ変調形
ＡＤ変換器のメリットを損ねることになる。他に、ＩＣ
内部でトリミングなしに再現性良く実現できる１６ビッ
ト精度のＤＡ変換手段は殆ど１ビット（２値）の変換手
段に限られるからである。１ビットより多値の変換手段
では、たとえ１６ビットの精度が実現できたとしても、
変換器の占有面積が過大になってしまう。
【０００５】第２は、△−Σ変調器では、後段の積分器
ほど急速に出力電圧振幅が増大し、全体のダイナミック
レンジを損なう原因となることである。例えば１次の積
分を行う△−Σ変調器の場合、積分器の出力は最大入力
レンジの約２倍、２次の積分を行う場合は第１積分器の
出力は最大入力レンジの約２倍、第２積分器の出力は約
４倍の振幅まで歪みを生ずることなく発生できることが
必要となる。したがって、ダイナミックレンジは最大振
幅を生ずる部分で決定されてしまう。これも多ビットの
ＤＡ変換手段を使用することで解決されることが知られ
ているが、そうすると上記と同様の素子精度の問題を生
じてしまい、ＩＣ化する場合には高精度のＡＤ変換器は
望めないことになる。
ほど急速に出力電圧振幅が増大し、全体のダイナミック
レンジを損なう原因となることである。例えば１次の積
分を行う△−Σ変調器の場合、積分器の出力は最大入力
レンジの約２倍、２次の積分を行う場合は第１積分器の
出力は最大入力レンジの約２倍、第２積分器の出力は約
４倍の振幅まで歪みを生ずることなく発生できることが
必要となる。したがって、ダイナミックレンジは最大振
幅を生ずる部分で決定されてしまう。これも多ビットの
ＤＡ変換手段を使用することで解決されることが知られ
ているが、そうすると上記と同様の素子精度の問題を生
じてしまい、ＩＣ化する場合には高精度のＡＤ変換器は
望めないことになる。
【０００６】したがって、△−Σ変調器のＳ／Ｎ比を改
善しようとする場合、１ビットのＤＡ変換手段だけを用
いる構成法が探求されてきた。そのような例としては、
吉留健、内村国治著「１ｂｉｔオーバーサンプリングＡ
／Ｄ変換器の量子化雑音の低減」（昭和６３年度電子情
報通信学会春季全国大会講演予稿集Ａ−１２６）の文献
に示されている。この文献では、従来の１次および２次
の△−Σ変調器に１ビット分解能のＤＡ変換手段が用い
られるのに対して、ＡＤ変換器としては多ビットの量子
化手段が用いられ、多ビット量子化手段と１ビットＤＡ
変換器のビット数の差に起因する量子化雑音をディジタ
ル処理で除去する例が開示されている（図１５参照）。
従って、この方法は、通常の１ビットのＡＤ及びＤＡ変
換器を用いる△−Σ変調器に比べてＳ／Ｎ比を改善する
ことができる利点がある。
善しようとする場合、１ビットのＤＡ変換手段だけを用
いる構成法が探求されてきた。そのような例としては、
吉留健、内村国治著「１ｂｉｔオーバーサンプリングＡ
／Ｄ変換器の量子化雑音の低減」（昭和６３年度電子情
報通信学会春季全国大会講演予稿集Ａ−１２６）の文献
に示されている。この文献では、従来の１次および２次
の△−Σ変調器に１ビット分解能のＤＡ変換手段が用い
られるのに対して、ＡＤ変換器としては多ビットの量子
化手段が用いられ、多ビット量子化手段と１ビットＤＡ
変換器のビット数の差に起因する量子化雑音をディジタ
ル処理で除去する例が開示されている（図１５参照）。
従って、この方法は、通常の１ビットのＡＤ及びＤＡ変
換器を用いる△−Σ変調器に比べてＳ／Ｎ比を改善する
ことができる利点がある。
【０００７】しかし、この例においても、帰還ループを
構成するＤＡ変換手段が１ビットで構成されており、後
段の積分手段ほど出力電圧振幅が増大するので、最大振
幅を生ずる部分で全体のダイナミックレンジが制限され
てしまう。このため、前述した第２の問題が解決されて
おらず、第１の問題も解決されていない。
構成するＤＡ変換手段が１ビットで構成されており、後
段の積分手段ほど出力電圧振幅が増大するので、最大振
幅を生ずる部分で全体のダイナミックレンジが制限され
てしまう。このため、前述した第２の問題が解決されて
おらず、第１の問題も解決されていない。
【０００８】
【発明が解決しようとする課題】以上述べてきた通り、
従来では△−Σ変調形のＡＤ変換器では、後段の積分器
ほど急速に出力電圧振幅が増大し、全体のダイナミック
レンジを損なう原因となっていた。そこで、これを解決
するために帰還ループに設けられるＤＡ変換器を多ビッ
トのもので構成する方法が考えられるが、多ビットのＤ
Ａ変換手段は同じ回路規模の１ビットのＤＡ変換手段よ
りも、個々の値の精度が低く、値の精度を得るためには
回路規模が膨大となってしまうという欠点があった。
従来では△−Σ変調形のＡＤ変換器では、後段の積分器
ほど急速に出力電圧振幅が増大し、全体のダイナミック
レンジを損なう原因となっていた。そこで、これを解決
するために帰還ループに設けられるＤＡ変換器を多ビッ
トのもので構成する方法が考えられるが、多ビットのＤ
Ａ変換手段は同じ回路規模の１ビットのＤＡ変換手段よ
りも、個々の値の精度が低く、値の精度を得るためには
回路規模が膨大となってしまうという欠点があった。
【０００９】本発明は、２個以上の積分器を含む△−Σ
変調形ＡＤ変換器において、高精度のＤＡ変換手段を用
いることなく、安定性を確保できるＡＤ変換器を提供す
ることを目的とする。
変調形ＡＤ変換器において、高精度のＤＡ変換手段を用
いることなく、安定性を確保できるＡＤ変換器を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明は、アナログ信号
を積分する複数の積分手段を直列に接続し、この直列接
続された積分手段のアナログ出力をデジタル出力に変換
するＡＤ変換手段と、このＡＤ変換手段のデジタル出力
をＤＡ変換手段によりアナログ出力に変換し、このアナ
ログ出力を前記複数の積分手段に帰還する複数の帰還ル
ープとからなるＡＤ変換器において、前記複数の帰還ル
ープは量子化レベル数の異なるＤＡ変換手段からのアナ
ログ出力を帰還し、前記直列接続された初段の積分手段
にアナログ出力を帰還するＤＡ変換手段は、二段目以降
の積分手段にアナログ出力を帰還する帰還ループのＤＡ
変換手段よりも量子化レベル数を小さく構成することを
特徴とするＡＤ変換器、または、アナログ信号を積分す
る複数の積分手段を直列に接続し、この直列接続された
積分手段のアナログ出力をデジタル出力に変換するＡＤ
変換手段と、このＡＤ変換手段のデジタル出力をＤＡ変
換手段によりアナログ出力に変換し、このアナログ出力
を前記複数の積分手段に帰還する複数の帰還ループとか
らなるＡＤ変換器において、前記複数の帰還ループは量
子化レベル数の異なるＤＡ変換手段からのアナログ出力
を帰還し、前記直列接続された最終段の積分手段にアナ
ログ出力を帰還するＤＡ変換手段は、最終段より前の積
分手段にアナログ出力を帰還する帰還ループのＤＡ変換
手段よりも量子化レベル数を大きく構成することを特徴
とするＡＤ変換器を提供する。
を積分する複数の積分手段を直列に接続し、この直列接
続された積分手段のアナログ出力をデジタル出力に変換
するＡＤ変換手段と、このＡＤ変換手段のデジタル出力
をＤＡ変換手段によりアナログ出力に変換し、このアナ
ログ出力を前記複数の積分手段に帰還する複数の帰還ル
ープとからなるＡＤ変換器において、前記複数の帰還ル
ープは量子化レベル数の異なるＤＡ変換手段からのアナ
ログ出力を帰還し、前記直列接続された初段の積分手段
にアナログ出力を帰還するＤＡ変換手段は、二段目以降
の積分手段にアナログ出力を帰還する帰還ループのＤＡ
変換手段よりも量子化レベル数を小さく構成することを
特徴とするＡＤ変換器、または、アナログ信号を積分す
る複数の積分手段を直列に接続し、この直列接続された
積分手段のアナログ出力をデジタル出力に変換するＡＤ
変換手段と、このＡＤ変換手段のデジタル出力をＤＡ変
換手段によりアナログ出力に変換し、このアナログ出力
を前記複数の積分手段に帰還する複数の帰還ループとか
らなるＡＤ変換器において、前記複数の帰還ループは量
子化レベル数の異なるＤＡ変換手段からのアナログ出力
を帰還し、前記直列接続された最終段の積分手段にアナ
ログ出力を帰還するＤＡ変換手段は、最終段より前の積
分手段にアナログ出力を帰還する帰還ループのＤＡ変換
手段よりも量子化レベル数を大きく構成することを特徴
とするＡＤ変換器を提供する。
【００１１】
【作用】Ｎ個（Ｎは２以上の整数とする）の積分器と多
値のＡＤ変換手段と量子化レベル数の異なる複数のＤＡ
変換手段とを有するＡＤ変換器であって、初段の積分器
に信号を帰還するＤＡ変換手段の量子化レベル数が最も
小さいか、または最終段の積分器に信号を帰還するＤＡ
変換手段の量子化レベル数が最も大きいことを特徴とす
る。
値のＡＤ変換手段と量子化レベル数の異なる複数のＤＡ
変換手段とを有するＡＤ変換器であって、初段の積分器
に信号を帰還するＤＡ変換手段の量子化レベル数が最も
小さいか、または最終段の積分器に信号を帰還するＤＡ
変換手段の量子化レベル数が最も大きいことを特徴とす
る。
【００１２】これによって、最もＤＡ変換手段の精度の
影響が大きい初段の積分器を含む帰還ループの帰還信号
を最も高精度にして、ＡＤ変換器全体のＳ／Ｎを維持し
つつ、ＤＡ変換手段の値の精度の影響がより小さい最終
段の積分器を含む帰還ループの帰還信号を多値（３値以
上）とすることにより積分器の出力振幅を減少せしめ
る。
影響が大きい初段の積分器を含む帰還ループの帰還信号
を最も高精度にして、ＡＤ変換器全体のＳ／Ｎを維持し
つつ、ＤＡ変換手段の値の精度の影響がより小さい最終
段の積分器を含む帰還ループの帰還信号を多値（３値以
上）とすることにより積分器の出力振幅を減少せしめ
る。
【００１３】このような構成にすることにより、高精度
のＤＡ変換手段を用いることなく、より大きな入力まで
歪まずに動作させることが可能となり、かつ安定動作を
確保することができる。
のＤＡ変換手段を用いることなく、より大きな入力まで
歪まずに動作させることが可能となり、かつ安定動作を
確保することができる。
【００１４】
【実施例】本発明の実施例を図面を用いて説明する。図
１は、本発明のＡＤ変換器の基本構成を示す図である。
１は、本発明のＡＤ変換器の基本構成を示す図である。
【００１５】同図で、１は入力信号端子であって、ここ
から入力信号Ｘが印加される。２は第１の積分器、３は
第２の積分器、４はＡＤ変換手段、６は第２のＤＡ変換
手段、１１は第１のＤＡ変換手段をそれぞれ表してい
る。また１５は、ＡＤ変換器４に供給されるクロック信
号を表している。ここで第１のＤＡ変換手段１１は２値
（１ビット）、第２のＤＡ変換手段６は３値以上の多値
のものである。そこで多値のＡＤ変換手段４の出力Ｙ２
を第２のＤＡ変換手段の入力とし、ＡＤ変換手段４の出
力のうちの符号ビット、例えばＭＳＢ（Ｍｏｓｔ Ｓｍ
ａｌｌＢｉｔ）の１ビットＹ１をＤＡ変換手段１１の入
力として用いる。
から入力信号Ｘが印加される。２は第１の積分器、３は
第２の積分器、４はＡＤ変換手段、６は第２のＤＡ変換
手段、１１は第１のＤＡ変換手段をそれぞれ表してい
る。また１５は、ＡＤ変換器４に供給されるクロック信
号を表している。ここで第１のＤＡ変換手段１１は２値
（１ビット）、第２のＤＡ変換手段６は３値以上の多値
のものである。そこで多値のＡＤ変換手段４の出力Ｙ２
を第２のＤＡ変換手段の入力とし、ＡＤ変換手段４の出
力のうちの符号ビット、例えばＭＳＢ（Ｍｏｓｔ Ｓｍ
ａｌｌＢｉｔ）の１ビットＹ１をＤＡ変換手段１１の入
力として用いる。
【００１６】さらに、ＡＤ変換手段４の出力Ｙ２とＭＳ
Ｂの１ビットＹ１とにより、デジタル信号処理を行なう
ことにより、量子化雑音を低減するためのデジタル信号
処理部を設ける。具体的には、ＡＤ変換手段４の出力Ｙ
２とＭＳＢの１ビットＹ１とを減算する減算器２２と、
（Ｙ１−Ｙ２）をクロック遅延させる遅延手段２３と、
遅延された（Ｙ１−Ｙ２）とＹ２を加算処理する加算器
２４とで構成される。
Ｂの１ビットＹ１とにより、デジタル信号処理を行なう
ことにより、量子化雑音を低減するためのデジタル信号
処理部を設ける。具体的には、ＡＤ変換手段４の出力Ｙ
２とＭＳＢの１ビットＹ１とを減算する減算器２２と、
（Ｙ１−Ｙ２）をクロック遅延させる遅延手段２３と、
遅延された（Ｙ１−Ｙ２）とＹ２を加算処理する加算器
２４とで構成される。
【００１７】このように、１段目の積分器への帰還信号
を２値とし、２段目以降の積分器への帰還信号をこれよ
りも大きな量子化レベル数（すなわち３値以上）とする
構成を採用することにより、ＡＤ変換器全体のダイナミ
ックレンジを改善しつつ、雑音を制御することが可能と
なる原理を以下に説明する。
を２値とし、２段目以降の積分器への帰還信号をこれよ
りも大きな量子化レベル数（すなわち３値以上）とする
構成を採用することにより、ＡＤ変換器全体のダイナミ
ックレンジを改善しつつ、雑音を制御することが可能と
なる原理を以下に説明する。
【００１８】図２には、雑音の発生源を仮想的に示した
モデルによる本発明の２次の△−Σ変調器の構成を示
す。但し、説明上、同図からはデジタル信号処理回路が
省かれている。
モデルによる本発明の２次の△−Σ変調器の構成を示
す。但し、説明上、同図からはデジタル信号処理回路が
省かれている。
【００１９】図２において、入力信号端子１には入力信
号Ｘが印加される。第１の積分器２は加算器１８を介し
て第２の積分器３に接続され、この第３の積分器３の出
力端子は第２のＡＤ変換手段４の入力端子に接続され
る。第２のＡＤ変換手段４の出力端子は加算器２１を介
して第２のＤＡ変換手段６の入力端子に接続される。第
２のＤＡ変換手段６の出力端子は加算器１９を介して係
数器８の入力端子に接続され、係数器８の出力端子は加
算器１８に接続される。第１のＡＤ変換手段９の入力端
子は積分器３の出力端子に接続され、出力端子は加算器
２０を介して第１のＤＡ変換手段１１の入力端子に接続
される。第１のデジタル出力端子１３及び第２のデジタ
ル出力端子１４をそれぞれ介して出力信号Ｙ１およびＹ
２が出力される。クロックＣＫはＡＤ変換手段４および
９に供給される。ここで第１のＤＡ変換手段１１は２値
（１ビット）の変換手段であり、第２のＤＡ変換手段６
は３値以上の多値の変換手段である。また、説明の都合
上、第１と第２のＡＤ変換手段４および９は別個のもの
として表してある。さて、ＤＡ変換手段１１の出力は仮
想的に示され、この出力はＤＡ変換手段１１において発
生する歪みにより発生する雑音Ｄ１と加算器１６で加算
され、この加算値が端子１から入力された信号Ｘから減
算され、第１の積分器２にて積分される。ＤＡ変換手段
６の出力が仮想的に示され、この出力はＤＡ変換手段６
において発生する歪みにより発生された雑音Ｄ２と加算
器１９で加算される。この加算値が係数器８で定数倍
（例えば２倍）され、その積が積分器２の積分値から減
算され、第２の積分器３へ入力される。第２の積分器３
の出力はＡＤ変換手段４とＡＤ変換手段９に入力され
る。ＡＤ変換手段９とＡＤ変換手段４のデジタル出力
は、それぞれＤＡ変換手段１１に入力されて再びアナロ
グ信号に変換され、最終的にそれぞれ積分器２と３へ入
力され帰還ループを構成する。また、信号Ｑ１と信号Ｑ
２はそれぞれＡＤ変換手段４の量子化雑音を表してお
り、仮想的に加算器２０および２１によりＡＤ変換手段
２０及び２１の出力信号とそれぞれ加算される。また、
信号Ｄ２と信号Ｄ１はそれぞれＤＡ変換手段６とＤＡ変
換手段１１において発生する歪みによる雑音を表してい
る。
号Ｘが印加される。第１の積分器２は加算器１８を介し
て第２の積分器３に接続され、この第３の積分器３の出
力端子は第２のＡＤ変換手段４の入力端子に接続され
る。第２のＡＤ変換手段４の出力端子は加算器２１を介
して第２のＤＡ変換手段６の入力端子に接続される。第
２のＤＡ変換手段６の出力端子は加算器１９を介して係
数器８の入力端子に接続され、係数器８の出力端子は加
算器１８に接続される。第１のＡＤ変換手段９の入力端
子は積分器３の出力端子に接続され、出力端子は加算器
２０を介して第１のＤＡ変換手段１１の入力端子に接続
される。第１のデジタル出力端子１３及び第２のデジタ
ル出力端子１４をそれぞれ介して出力信号Ｙ１およびＹ
２が出力される。クロックＣＫはＡＤ変換手段４および
９に供給される。ここで第１のＤＡ変換手段１１は２値
（１ビット）の変換手段であり、第２のＤＡ変換手段６
は３値以上の多値の変換手段である。また、説明の都合
上、第１と第２のＡＤ変換手段４および９は別個のもの
として表してある。さて、ＤＡ変換手段１１の出力は仮
想的に示され、この出力はＤＡ変換手段１１において発
生する歪みにより発生する雑音Ｄ１と加算器１６で加算
され、この加算値が端子１から入力された信号Ｘから減
算され、第１の積分器２にて積分される。ＤＡ変換手段
６の出力が仮想的に示され、この出力はＤＡ変換手段６
において発生する歪みにより発生された雑音Ｄ２と加算
器１９で加算される。この加算値が係数器８で定数倍
（例えば２倍）され、その積が積分器２の積分値から減
算され、第２の積分器３へ入力される。第２の積分器３
の出力はＡＤ変換手段４とＡＤ変換手段９に入力され
る。ＡＤ変換手段９とＡＤ変換手段４のデジタル出力
は、それぞれＤＡ変換手段１１に入力されて再びアナロ
グ信号に変換され、最終的にそれぞれ積分器２と３へ入
力され帰還ループを構成する。また、信号Ｑ１と信号Ｑ
２はそれぞれＡＤ変換手段４の量子化雑音を表してお
り、仮想的に加算器２０および２１によりＡＤ変換手段
２０及び２１の出力信号とそれぞれ加算される。また、
信号Ｄ２と信号Ｄ１はそれぞれＤＡ変換手段６とＤＡ変
換手段１１において発生する歪みによる雑音を表してい
る。
【００２０】積分器２および３が上記の△−Σ変調器に
広く用いられているスイッチトキャパシタ積分器で構成
されると、その伝達関数はＺ-1／（１−Ｚ-1）で表され
るから、このブロック図で表される系を表す式は次のよ
うになる。 Ｙ１＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −２（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ１ …（１） Ｙ２＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −２（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ２ …（２）
広く用いられているスイッチトキャパシタ積分器で構成
されると、その伝達関数はＺ-1／（１−Ｚ-1）で表され
るから、このブロック図で表される系を表す式は次のよ
うになる。 Ｙ１＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −２（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ１ …（１） Ｙ２＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −２（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ２ …（２）
【００２１】ただし、Ｚ＝ｅｘｐ（ｊωＴ）で、ｊは虚
数単位、ωは角周波数、Ｔはスイッチトキャパシタ積分
器のサンプリング周期で、通常クロック信号１５のサン
プリング周期に等しい。また、この例ではＡＤ変換器全
体の安定性確保のために、係数器８の係数を２としてあ
る。
数単位、ωは角周波数、Ｔはスイッチトキャパシタ積分
器のサンプリング周期で、通常クロック信号１５のサン
プリング周期に等しい。また、この例ではＡＤ変換器全
体の安定性確保のために、係数器８の係数を２としてあ
る。
【００２２】（１）、（２）式をＹ１について解くと Ｙ１＝Ｚ-2（Ｘ−Ｄ１）−２Ｚ-1（１−Ｚ-1）Ｄ２＋ （１−Ｚ-1）2 Ｑ１＋２Ｚ-1（１−Ｚ-1）（Ｑ１−Ｑ２） ＝Ｚ-2（Ｘ−Ｄ１）−２Ｚ-1（１−Ｚ-1）Ｄ２＋ （１−Ｚ-2）Ｑ１−２Ｚ-1（１−Ｚ-1）Ｑ２ …（３） を得る。従来の構成、すなわちＡＤ変換手段とＤＡ変換
手段がそれぞれ１個づつ設けられている場合は、式
（３）でＱ１＝Ｑ２＝Ｑ、Ｄ１＝Ｄ２＝Ｄと置けば良い
から、 Ｙ１＝Ｙ２＝Ｚ-2（Ｘ−Ｄ）−２Ｚ-1（１−Ｚ-1）Ｄ＋（１−Ｚ-1）2 Ｑ ＝Ｚ-2Ｘ−Ｚ-1（２−Ｚ-1）Ｄ＋（１−Ｚ-1）2 Ｑ …（４） となる。 式（４）から、次のことが分かる。従来の構成の場合の
雑音について１．従来の構成の場合は、よく知られてい
るように雑音信号Ｑは（１−Ｚ-1）２なる２次の高域通
過特性を有するフィルタを通過して出力され、雑音信号
Ｄは−Ｚ-1（２−Ｚ-1）なる特性を有するフィルタを通
過して出力に現れることが分かる。したがって、Ｑの低
周波成分は大きな減衰を受けて出力に現れるが、Ｄの通
過するフィルタの振幅特性は角周波数ωが小さいとき、
ほぼ１となるからＤの低周波成分はほぼそのまま出力に
現れてしまう。ゆえに、最終的に必要とするＳ／Ｎと同
等以上のＳ／ＮがＤ、すなわちＤＡ変換手段の精度に要
求される。
手段がそれぞれ１個づつ設けられている場合は、式
（３）でＱ１＝Ｑ２＝Ｑ、Ｄ１＝Ｄ２＝Ｄと置けば良い
から、 Ｙ１＝Ｙ２＝Ｚ-2（Ｘ−Ｄ）−２Ｚ-1（１−Ｚ-1）Ｄ＋（１−Ｚ-1）2 Ｑ ＝Ｚ-2Ｘ−Ｚ-1（２−Ｚ-1）Ｄ＋（１−Ｚ-1）2 Ｑ …（４） となる。 式（４）から、次のことが分かる。従来の構成の場合の
雑音について１．従来の構成の場合は、よく知られてい
るように雑音信号Ｑは（１−Ｚ-1）２なる２次の高域通
過特性を有するフィルタを通過して出力され、雑音信号
Ｄは−Ｚ-1（２−Ｚ-1）なる特性を有するフィルタを通
過して出力に現れることが分かる。したがって、Ｑの低
周波成分は大きな減衰を受けて出力に現れるが、Ｄの通
過するフィルタの振幅特性は角周波数ωが小さいとき、
ほぼ１となるからＤの低周波成分はほぼそのまま出力に
現れてしまう。ゆえに、最終的に必要とするＳ／Ｎと同
等以上のＳ／ＮがＤ、すなわちＤＡ変換手段の精度に要
求される。
【００２３】式（３）からつぎのことが分かる。２．Ｄ
Ａ変換手段の発生する歪みに起因する雑音について式
（３）の第１式から、Ｄ１は入力Ｘと同じ伝達特性でそ
のまま出力されるのに対して、Ｄ２は−２Ｚ-1（１−Ｚ
-1）なる１次の高域通過フィルタ特性を有するフィルタ
を通過して出力されることが分かる。
Ａ変換手段の発生する歪みに起因する雑音について式
（３）の第１式から、Ｄ１は入力Ｘと同じ伝達特性でそ
のまま出力されるのに対して、Ｄ２は−２Ｚ-1（１−Ｚ
-1）なる１次の高域通過フィルタ特性を有するフィルタ
を通過して出力されることが分かる。
【００２４】従って、Ｙ１における雑音Ｄ２の低域雑音
への寄与はＤ１の寄与に比べて小さく、△−Σ変調器全
体のＳ／Ｎ劣化に対する責任は格段に少ない。これは角
周波数数ωが小さいとき（１−Ｚ-1）の値も小さくなる
からである。ゆえに△−Σ変調器全体のＳ／ＮはＤ２で
なく、Ｄ１が支配している。言い換えると、最終的なＳ
／Ｎに与える影響からは、ＤＡ変換手段６の精度はＤＡ
変換手段１１に比べて低くてよい。
への寄与はＤ１の寄与に比べて小さく、△−Σ変調器全
体のＳ／Ｎ劣化に対する責任は格段に少ない。これは角
周波数数ωが小さいとき（１−Ｚ-1）の値も小さくなる
からである。ゆえに△−Σ変調器全体のＳ／ＮはＤ２で
なく、Ｄ１が支配している。言い換えると、最終的なＳ
／Ｎに与える影響からは、ＤＡ変換手段６の精度はＤＡ
変換手段１１に比べて低くてよい。
【００２５】したがって、従来では、ＤＡ変換手段１１
とＤＡ変換手段６は別個のＤＡ変換手段を用いるのでな
くて１つの２値ＤＡ変換手段を共用しているが、本発明
によれば、Ｓ／Ｎをほとんど劣化させることなくＤＡ変
換手段６として多値のＤＡ変換手段を使用できる。しか
し、Ｄ１はそのまま出力に現れるので、ＤＡ変換手段１
１には最終的に必要とするＳ／Ｎと同等以上のＳ／Ｎが
要求される。現在のＩＣ製造技術ではトリミングなしで
得られるＤＡ変換手段の精度は高々１３ビット程度であ
るら、それ以上の精度が必要な場合は本発明においても
２値のＤＡ変換手段を使う必要がある。
とＤＡ変換手段６は別個のＤＡ変換手段を用いるのでな
くて１つの２値ＤＡ変換手段を共用しているが、本発明
によれば、Ｓ／Ｎをほとんど劣化させることなくＤＡ変
換手段６として多値のＤＡ変換手段を使用できる。しか
し、Ｄ１はそのまま出力に現れるので、ＤＡ変換手段１
１には最終的に必要とするＳ／Ｎと同等以上のＳ／Ｎが
要求される。現在のＩＣ製造技術ではトリミングなしで
得られるＤＡ変換手段の精度は高々１３ビット程度であ
るら、それ以上の精度が必要な場合は本発明においても
２値のＤＡ変換手段を使う必要がある。
【００２６】３．ＡＤ変換手段の量子化雑音の寄与につ
いて（３）式の第２式から、ＡＤ変換手段９の発生する
量子化雑音Ｑ１は（１−Ｚ-2）なる高域通過フィルタ特
性を通過して出力に現れ、ＡＤ変換手段４の量子化雑音
Ｑ２は−２Ｚ-1（１−Ｚ-1）なる高域通過フィルタ特性
を有するフィルタを通過して出力に現れることが分か
る。雑音Ｑ１は、項目１で説明した従来構成の変換器に
おいて発生する雑音Ｑと比べると、Ｑが２次の微分特性
で出力されるＱ１は１次の微分特性で出力されるから、
従来の構成よりもかえって量子化雑音が増加し、量子化
雑音の低周波成分はＱ１の方が多く出力に現れる。Ｑ２
についても１次の微分特性で出力されるが、Ｑ１が２値
のＡＤ変換に伴う量子化雑音であるのに対してＱ２は多
値のＡＤ変換に伴う量子化雑音であるから、ビット数を
増加することによって容易に低減することができる。し
たがって、本発明の構成で従来よりも高いＳ／Ｎを得る
ためには、なんらかの方法で量子化雑音Ｑ１の効果を低
減することが課題となる。
いて（３）式の第２式から、ＡＤ変換手段９の発生する
量子化雑音Ｑ１は（１−Ｚ-2）なる高域通過フィルタ特
性を通過して出力に現れ、ＡＤ変換手段４の量子化雑音
Ｑ２は−２Ｚ-1（１−Ｚ-1）なる高域通過フィルタ特性
を有するフィルタを通過して出力に現れることが分か
る。雑音Ｑ１は、項目１で説明した従来構成の変換器に
おいて発生する雑音Ｑと比べると、Ｑが２次の微分特性
で出力されるＱ１は１次の微分特性で出力されるから、
従来の構成よりもかえって量子化雑音が増加し、量子化
雑音の低周波成分はＱ１の方が多く出力に現れる。Ｑ２
についても１次の微分特性で出力されるが、Ｑ１が２値
のＡＤ変換に伴う量子化雑音であるのに対してＱ２は多
値のＡＤ変換に伴う量子化雑音であるから、ビット数を
増加することによって容易に低減することができる。し
たがって、本発明の構成で従来よりも高いＳ／Ｎを得る
ためには、なんらかの方法で量子化雑音Ｑ１の効果を低
減することが課題となる。
【００２７】次に、問題の量子化雑音Ｑ１の効果を低減
する方法について説明する。この方法の基本的な考え方
は、ＡＤ変換手段９が１ビットＡＤ変換手段であり、Ａ
Ｄ変換手段４が多ビットＡＤ変換手段であることを利用
する。 まず、式（１）、（２）よりＱ１を消去してつぎの量を
計算する： Ｙ１−（１−Ｚ-2）（Ｙ１−Ｙ２）＝Ｚ-2（Ｘ−Ｄ１）
− ２Ｘ-1（１−Ｚ-1）Ｄ２＋（１−Ｚ-1）2 Ｑ２
…（５）
する方法について説明する。この方法の基本的な考え方
は、ＡＤ変換手段９が１ビットＡＤ変換手段であり、Ａ
Ｄ変換手段４が多ビットＡＤ変換手段であることを利用
する。 まず、式（１）、（２）よりＱ１を消去してつぎの量を
計算する： Ｙ１−（１−Ｚ-2）（Ｙ１−Ｙ２）＝Ｚ-2（Ｘ−Ｄ１）
− ２Ｘ-1（１−Ｚ-1）Ｄ２＋（１−Ｚ-1）2 Ｑ２
…（５）
【００２８】式（５）の右辺は式（４）の第１式右辺と
同じ形をしているが、Ｑの代わりにＱ１よりも小さいＱ
２が現れており、第１項にはＤの代わりにＤ１が現れ、
第２項にはＤの代わりにＤ２が現れている。即ち、本発
明の構成を用いて式（５）の左辺の量を計算することに
より量子化雑音を従来の構成よりも格段に低減すること
ができる。また、Ｄ１に比べてＤ２は必ずしも小さくは
ないが、Ｄ１がそのまま出力となるのに対してＤ２は１
次の高域通過フィルタを通って出力されるためＤ２の出
力雑音に対する寄与は格段に少ない。
同じ形をしているが、Ｑの代わりにＱ１よりも小さいＱ
２が現れており、第１項にはＤの代わりにＤ１が現れ、
第２項にはＤの代わりにＤ２が現れている。即ち、本発
明の構成を用いて式（５）の左辺の量を計算することに
より量子化雑音を従来の構成よりも格段に低減すること
ができる。また、Ｄ１に比べてＤ２は必ずしも小さくは
ないが、Ｄ１がそのまま出力となるのに対してＤ２は１
次の高域通過フィルタを通って出力されるためＤ２の出
力雑音に対する寄与は格段に少ない。
【００２９】なお、式（５）の左辺は全て直接デジタル
量として出力端子から得られる量をデジタル演算して得
られる量であるのに対して、右辺の量は全てアナログ量
をアナログ演算して得られる量であって、入力信号Ｘ以
外は外部から直接観測できない量から成っていることに
注意する。一方、Ｙ１とＹ２は共に第２の積分器３の出
力信号をＡＤ変換したデジタル信号であるからＹ２のＭ
ＳＢ（符号ビット）がＹ１そのものに相当する。したが
って、Ｙ１とＹ２は共に多ビットのＡＤ変換４の出力か
ら得ることができるので、実際上は別に１ビットのＡＤ
変換手段９を設ける必要はない。もし個別に１ビットの
ＡＤ変換手段９を設けたとすると、その出力と多ビット
のＡＤ変換手段４のＭＳＢ出力はオフセットその他精度
の問題から常には一致しないと考えられるので、むしろ
Ｙ１とＹ２は共に多ビットのＡＤ変換手段４の出力から
得るほうが望ましい。 なお、式（５）の左辺の例えば次式のように変形でき
る： Ｙ１−（１−Ｚ-2）（Ｙ１−Ｙ２）＝Ｚ-2Ｙ１ ＋（１−Ｚ-2）Ｙ２＝Ｙ２＋Ｚ-2（Ｙ１−Ｙ２）したが
って、実際に式（５）の左辺を計算するには、目的によ
って、例えばデジタル演算のハードウェアが少なくなる
実現法を与える計算式を選べば良い。
量として出力端子から得られる量をデジタル演算して得
られる量であるのに対して、右辺の量は全てアナログ量
をアナログ演算して得られる量であって、入力信号Ｘ以
外は外部から直接観測できない量から成っていることに
注意する。一方、Ｙ１とＹ２は共に第２の積分器３の出
力信号をＡＤ変換したデジタル信号であるからＹ２のＭ
ＳＢ（符号ビット）がＹ１そのものに相当する。したが
って、Ｙ１とＹ２は共に多ビットのＡＤ変換４の出力か
ら得ることができるので、実際上は別に１ビットのＡＤ
変換手段９を設ける必要はない。もし個別に１ビットの
ＡＤ変換手段９を設けたとすると、その出力と多ビット
のＡＤ変換手段４のＭＳＢ出力はオフセットその他精度
の問題から常には一致しないと考えられるので、むしろ
Ｙ１とＹ２は共に多ビットのＡＤ変換手段４の出力から
得るほうが望ましい。 なお、式（５）の左辺の例えば次式のように変形でき
る： Ｙ１−（１−Ｚ-2）（Ｙ１−Ｙ２）＝Ｚ-2Ｙ１ ＋（１−Ｚ-2）Ｙ２＝Ｙ２＋Ｚ-2（Ｙ１−Ｙ２）したが
って、実際に式（５）の左辺を計算するには、目的によ
って、例えばデジタル演算のハードウェアが少なくなる
実現法を与える計算式を選べば良い。
【００３０】以上を要するに、定性的にいえば、第１の
ＤＡ変換手段にはできるだけＤ１の少ないＤＡ変換手段
を使用し、第２のＤＡ変換手段は、Ｄ２はともかく、で
きるだけＱ２の少ないＤＡ変換手段を使用することによ
って、低量子化雑音かつ低歪みの△−Σ変調型ＡＤ変換
器が実現できるということが明らかになった。
ＤＡ変換手段にはできるだけＤ１の少ないＤＡ変換手段
を使用し、第２のＤＡ変換手段は、Ｄ２はともかく、で
きるだけＱ２の少ないＤＡ変換手段を使用することによ
って、低量子化雑音かつ低歪みの△−Σ変調型ＡＤ変換
器が実現できるということが明らかになった。
【００３１】このようにＡＤ変換手段４とＤＡ変換手段
６として多値の変換器を用いる本発明の構成により、第
２の積分回路３の出力振幅を低減することができる。さ
らに、本発明の構成では、加算器２２と遅延器２３と加
算器２４とによりデジタル信号処理を行うことにより、
出力２５における量子化雑音を従来の構成に比べて低減
することができる。以上では簡単のために図１で係数乗
算器８の係数を２として説明したが、次に、係数が任意
の値μである場合について説明する。先の計算と同様の
仮定を設けて計算すると、図１のブロック図で表される
系を記述する式は次のようになる： Ｙ１＝｛（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −μ（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ１…
（６） Ｙ２＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −μ（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ２…
（７） Ｙ１−Ｙ２＝Ｑ１−Ｑ２であることに注意して式（１）
からＱ１を消去すると次式を得る： ｚ-2Ｙ１−（１−ｚ-1）｛１−（１−μ）ｚ-1｝Ｙ２ ＝ｚ-2（Ｘ−Ｄ１）−μｚ-1（１−ｚ-1）Ｄ２＋（１−
ｚ-1）2 Ｑ２ …（８）
６として多値の変換器を用いる本発明の構成により、第
２の積分回路３の出力振幅を低減することができる。さ
らに、本発明の構成では、加算器２２と遅延器２３と加
算器２４とによりデジタル信号処理を行うことにより、
出力２５における量子化雑音を従来の構成に比べて低減
することができる。以上では簡単のために図１で係数乗
算器８の係数を２として説明したが、次に、係数が任意
の値μである場合について説明する。先の計算と同様の
仮定を設けて計算すると、図１のブロック図で表される
系を記述する式は次のようになる： Ｙ１＝｛（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −μ（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ１…
（６） Ｙ２＝［（Ｘ−Ｙ１−Ｄ１）｛Ｚ-1／（１−Ｚ-1）｝ −μ（Ｙ２＋Ｄ２）］｛Ｚ-1／（１−Ｚ-1）｝＋Ｑ２…
（７） Ｙ１−Ｙ２＝Ｑ１−Ｑ２であることに注意して式（１）
からＱ１を消去すると次式を得る： ｚ-2Ｙ１−（１−ｚ-1）｛１−（１−μ）ｚ-1｝Ｙ２ ＝ｚ-2（Ｘ−Ｄ１）−μｚ-1（１−ｚ-1）Ｄ２＋（１−
ｚ-1）2 Ｑ２ …（８）
【００３２】従って、前の例と同様に式（８）の左辺を
計算してやれば雑音を打ち消して１ビットの量子化雑音
Ｑ１よりも小さい多ビットの量子化雑音Ｑ２が最終的な
△−Σ型ＡＤ変換器の出力に現れることとなり、精度の
向上を図ることができる。ここで、左辺の量は全てデジ
タル量からデジタル的に計算できることも前の例と同じ
である。次に、係数μを含む２次の△−Σ型ＡＤ変換器
の構成を表すブロック図を図３に示す。
計算してやれば雑音を打ち消して１ビットの量子化雑音
Ｑ１よりも小さい多ビットの量子化雑音Ｑ２が最終的な
△−Σ型ＡＤ変換器の出力に現れることとなり、精度の
向上を図ることができる。ここで、左辺の量は全てデジ
タル量からデジタル的に計算できることも前の例と同じ
である。次に、係数μを含む２次の△−Σ型ＡＤ変換器
の構成を表すブロック図を図３に示す。
【００３３】同図で、１は入力信号端子であって、ここ
から入力信号Ｘが印加される。２は第１の積分器、３は
第２の積分器、また３１は多値（例えば３値以上、Ｎビ
ット）のＡＤ変換手段、３２は多値（例えば３値以上、
Ｎビット）のＤＡ変換手段、３３は２値（１ビット）の
ＤＡ変換手段をそれぞれ表している。ＡＤ変換手段３１
の出力Ｙ２を多値のＤＡ変換手段３２の入力とし、ＡＤ
変換手段３１の出力Ｙ２のうちの符号ビット、例えばＭ
ＳＢ（Ｍｏｓｔ Ｓｍａｌｌ Ｂｉｔ）の１ビットを２
値のＤＡ変換手段３３の入力Ｙ１として用いる。
から入力信号Ｘが印加される。２は第１の積分器、３は
第２の積分器、また３１は多値（例えば３値以上、Ｎビ
ット）のＡＤ変換手段、３２は多値（例えば３値以上、
Ｎビット）のＤＡ変換手段、３３は２値（１ビット）の
ＤＡ変換手段をそれぞれ表している。ＡＤ変換手段３１
の出力Ｙ２を多値のＤＡ変換手段３２の入力とし、ＡＤ
変換手段３１の出力Ｙ２のうちの符号ビット、例えばＭ
ＳＢ（Ｍｏｓｔ Ｓｍａｌｌ Ｂｉｔ）の１ビットを２
値のＤＡ変換手段３３の入力Ｙ１として用いる。
【００３４】さらに、ＡＤ変換手段３１の出力Ｙ２とそ
の出力Ｙ２のＭＳＢの１ビットＹ１とにより、デジタル
信号処理を行なうデジタル信号処理部４０の構成を示
す。ＡＤ変換手段３１の出力Ｙ２は遅延器３４により遅
延され、遅延器３４の出力は１クロック後のＡＤ変換手
段３１の出力Ｙ２の反転信号と加算器３５により加算さ
れる。この加算器３５の出力は、係数器３６により（１
−μ）倍され遅延器３７により遅延された１クロック前
の加算器３５の出力の反転信号と、加算器３８により加
算される。一方Ｙ２のＭＳＢの１ビットＹ１は、遅延器
４１により２クロック遅延された後、加算器３９により
加算器３８の出力と加算されて出力信号を出力する。
の出力Ｙ２のＭＳＢの１ビットＹ１とにより、デジタル
信号処理を行なうデジタル信号処理部４０の構成を示
す。ＡＤ変換手段３１の出力Ｙ２は遅延器３４により遅
延され、遅延器３４の出力は１クロック後のＡＤ変換手
段３１の出力Ｙ２の反転信号と加算器３５により加算さ
れる。この加算器３５の出力は、係数器３６により（１
−μ）倍され遅延器３７により遅延された１クロック前
の加算器３５の出力の反転信号と、加算器３８により加
算される。一方Ｙ２のＭＳＢの１ビットＹ１は、遅延器
４１により２クロック遅延された後、加算器３９により
加算器３８の出力と加算されて出力信号を出力する。
【００３５】このように、１段目の積分器への帰還信号
を２値とし、２段目以降の積分器への帰還信号を多値
（３値以上）とする構成を採用することにより、入力信
号のダイナミックレンジを改善しつつ、デジタル信号処
理部により量子化雑音を制御することが可能となる。
を２値とし、２段目以降の積分器への帰還信号を多値
（３値以上）とする構成を採用することにより、入力信
号のダイナミックレンジを改善しつつ、デジタル信号処
理部により量子化雑音を制御することが可能となる。
【００３６】ところで、上記のμの値だけはアナログ回
路の素子値に依存して決まっているので、デジタル信号
処理で想定したμの値が、実際にアナログ回路として実
現されているμの値と必ずしも一致するとは限らない。
そこで、次にμがμ＋△μに変化した場合の影響につい
て検討する。式（８）においてμが△μだけ変化したと
すると、対応する変化は −（１−ｚ-1）△μｚ-1Ｙ２ …
（９） となり、想定した値（＝設計値）と実際の値が△μだけ
異なると、これだけの雑音が余計に信号に加わることと
なる。
路の素子値に依存して決まっているので、デジタル信号
処理で想定したμの値が、実際にアナログ回路として実
現されているμの値と必ずしも一致するとは限らない。
そこで、次にμがμ＋△μに変化した場合の影響につい
て検討する。式（８）においてμが△μだけ変化したと
すると、対応する変化は −（１−ｚ-1）△μｚ-1Ｙ２ …
（９） となり、想定した値（＝設計値）と実際の値が△μだけ
異なると、これだけの雑音が余計に信号に加わることと
なる。
【００３７】ここで△μ／μの値は積分器の係数誤差に
相当するが、例えば積分器として一般的なスイッチトキ
ャパシタ積分器を使用するものとすれば、現状の技術で
△μ／μの値は０．１％（＝−６０dB）程度の値が容易
に得られる。また（１−ｚ-1）の項の寄与は１次の△−
Σ型Ａ／Ｄ変換器の量子化雑音と同様に見積もることが
でき、例えば１６ビットの精度が必要なデジタルオーデ
ィオを例にとると、２５６倍程度のオーバーサンプリン
グ比が必要になるので、この項の寄与による雑音は信号
帯域全体で約−５０dBになる。
相当するが、例えば積分器として一般的なスイッチトキ
ャパシタ積分器を使用するものとすれば、現状の技術で
△μ／μの値は０．１％（＝−６０dB）程度の値が容易
に得られる。また（１−ｚ-1）の項の寄与は１次の△−
Σ型Ａ／Ｄ変換器の量子化雑音と同様に見積もることが
でき、例えば１６ビットの精度が必要なデジタルオーデ
ィオを例にとると、２５６倍程度のオーバーサンプリン
グ比が必要になるので、この項の寄与による雑音は信号
帯域全体で約−５０dBになる。
【００３８】従って、フルスケールに相当するＹ２が入
力されたとすると、△μによる雑音は、フルスケールの
約１１０dB下のレベルに現れる。例えば１６ビット場合
はＳ／Ｎ比が約９６dBであるから、この程度の雑音の増
加は無視できる。従って、本発明を適用する場合には、
係数器の誤差による雑音の増加は無視できる程度である
ことが明らかとなった。
力されたとすると、△μによる雑音は、フルスケールの
約１１０dB下のレベルに現れる。例えば１６ビット場合
はＳ／Ｎ比が約９６dBであるから、この程度の雑音の増
加は無視できる。従って、本発明を適用する場合には、
係数器の誤差による雑音の増加は無視できる程度である
ことが明らかとなった。
【００３９】図４は本発明の第１の実施例の効果を説明
するための図で、従来２次の△−Σ変調器で問題となっ
ていた第２の積分回路の出力信号波形を、従来の１ビッ
トＡＤ・ＤＡ変換手段を用いた場合と本発明とを比較し
たシミュレーション結果を示している。同図で、横軸は
正規化した時間、縦軸は出力振幅である。同図の（ａ）
は入力信号波形を示し、（ｂ）は本発明でＡＤ変換手段
と第２のＤＡ変換手段を９値とし、第１のＤＡ変換手段
を２値とした場合のＡＤ変換器の出力波形を、（ｃ）は
ＡＤ・ＤＡ変換手段として２値の変換器を用いた場合の
第２の積分器を用いた場合のＡＤ変換器の出力波形を示
している。同図（ｂ）と（ｃ）の比較から、第２の積分
器の出力振幅の最大値が約１／２に低減されており、雑
音の増加を制御することが可能であり、第２のＤＡ変換
手段が９値の場合でも本発明の効果は明らかであること
がわかる。
するための図で、従来２次の△−Σ変調器で問題となっ
ていた第２の積分回路の出力信号波形を、従来の１ビッ
トＡＤ・ＤＡ変換手段を用いた場合と本発明とを比較し
たシミュレーション結果を示している。同図で、横軸は
正規化した時間、縦軸は出力振幅である。同図の（ａ）
は入力信号波形を示し、（ｂ）は本発明でＡＤ変換手段
と第２のＤＡ変換手段を９値とし、第１のＤＡ変換手段
を２値とした場合のＡＤ変換器の出力波形を、（ｃ）は
ＡＤ・ＤＡ変換手段として２値の変換器を用いた場合の
第２の積分器を用いた場合のＡＤ変換器の出力波形を示
している。同図（ｂ）と（ｃ）の比較から、第２の積分
器の出力振幅の最大値が約１／２に低減されており、雑
音の増加を制御することが可能であり、第２のＤＡ変換
手段が９値の場合でも本発明の効果は明らかであること
がわかる。
【００４０】図５は、本発明の図１の構成で得られるＡ
Ｄ変換出力のスペクトルをシミュレーションによって求
めた結果である。同図で縦軸は出力デジタル値のスペク
トルをデジタルで表し、横軸はサンプリング周波数で正
規化した周波数を示している。同図から、ＤＡ変換手段
６の量子化レベル数が５値（ａ）および２９値（ｂ）の
場合について従来の２値（ｃ）の場合と比べて雑音成分
がそれぞれ約１５dBと３０dB程度改善されていることが
分かる。
Ｄ変換出力のスペクトルをシミュレーションによって求
めた結果である。同図で縦軸は出力デジタル値のスペク
トルをデジタルで表し、横軸はサンプリング周波数で正
規化した周波数を示している。同図から、ＤＡ変換手段
６の量子化レベル数が５値（ａ）および２９値（ｂ）の
場合について従来の２値（ｃ）の場合と比べて雑音成分
がそれぞれ約１５dBと３０dB程度改善されていることが
分かる。
【００４１】なお、同図の線スペクトルは振幅０．５Ｖ
の正弦波入力信号によるスペクトルであり、それ以外は
全て雑音成分と見做される。ただし、このシミュレーシ
ョンは、ＡＤ変換手段の入力フルスケールを±２Ｖと
し、この間を５値ないし２９値に量子化して行った。ま
た、ＤＡ変換手段１１の出力は±１Ｖの２値とし、ＤＡ
変換６はＡ／Ｄ変換手段のデジタル出力をそのままアナ
ログ値に変換している。従って、本実施例のＡＤ変換器
では、入力のフルスケールが±１Ｖに相当する。また、
ＡＤ変換手段９とＤＡ変換手段６の量子化レベル数を増
加すると、第２の積分器の出力は第１の積分器の出力に
近付くので、両積分器の飽和レベルを揃えることがで
き、回路設計上好都合である。さらに、ＡＤ変換手段９
とＤＡ変換手段６のフルスケールをＤＡ変換手段１１の
フルスケールよりも大きく設定することにより、入力Ｘ
がフルスケールに近くなっても、従来の２値ＤＡＣのみ
を用いた△−Σ変調器を用いたＡＤ変換器とは異なり、
歪みの増加を少なく抑えることができる利点が有る。
の正弦波入力信号によるスペクトルであり、それ以外は
全て雑音成分と見做される。ただし、このシミュレーシ
ョンは、ＡＤ変換手段の入力フルスケールを±２Ｖと
し、この間を５値ないし２９値に量子化して行った。ま
た、ＤＡ変換手段１１の出力は±１Ｖの２値とし、ＤＡ
変換６はＡ／Ｄ変換手段のデジタル出力をそのままアナ
ログ値に変換している。従って、本実施例のＡＤ変換器
では、入力のフルスケールが±１Ｖに相当する。また、
ＡＤ変換手段９とＤＡ変換手段６の量子化レベル数を増
加すると、第２の積分器の出力は第１の積分器の出力に
近付くので、両積分器の飽和レベルを揃えることがで
き、回路設計上好都合である。さらに、ＡＤ変換手段９
とＤＡ変換手段６のフルスケールをＤＡ変換手段１１の
フルスケールよりも大きく設定することにより、入力Ｘ
がフルスケールに近くなっても、従来の２値ＤＡＣのみ
を用いた△−Σ変調器を用いたＡＤ変換器とは異なり、
歪みの増加を少なく抑えることができる利点が有る。
【００４２】図６は本発明のこの利点を説明するための
図であって、横軸は入力信号電圧、縦軸はＡＤ変換され
たデジタル値のＳ／Ｎを表している。同図から明らかな
ように、従来の２値のＤＡ変換手段のみを用いた場合に
比べて、本発明による第２のＤＡ変換手段に多値の変換
器を用いて、さらにそのフルスケールを２値の第１のＤ
Ａ変換手段のフルスケールの２倍とした場合は、総合の
Ｓ／Ｎが改善されるばかりでなく、従来の△−Σ変調器
を用いたＡＤ変換器に特徴的な大入力時のＳ／Ｎの飽和
も改善できることが分かる。
図であって、横軸は入力信号電圧、縦軸はＡＤ変換され
たデジタル値のＳ／Ｎを表している。同図から明らかな
ように、従来の２値のＤＡ変換手段のみを用いた場合に
比べて、本発明による第２のＤＡ変換手段に多値の変換
器を用いて、さらにそのフルスケールを２値の第１のＤ
Ａ変換手段のフルスケールの２倍とした場合は、総合の
Ｓ／Ｎが改善されるばかりでなく、従来の△−Σ変調器
を用いたＡＤ変換器に特徴的な大入力時のＳ／Ｎの飽和
も改善できることが分かる。
【００４３】ＡＤ変換手段４とＤＡ変換手段６のフルス
ケールをＤＡ変換手段１１のそれよりも大きく設定する
事によって大入力時の歪みを改善できるのは以下の理由
による。従来の技術の問題点で述べた第２の問題点、す
なわち、第１積分器の出力は最大入力レンジの約２倍ま
で振れるので、ＡＤ変換手段４はこれに対応できるフル
スケールを有している必要がある。例えば図１、図２、
図３及び後に示される図７等の複数の帰還ループを含む
構造の△−Σ型ＡＤ変換器では、最大入力レンジは最も
外側の帰還ループに含まれるＤＡ変換手段１１のフルス
ケールにより制御されるので、ＡＤ変換手段４は少なく
ともＤＡ変換手段１１のフルスケールの約２倍のフルス
ケールを有する事が必要であり、ＤＡ変換手段６のフル
スケールもこれに対応させる必要がある。
ケールをＤＡ変換手段１１のそれよりも大きく設定する
事によって大入力時の歪みを改善できるのは以下の理由
による。従来の技術の問題点で述べた第２の問題点、す
なわち、第１積分器の出力は最大入力レンジの約２倍ま
で振れるので、ＡＤ変換手段４はこれに対応できるフル
スケールを有している必要がある。例えば図１、図２、
図３及び後に示される図７等の複数の帰還ループを含む
構造の△−Σ型ＡＤ変換器では、最大入力レンジは最も
外側の帰還ループに含まれるＤＡ変換手段１１のフルス
ケールにより制御されるので、ＡＤ変換手段４は少なく
ともＤＡ変換手段１１のフルスケールの約２倍のフルス
ケールを有する事が必要であり、ＤＡ変換手段６のフル
スケールもこれに対応させる必要がある。
【００４４】一方、従来の構成であるＤＡ変換手段に全
て２値、すなわち１ビットのＤＡ変換手段を用いるタイ
プでは、ＡＤ変換手段も２値、すなわち１ビットであ
る。すなわち、積分器の出力の符号（極性）だけを判定
すれば良いわけであるから、ＡＤ変換手段のフルスケー
ルというもの自体の意味がないため、これに対応して１
ビットのＤＡ変換器のフルスケールは適当に定められて
おり、そのフルスケールに等しい最大入力レンジを有す
る△−Σ型ＡＤ変換器が得られていた。
て２値、すなわち１ビットのＤＡ変換手段を用いるタイ
プでは、ＡＤ変換手段も２値、すなわち１ビットであ
る。すなわち、積分器の出力の符号（極性）だけを判定
すれば良いわけであるから、ＡＤ変換手段のフルスケー
ルというもの自体の意味がないため、これに対応して１
ビットのＤＡ変換器のフルスケールは適当に定められて
おり、そのフルスケールに等しい最大入力レンジを有す
る△−Σ型ＡＤ変換器が得られていた。
【００４５】以上の事情から単にＡＤ変換器の量子化レ
ベル数を増やすだけでは実際上十分でなく、本実施例の
如くそのフルスケールを第１積分器の最大出力に対して
も飽和しないよう、最も外側の帰還ループに含まれるＤ
Ａ変換手段１１のフルスケールよりも大きく設定しなけ
ればならない事がわかる。
ベル数を増やすだけでは実際上十分でなく、本実施例の
如くそのフルスケールを第１積分器の最大出力に対して
も飽和しないよう、最も外側の帰還ループに含まれるＤ
Ａ変換手段１１のフルスケールよりも大きく設定しなけ
ればならない事がわかる。
【００４６】図７は、本発明の３次の△−Σ型ＡＤ変換
器の実施例の構成を説明するためのブロック図である。
同図に示した通り入力Ｘ１は、加算器１７を介して積分
器２に入力される。この積分器２の出力は、加算器１８
を介して積分器３に入力される。積分器３の出力は加算
器２７を介して積分器２６に入力された後、ＡＤ変換手
段４によりＡＤ変換される。このＡＤ変換された信号
は、ＤＡ変換手段６とＤＡ変換手段１１を介してフィー
ドバックされる。ここでＤＡ変換手段６の量子化レベル
数はＤＡ変換手段１１よりも大きく構成するものとし、
例えば、ＤＡ変換手段１１の量子化レベル数が２値の場
合にＤＡ変換手段６の量子化レベル数は３値以上とす
る。また、ＡＤ変換手段４の出力信号がそのＭＳＢから
減算器２２により減算され、減算器２２の出力信号が遅
延器２３に入力される。減算器２２の出力信号は遅延器
２３により３クロックだけ遅延され、その遅延信号とＡ
Ｄ変換手段４の出力信号とが加算器２４で加算され、加
算器２４から出力２５が得られる。
器の実施例の構成を説明するためのブロック図である。
同図に示した通り入力Ｘ１は、加算器１７を介して積分
器２に入力される。この積分器２の出力は、加算器１８
を介して積分器３に入力される。積分器３の出力は加算
器２７を介して積分器２６に入力された後、ＡＤ変換手
段４によりＡＤ変換される。このＡＤ変換された信号
は、ＤＡ変換手段６とＤＡ変換手段１１を介してフィー
ドバックされる。ここでＤＡ変換手段６の量子化レベル
数はＤＡ変換手段１１よりも大きく構成するものとし、
例えば、ＤＡ変換手段１１の量子化レベル数が２値の場
合にＤＡ変換手段６の量子化レベル数は３値以上とす
る。また、ＡＤ変換手段４の出力信号がそのＭＳＢから
減算器２２により減算され、減算器２２の出力信号が遅
延器２３に入力される。減算器２２の出力信号は遅延器
２３により３クロックだけ遅延され、その遅延信号とＡ
Ｄ変換手段４の出力信号とが加算器２４で加算され、加
算器２４から出力２５が得られる。
【００４７】一般に、高次の△−Σ変調器は高精度のＡ
Ｄ変換を実施するために用いられるにもかかわらず、こ
れに用いる多値のＤＡ変換手段の精度が最終的に必要な
精度以上でないと、雑音はノイズシェイピングの作用で
改善することができるが、歪みはシェイピングされない
ので、歪を低減することが出来ず、全体としては必要な
精度が結局実現できないという矛盾した結果となる。
Ｄ変換を実施するために用いられるにもかかわらず、こ
れに用いる多値のＤＡ変換手段の精度が最終的に必要な
精度以上でないと、雑音はノイズシェイピングの作用で
改善することができるが、歪みはシェイピングされない
ので、歪を低減することが出来ず、全体としては必要な
精度が結局実現できないという矛盾した結果となる。
【００４８】さて、図７の３次△−Σ変調器は、図１に
示した２次の△−Σ変調器とは積分器２６が増加した点
が異なる。即ち、この実施例では、３個の積分器が使用
されている。従って、帰還ループの安定性を確保するた
め、係数器２８および２９の係数を適切な値に定めてお
く必要がある。
示した２次の△−Σ変調器とは積分器２６が増加した点
が異なる。即ち、この実施例では、３個の積分器が使用
されている。従って、帰還ループの安定性を確保するた
め、係数器２８および２９の係数を適切な値に定めてお
く必要がある。
【００４９】本実施例では、第１積分器に対する帰還信
号が２値のＤＡ変換手段１１から供給され、第２および
第３の積分器３および２６に対する帰還信号が多値（３
値以上）のＤＡ変換手段６から供給される。この様にす
ることによって、最も高精度が要求される第１積分器２
へ帰還信号を供給するＤＡ変換手段１１として集積回路
上でも容易に高精度で実現できる２値の変換器が使用で
きる。このとき、第２および第３の積分器３および２６
に帰還信号を供給する多値ＤＡ変換手段６は、第１の実
施例で説明したのと同様の事情により値の精度に対する
要求が大幅に緩和されるので、積分器の出力振幅を効果
的に抑制することができる。
号が２値のＤＡ変換手段１１から供給され、第２および
第３の積分器３および２６に対する帰還信号が多値（３
値以上）のＤＡ変換手段６から供給される。この様にす
ることによって、最も高精度が要求される第１積分器２
へ帰還信号を供給するＤＡ変換手段１１として集積回路
上でも容易に高精度で実現できる２値の変換器が使用で
きる。このとき、第２および第３の積分器３および２６
に帰還信号を供給する多値ＤＡ変換手段６は、第１の実
施例で説明したのと同様の事情により値の精度に対する
要求が大幅に緩和されるので、積分器の出力振幅を効果
的に抑制することができる。
【００５０】図１と、同様に、ＤＡ変換手段１１の誤差
を表す信号をＤ１、ＤＡ変換手段６の誤差を表す信号を
Ｄ２、ＡＤ変換手段４の多値ＡＤ変換手段としての量子
化雑音をＱ２、２値ＡＤ変換手段としての量子化雑音を
Ｑ１とし、ＡＤ変換手段４の多値ＡＤ変換手段としての
デジタル出力をＹ２、２値ＡＤ変換手段としてのデジタ
ル出力をＹ１とすると、前と同様にＱ１を打ち消すと次
式が得られる。 ｚ-3Ｙ１＋（１−ｚ-3）Ｙ２＝ｚ-3（Ｘ−Ｄ１） −３ｚ-1（１−ｚ-2）Ｄ２＋（１−ｚ-1）3 Ｑ２
…（１０） 従って、右辺（出力）の量子化雑音は２値のＡＤ変換手
段の雑音Ｑ１より小さいＱ２とする事ができ、多値のＤ
Ａ変換手段６の誤差は前記と同様に１次のハイパスフィ
ルタを通過し、減衰して出力されるので、その影響は少
なくなる。なお、この実施例では、係数乗算器２８およ
び２９の利得は安定性を考慮して各々３倍に設定されて
いる。
を表す信号をＤ１、ＤＡ変換手段６の誤差を表す信号を
Ｄ２、ＡＤ変換手段４の多値ＡＤ変換手段としての量子
化雑音をＱ２、２値ＡＤ変換手段としての量子化雑音を
Ｑ１とし、ＡＤ変換手段４の多値ＡＤ変換手段としての
デジタル出力をＹ２、２値ＡＤ変換手段としてのデジタ
ル出力をＹ１とすると、前と同様にＱ１を打ち消すと次
式が得られる。 ｚ-3Ｙ１＋（１−ｚ-3）Ｙ２＝ｚ-3（Ｘ−Ｄ１） −３ｚ-1（１−ｚ-2）Ｄ２＋（１−ｚ-1）3 Ｑ２
…（１０） 従って、右辺（出力）の量子化雑音は２値のＡＤ変換手
段の雑音Ｑ１より小さいＱ２とする事ができ、多値のＤ
Ａ変換手段６の誤差は前記と同様に１次のハイパスフィ
ルタを通過し、減衰して出力されるので、その影響は少
なくなる。なお、この実施例では、係数乗算器２８およ
び２９の利得は安定性を考慮して各々３倍に設定されて
いる。
【００５１】さて、勿論、この式（１０）も適宜デジタ
ル信号処理の演算量が減るように変形して実現すればよ
く、例えば、同式は、 Ｙ１−（１−ｚ-3）（Ｙ１−Ｙ２）＝Ｙ２＋ｚ-3（Ｙ１
−Ｙ２）…（１１） に変形できるから、この式（１１）は図７のデジタル信
号処理回路５０によって実現することができる。ただ
し、遅延器２３は、図２の２つの積分器を有する回路で
は２クロック遅延（ｚ-2）だったのに対し、図７の本実
施例では３クロックの遅延（ｚ-3）となる。
ル信号処理の演算量が減るように変形して実現すればよ
く、例えば、同式は、 Ｙ１−（１−ｚ-3）（Ｙ１−Ｙ２）＝Ｙ２＋ｚ-3（Ｙ１
−Ｙ２）…（１１） に変形できるから、この式（１１）は図７のデジタル信
号処理回路５０によって実現することができる。ただ
し、遅延器２３は、図２の２つの積分器を有する回路で
は２クロック遅延（ｚ-2）だったのに対し、図７の本実
施例では３クロックの遅延（ｚ-3）となる。
【００５２】また、デジタル信号処理回路５０への入力
は、Ｙ１とＹ２が示されているが、Ｙ１はＹ２の一部で
あるので、実際はＹ２のみを入力すれば十分であること
も当然であり、この事は図１のデジタル信号処理回路５
０のデジタル信号処理部についても同様である。さら
に、ＡＤ変換手段４とＤＡ変換手段６のフルスケール
を、ＤＡ変換手段１１のフルスケールよりも大きく設定
する事により過負荷付近のＳ／Ｎ低下を改善できる事も
図１の例と同様である。
は、Ｙ１とＹ２が示されているが、Ｙ１はＹ２の一部で
あるので、実際はＹ２のみを入力すれば十分であること
も当然であり、この事は図１のデジタル信号処理回路５
０のデジタル信号処理部についても同様である。さら
に、ＡＤ変換手段４とＤＡ変換手段６のフルスケール
を、ＤＡ変換手段１１のフルスケールよりも大きく設定
する事により過負荷付近のＳ／Ｎ低下を改善できる事も
図１の例と同様である。
【００５３】最終的なデジタル出力を得るためには、第
１の実施例と同様に、多値ＡＤ変換手段４の出力（Ｙ２
とする）とその符号ビット、例えばＭＳＢ（Ｙ１とす
る）を用いて、Ｙ１−（１−ｚ-3）（Ｙ１−Ｙ２）なる
量をデジタル的に演算すればよい。 もちろん第３積分
器２６への帰還信号はさらに量子化レベル数の多い第３
のＤＡ変換手段を導入して供給してもよいが、はじめか
ら第２のＤＡ変換手段が十分に多値化されておいてよ
い。しかし、これは、後続のデジタル処理部の複雑化と
第３のＤＡ変換手段のハードウェア（＝占有する面積）
が増大することを考慮すると、総合的にみて必ずしも有
利とはいえない。
１の実施例と同様に、多値ＡＤ変換手段４の出力（Ｙ２
とする）とその符号ビット、例えばＭＳＢ（Ｙ１とす
る）を用いて、Ｙ１−（１−ｚ-3）（Ｙ１−Ｙ２）なる
量をデジタル的に演算すればよい。 もちろん第３積分
器２６への帰還信号はさらに量子化レベル数の多い第３
のＤＡ変換手段を導入して供給してもよいが、はじめか
ら第２のＤＡ変換手段が十分に多値化されておいてよ
い。しかし、これは、後続のデジタル処理部の複雑化と
第３のＤＡ変換手段のハードウェア（＝占有する面積）
が増大することを考慮すると、総合的にみて必ずしも有
利とはいえない。
【００５４】また、これまでの議論から、図８に示した
ように第１および第２の積分器への帰還信号を２値、す
なわち１ビットとし、第３積分器２６への帰還信号を多
値、例えば多ビットのＤＡ変換手段６から与えても良い
のは当然である。これを数式で説明すると次のようにな
る。
ように第１および第２の積分器への帰還信号を２値、す
なわち１ビットとし、第３積分器２６への帰還信号を多
値、例えば多ビットのＤＡ変換手段６から与えても良い
のは当然である。これを数式で説明すると次のようにな
る。
【００５５】図２の例と同様に、ＤＡ変換手段１１の誤
差を表す信号をＤ１、ＤＡ変換手段６の誤差を表す信号
をＤ２、ＤＡ変換手段４の多値ＡＤ変換手段としての量
子化雑音をＱ２、２値変換器としての量子化雑音をＱ１
とし、ＡＤ変換手段４の多値ＡＤ変換手段としてのデジ
タル出力をＹ２、２値ＡＤ変換手段としてのデジタル出
力をＹ１とすると、前と同様にＱ１を打ち消すと次式を
得る。 ｚ-2（３−ｚ-1）Ｙ1 −（１−ｚ-1）2 （１−２ｚ-1）
Ｙ2 ＝ｚ-3（Ｘ−Ｄ1 ）−３ｚ-2（１−ｚ-1）Ｄ1 −３
ｚ-1（１−ｚ-1）2 Ｄ2＋（１−ｚ-1）3 Ｑ2
差を表す信号をＤ１、ＤＡ変換手段６の誤差を表す信号
をＤ２、ＤＡ変換手段４の多値ＡＤ変換手段としての量
子化雑音をＱ２、２値変換器としての量子化雑音をＱ１
とし、ＡＤ変換手段４の多値ＡＤ変換手段としてのデジ
タル出力をＹ２、２値ＡＤ変換手段としてのデジタル出
力をＹ１とすると、前と同様にＱ１を打ち消すと次式を
得る。 ｚ-2（３−ｚ-1）Ｙ1 −（１−ｚ-1）2 （１−２ｚ-1）
Ｙ2 ＝ｚ-3（Ｘ−Ｄ1 ）−３ｚ-2（１−ｚ-1）Ｄ1 −３
ｚ-1（１−ｚ-1）2 Ｄ2＋（１−ｚ-1）3 Ｑ2
【００５６】従って、右辺（出力）の量子化雑音は２値
のＡＤ変換手段の雑音Ｑ１より小さいＱ２とすることが
でき、多値のＤＡ変換手段６の誤差は２次のハイパスフ
ィルタを通過し、減衰して出力されるので、その影響は
前の例より更に少なくなる。このとき、上式で右辺第２
項は２値のＤＡ変換手段の誤差であるから、無視できる
程度に小さな値が実現できる。しかし、第２積分器３の
出力振幅が低く抑えられず、従って第３積分器２６の出
力振幅も第２積分器３のそれと同程度に抑えられるに過
ぎなくなり、図７に示す実施例と比べると歪が増加する
欠点がある。また、この場合のデジタル信号処理回路４
０は図９に示すように構成が複雑になってしまう。しか
し、反面、第１、第２積分器２および３には誤差の極め
て少ない２値のＤＡ変換手段１１を使用するため、第２
積分器３、第３積分器２６に多値のＤＡ変換手段を使用
する場合に比べてＤＡ変換手段の誤差に基づく雑音を低
減することができる利点がある。
のＡＤ変換手段の雑音Ｑ１より小さいＱ２とすることが
でき、多値のＤＡ変換手段６の誤差は２次のハイパスフ
ィルタを通過し、減衰して出力されるので、その影響は
前の例より更に少なくなる。このとき、上式で右辺第２
項は２値のＤＡ変換手段の誤差であるから、無視できる
程度に小さな値が実現できる。しかし、第２積分器３の
出力振幅が低く抑えられず、従って第３積分器２６の出
力振幅も第２積分器３のそれと同程度に抑えられるに過
ぎなくなり、図７に示す実施例と比べると歪が増加する
欠点がある。また、この場合のデジタル信号処理回路４
０は図９に示すように構成が複雑になってしまう。しか
し、反面、第１、第２積分器２および３には誤差の極め
て少ない２値のＤＡ変換手段１１を使用するため、第２
積分器３、第３積分器２６に多値のＤＡ変換手段を使用
する場合に比べてＤＡ変換手段の誤差に基づく雑音を低
減することができる利点がある。
【００５７】次に本願発明の３次以上のＡＤ変換器の構
成の一般形を図１０に示す。この実施例の構成は以下の
ようになる。入力Ｘ１と複数の積分器１０１、１０２…
１０３とが加算器１１１、１１２…１１３を介して直列
に接続され、最終段の積分器１０３の出力は、複数のＡ
Ｄ変換手段１２１、１２２…１２３に入力される。それ
ぞれのＡＤ変換手段１２１、１２２…１２３は、ＤＡ変
換手段１３１、１３２…１３３と係数器１４１、１４２
…１４３の直列回路により各々形成される複数の帰還ル
ープＦＢＬ1 、ＦＢＬ2 …ＦＢＬN をなし、これらの帰
還ループの帰還信号は加算器１１１、１１２…１１３に
入力され、減算処理される。また各ＡＤ変換器１２１、
１２２…１２３からの出力はデジタル信号処理部４０に
入力されここで量子化誤差の低減処理等を行なった後、
デジタル信号を出力する。
成の一般形を図１０に示す。この実施例の構成は以下の
ようになる。入力Ｘ１と複数の積分器１０１、１０２…
１０３とが加算器１１１、１１２…１１３を介して直列
に接続され、最終段の積分器１０３の出力は、複数のＡ
Ｄ変換手段１２１、１２２…１２３に入力される。それ
ぞれのＡＤ変換手段１２１、１２２…１２３は、ＤＡ変
換手段１３１、１３２…１３３と係数器１４１、１４２
…１４３の直列回路により各々形成される複数の帰還ル
ープＦＢＬ1 、ＦＢＬ2 …ＦＢＬN をなし、これらの帰
還ループの帰還信号は加算器１１１、１１２…１１３に
入力され、減算処理される。また各ＡＤ変換器１２１、
１２２…１２３からの出力はデジタル信号処理部４０に
入力されここで量子化誤差の低減処理等を行なった後、
デジタル信号を出力する。
【００５８】ここで、ＤＡ変換手段１３１、１３２…１
３３の量子化レベル数は、内側の帰還ループを構成する
ものが、外側の帰還ループを構成するものよりも小さく
ならないよう構成する。例えば、一番外側の帰還ループ
ＦＢＬ1 のＤＡ変換手段の量子化レベル数が１ビットで
構成された場合に、内側の帰還ループＦＢＬ2 …ＦＢＬ
N のＤＡ変換器の量子化レベル数はＦＢＬ1のＤＡ変換
手段の量子化レベル数と等しい（１ビット）か、または
これよりも大きい量子化レベル数に設定される。逆に最
も内側の帰還ループＦＢＬN を構成するＤＡ変換手段の
量子化レベル数が３値以上である場合には、外側の帰還
ループＦＢＬN-1 …ＦＢＬ2 の量子化レベル数はＦＢＬ
N のＤＡ変換手段の量子化レベル数と等しいか、これよ
りも小さい量子化レベル数に設定される。
３３の量子化レベル数は、内側の帰還ループを構成する
ものが、外側の帰還ループを構成するものよりも小さく
ならないよう構成する。例えば、一番外側の帰還ループ
ＦＢＬ1 のＤＡ変換手段の量子化レベル数が１ビットで
構成された場合に、内側の帰還ループＦＢＬ2 …ＦＢＬ
N のＤＡ変換器の量子化レベル数はＦＢＬ1のＤＡ変換
手段の量子化レベル数と等しい（１ビット）か、または
これよりも大きい量子化レベル数に設定される。逆に最
も内側の帰還ループＦＢＬN を構成するＤＡ変換手段の
量子化レベル数が３値以上である場合には、外側の帰還
ループＦＢＬN-1 …ＦＢＬ2 の量子化レベル数はＦＢＬ
N のＤＡ変換手段の量子化レベル数と等しいか、これよ
りも小さい量子化レベル数に設定される。
【００５９】図１０に示す実施例の別の構成例を図１１
に示す。これは、特に帰還ループを２つ設けた例であ
り、外側の帰還ループを１ビットのＤＡ変換手段２０１
で構成し、内側のＤＡ変換手段２０２を多値のＤＡ変換
手段で構成し、２段目以降の加算器の入力は、複数の係
数器を介して多値のＤＡ変換手段の出力を用いて構成し
た例である。この場合には、多値のＡＤ変換手段２０３
の出力Ｙ２を多値のＤＡ変換手段２０２の入力とし、Ｙ
２の符号ビット（例えばＭＳＢ）を２値のＤＡ変換手段
２０１の入力とする。デジタル信号処理部４０は、２値
のＤＡ変換手段２０１への入力Ｙ１、多値のＤＡ変換手
段２０２への入力Ｙ２を処理し、量子化誤差の低減を行
なうものとする。
に示す。これは、特に帰還ループを２つ設けた例であ
り、外側の帰還ループを１ビットのＤＡ変換手段２０１
で構成し、内側のＤＡ変換手段２０２を多値のＤＡ変換
手段で構成し、２段目以降の加算器の入力は、複数の係
数器を介して多値のＤＡ変換手段の出力を用いて構成し
た例である。この場合には、多値のＡＤ変換手段２０３
の出力Ｙ２を多値のＤＡ変換手段２０２の入力とし、Ｙ
２の符号ビット（例えばＭＳＢ）を２値のＤＡ変換手段
２０１の入力とする。デジタル信号処理部４０は、２値
のＤＡ変換手段２０１への入力Ｙ１、多値のＤＡ変換手
段２０２への入力Ｙ２を処理し、量子化誤差の低減を行
なうものとする。
【００６０】上記のように、△−Σ型ＡＤ変換手段の複
数の帰還ループのうち、外側よりも内側の帰還ループ
に、より量子化レベル数の大きいＤＡ変換手段を割り当
てるやり方には自由度があるが、いずれを選ぶかは設計
時の選択の範囲に属することであって、与えられた仕様
と実現可能性を考慮して決定すればよい。
数の帰還ループのうち、外側よりも内側の帰還ループ
に、より量子化レベル数の大きいＤＡ変換手段を割り当
てるやり方には自由度があるが、いずれを選ぶかは設計
時の選択の範囲に属することであって、与えられた仕様
と実現可能性を考慮して決定すればよい。
【００６１】さらに４次以上の高次の場合も、同様に第
１積分器に対する帰還信号だけを２値の局部ＤＡ変換手
段から供給し、第２積分器以降に対する帰還信号は（必
ずしも１つに限らないが）多値の局部ＤＡ変換手段から
供給することにより、高精度と安定性を両立させること
ができるのは明らかである。
１積分器に対する帰還信号だけを２値の局部ＤＡ変換手
段から供給し、第２積分器以降に対する帰還信号は（必
ずしも１つに限らないが）多値の局部ＤＡ変換手段から
供給することにより、高精度と安定性を両立させること
ができるのは明らかである。
【００６２】説明の都合上、積分器２および３等にはス
イッチトキャパシタ積分器を使用するものとしてｚ変換
で表される離散値系の伝達関数を考えてきたが、これら
はラプラス変換の変数ｓで表される通常のアクティブＲ
Ｃ積分器など、連続値系の積分器を用いても構成するこ
とができる。
イッチトキャパシタ積分器を使用するものとしてｚ変換
で表される離散値系の伝達関数を考えてきたが、これら
はラプラス変換の変数ｓで表される通常のアクティブＲ
Ｃ積分器など、連続値系の積分器を用いても構成するこ
とができる。
【００６３】さらに、第１の積分器に対する帰還信号を
２値の局部ＤＡＣから供給する例を説明してきたが、実
際には必ずしも２値である必要はなく、要するに高精度
の局部ＤＡ変換手段であればよい。実際、集積回路上で
は２値の他に３値のＤＡ変換手段も容易に高精度で実現
できる。たとえば、±１Ｖと０Ｖからなる３値のＤＡ変
換手段は図１２の回路で実現できる。同図で基準電圧源
２３２は１Ｖとする。はキャパシタ２３０および２３１
は簡単のために等しい値とする。アナログスイッチ２３
４および２４０は、たとえば図１３のように制御され
る。
２値の局部ＤＡＣから供給する例を説明してきたが、実
際には必ずしも２値である必要はなく、要するに高精度
の局部ＤＡ変換手段であればよい。実際、集積回路上で
は２値の他に３値のＤＡ変換手段も容易に高精度で実現
できる。たとえば、±１Ｖと０Ｖからなる３値のＤＡ変
換手段は図１２の回路で実現できる。同図で基準電圧源
２３２は１Ｖとする。はキャパシタ２３０および２３１
は簡単のために等しい値とする。アナログスイッチ２３
４および２４０は、たとえば図１３のように制御され
る。
【００６４】すなわち、＋１Ｖの出力が必要な時は、ほ
ぼデューティー比１：１でオン・オフが周期的に制御さ
れているスイッチ２３５がオフの時（スイッチ２４０は
２３５とオン・オフが逆になるよう制御されているもの
ととする）にスイッチ２３４と２３８をオンにし、他を
オフにする。続いてスイッチ２３５がオンになる区間で
スイッチ２３７だけをオンにし、他はオフにする。この
ようにすると、キャパシタ２３０は一旦図で右側の電極
が＋となるように充電され、続いてスイッチ２３５がオ
ンとなると、その電荷はキャパシタ２３１に全て転送さ
れ、演算増幅器２３３の出力２３４は＋１Ｖになる。
ぼデューティー比１：１でオン・オフが周期的に制御さ
れているスイッチ２３５がオフの時（スイッチ２４０は
２３５とオン・オフが逆になるよう制御されているもの
ととする）にスイッチ２３４と２３８をオンにし、他を
オフにする。続いてスイッチ２３５がオンになる区間で
スイッチ２３７だけをオンにし、他はオフにする。この
ようにすると、キャパシタ２３０は一旦図で右側の電極
が＋となるように充電され、続いてスイッチ２３５がオ
ンとなると、その電荷はキャパシタ２３１に全て転送さ
れ、演算増幅器２３３の出力２３４は＋１Ｖになる。
【００６５】０Ｖの出力が必要な時は、スイッチ２３５
がオフの時にスイッチ２３４と２３９をオンにし、他を
オフにする。続いてスイッチ２３５がオンになる区間で
スイッチ２３７だけをオンにし、他はオフにする。この
ようにすると、キャパシタ２３０は充電されず、続いて
２３５がオンとなると、転送されるべき電荷がないか
ら、すでにスイッチ２４０によって放電されていたキャ
パシタ２３１には電荷が転送されず、演算増幅器２３３
の出力２３４は０Ｖになる。
がオフの時にスイッチ２３４と２３９をオンにし、他を
オフにする。続いてスイッチ２３５がオンになる区間で
スイッチ２３７だけをオンにし、他はオフにする。この
ようにすると、キャパシタ２３０は充電されず、続いて
２３５がオンとなると、転送されるべき電荷がないか
ら、すでにスイッチ２４０によって放電されていたキャ
パシタ２３１には電荷が転送されず、演算増幅器２３３
の出力２３４は０Ｖになる。
【００６６】−１Ｖの出力が必要な時は、スイッチ２３
５がオフの時にスイッチ２３４と２３９をオンにし、他
をオフにする。続いてスイッチ２３５がオンになる区間
でスイッチ２３６だけをオンにし、他はオフにする。こ
のようにすると、キャパシタ２３０は図で左側の電極が
基準電源２３２の＋の端子に接続され、右側の電極が演
算増幅器２３３の仮想接地の反転入力端子に接続され
る。キャパシタ２３０は初め放電状態にあったから、基
準電源２３２からキャパシタの左側電極が＋１Ｖ、右側
電極が０Ｖになるまで充電され、その充電電流はキャパ
シタ２３１に積分される。両キャパシタの値が等しいの
で、出力端子２３４には−１Ｖが出力される。実際に
は、スイッチ２３４、２３６、２３５、２３７および２
３９の開閉はＡＤ変換手段の出力から３値の信号を構成
し、これで制御するように理論回路を作っておけば良
い。また、スイッチ２３５、２４０はクロック信号１５
から直接得ることができる。
５がオフの時にスイッチ２３４と２３９をオンにし、他
をオフにする。続いてスイッチ２３５がオンになる区間
でスイッチ２３６だけをオンにし、他はオフにする。こ
のようにすると、キャパシタ２３０は図で左側の電極が
基準電源２３２の＋の端子に接続され、右側の電極が演
算増幅器２３３の仮想接地の反転入力端子に接続され
る。キャパシタ２３０は初め放電状態にあったから、基
準電源２３２からキャパシタの左側電極が＋１Ｖ、右側
電極が０Ｖになるまで充電され、その充電電流はキャパ
シタ２３１に積分される。両キャパシタの値が等しいの
で、出力端子２３４には−１Ｖが出力される。実際に
は、スイッチ２３４、２３６、２３５、２３７および２
３９の開閉はＡＤ変換手段の出力から３値の信号を構成
し、これで制御するように理論回路を作っておけば良
い。また、スイッチ２３５、２４０はクロック信号１５
から直接得ることができる。
【００６７】このようにすることにより、演算増幅器が
オフセットを持っている場合でも、＋１Ｖと０Ｖと−１
Ｖに相当する３値の間隔は、高い精度で１Ｖに保つこと
ができ、非常に低歪み率の３値ＤＡ変換手段を集積化す
ることができる。さらに、演算増幅器２３３には各積分
器に用いる演算増幅器を使用することができるので特別
に演算増幅器を用意する必要はなく、その場合は積分器
がリセットされることがないのでスイッチ２４０も必要
ない。また、スイッチ２３４を接地電位でなく、前段の
積分器の出力などの信号に接続することにより、局部Ｄ
Ａ変換手段と加算器を兼ねることができるのはいうまで
もない。当然、０Ｖを出力せず＋１Ｖと−１Ｖだけを出
力させれば２値のＤＡ変換手段を得る。この時はスイッ
チの制御信号をＡＤ変換手段の出力の符号ビットで制御
するように論理回路を作っておけば良いことも当然であ
る。
オフセットを持っている場合でも、＋１Ｖと０Ｖと−１
Ｖに相当する３値の間隔は、高い精度で１Ｖに保つこと
ができ、非常に低歪み率の３値ＤＡ変換手段を集積化す
ることができる。さらに、演算増幅器２３３には各積分
器に用いる演算増幅器を使用することができるので特別
に演算増幅器を用意する必要はなく、その場合は積分器
がリセットされることがないのでスイッチ２４０も必要
ない。また、スイッチ２３４を接地電位でなく、前段の
積分器の出力などの信号に接続することにより、局部Ｄ
Ａ変換手段と加算器を兼ねることができるのはいうまで
もない。当然、０Ｖを出力せず＋１Ｖと−１Ｖだけを出
力させれば２値のＤＡ変換手段を得る。この時はスイッ
チの制御信号をＡＤ変換手段の出力の符号ビットで制御
するように論理回路を作っておけば良いことも当然であ
る。
【００６８】本発明によれば、２個以上の積分器を含む
△−Σ変調型のＡＤ変換手段では、従来から用いられて
いる素子を使用したとしても従来以上に高精度なＡＤ変
換手段を提供することができる。
△−Σ変調型のＡＤ変換手段では、従来から用いられて
いる素子を使用したとしても従来以上に高精度なＡＤ変
換手段を提供することができる。
【００６９】特にＤＡ変換手段及び多値ＡＤ変換手段の
量子化レベル数をより外側の帰還路の２値ＤＡ変換手段
の量子化レベル数よりも大きな値に設定することで、過
負荷状態近くまでＳ／Ｎの低下の生じないＡＤ変換手段
が実現できる。
量子化レベル数をより外側の帰還路の２値ＤＡ変換手段
の量子化レベル数よりも大きな値に設定することで、過
負荷状態近くまでＳ／Ｎの低下の生じないＡＤ変換手段
が実現できる。
【００７０】
【発明の効果】以上説明したように、本発明においては
Δ−Σ型ＡＤ変換器において、高精度のＤＡ変換手段を
用いることなく、より大きな入力まで出力が歪むことな
く動作をさせることが可能で、かつ安定動作を確保する
ことができる。
Δ−Σ型ＡＤ変換器において、高精度のＤＡ変換手段を
用いることなく、より大きな入力まで出力が歪むことな
く動作をさせることが可能で、かつ安定動作を確保する
ことができる。
【図１】 本発明のＡＤ変換器の基本構成を示す図
【図２】 本発明のＡＤ変換器の動作原理を説明するた
めの図
めの図
【図３】 係数器を含むＡＤ変換器の実施例を示す図
【図４】 本発明のＡＤ変換器のノイズ低減効果を説明
するための図
するための図
【図５】 本発明のＡＤ変換器の出力スペクトルを示す
図
図
【図６】 本発明のＡＤ変換器のＳ／Ｎ改善を説明する
ための図
ための図
【図７】 本発明のＡＤ変換器の別の実施例を示す図
【図８】 本発明のＡＤ変換器の別の実施例を示す図
【図９】 図８に示す実施例のデジタル信号処理部の構
成例を示す図
成例を示す図
【図１０】 本発明のＡＤ変換器の別の実施例を示す図
【図１１】 本発明のＡＤ変換器の別の実施例を示す図
【図１２】 本発明の局部ＤＡ変換手段の構成例を示す
図
図
【図１３】 スイッチの制御信号例を示す図
【図１４】 従来のＡＤ変換器の構成を示す図
【図１５】 従来のＡＤ変換器の構成を示す図
２、３、２６、１０１、１０２、１０３、３０２…積分
器 ６、１１、３２、３３、１３１、１３２、１３３、２０
１、２０２、３０４…ＤＡ変換手段 ４、１２１、１２２、１２３、２０３、３０３、３０６
…ＡＤ変換手段 １７、１８、２２、２４、２７、３５、３８、１１１、
１１２、１１３、３０１、３０７…加算器 ２３、２４、３９…遅延器 ４０…デジタル信号処理部
器 ６、１１、３２、３３、１３１、１３２、１３３、２０
１、２０２、３０４…ＤＡ変換手段 ４、１２１、１２２、１２３、２０３、３０３、３０６
…ＡＤ変換手段 １７、１８、２２、２４、２７、３５、３８、１１１、
１１２、１１３、３０１、３０７…加算器 ２３、２４、３９…遅延器 ４０…デジタル信号処理部
Claims (5)
- 【請求項１】アナログ信号を積分する複数の積分手段を
直列に接続し、この直列接続された積分手段のアナログ
出力をデジタル出力に変換するＡＤ変換手段と、このＡ
Ｄ変換手段のデジタル出力をＤＡ変換手段によりアナロ
グ出力に変換し、このアナログ出力を前記複数の積分手
段に帰還する複数の帰還ループとからなるＡＤ変換器に
おいて、前記複数の帰還ループは量子化レベル数の異な
るＤＡ変換手段からのアナログ出力を帰還し、前記直列
接続された初段の積分手段にアナログ出力を帰還するＤ
Ａ変換手段は、二段目以降の積分手段にアナログ出力を
帰還する帰還ループのＤＡ変換手段よりも量子化レベル
数を小さく構成することを特徴とするＡＤ変換器。 - 【請求項２】アナログ信号を積分する複数の積分手段を
直列に接続し、この直列接続された積分手段のアナログ
出力をデジタル出力に変換するＡＤ変換手段と、このＡ
Ｄ変換手段のデジタル出力をＤＡ変換手段によりアナロ
グ出力に変換し、このアナログ出力を前記複数の積分手
段に帰還する複数の帰還ループとからなるＡＤ変換器に
おいて、前記複数の帰還ループは量子化レベル数の異な
るＤＡ変換手段からのアナログ出力を帰還し、前記直列
接続された最終段の積分手段にアナログ出力を帰還する
ＤＡ変換手段は、最終段より前の積分手段にアナログ出
力を帰還する帰還ループのＤＡ変換手段よりも量子化レ
ベル数を大きく構成することを特徴とするＡＤ変換器。 - 【請求項３】前記複数の帰還ループにアナログ出力を帰
還するＤＡ変換手段のうち、量子化レベル数の小さいＤ
Ａ変換手段に起因する量子化雑音の影響を除去するデジ
タル信号処理部を設けたことを特徴とする請求項１また
は２記載のＡＤ変換器。 - 【請求項４】前記ＡＤ変換手段は、前記直列接続された
最終段の積分手段のデジタル出力のフルスケール値より
も大きなフルスケール値を備えたことを特徴とする請求
項１または２記載のＡＤ変換器。 - 【請求項５】前記ＡＤ変換手段は、前記直列接続された
初段の積分手段に信号を帰還する帰還ループにアナログ
出力を帰還するＤＡ変換手段のアナログ出力のフルスケ
ール値よりも大きなフルスケール値を備えたことを特徴
とする請求項１または２記載のＡＤ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32950490 | 1990-11-30 | ||
| JP2-329504 | 1990-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH053436A JPH053436A (ja) | 1993-01-08 |
| JP3048452B2 true JP3048452B2 (ja) | 2000-06-05 |
Family
ID=18222114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03314583A Expired - Fee Related JP3048452B2 (ja) | 1990-11-30 | 1991-11-28 | Ａｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5162799A (ja) |
| EP (1) | EP0488818B1 (ja) |
| JP (1) | JP3048452B2 (ja) |
| DE (1) | DE69116324T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329282A (en) * | 1992-03-02 | 1994-07-12 | Motorola, Inc. | Multi-bit sigma-delta analog-to-digital converter with reduced sensitivity to DAC nonlinearities |
| EP0559944B1 (de) * | 1992-03-12 | 1996-02-28 | Siemens Aktiengesellschaft | Sigma-Delta-Modulator |
| JP3310114B2 (ja) * | 1994-09-14 | 2002-07-29 | 株式会社東芝 | 周波数変換機能を有するａ／ｄ変換装置およびこれを用いた無線機 |
| US5646621A (en) * | 1994-11-02 | 1997-07-08 | Advanced Micro Devices, Inc. | Delta-sigma ADC with multi-stage decimation filter and gain compensation filter |
| US5621675A (en) * | 1994-11-02 | 1997-04-15 | Advanced Micro Devices, Inc. | Digital decimation and compensation filter system |
| US5648779A (en) * | 1994-12-09 | 1997-07-15 | Advanced Micro Devices, Inc. | Sigma-delta modulator having reduced delay from input to output |
| US5736950A (en) * | 1995-01-31 | 1998-04-07 | The United States Of America As Represented By The Secretary Of The Navy | Sigma-delta modulator with tunable signal passband |
| US5760722A (en) * | 1995-01-31 | 1998-06-02 | The United States Of America As Represented By The Secretary Of The Navy | Distributed quantization noise transmission zeros in cascaded sigma-delta modulators |
| US5732004A (en) * | 1995-11-14 | 1998-03-24 | Advanced Micro Devices, Inc. | DSP architecture for a FIR-type filter and method |
| US5751615A (en) * | 1995-11-14 | 1998-05-12 | Advanced Micro Devices, Inc. | Implementation of a digital decimation filter and method |
| US5936562A (en) * | 1997-06-06 | 1999-08-10 | Analog Devices, Inc. | High-speed sigma-delta ADCs |
| US5982313A (en) * | 1997-06-06 | 1999-11-09 | Analog Devices, Inc. | High speed sigma-delta analog-to-digital converter system |
| US5942999A (en) * | 1997-08-08 | 1999-08-24 | International Business Machines Corporation | Controllable integrated linear attenuator for a D/A converter |
| CA2229737A1 (en) * | 1998-02-18 | 1999-08-18 | Philsar Electronics Inc. | Analog to digital converter for radio applications |
| US6600788B1 (en) * | 1999-09-10 | 2003-07-29 | Xilinx, Inc. | Narrow-band filter including sigma-delta modulator implemented in a programmable logic device |
| ATE277490T1 (de) * | 2000-07-05 | 2004-10-15 | Koninkl Philips Electronics Nv | A/d umwandler mit integrierter vorspannung für mikrofon |
| IT1315978B1 (it) * | 2000-07-31 | 2003-03-26 | St Microelectronics Srl | Metodo per ripristinare la stabilita' di un modulatore sigma-delta ecircuito per mettere in pratica tale metodo. |
| JP3705098B2 (ja) * | 2000-09-01 | 2005-10-12 | 日本電気株式会社 | マルチビットデルタシグマａｄ変換器 |
| DE60018573T2 (de) * | 2000-10-25 | 2006-01-19 | Stmicroelectronics S.R.L., Agrate Brianza | Verfahren zur Verbesserung des Signal/Rausch-Verhältnisses eines Sigma/Delta-Modulators und dieses Verfahren benutzender Schaltkreis |
| US6683551B1 (en) * | 2002-08-15 | 2004-01-27 | Lsi Logic Corporation | Digital-to-analog converter and method of operation |
| US8384559B2 (en) * | 2010-04-13 | 2013-02-26 | Silicon Laboratories Inc. | Sensor device with flexible interface and updatable information store |
| JP4840947B2 (ja) * | 2010-06-07 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換回路を内蔵した半導体集積回路 |
| US8325073B2 (en) * | 2010-11-30 | 2012-12-04 | Qualcomm Incorporated | Performing enhanced sigma-delta modulation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2523756B2 (ja) * | 1988-02-01 | 1996-08-14 | 日本電信電話株式会社 | Ａ／ｄ変換器 |
| EP0399738A3 (en) * | 1989-05-26 | 1991-05-08 | Gec-Marconi Limited | Analogue to digital converter |
-
1991
- 1991-11-28 JP JP03314583A patent/JP3048452B2/ja not_active Expired - Fee Related
- 1991-11-29 DE DE69116324T patent/DE69116324T2/de not_active Expired - Fee Related
- 1991-11-29 EP EP91311166A patent/EP0488818B1/en not_active Expired - Lifetime
- 1991-11-29 US US07/800,014 patent/US5162799A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69116324D1 (de) | 1996-02-22 |
| JPH053436A (ja) | 1993-01-08 |
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| EP0488818B1 (en) | 1996-01-10 |
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