JP2000078015A - マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器 - Google Patents
マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器Info
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- JP2000078015A JP2000078015A JP10248608A JP24860898A JP2000078015A JP 2000078015 A JP2000078015 A JP 2000078015A JP 10248608 A JP10248608 A JP 10248608A JP 24860898 A JP24860898 A JP 24860898A JP 2000078015 A JP2000078015 A JP 2000078015A
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Abstract
(57)【要約】
【課題】 コストの面で有利に、しかもマルチビット型
Ｄ／Ａ変換器の分解能を増加させても高いＳ／Ｎ比を実
現するのに好適なダイナミック・エレメント・マッチン
グ回路を提供する。 【解決手段】 分解能５ビットのディジタル信号Ｄ2 を
出力するデルタシグマ変調器３００と、ディジタル信号
Ｄ2 の値をサーモメータコードで表した３１レベルのデ
ィジタル信号Ｄ3 に変換する変換部４１０と、ディジタ
ル信号Ｄ3 の下位２６レベルに対してローテーション方
式によるＤＥＭ処理を行うＤＥＭ処理部４２０と、ＤＥ
Ｍ処理されたディジタル信号Ｄ3 をその各ビットの
“１”の総数に応じた量のアナログ信号ＡOUT に変換す
るポストＤ／Ａ変換器５００と、を備える。
Ｄ／Ａ変換器の分解能を増加させても高いＳ／Ｎ比を実
現するのに好適なダイナミック・エレメント・マッチン
グ回路を提供する。 【解決手段】 分解能５ビットのディジタル信号Ｄ2 を
出力するデルタシグマ変調器３００と、ディジタル信号
Ｄ2 の値をサーモメータコードで表した３１レベルのデ
ィジタル信号Ｄ3 に変換する変換部４１０と、ディジタ
ル信号Ｄ3 の下位２６レベルに対してローテーション方
式によるＤＥＭ処理を行うＤＥＭ処理部４２０と、ＤＥ
Ｍ処理されたディジタル信号Ｄ3 をその各ビットの
“１”の総数に応じた量のアナログ信号ＡOUT に変換す
るポストＤ／Ａ変換器５００と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｄ／Ａ変換器およ
びＡ／Ｄ変換器に係り、特に、マルチビット型のデルタ
シグマ変調器を用いたデルタシグマ型Ｄ／Ａ変換器およ
びデルタシグマ型Ａ／Ｄ変換器に関する。さらに詳しく
は、このようなＤ／Ａ変換器およびＡ／Ｄ変換器におい
て、Ｄ／ＡまたはＡ／Ｄ変換の際におけるアナログ素子
のマッチングを行うダイナミック・エレメント・マッチ
ング回路の改良に関する。
びＡ／Ｄ変換器に係り、特に、マルチビット型のデルタ
シグマ変調器を用いたデルタシグマ型Ｄ／Ａ変換器およ
びデルタシグマ型Ａ／Ｄ変換器に関する。さらに詳しく
は、このようなＤ／Ａ変換器およびＡ／Ｄ変換器におい
て、Ｄ／ＡまたはＡ／Ｄ変換の際におけるアナログ素子
のマッチングを行うダイナミック・エレメント・マッチ
ング回路の改良に関する。
【０００２】
【従来の技術】いわゆるデルタシグマ変調器を用いたオ
ーバーサンプリング方式のデルタシグマ型Ｄ／Ａ変換器
やＡ／Ｄ変換器は、一般に、オーディオや通信機器等に
用いられている。例えば、従来のデルタシグマ型Ｄ／Ａ
変換器としては、図１０に示すように、高いＳ／Ｎ比を
実現するために、必要帯域内における量子化ノイズの低
減を目的として、デルタシグマ変調器の出力分解能を多
ビット化（マルチビット化）したマルチビット型のもの
がある。
ーバーサンプリング方式のデルタシグマ型Ｄ／Ａ変換器
やＡ／Ｄ変換器は、一般に、オーディオや通信機器等に
用いられている。例えば、従来のデルタシグマ型Ｄ／Ａ
変換器としては、図１０に示すように、高いＳ／Ｎ比を
実現するために、必要帯域内における量子化ノイズの低
減を目的として、デルタシグマ変調器の出力分解能を多
ビット化（マルチビット化）したマルチビット型のもの
がある。
【０００３】これは、所定サンプリング周波数ｆS のデ
ィジタル信号ＤINを補間してそのサンプリング周波数よ
りも高い周波数１２８ｆS のディジタル信号に変換する
インターポレーションフィルタ９００と、補間されたデ
ィジタル信号をデルタシグマ変調してノイズシェーピン
グされた分解能３ビットのディジタル信号に変換する３
次のデルタシグマ変調器９１０と、デルタシグマ変調さ
れたディジタル信号に対してダイナミック・エレメント
・マッチング（以下、単にＤＥＭという。）処理を行う
ＤＥＭ回路９２０と、ＤＥＭ処理されたディジタル信号
をアナログ信号に変換するポストＤ／Ａ変換器９３０
と、そのアナログ信号の高周波成分を除去する１次のポ
ストＬＰＦ９４０と、で構成されている。
ィジタル信号ＤINを補間してそのサンプリング周波数よ
りも高い周波数１２８ｆS のディジタル信号に変換する
インターポレーションフィルタ９００と、補間されたデ
ィジタル信号をデルタシグマ変調してノイズシェーピン
グされた分解能３ビットのディジタル信号に変換する３
次のデルタシグマ変調器９１０と、デルタシグマ変調さ
れたディジタル信号に対してダイナミック・エレメント
・マッチング（以下、単にＤＥＭという。）処理を行う
ＤＥＭ回路９２０と、ＤＥＭ処理されたディジタル信号
をアナログ信号に変換するポストＤ／Ａ変換器９３０
と、そのアナログ信号の高周波成分を除去する１次のポ
ストＬＰＦ９４０と、で構成されている。
【０００４】変換対象となるディジタル信号ＤINは、２
４ビットの分解能を有し、サンプリング周波数が４８ｋ
Ｈｚのディジタル信号である。まず、インターポレーシ
ョンフィルタ９００では、必要帯域内における折り返し
雑音の発生を防止するために、ディジタル信号ＤINが、
その１２８倍のサンプリング周波数のディジタル信号に
インターポレーション（オーバーサンプリング）され、
デルタシグマ変調器９１０に入力される。
４ビットの分解能を有し、サンプリング周波数が４８ｋ
Ｈｚのディジタル信号である。まず、インターポレーシ
ョンフィルタ９００では、必要帯域内における折り返し
雑音の発生を防止するために、ディジタル信号ＤINが、
その１２８倍のサンプリング周波数のディジタル信号に
インターポレーション（オーバーサンプリング）され、
デルタシグマ変調器９１０に入力される。
【０００５】デルタシグマ変調器９１０では、インター
ポレーションされたディジタル信号が分解能３ビットの
ディジタル信号にデルタシグマ変調される。このとき、
インターポレーションされたディジタル信号に含まれる
量子化ノイズが、３次のハイパス特性で必要帯域外の高
周波数域にノイズシェイピングされるが、出力分解能３
ビットのデルタシグマ変調器を用いているため、デルタ
シグマ変調されたディジタル信号に含まれる量子化ノイ
ズが、出力分解能１ビットのものを用いた場合に比べて
１／４程度に低減される。このため、デルタシグマ変調
器を３次で構成しても、４次のものと同程度の効果が得
られる。
ポレーションされたディジタル信号が分解能３ビットの
ディジタル信号にデルタシグマ変調される。このとき、
インターポレーションされたディジタル信号に含まれる
量子化ノイズが、３次のハイパス特性で必要帯域外の高
周波数域にノイズシェイピングされるが、出力分解能３
ビットのデルタシグマ変調器を用いているため、デルタ
シグマ変調されたディジタル信号に含まれる量子化ノイ
ズが、出力分解能１ビットのものを用いた場合に比べて
１／４程度に低減される。このため、デルタシグマ変調
器を３次で構成しても、４次のものと同程度の効果が得
られる。
【０００６】ＤＥＭ回路９２０では、デルタシグマ変調
されたディジタル信号が、例えばその値をサーモメータ
コードで表した８レベルのディジタル信号に変換され、
そのディジタル信号に対してＤＥＭ処理が行われる。な
お、サーモメータコードとは、ビットの“１”の個数で
値を表したコードをいう。例えば、デルタシグマ変調さ
れたディジタル信号の値が“３”である場合は、２進数
で“１１１０００００”（左詰めで“１”を３個）のデ
ィジタル信号に変換される。
されたディジタル信号が、例えばその値をサーモメータ
コードで表した８レベルのディジタル信号に変換され、
そのディジタル信号に対してＤＥＭ処理が行われる。な
お、サーモメータコードとは、ビットの“１”の個数で
値を表したコードをいう。例えば、デルタシグマ変調さ
れたディジタル信号の値が“３”である場合は、２進数
で“１１１０００００”（左詰めで“１”を３個）のデ
ィジタル信号に変換される。
【０００７】ポストＤ／Ａ変換器９３０では、ＤＥＭ処
理されたディジタル信号がアナログ信号に変換される。
ポストＬＰＦ９４０では、そのアナログ信号に含まれる
高周波数域の量子化ノイズが除去される。ここで、デル
タシグマ変調器９１０により必要帯域外における量子化
ノイズが低減されているので、ポストＬＰＦ９４０は、
１次で構成することができる。
理されたディジタル信号がアナログ信号に変換される。
ポストＬＰＦ９４０では、そのアナログ信号に含まれる
高周波数域の量子化ノイズが除去される。ここで、デル
タシグマ変調器９１０により必要帯域外における量子化
ノイズが低減されているので、ポストＬＰＦ９４０は、
１次で構成することができる。
【０００８】このように、上記デルタシグマ型Ｄ／Ａ変
換器は、デルタシグマ変調器９１０の出力分解能を多ビ
ット化することにより、量子化ノイズを好適に低減でき
る。このため、デルタシグマ変調器９１０やポストＬＰ
Ｆ９４０を少ない次数で構成することができるというメ
リットがある。しかしその反面、ポストＤ／Ａ変換器９
３０の非線形性の処理を行わなければならないというデ
メリットを伴う。すなわち、ポストＤ／Ａ変換器９３０
が１ビットである場合は理想の線形性が保証されている
が、ポストＤ／Ａ変換器９３０が多ビットである場合
は、上記デルタシグマ型Ｄ／Ａ変換器が最終的に必要と
する精度の線形性を保証する必要がある。具体的に、図
１０の例では、ポストＤ／Ａ変換器９３０を構成する８
つのアナログ素子（抵抗、キャパシタ等）のマッチング
精度が１６ビット以上必要であることを意味する。アナ
ログ素子のミスマッチはノイズを発生させ、結果として
Ｓ／Ｎ比を劣化させる。ＬＳＩの製造プロセスでは、こ
のような１６ビット以上のマッチング精度を実現するこ
とは実質的に不可能である。
換器は、デルタシグマ変調器９１０の出力分解能を多ビ
ット化することにより、量子化ノイズを好適に低減でき
る。このため、デルタシグマ変調器９１０やポストＬＰ
Ｆ９４０を少ない次数で構成することができるというメ
リットがある。しかしその反面、ポストＤ／Ａ変換器９
３０の非線形性の処理を行わなければならないというデ
メリットを伴う。すなわち、ポストＤ／Ａ変換器９３０
が１ビットである場合は理想の線形性が保証されている
が、ポストＤ／Ａ変換器９３０が多ビットである場合
は、上記デルタシグマ型Ｄ／Ａ変換器が最終的に必要と
する精度の線形性を保証する必要がある。具体的に、図
１０の例では、ポストＤ／Ａ変換器９３０を構成する８
つのアナログ素子（抵抗、キャパシタ等）のマッチング
精度が１６ビット以上必要であることを意味する。アナ
ログ素子のミスマッチはノイズを発生させ、結果として
Ｓ／Ｎ比を劣化させる。ＬＳＩの製造プロセスでは、こ
のような１６ビット以上のマッチング精度を実現するこ
とは実質的に不可能である。
【０００９】そこで、上記デルタシグマ型Ｄ／Ａ変換器
では、ポストＤ／Ａ変換器９３０におけるアナログ素子
のミスマッチの影響を低減させるために、ポストＤ／Ａ
変換器９３０に与えられるディジタル信号に対して所定
の処理を行っている。このような処理を一般にダイナミ
ック・エレメント・マッチング処理といい、ＤＥＭ回路
９２０は、図１０に示すように、デルタシグマ変調器９
１０とポストＤ／Ａ変換器９３０との間に設けられる。
では、ポストＤ／Ａ変換器９３０におけるアナログ素子
のミスマッチの影響を低減させるために、ポストＤ／Ａ
変換器９３０に与えられるディジタル信号に対して所定
の処理を行っている。このような処理を一般にダイナミ
ック・エレメント・マッチング処理といい、ＤＥＭ回路
９２０は、図１０に示すように、デルタシグマ変調器９
１０とポストＤ／Ａ変換器９３０との間に設けられる。
【００１０】ＤＥＭ処理には、さまざまなアルゴリズム
がある。基本的には、いずれもアナログ素子のミスマッ
チを平均化もしくはランダム化、またはその組み合わせ
の処理を行っている。従来、最も一般的なＤＥＭ処理の
アルゴリズムとしては、ローテーション方式がある。以
下、この方式によるＤＥＭ処理について説明する。
がある。基本的には、いずれもアナログ素子のミスマッ
チを平均化もしくはランダム化、またはその組み合わせ
の処理を行っている。従来、最も一般的なＤＥＭ処理の
アルゴリズムとしては、ローテーション方式がある。以
下、この方式によるＤＥＭ処理について説明する。
【００１１】まず、図１０において、ポストＤ／Ａ変換
器９３０は、それぞれ等しい重み（アナログ量：電流、
電荷等）を持つ８つのアナログ素子を有して構成されて
いる。この場合、Ｄ／Ａ変換は、与えられるディジタル
信号の値、すなわちその各ビットの“１”の総数と同数
のアナログ素子をオンすることにより行われる。通常の
Ｄ／Ａ変換では、オンするアナログ素子の位置は固定さ
れている。例えば、与えられるディジタル信号の値が２
進数で“１１１０００００”である場合は、それら各ビ
ットに対応した３つのアナログ素子がオンされる。
器９３０は、それぞれ等しい重み（アナログ量：電流、
電荷等）を持つ８つのアナログ素子を有して構成されて
いる。この場合、Ｄ／Ａ変換は、与えられるディジタル
信号の値、すなわちその各ビットの“１”の総数と同数
のアナログ素子をオンすることにより行われる。通常の
Ｄ／Ａ変換では、オンするアナログ素子の位置は固定さ
れている。例えば、与えられるディジタル信号の値が２
進数で“１１１０００００”である場合は、それら各ビ
ットに対応した３つのアナログ素子がオンされる。
【００１２】ＤＥＭ回路９２０は、デルタシグマ変調器
９１０からの分解能３ビットのディジタル信号を、その
値をサーモメータコードで表した８レベルのディジタル
信号に変換し、そのディジタル信号に対してローテーシ
ョン方式によるＤＥＭ処理を行うようになっている。ロ
ーテーション方式によるＤＥＭ処理は、図１１に示すよ
うに、ディジタル信号の各ビットの値を、所定ローテー
ション量で右周りにローテーションするものである。こ
こで、所定ローテーション量は、前回までのディジタル
信号のビットの“１”の総数を、ローテーション範囲の
ビット数（８ビット）で割った余りである。
９１０からの分解能３ビットのディジタル信号を、その
値をサーモメータコードで表した８レベルのディジタル
信号に変換し、そのディジタル信号に対してローテーシ
ョン方式によるＤＥＭ処理を行うようになっている。ロ
ーテーション方式によるＤＥＭ処理は、図１１に示すよ
うに、ディジタル信号の各ビットの値を、所定ローテー
ション量で右周りにローテーションするものである。こ
こで、所定ローテーション量は、前回までのディジタル
信号のビットの“１”の総数を、ローテーション範囲の
ビット数（８ビット）で割った余りである。
【００１３】したがって、図１１の例では、デルタシグ
マ変調器９１０からそれぞれ値が“２”、“５”、
“４”となるディジタル信号が順次与えられた場合、ま
ず、１番目のディジタル信号は、その値“２”をサーモ
メータコードで表した８レベルのディジタル信号、すな
わち２進数で“１１００００００”の値となるディジタ
ル信号に変換される。ここで、前回までのディジタル信
号のビットの“１”の総数が０であるとすると、ディジ
タル信号は、ローテーションされずにそのままの値“１
１００００００”として出力される。次に、２番目のデ
ィジタル信号は、２進数で“１１１１１０００”の値と
なるディジタル信号に変換され、前回（１番目）までの
ディジタル信号のビットの“１”の総数が２であるの
で、ディジタル信号は、２ビット分だけ右周りにローテ
ーションされ、“００１１１１１０”として出力され
る。そして、３番目のディジタル信号も同様に、２進数
で“１１１１００００”の値となるディジタル信号に変
換され、前回（１，２番目）までのディジタル信号のビ
ットの“１”の総数が７であるので、ディジタル信号
は、７ビット分だけ右周りにローテーションされ、“１
１１００００１”として出力される。
マ変調器９１０からそれぞれ値が“２”、“５”、
“４”となるディジタル信号が順次与えられた場合、ま
ず、１番目のディジタル信号は、その値“２”をサーモ
メータコードで表した８レベルのディジタル信号、すな
わち２進数で“１１００００００”の値となるディジタ
ル信号に変換される。ここで、前回までのディジタル信
号のビットの“１”の総数が０であるとすると、ディジ
タル信号は、ローテーションされずにそのままの値“１
１００００００”として出力される。次に、２番目のデ
ィジタル信号は、２進数で“１１１１１０００”の値と
なるディジタル信号に変換され、前回（１番目）までの
ディジタル信号のビットの“１”の総数が２であるの
で、ディジタル信号は、２ビット分だけ右周りにローテ
ーションされ、“００１１１１１０”として出力され
る。そして、３番目のディジタル信号も同様に、２進数
で“１１１１００００”の値となるディジタル信号に変
換され、前回（１，２番目）までのディジタル信号のビ
ットの“１”の総数が７であるので、ディジタル信号
は、７ビット分だけ右周りにローテーションされ、“１
１１００００１”として出力される。
【００１４】このようにローテーション方式では、ポス
トＤ／Ａ変換器９４０における各アナログ素子をいずれ
も等しい頻度でオンさせるように、ディジタル信号を処
理しているので、ポストＤ／Ａ変換器９３０では、各ア
ナログ素子のミスマッチが平均化される。ミスマッチに
より発生するノイズの周波数成分を見ると、低い周波数
は小さく、高い周波数では大きくなる。したがって、ロ
ーテーション方式によるＤＥＭ処理によれば、１次のノ
イズシェイピング特性が得られることになる。上記デル
タシグマ型Ｄ／Ａ変換器では、必要帯域内に含まれるノ
イズが最終的なＳ／Ｎ比を決定するので、このような特
性を持つローテーション方式はマルチビット型のＤ／Ａ
変換器においては有利である。
トＤ／Ａ変換器９４０における各アナログ素子をいずれ
も等しい頻度でオンさせるように、ディジタル信号を処
理しているので、ポストＤ／Ａ変換器９３０では、各ア
ナログ素子のミスマッチが平均化される。ミスマッチに
より発生するノイズの周波数成分を見ると、低い周波数
は小さく、高い周波数では大きくなる。したがって、ロ
ーテーション方式によるＤＥＭ処理によれば、１次のノ
イズシェイピング特性が得られることになる。上記デル
タシグマ型Ｄ／Ａ変換器では、必要帯域内に含まれるノ
イズが最終的なＳ／Ｎ比を決定するので、このような特
性を持つローテーション方式はマルチビット型のＤ／Ａ
変換器においては有利である。
【００１５】なお、上記デルタシグマ型Ｄ／Ａ変換器等
の、マルチビット型のＤ／ＡおよびＡ／Ｄ変換器に関す
る従来の技術は、以下の文献（１）〜（７）に記載され
ている。 （１）「M.J.Story,“Digital to analougue converter
adapted to select input sources based on preselec
ted algorithm once per cycle of a samplingsignal,
”USP 5,138,317.３８，３１７」 （２）「H.S.Jackson,“Circuit and method for cance
ling nolinearity asso-ciated with componet value m
ismatches in a data converter,”USP 5,221,926.」 （３）「谷 泰範，“１ビットＤ／Ａ変換器アレイを用
いたＤ／Ａ変換方式、”信学技報，CAS94-9,pp.63 」 （４）「R.T.Baird et al.“Linearity enhancement of
multibit delta-sigmaA/D and D/A converters using
data weighted averaging, ”IEEE Tran.On Ci-rcuits
and systems-II: Analog and Digital signal processi
ng,vol.42,No.12,pp.753-762,Dec.1995. 」 （５）「R.W.Adams et.AL., “Data-directed scramble
r for multi-bit noiseshaping D/A converters, ”USP
5,404,142.」 （６）「B.Leung,“Multibit oversampled DAC with dy
namic element matching, ”USP 5,406,283.」 （７）「I.A.Galton, “Spectral shaping of circuit
errors in digital to analog converters, ”USP 5,68
4.482.」
の、マルチビット型のＤ／ＡおよびＡ／Ｄ変換器に関す
る従来の技術は、以下の文献（１）〜（７）に記載され
ている。 （１）「M.J.Story,“Digital to analougue converter
adapted to select input sources based on preselec
ted algorithm once per cycle of a samplingsignal,
”USP 5,138,317.３８，３１７」 （２）「H.S.Jackson,“Circuit and method for cance
ling nolinearity asso-ciated with componet value m
ismatches in a data converter,”USP 5,221,926.」 （３）「谷 泰範，“１ビットＤ／Ａ変換器アレイを用
いたＤ／Ａ変換方式、”信学技報，CAS94-9,pp.63 」 （４）「R.T.Baird et al.“Linearity enhancement of
multibit delta-sigmaA/D and D/A converters using
data weighted averaging, ”IEEE Tran.On Ci-rcuits
and systems-II: Analog and Digital signal processi
ng,vol.42,No.12,pp.753-762,Dec.1995. 」 （５）「R.W.Adams et.AL., “Data-directed scramble
r for multi-bit noiseshaping D/A converters, ”USP
5,404,142.」 （６）「B.Leung,“Multibit oversampled DAC with dy
namic element matching, ”USP 5,406,283.」 （７）「I.A.Galton, “Spectral shaping of circuit
errors in digital to analog converters, ”USP 5,68
4.482.」
【００１６】
【発明が解決しようとする課題】しかしながら、上記従
来のデルタシグマ型Ｄ／Ａ変換器にあっては、さらに高
いＳ／Ｎ比を実現するために、デルタシグマ変調器９１
０の出力分解能をより多ビット化する場合には、ローテ
ーション方式によるＤＥＭ処理の効果であるノイズシェ
イピング効果が、デルタシグマ変調器９１０の出力分解
能（ビット数）に応じて低減してしまうという問題があ
った。すなわち、デルタシグマ変調器９１０の出力分解
能を増加させると、ポストＤ／Ａ変換器９３０の各アナ
ログ素子がオンされる頻度が少なくなり、各アナログ素
子のミスマッチが平均化されにくくなるのである。した
がって、多ビット化により量子化ノイズが低下しても、
各アナログ素子のミスマッチにより発生するノイズが増
大してしまい、結果として高いＳ／Ｎが得られなくな
る。
来のデルタシグマ型Ｄ／Ａ変換器にあっては、さらに高
いＳ／Ｎ比を実現するために、デルタシグマ変調器９１
０の出力分解能をより多ビット化する場合には、ローテ
ーション方式によるＤＥＭ処理の効果であるノイズシェ
イピング効果が、デルタシグマ変調器９１０の出力分解
能（ビット数）に応じて低減してしまうという問題があ
った。すなわち、デルタシグマ変調器９１０の出力分解
能を増加させると、ポストＤ／Ａ変換器９３０の各アナ
ログ素子がオンされる頻度が少なくなり、各アナログ素
子のミスマッチが平均化されにくくなるのである。した
がって、多ビット化により量子化ノイズが低下しても、
各アナログ素子のミスマッチにより発生するノイズが増
大してしまい、結果として高いＳ／Ｎが得られなくな
る。
【００１７】また、上記従来のＤＥＭ回路９２０にあっ
ても、ポストＤ／Ａ変換器９３０のアナログ素子数が増
加すると、ＤＥＭ処理に必要なディジタル回路の規模が
大きくなり、ＬＳＩを製造する上でコストが増大すると
いう問題があった。一般に、ＤＥＭ処理に必要なディジ
タル回路はデコーダ回路により構成されるので、回路規
模は出力するディジタル信号のビット数、すなわちポス
トＤ／Ａ変換器９３０のアナログ素子数の２乗に比例す
る。例えば、出力分解能４ビットのＤＥＭ回路は、３ビ
ットのものに比べて４倍の回路規模となる。
ても、ポストＤ／Ａ変換器９３０のアナログ素子数が増
加すると、ＤＥＭ処理に必要なディジタル回路の規模が
大きくなり、ＬＳＩを製造する上でコストが増大すると
いう問題があった。一般に、ＤＥＭ処理に必要なディジ
タル回路はデコーダ回路により構成されるので、回路規
模は出力するディジタル信号のビット数、すなわちポス
トＤ／Ａ変換器９３０のアナログ素子数の２乗に比例す
る。例えば、出力分解能４ビットのＤＥＭ回路は、３ビ
ットのものに比べて４倍の回路規模となる。
【００１８】なお、上記においては、デルタシグマ型Ｄ
／Ａ変換器に生ずる問題について論じたが、デルタシグ
マ型Ａ／Ｄ変換器についても同様のことがいえる。そこ
で、本発明は、このような従来の問題を解決することを
課題としており、コストの面で有利に、しかもＤ／Ａ変
換器の分解能を増加させても高いＳ／Ｎ比を実現するの
に好適なマルチビット型Ｄ／Ａ変換器およびデルタシグ
マ型Ａ／Ｄ変換器を提供することを目的としている。
／Ａ変換器に生ずる問題について論じたが、デルタシグ
マ型Ａ／Ｄ変換器についても同様のことがいえる。そこ
で、本発明は、このような従来の問題を解決することを
課題としており、コストの面で有利に、しかもＤ／Ａ変
換器の分解能を増加させても高いＳ／Ｎ比を実現するの
に好適なマルチビット型Ｄ／Ａ変換器およびデルタシグ
マ型Ａ／Ｄ変換器を提供することを目的としている。
【００１９】
【課題を解決するための手段】本発明者は、鋭意検討を
重ねた結果、デルタシグマ変調器の出力分解能を増加さ
せた場合は、ＤＥＭ回路によりその出力ディジタル信号
のすべてのビットに対してではなく、一部のビットに対
してローテーション処理を行えば、ＤＥＭ処理の効果で
あるノイズシェイピング効果をある程度確保することが
できるということを解明した。
重ねた結果、デルタシグマ変調器の出力分解能を増加さ
せた場合は、ＤＥＭ回路によりその出力ディジタル信号
のすべてのビットに対してではなく、一部のビットに対
してローテーション処理を行えば、ＤＥＭ処理の効果で
あるノイズシェイピング効果をある程度確保することが
できるということを解明した。
【００２０】すなわち、デルタシグマ型Ｄ／Ａ変換器や
Ａ／Ｄ変換器がオーディオや通信機器等に用いられてい
る性質上、これらにより取り扱われる信号の主成分は、
主に正弦波形であることがいえる。そこで、こうした性
質に着目し、デルタシグマ変調器からの出力ディジタル
信号の値について統計をとってみると、その分布が正規
分布となって、そのディジタル信号の値が取り得る範囲
において、中央値から上限値に向かうにつれて出現頻度
が低くなり、また中央値から下限値に向かうにつれて出
現頻度が低くなることが判った。このことから、ビット
の値として“１”が多く含まれるディジタル信号や、逆
に“０”が多く含まれるディジタル信号がＤＥＭ回路か
ら出力される頻度が、きわめて稀であるということがい
える。
Ａ／Ｄ変換器がオーディオや通信機器等に用いられてい
る性質上、これらにより取り扱われる信号の主成分は、
主に正弦波形であることがいえる。そこで、こうした性
質に着目し、デルタシグマ変調器からの出力ディジタル
信号の値について統計をとってみると、その分布が正規
分布となって、そのディジタル信号の値が取り得る範囲
において、中央値から上限値に向かうにつれて出現頻度
が低くなり、また中央値から下限値に向かうにつれて出
現頻度が低くなることが判った。このことから、ビット
の値として“１”が多く含まれるディジタル信号や、逆
に“０”が多く含まれるディジタル信号がＤＥＭ回路か
ら出力される頻度が、きわめて稀であるということがい
える。
【００２１】したがって、出現頻度の高い範囲にあるビ
ットに限ってローテーション処理を行えば、その範囲に
ついては、これに対応するＤ／Ａ変換器のアナログ素子
がオンされる頻度が高くなって、アナログ素子のミスマ
ッチが平均化されやすくなるため、ＤＥＭ処理の効果で
あるノイズシェイピング効果を確保することができ、逆
にその範囲外については、ノイズシェイピング効果は得
られないが、出現したときにこれに対応するＤ／Ａ変換
器のアナログ素子をオンするようにしても、もともと出
現頻度が低いため、そのアナログ素子によるミスマッチ
の影響はさほど大きくない。
ットに限ってローテーション処理を行えば、その範囲に
ついては、これに対応するＤ／Ａ変換器のアナログ素子
がオンされる頻度が高くなって、アナログ素子のミスマ
ッチが平均化されやすくなるため、ＤＥＭ処理の効果で
あるノイズシェイピング効果を確保することができ、逆
にその範囲外については、ノイズシェイピング効果は得
られないが、出現したときにこれに対応するＤ／Ａ変換
器のアナログ素子をオンするようにしても、もともと出
現頻度が低いため、そのアナログ素子によるミスマッチ
の影響はさほど大きくない。
【００２２】また一方、アナログ素子のミスマッチによ
る誤差は、上記出力ディジタル信号の値に対応して発生
するアナログ量と、理想のアナログ量と、の誤差に等し
い。発生するアナログ量は、出力ディジタル信号の各ビ
ットの例えば“１”の総数、すなわちオンするアナログ
素子数の合計で決まる。個々のアナログ素子は、ランダ
ム（それぞれに対して無相関）の誤差を有する。この誤
差の標準偏差は、一般的なＬＳＩプロセスのキャパシタ
や抵抗で０．１％から１％程度である。統計的に、ラン
ダムな誤差は、それぞれを加算した合計の平方根でしか
増加しない。例えば、同じ標準偏差のランダム誤差を有
するアナログ素子を４つ加算すると、重みは４倍される
が、誤差は４の平方根の２倍しかされない。すなわち、
ビットの値として“１”の総数が４であるディジタル信
号を変換した場合のアナログ量は、“１”の総数が１で
あるディジタル信号を変換した場合のそれに比べて倍の
精度を有する。
る誤差は、上記出力ディジタル信号の値に対応して発生
するアナログ量と、理想のアナログ量と、の誤差に等し
い。発生するアナログ量は、出力ディジタル信号の各ビ
ットの例えば“１”の総数、すなわちオンするアナログ
素子数の合計で決まる。個々のアナログ素子は、ランダ
ム（それぞれに対して無相関）の誤差を有する。この誤
差の標準偏差は、一般的なＬＳＩプロセスのキャパシタ
や抵抗で０．１％から１％程度である。統計的に、ラン
ダムな誤差は、それぞれを加算した合計の平方根でしか
増加しない。例えば、同じ標準偏差のランダム誤差を有
するアナログ素子を４つ加算すると、重みは４倍される
が、誤差は４の平方根の２倍しかされない。すなわち、
ビットの値として“１”の総数が４であるディジタル信
号を変換した場合のアナログ量は、“１”の総数が１で
あるディジタル信号を変換した場合のそれに比べて倍の
精度を有する。
【００２３】したがって、上位レベルのディジタル信号
を変換した場合のアナログ量は、下位レベルのディジタ
ル信号を変換した場合のそれに比べて誤差がもともと小
さく、上位レベルのディジタル信号に対しては特にＤＥ
Ｍ処理を行わなくても、Ｓ／Ｎ比にさほど影響を与えな
いということがいえる。
を変換した場合のアナログ量は、下位レベルのディジタ
ル信号を変換した場合のそれに比べて誤差がもともと小
さく、上位レベルのディジタル信号に対しては特にＤＥ
Ｍ処理を行わなくても、Ｓ／Ｎ比にさほど影響を与えな
いということがいえる。
【００２４】かかる結論に基づき、上記目的を達成する
ために、本発明に係る請求項１記載のマルチビット型Ｄ
／Ａ変換器は、多ビットのディジタル信号に対してダイ
ナミック・エレメント・マッチング処理を行うＤＥＭ処
理部と、前記ダイナミック・エレメント・マッチング処
理されたディジタル信号の各ビットに対応した複数の素
子を作動させてアナログ信号を出力するＤ／Ａ変換器
と、を備えたマルチビット型Ｄ／Ａ変換器において、前
記ＤＥＭ処理部は、前記ディジタル信号の値が所定値以
下のときは、前記複数の素子のうち、前記素子の総数よ
りも少ない個数の素子からなる素子群を対象として前記
ダイナミック・エレメント・マッチング処理を行うよう
になっている。
ために、本発明に係る請求項１記載のマルチビット型Ｄ
／Ａ変換器は、多ビットのディジタル信号に対してダイ
ナミック・エレメント・マッチング処理を行うＤＥＭ処
理部と、前記ダイナミック・エレメント・マッチング処
理されたディジタル信号の各ビットに対応した複数の素
子を作動させてアナログ信号を出力するＤ／Ａ変換器
と、を備えたマルチビット型Ｄ／Ａ変換器において、前
記ＤＥＭ処理部は、前記ディジタル信号の値が所定値以
下のときは、前記複数の素子のうち、前記素子の総数よ
りも少ない個数の素子からなる素子群を対象として前記
ダイナミック・エレメント・マッチング処理を行うよう
になっている。
【００２５】このような構成であれば、多ビットのディ
ジタル信号が与えられると、ＤＥＭ処理部により、その
ディジタル信号に対してＤＥＭ処理が行われ、その処理
結果がＤ／Ａ変換器に出力されるが、ＤＥＭ処理の際
は、ディジタル信号の値が所定値以下のときは、複数の
素子のうち、素子の総数よりも少ない個数の素子からな
る素子群を対象としてＤＥＭ処理が行われる。Ｄ／Ａ変
換器では、ＤＥＭ処理されたディジタル信号の各ビット
に対応した複数の素子が作動させられてアナログ信号が
出力される。
ジタル信号が与えられると、ＤＥＭ処理部により、その
ディジタル信号に対してＤＥＭ処理が行われ、その処理
結果がＤ／Ａ変換器に出力されるが、ＤＥＭ処理の際
は、ディジタル信号の値が所定値以下のときは、複数の
素子のうち、素子の総数よりも少ない個数の素子からな
る素子群を対象としてＤＥＭ処理が行われる。Ｄ／Ａ変
換器では、ＤＥＭ処理されたディジタル信号の各ビット
に対応した複数の素子が作動させられてアナログ信号が
出力される。
【００２６】ここで、素子群は、ＤＥＭ処理されたディ
ジタル信号の各ビットのうち連続した複数のビットに対
応した素子であってもよいし、離散した複数のビットに
対応した素子であってもよい。また、ＤＥＭ処理として
は、例えばローテーション方式が挙げられる。
ジタル信号の各ビットのうち連続した複数のビットに対
応した素子であってもよいし、離散した複数のビットに
対応した素子であってもよい。また、ＤＥＭ処理として
は、例えばローテーション方式が挙げられる。
【００２７】さらに、本発明に係る請求項２記載のマル
チビット型Ｄ／Ａ変換器は、請求項１記載のマルチビッ
ト型Ｄ／Ａ変換器において、前記ＤＥＭ処理部は、前記
ディジタル信号をその値をサーモメータコードで表した
第２のディジタル信号に変換する変換手段と、前記第２
のディジタル信号の値が所定値以下のときは前記第２の
ディジタル信号の各ビットのうち前記所定値と等しい個
数のビットからなるビット列に対して前記ダイナミック
・エレメント・マッチング処理を行う処理手段と、を有
する。
チビット型Ｄ／Ａ変換器は、請求項１記載のマルチビッ
ト型Ｄ／Ａ変換器において、前記ＤＥＭ処理部は、前記
ディジタル信号をその値をサーモメータコードで表した
第２のディジタル信号に変換する変換手段と、前記第２
のディジタル信号の値が所定値以下のときは前記第２の
ディジタル信号の各ビットのうち前記所定値と等しい個
数のビットからなるビット列に対して前記ダイナミック
・エレメント・マッチング処理を行う処理手段と、を有
する。
【００２８】このような構成であれば、多ビットのディ
ジタル信号が与えられると、変換手段により、そのディ
ジタル信号が第２のディジタル信号に変換され、処理手
段により、第２のディジタル信号の値が所定値以下のと
きは、第２のディジタル信号の各ビットのうち所定値と
等しい個数のビットからなるビット列に対してＤＥＭ処
理が行われ、その処理結果がＤ／Ａ変換器に出力され
る。
ジタル信号が与えられると、変換手段により、そのディ
ジタル信号が第２のディジタル信号に変換され、処理手
段により、第２のディジタル信号の値が所定値以下のと
きは、第２のディジタル信号の各ビットのうち所定値と
等しい個数のビットからなるビット列に対してＤＥＭ処
理が行われ、その処理結果がＤ／Ａ変換器に出力され
る。
【００２９】ここで、ビット列は、第２のディジタル信
号の各ビットのうち連続した複数のビットであってもよ
いし、離散した複数のビットであってもよい。この請求
項２記載の発明において、「サーモメータコード」と
は、ビットの“１”または“０”の個数で値を表したコ
ードをいい、ビットの“１”の個数として表す場合、例
えば、“３”のサーモメータコードは、２進数で“１１
１０００００”となる。
号の各ビットのうち連続した複数のビットであってもよ
いし、離散した複数のビットであってもよい。この請求
項２記載の発明において、「サーモメータコード」と
は、ビットの“１”または“０”の個数で値を表したコ
ードをいい、ビットの“１”の個数として表す場合、例
えば、“３”のサーモメータコードは、２進数で“１１
１０００００”となる。
【００３０】さらに具体的な構成としては、請求項２記
載のマルチビット型Ｄ／Ａ変換器において、前記ディジ
タル信号は、Ｍビット（Ｍは２以上の整数）で構成さ
れ、前記第２のディジタル信号は、２M ビットで構成さ
れている。
載のマルチビット型Ｄ／Ａ変換器において、前記ディジ
タル信号は、Ｍビット（Ｍは２以上の整数）で構成さ
れ、前記第２のディジタル信号は、２M ビットで構成さ
れている。
【００３１】このような構成であれば、変換手段によ
り、Ｍビットのディジタル信号が、その値をサーモメー
タコードで表した２M ビットの第２のディジタル信号に
変換される。例えば、ディジタル信号が３ビットで構成
されている場合において、値が“３”であるディジタル
信号が入力されたときは、このディジタル信号は、その
値“３”をビットの“１”の個数で表すと、２進数で
“１１１０００００”（２ 3 ＝８ビット）の値となる第
２のディジタル信号に変換される。
り、Ｍビットのディジタル信号が、その値をサーモメー
タコードで表した２M ビットの第２のディジタル信号に
変換される。例えば、ディジタル信号が３ビットで構成
されている場合において、値が“３”であるディジタル
信号が入力されたときは、このディジタル信号は、その
値“３”をビットの“１”の個数で表すと、２進数で
“１１１０００００”（２ 3 ＝８ビット）の値となる第
２のディジタル信号に変換される。
【００３２】さらに、本発明に係る請求項３記載のマル
チビット型Ｄ／Ａ変換器は、請求項２記載のマルチビッ
ト型Ｄ／Ａ変換器において、前記処理手段は、前記ビッ
ト列を所定規則でローテーションするようになってい
る。
チビット型Ｄ／Ａ変換器は、請求項２記載のマルチビッ
ト型Ｄ／Ａ変換器において、前記処理手段は、前記ビッ
ト列を所定規則でローテーションするようになってい
る。
【００３３】このような構成であれば、処理手段によ
り、第２のディジタル信号の値が所定値以下のときは、
第２のディジタル信号の各ビットのうち所定値と等しい
個数のビットからなるビット列が所定規則でローテーシ
ョンされる。
り、第２のディジタル信号の値が所定値以下のときは、
第２のディジタル信号の各ビットのうち所定値と等しい
個数のビットからなるビット列が所定規則でローテーシ
ョンされる。
【００３４】ここで、ローテーション処理には、ビット
列において、所定規則で（例えば、右周りまたは左周り
に）それらビットの値をローテーションすることだけで
なく、所定規則でそれらビットの値を交換することも含
まれる。
列において、所定規則で（例えば、右周りまたは左周り
に）それらビットの値をローテーションすることだけで
なく、所定規則でそれらビットの値を交換することも含
まれる。
【００３５】さらに、本発明に係る請求項４記載のマル
チビット型Ｄ／Ａ変換器は、請求項１ないし３記載のマ
ルチビット型Ｄ／Ａ変換器において、前記所定値を可変
とした。
チビット型Ｄ／Ａ変換器は、請求項１ないし３記載のマ
ルチビット型Ｄ／Ａ変換器において、前記所定値を可変
とした。
【００３６】このような構成であれば、例えば、与えら
れるディジタル信号の状態に応じて、所定値が変更され
る。例えば、全体的にレベルの小さなディジタル信号が
与えられるような場合は、所定値が小さくなるように変
更され、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値が大きくなるように
変更される。
れるディジタル信号の状態に応じて、所定値が変更され
る。例えば、全体的にレベルの小さなディジタル信号が
与えられるような場合は、所定値が小さくなるように変
更され、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値が大きくなるように
変更される。
【００３７】さらに、本発明に係る請求項５記載のマル
チビット型Ｄ／Ａ変換器は、請求項２および３のいずれ
かに記載のマルチビット型Ｄ／Ａ変換器において、所定
の範囲を複数設定しておき、前記処理手段は、前記第２
のディジタル信号の値が前記所定の範囲内であるとき
は、当該所定の範囲に対応して設定した前記ビット列を
対象として前記ダイナミック・エレメント・マッチング
処理を行うようになっている。
チビット型Ｄ／Ａ変換器は、請求項２および３のいずれ
かに記載のマルチビット型Ｄ／Ａ変換器において、所定
の範囲を複数設定しておき、前記処理手段は、前記第２
のディジタル信号の値が前記所定の範囲内であるとき
は、当該所定の範囲に対応して設定した前記ビット列を
対象として前記ダイナミック・エレメント・マッチング
処理を行うようになっている。
【００３８】このような構成であれば、処理手段によ
り、第２のディジタル信号の値が所定の範囲内であると
きは、その所定の範囲に対応して設定したビット列を対
象としてＤＥＭ処理が行われる。
り、第２のディジタル信号の値が所定の範囲内であると
きは、その所定の範囲に対応して設定したビット列を対
象としてＤＥＭ処理が行われる。
【００３９】さらに、本発明に係る請求項６記載のマル
チビット型Ｄ／Ａ変換器は、請求項１ないし５記載のマ
ルチビット型Ｄ／Ａ変換器において、前記ダイナミック
・エレメント・マッチング処理の対象となる前記ディジ
タル信号を前記ＤＥＭ処理部に出力するデルタシグマ変
調器を備え、前記ディジタルシグマ変調器は、そのフィ
ードバックゲインが１以上に設定されている。
チビット型Ｄ／Ａ変換器は、請求項１ないし５記載のマ
ルチビット型Ｄ／Ａ変換器において、前記ダイナミック
・エレメント・マッチング処理の対象となる前記ディジ
タル信号を前記ＤＥＭ処理部に出力するデルタシグマ変
調器を備え、前記ディジタルシグマ変調器は、そのフィ
ードバックゲインが１以上に設定されている。
【００４０】このような構成であれば、デルタシグマ変
調器では、積分器から出力されたディジタル信号が、１
以上のフィードバックゲインでフィードバックされる。
デルタシグマ変調器が少なくとも３段の積分器を有して
構成される場合は、大振幅入力時に予測信号が入力信号
の変化に追従できずに発振してしまう場合があるが、こ
のような構成であれば、大振幅入力時に予測信号を追従
させることができ、発振を好適に防止することができ
る。
調器では、積分器から出力されたディジタル信号が、１
以上のフィードバックゲインでフィードバックされる。
デルタシグマ変調器が少なくとも３段の積分器を有して
構成される場合は、大振幅入力時に予測信号が入力信号
の変化に追従できずに発振してしまう場合があるが、こ
のような構成であれば、大振幅入力時に予測信号を追従
させることができ、発振を好適に防止することができ
る。
【００４１】一方、本発明に係る請求項７記載のデルタ
シグマ型Ａ／Ｄ変換器は、アナログ信号を積分する積分
回路と、前記積分されたアナログ信号を多ビットのディ
ジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル
信号に対してダイナミック・エレメント・マッチング処
理を行うＤＥＭ処理部と、前記ダイナミック・エレメン
ト・マッチング処理されたディジタル信号の各ビットに
対応した複数の素子を作動させてアナログ信号を出力す
るＤ／Ａ変換器と、を備え、前記Ｄ／Ａ変換器からのア
ナログ信号を、所定のフィードバックゲインで前記積分
回路にフィードバックするようになっているデルタシグ
マ型Ａ／Ｄ変換器において、前記ＤＥＭ処理部は、前記
Ａ／Ｄ変調器からのディジタル信号の値が所定値以下の
ときは、前記複数の素子のうち、前記素子の総数よりも
少ない個数の素子からなる素子群を対象として前記ダイ
ナミック・エレメント・マッチング処理を行うようにな
っている。
シグマ型Ａ／Ｄ変換器は、アナログ信号を積分する積分
回路と、前記積分されたアナログ信号を多ビットのディ
ジタル信号に変換するＡ／Ｄ変換器と、前記ディジタル
信号に対してダイナミック・エレメント・マッチング処
理を行うＤＥＭ処理部と、前記ダイナミック・エレメン
ト・マッチング処理されたディジタル信号の各ビットに
対応した複数の素子を作動させてアナログ信号を出力す
るＤ／Ａ変換器と、を備え、前記Ｄ／Ａ変換器からのア
ナログ信号を、所定のフィードバックゲインで前記積分
回路にフィードバックするようになっているデルタシグ
マ型Ａ／Ｄ変換器において、前記ＤＥＭ処理部は、前記
Ａ／Ｄ変調器からのディジタル信号の値が所定値以下の
ときは、前記複数の素子のうち、前記素子の総数よりも
少ない個数の素子からなる素子群を対象として前記ダイ
ナミック・エレメント・マッチング処理を行うようにな
っている。
【００４２】このような構成であれば、アナログ信号が
積分回路に与えられると、積分回路により、アナログ信
号が積分され、Ａ／Ｄ変換器により、積分されたアナロ
グ信号がディジタル信号に変換される。次いで、ＤＥＭ
処理部により、Ａ／Ｄ変換器からのディジタル信号に対
してＤＥＭ処理が行われ、その処理結果がＤ／Ａ変換器
に出力されるが、ＤＥＭ処理の際は、Ａ／Ｄ変換器から
のディジタル信号の値が所定値以下のときは、複数の素
子のうち、素子の総数よりも少ない個数の素子からなる
素子群を対象としてＤＥＭ処理が行われる。そして、Ｄ
／Ａ変換器により、ＤＥＭ処理されたディジタル信号の
各ビットに対応した複数の素子が作動させられてアナロ
グ信号が出力され、フィードバックループにより、Ｄ／
Ａ変換器からのアナログ信号が所定のフィードバックゲ
インで積分回路にフィードバックされる。
積分回路に与えられると、積分回路により、アナログ信
号が積分され、Ａ／Ｄ変換器により、積分されたアナロ
グ信号がディジタル信号に変換される。次いで、ＤＥＭ
処理部により、Ａ／Ｄ変換器からのディジタル信号に対
してＤＥＭ処理が行われ、その処理結果がＤ／Ａ変換器
に出力されるが、ＤＥＭ処理の際は、Ａ／Ｄ変換器から
のディジタル信号の値が所定値以下のときは、複数の素
子のうち、素子の総数よりも少ない個数の素子からなる
素子群を対象としてＤＥＭ処理が行われる。そして、Ｄ
／Ａ変換器により、ＤＥＭ処理されたディジタル信号の
各ビットに対応した複数の素子が作動させられてアナロ
グ信号が出力され、フィードバックループにより、Ｄ／
Ａ変換器からのアナログ信号が所定のフィードバックゲ
インで積分回路にフィードバックされる。
【００４３】なお、フィードバックされた後は、積分回
路により、フィードバックされたアナログ信号と、新た
に入力されたアナログ信号と、に対して所定の演算（例
えば、減算等）が行われ、演算結果としてのアナログ信
号が積分される。以下は、上記同様の動作が繰り返され
る。
路により、フィードバックされたアナログ信号と、新た
に入力されたアナログ信号と、に対して所定の演算（例
えば、減算等）が行われ、演算結果としてのアナログ信
号が積分される。以下は、上記同様の動作が繰り返され
る。
【００４４】ここで、素子群は、ＤＥＭ処理されたディ
ジタル信号の各ビットのうち連続した複数のビットに対
応した素子であってもよいし、離散した複数のビットに
対応した素子であってもよい。また、ＤＥＭ処理として
は、例えばローテーション方式が挙げられる。
ジタル信号の各ビットのうち連続した複数のビットに対
応した素子であってもよいし、離散した複数のビットに
対応した素子であってもよい。また、ＤＥＭ処理として
は、例えばローテーション方式が挙げられる。
【００４５】また、本発明に係る請求項８記載のデルタ
シグマ型Ａ／Ｄ変換器は、請求項７記載のデルタシグマ
型Ａ／Ｄ変換器において、前記ＤＥＭ処理部は、前記Ａ
／Ｄ変調器からのディジタル信号をその値をサーモメー
タコードで表した第２のディジタル信号に変換する変換
手段と、前記第２のディジタル信号の値が所定値以下の
ときは前記第２のディジタル信号の各ビットのうち前記
所定値と等しい個数のビットからなるビット列に対して
前記ダイナミック・エレメント・マッチング処理を行う
処理手段と、を有する。
シグマ型Ａ／Ｄ変換器は、請求項７記載のデルタシグマ
型Ａ／Ｄ変換器において、前記ＤＥＭ処理部は、前記Ａ
／Ｄ変調器からのディジタル信号をその値をサーモメー
タコードで表した第２のディジタル信号に変換する変換
手段と、前記第２のディジタル信号の値が所定値以下の
ときは前記第２のディジタル信号の各ビットのうち前記
所定値と等しい個数のビットからなるビット列に対して
前記ダイナミック・エレメント・マッチング処理を行う
処理手段と、を有する。
【００４６】このような構成であれば、多ビットのディ
ジタル信号がＡ／Ｄ変換器から与えられると、変換手段
により、そのディジタル信号が第２のディジタル信号に
変換され、処理手段により、第２のディジタル信号の値
が所定値以下のときは、第２のディジタル信号の各ビッ
トのうち所定値と等しい個数のビットからなるビット列
に対してＤＥＭ処理が行われ、その処理結果がＤ／Ａ変
換器に出力される。
ジタル信号がＡ／Ｄ変換器から与えられると、変換手段
により、そのディジタル信号が第２のディジタル信号に
変換され、処理手段により、第２のディジタル信号の値
が所定値以下のときは、第２のディジタル信号の各ビッ
トのうち所定値と等しい個数のビットからなるビット列
に対してＤＥＭ処理が行われ、その処理結果がＤ／Ａ変
換器に出力される。
【００４７】ここで、ビット列は、第２のディジタル信
号の各ビットのうち連続した複数のビットであってもよ
いし、離散した複数のビットであってもよい。この請求
項８記載の発明において、上記請求項２記載のものと同
義である。
号の各ビットのうち連続した複数のビットであってもよ
いし、離散した複数のビットであってもよい。この請求
項８記載の発明において、上記請求項２記載のものと同
義である。
【００４８】さらに具体的な構成としては、請求項８記
載のデルタシグマ型Ａ／Ｄ変換器において、前記Ａ／Ｄ
変調器からのディジタル信号は、Ｍビット（Ｍは２以上
の整数）で構成され、前記第２のディジタル信号は、２
M ビットで構成されている。このような構成であれば、
変換手段により、Ａ／Ｄ変調器からのＭビットのディジ
タル信号が、その値をサーモメータコードで表した２M
ビットの第２のディジタル信号に変換される。
載のデルタシグマ型Ａ／Ｄ変換器において、前記Ａ／Ｄ
変調器からのディジタル信号は、Ｍビット（Ｍは２以上
の整数）で構成され、前記第２のディジタル信号は、２
M ビットで構成されている。このような構成であれば、
変換手段により、Ａ／Ｄ変調器からのＭビットのディジ
タル信号が、その値をサーモメータコードで表した２M
ビットの第２のディジタル信号に変換される。
【００４９】さらに、本発明に係る請求項９記載のデル
タシグマ型Ａ／Ｄ変換器は、請求項８記載のデルタシグ
マ型Ａ／Ｄ変換器において、前記処理手段は、前記ビッ
ト列を所定規則でローテーションするようになってい
る。
タシグマ型Ａ／Ｄ変換器は、請求項８記載のデルタシグ
マ型Ａ／Ｄ変換器において、前記処理手段は、前記ビッ
ト列を所定規則でローテーションするようになってい
る。
【００５０】このような構成であれば、処理手段によ
り、第２のディジタル信号の値が所定値以下のときは、
第２のディジタル信号の各ビットのうち所定値と等しい
個数のビットからなるビット列が所定規則でローテーシ
ョンされる。
り、第２のディジタル信号の値が所定値以下のときは、
第２のディジタル信号の各ビットのうち所定値と等しい
個数のビットからなるビット列が所定規則でローテーシ
ョンされる。
【００５１】ここで、ローテーション処理には、ビット
列間において、所定規則で（例えば、右周りまたは左周
りに）それらビットの値をローテーションすることだけ
でなく、所定規則でそれらビットの値を交換することも
含まれる。
列間において、所定規則で（例えば、右周りまたは左周
りに）それらビットの値をローテーションすることだけ
でなく、所定規則でそれらビットの値を交換することも
含まれる。
【００５２】さらに、本発明に係る請求項１０記載のデ
ルタシグマ型Ａ／Ｄ変換器は、請求項７ないし９記載の
デルタシグマ型Ａ／Ｄ変換器において、前記所定値を可
変とした。
ルタシグマ型Ａ／Ｄ変換器は、請求項７ないし９記載の
デルタシグマ型Ａ／Ｄ変換器において、前記所定値を可
変とした。
【００５３】このような構成であれば、例えば、与えら
れるディジタル信号の状態に応じて、所定値が変更され
る。例えば、全体的にレベルの小さなディジタル信号が
与えられるような場合は、所定値が小さくなるように変
更され、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値が大きくなるように
変更される。
れるディジタル信号の状態に応じて、所定値が変更され
る。例えば、全体的にレベルの小さなディジタル信号が
与えられるような場合は、所定値が小さくなるように変
更され、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値が大きくなるように
変更される。
【００５４】さらに、本発明に係る請求項１１記載のデ
ルタシグマ型Ａ／Ｄ変換器は、請求項８および９のいず
れかに記載のデルタシグマ型Ａ／Ｄ変換器において、所
定の範囲を複数設定しておき、前記処理手段は、前記第
２のディジタル信号の値が前記所定の範囲内であるとき
は、当該所定の範囲に対応して設定した前記ビット列を
対象として前記ダイナミック・エレメント・マッチング
処理を行うようになっている。
ルタシグマ型Ａ／Ｄ変換器は、請求項８および９のいず
れかに記載のデルタシグマ型Ａ／Ｄ変換器において、所
定の範囲を複数設定しておき、前記処理手段は、前記第
２のディジタル信号の値が前記所定の範囲内であるとき
は、当該所定の範囲に対応して設定した前記ビット列を
対象として前記ダイナミック・エレメント・マッチング
処理を行うようになっている。
【００５５】このような構成であれば、処理手段によ
り、第２のディジタル信号の値が所定の範囲内であると
きは、その所定の範囲に対応して設定したビット列を対
象としてＤＥＭ処理が行われる。
り、第２のディジタル信号の値が所定の範囲内であると
きは、その所定の範囲に対応して設定したビット列を対
象としてＤＥＭ処理が行われる。
【００５６】さらに、本発明に係る請求項１２記載のデ
ルタシグマ型Ａ／Ｄ変換器は、請求項７ないし１１記載
のデルタシグマ型Ａ／Ｄ変換器において、前記フィード
バックゲインは、１以上に設定されている。
ルタシグマ型Ａ／Ｄ変換器は、請求項７ないし１１記載
のデルタシグマ型Ａ／Ｄ変換器において、前記フィード
バックゲインは、１以上に設定されている。
【００５７】このような構成であれば、Ｄ／Ａ変換器か
らのアナログ信号は、１以上のフィードバックゲインで
積分回路にフィードバックされる。積分器が少なくとも
３段で構成される場合は、大振幅入力時に予測信号（第
２のアナログ信号）が入力信号（第１のアナログ信号）
の変化に追従できずに発振してしまう場合があるが、こ
のような構成であれば、大振幅入力時に予測信号を追従
させることができ、発振を好適に防止することができ
る。
らのアナログ信号は、１以上のフィードバックゲインで
積分回路にフィードバックされる。積分器が少なくとも
３段で構成される場合は、大振幅入力時に予測信号（第
２のアナログ信号）が入力信号（第１のアナログ信号）
の変化に追従できずに発振してしまう場合があるが、こ
のような構成であれば、大振幅入力時に予測信号を追従
させることができ、発振を好適に防止することができ
る。
【００５８】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図面を参照しながら説明する。図１は、本発明に係る
マルチビット型Ｄ／Ａ変換器の実施の形態を説明するた
めのブロック図である。
を図面を参照しながら説明する。図１は、本発明に係る
マルチビット型Ｄ／Ａ変換器の実施の形態を説明するた
めのブロック図である。
【００５９】この第１の実施の形態は、本発明に係るマ
ルチビット型Ｄ／Ａ変換器を、図１に示すように、マル
チビット型のデルタシグマ変調器を用いたオーバーサン
プリング方式のデルタシグマ型Ｄ／Ａ変換器に適用した
ものである。
ルチビット型Ｄ／Ａ変換器を、図１に示すように、マル
チビット型のデルタシグマ変調器を用いたオーバーサン
プリング方式のデルタシグマ型Ｄ／Ａ変換器に適用した
ものである。
【００６０】まず、構成の概略を説明すると、図１中、
デルタシグマ型Ｄ／Ａ変換器１００は、所定サンプリン
グ周波数ｆS のディジタル信号ＤINを補間してそのサン
プリング周波数よりも高い周波数１２８ｆS のディジタ
ル信号に変換するインターポレーションフィルタ２００
と、補間されたディジタル信号をデルタシグマ変調して
ノイズシェーピングされた分解能５ビットのディジタル
信号に変換する３次のデルタシグマ変調器３００と、デ
ルタシグマ変調されたディジタル信号に対してＤＥＭ処
理を行うＤＥＭ回路４００と、ＤＥＭ処理されたディジ
タル信号をアナログ信号ＡOUT に変換するポストＤ／Ａ
変換器５００と、アナログ信号ＡOUT の高周波成分を除
去する１次のポストＬＰＦ６００と、で構成されてい
る。
デルタシグマ型Ｄ／Ａ変換器１００は、所定サンプリン
グ周波数ｆS のディジタル信号ＤINを補間してそのサン
プリング周波数よりも高い周波数１２８ｆS のディジタ
ル信号に変換するインターポレーションフィルタ２００
と、補間されたディジタル信号をデルタシグマ変調して
ノイズシェーピングされた分解能５ビットのディジタル
信号に変換する３次のデルタシグマ変調器３００と、デ
ルタシグマ変調されたディジタル信号に対してＤＥＭ処
理を行うＤＥＭ回路４００と、ＤＥＭ処理されたディジ
タル信号をアナログ信号ＡOUT に変換するポストＤ／Ａ
変換器５００と、アナログ信号ＡOUT の高周波成分を除
去する１次のポストＬＰＦ６００と、で構成されてい
る。
【００６１】インターポレーションフィルタ２００は、
所定分解能（例えば、２４ビット）で所定サンプリング
周波数（例えば、４８ｋＨｚ）ｆS のディジタル信号Ｄ
INを入力し、入力したディジタル信号ＤINを所定演算式
により補間することにより、分解能は同一でサンプリン
グ周波数が例えば１２８倍のディジタル信号Ｄ1 にイン
ターポレーションするようになっている。なお、所定演
算式は、公知の補間演算式でよい。
所定分解能（例えば、２４ビット）で所定サンプリング
周波数（例えば、４８ｋＨｚ）ｆS のディジタル信号Ｄ
INを入力し、入力したディジタル信号ＤINを所定演算式
により補間することにより、分解能は同一でサンプリン
グ周波数が例えば１２８倍のディジタル信号Ｄ1 にイン
ターポレーションするようになっている。なお、所定演
算式は、公知の補間演算式でよい。
【００６２】デルタシグマ変調器３００は、３段の積分
回路と多ビットの量子化器とを有するマルチビット型の
デルタシグマ変調器であって、ディジタル信号Ｄ1 をイ
ンターポレーションフィルタ２００から入力し、入力し
たディジタル信号Ｄ1 を、サンプリング周波数は同一で
分解能がより低ビット（例えば、５ビット）のディジタ
ル信号Ｄ2 にデルタシグマ変調する。ディジタル信号Ｄ
2 に含まれる量子化ノイズは、必要帯域外の高周波数域
にノイズシェイピングされる。このデルタシグマ変調で
は、ディジタル信号Ｄ1 を３１レベルのディジタル信号
Ｄ2 に変調するようになっている。すなわち、ディジタ
ル信号Ｄ2 の値が取り得る範囲は、５ビットで表せる値
（０〜３１）のうち“１”から“３１”までとなる。な
お、デルタシグマ変調器３００の詳細な構成について
は、後段で説明する。
回路と多ビットの量子化器とを有するマルチビット型の
デルタシグマ変調器であって、ディジタル信号Ｄ1 をイ
ンターポレーションフィルタ２００から入力し、入力し
たディジタル信号Ｄ1 を、サンプリング周波数は同一で
分解能がより低ビット（例えば、５ビット）のディジタ
ル信号Ｄ2 にデルタシグマ変調する。ディジタル信号Ｄ
2 に含まれる量子化ノイズは、必要帯域外の高周波数域
にノイズシェイピングされる。このデルタシグマ変調で
は、ディジタル信号Ｄ1 を３１レベルのディジタル信号
Ｄ2 に変調するようになっている。すなわち、ディジタ
ル信号Ｄ2 の値が取り得る範囲は、５ビットで表せる値
（０〜３１）のうち“１”から“３１”までとなる。な
お、デルタシグマ変調器３００の詳細な構成について
は、後段で説明する。
【００６３】次に、ＤＥＭ回路４００の詳細な構成を図
面を参照しながら説明する。図２は、本発明に係るダイ
ナミック・エレメント・マッチング回路の実施の形態を
示すブロック図である。
面を参照しながら説明する。図２は、本発明に係るダイ
ナミック・エレメント・マッチング回路の実施の形態を
示すブロック図である。
【００６４】ＤＥＭ回路４００は、図２に示すように、
ディジタル信号Ｄ2 をデルタシグマ変調器３００から入
力し、入力したディジタル信号Ｄ2 を、その値をサーモ
メータコードで表した３１レベルのディジタル信号に変
換し、そのディジタル信号に対してローテーション方式
によるＤＥＭ処理を行うようになっており、分解能５ビ
ットのディジタル信号Ｄ2 を３１レベルのサーモメータ
コードに変換する変換部４１０と、サーモメータコード
の下位の所定数レベル（例えば、下位２６レベル）に対
してローテーション方式によるＤＥＭ処理を行うＤＥＭ
処理部４２０と、で構成されている。
ディジタル信号Ｄ2 をデルタシグマ変調器３００から入
力し、入力したディジタル信号Ｄ2 を、その値をサーモ
メータコードで表した３１レベルのディジタル信号に変
換し、そのディジタル信号に対してローテーション方式
によるＤＥＭ処理を行うようになっており、分解能５ビ
ットのディジタル信号Ｄ2 を３１レベルのサーモメータ
コードに変換する変換部４１０と、サーモメータコード
の下位の所定数レベル（例えば、下位２６レベル）に対
してローテーション方式によるＤＥＭ処理を行うＤＥＭ
処理部４２０と、で構成されている。
【００６５】変換部４１０は、分解能５ビットのディジ
タル信号Ｄ2 の値（１〜３１）を、“１”の個数（１〜
３１）で表した３１レベルのサーモメータコードに変換
し、下位２６レベルからなるサーモメータコードをＤＥ
Ｍ処理部４２０に出力するようになっている。例えば、
入力されるディジタル信号Ｄ2 の値が“５”である場合
は、２進数で“111110…00”（左詰めで“１”を５個）
のサーモメータコードに変換され、上位５レベル“0000
0 ”（右側から５個）のサーモメータコードはそのまま
出力され、下位２６レベル“111110…00”（左側から２
６個）のサーモメータコードがＤＥＭ処理部４２０に出
力される。
タル信号Ｄ2 の値（１〜３１）を、“１”の個数（１〜
３１）で表した３１レベルのサーモメータコードに変換
し、下位２６レベルからなるサーモメータコードをＤＥ
Ｍ処理部４２０に出力するようになっている。例えば、
入力されるディジタル信号Ｄ2 の値が“５”である場合
は、２進数で“111110…00”（左詰めで“１”を５個）
のサーモメータコードに変換され、上位５レベル“0000
0 ”（右側から５個）のサーモメータコードはそのまま
出力され、下位２６レベル“111110…00”（左側から２
６個）のサーモメータコードがＤＥＭ処理部４２０に出
力される。
【００６６】ＤＥＭ処理部４２０は、下位２６レベルの
サーモメータコードを、所定ローテーション量で右周り
にローテーションするようになっている。ここで、所定
ローテーション量は、前回までのサーモメータコードの
“１”の総数を、ローテーション範囲のレベル数（３１
レベル）で割った余りである。このようにローテーショ
ン処理を行うと、出力ディジタル信号の各ビットは、時
系列上でみたときに、下位レベルから順番に“０”と
“１”とが切り換えられるので、いずれも等しい頻度で
“１”となる。
サーモメータコードを、所定ローテーション量で右周り
にローテーションするようになっている。ここで、所定
ローテーション量は、前回までのサーモメータコードの
“１”の総数を、ローテーション範囲のレベル数（３１
レベル）で割った余りである。このようにローテーショ
ン処理を行うと、出力ディジタル信号の各ビットは、時
系列上でみたときに、下位レベルから順番に“０”と
“１”とが切り換えられるので、いずれも等しい頻度で
“１”となる。
【００６７】次に、ポストＤ／Ａ変換器５００の詳細な
構成を図面を参照しながら説明する。図３は、ポストＤ
／Ａ変換器５００の回路構成を示す回路図であり、図４
は、ポストＤ／Ａ変換器５００に供給するクロックのタ
イミングチャートである。
構成を図面を参照しながら説明する。図３は、ポストＤ
／Ａ変換器５００の回路構成を示す回路図であり、図４
は、ポストＤ／Ａ変換器５００に供給するクロックのタ
イミングチャートである。
【００６８】ポストＤ／Ａ変換器５００は、図３に示す
ように、非反転入力端子を接地した演算増幅器５１０
と、演算増幅器５１０の出力端子と反転入力端子との間
に接続した容量素子Ｃfbと、同一容量を有して構成され
る容量素子Ｃ1 〜Ｃ31と、容量素子Ｃ1 〜Ｃ31と演算増
幅器５１０の反転入力端子との間に接続したスイッチＳ
Ｂと、各容量素子Ｃ1 〜Ｃ31の一方の端子に接続したス
イッチＳＵ1 〜ＳＵ31と、接地電圧ＶGND および基準電
圧ＶDDのいずれかに接続するスイッチＳＵＧ1 〜ＳＵＧ
31と、各容量素子Ｃ1 〜Ｃ31の他方の端子と演算増幅器
５１０の出力端子との間に接続したスイッチＳＹ1 〜Ｓ
Ｙ31と、２種類のクロックφ1 ，φ2 をこれら各スイッ
チに供給するクロック供給部５２０と、で構成されてい
る。
ように、非反転入力端子を接地した演算増幅器５１０
と、演算増幅器５１０の出力端子と反転入力端子との間
に接続した容量素子Ｃfbと、同一容量を有して構成され
る容量素子Ｃ1 〜Ｃ31と、容量素子Ｃ1 〜Ｃ31と演算増
幅器５１０の反転入力端子との間に接続したスイッチＳ
Ｂと、各容量素子Ｃ1 〜Ｃ31の一方の端子に接続したス
イッチＳＵ1 〜ＳＵ31と、接地電圧ＶGND および基準電
圧ＶDDのいずれかに接続するスイッチＳＵＧ1 〜ＳＵＧ
31と、各容量素子Ｃ1 〜Ｃ31の他方の端子と演算増幅器
５１０の出力端子との間に接続したスイッチＳＹ1 〜Ｓ
Ｙ31と、２種類のクロックφ1 ，φ2 をこれら各スイッ
チに供給するクロック供給部５２０と、で構成されてい
る。
【００６９】なお、クロック供給部５２０から供給され
る２種類のクロックφ1 ，φ2 は、図４に示すように、
それぞれローレベルとハイレベルとを所定間隔で繰り返
すようなクロックであって、一方がハイレベルのとき他
方はローレベルとなって、互いのクロックのハイレベル
部は重複しない。
る２種類のクロックφ1 ，φ2 は、図４に示すように、
それぞれローレベルとハイレベルとを所定間隔で繰り返
すようなクロックであって、一方がハイレベルのとき他
方はローレベルとなって、互いのクロックのハイレベル
部は重複しない。
【００７０】スイッチＳＵ1 〜ＳＵ31は、クロックφ1
がハイレベルのときは閉状態となって、これ以外のとき
は開状態となるようになっており、これらの状態を符号
φ1で示している。また、スイッチＳＢおよびスイッチ
ＳＹ1 〜ＳＹ31は、クロックφ2 がハイレベルのときは
閉状態となって、これ以外のときは開状態となるように
なっており、これらの状態を符号φ2 で示している。
がハイレベルのときは閉状態となって、これ以外のとき
は開状態となるようになっており、これらの状態を符号
φ1で示している。また、スイッチＳＢおよびスイッチ
ＳＹ1 〜ＳＹ31は、クロックφ2 がハイレベルのときは
閉状態となって、これ以外のときは開状態となるように
なっており、これらの状態を符号φ2 で示している。
【００７１】ＳＵＧ1 〜ＳＵ31は、ＤＥＭ回路４００か
らのディジタル信号Ｄ3 の各ビットに対応し、各ビット
の値Ｓi （“０”または“１”）に応じて、接地電圧Ｖ
GNDおよび基準電圧ＶDDのいずれかに接続し、クロック
φ1 がハイレベルのときであってビットの値Ｓi が
“１”であるときは、基準電圧ＶDDに接続するようにな
っており、一方、クロックφ1 がハイレベルのときであ
ってビットの値Ｓi が“０”であるときは、接地電圧Ｖ
GND に接続するようになっている。
らのディジタル信号Ｄ3 の各ビットに対応し、各ビット
の値Ｓi （“０”または“１”）に応じて、接地電圧Ｖ
GNDおよび基準電圧ＶDDのいずれかに接続し、クロック
φ1 がハイレベルのときであってビットの値Ｓi が
“１”であるときは、基準電圧ＶDDに接続するようにな
っており、一方、クロックφ1 がハイレベルのときであ
ってビットの値Ｓi が“０”であるときは、接地電圧Ｖ
GND に接続するようになっている。
【００７２】このような構成であるため、クロック
φ1 ，φ2 の状態によって容量素子Ｃ1〜Ｃ31の間で電
荷の分配が起こり、電荷保存則より各容量素子Ｃ1 〜Ｃ
31が保持する電荷の総和に応じた電圧が出力端子から出
力される。すなわち、ディジタル信号Ｄ3 の各ビットの
“１”の総和に応じた量のアナログ信号ＡOUT が出力さ
れることになるため、３１ビットのリニアレベル型のＤ
／Ａ変換器を実現することができる。
φ1 ，φ2 の状態によって容量素子Ｃ1〜Ｃ31の間で電
荷の分配が起こり、電荷保存則より各容量素子Ｃ1 〜Ｃ
31が保持する電荷の総和に応じた電圧が出力端子から出
力される。すなわち、ディジタル信号Ｄ3 の各ビットの
“１”の総和に応じた量のアナログ信号ＡOUT が出力さ
れることになるため、３１ビットのリニアレベル型のＤ
／Ａ変換器を実現することができる。
【００７３】なお、容量素子Ｃfbは、クロックφ1 がハ
イレベルのときに、前回のタイミングでのＤ／Ａ変換の
結果を電圧として保持するホールドすることによって演
算増幅器５１０が常に正常な動作レンジ内で動作するこ
とを維持させ、演算増幅器５１０の出力が予測できない
ような電圧値となり、演算増幅器５１０の動作が動作レ
ンジ外となるのを防止している。
イレベルのときに、前回のタイミングでのＤ／Ａ変換の
結果を電圧として保持するホールドすることによって演
算増幅器５１０が常に正常な動作レンジ内で動作するこ
とを維持させ、演算増幅器５１０の出力が予測できない
ような電圧値となり、演算増幅器５１０の動作が動作レ
ンジ外となるのを防止している。
【００７４】次に、デルタシグマ変調器３００の詳細な
構成を図面を参照しながら説明する。図５は、デルタシ
グマ変調器３００の構成を示すブロック図である。デル
タシグマ変調器３００は、図５に示すように、３次のソ
ディニループ型と称されているもので、３次のループフ
ィルタ３１０と、３１レベルの量子化を行う３１レベル
量子化器３２０と、ゲイン３３０（増幅率Ｇ）を含むフ
ィードバックループによるフィードバック値と入力とを
加算する加算器３４０と、で構成されている。ループフ
ィルタ３１０において、３０１、３０２、３０３は、そ
れぞれディジタル積分器であり、３０４、３０５、３０
６、３０７、３０８、３０９は、それぞれ係数Ｋ1 、Ｋ
2 、Ｂ1 、Ａ1 、Ａ2 、Ａ3 のディジタル乗算器であ
り、３１１、３１２は、それぞれディジタル加算器であ
る。
構成を図面を参照しながら説明する。図５は、デルタシ
グマ変調器３００の構成を示すブロック図である。デル
タシグマ変調器３００は、図５に示すように、３次のソ
ディニループ型と称されているもので、３次のループフ
ィルタ３１０と、３１レベルの量子化を行う３１レベル
量子化器３２０と、ゲイン３３０（増幅率Ｇ）を含むフ
ィードバックループによるフィードバック値と入力とを
加算する加算器３４０と、で構成されている。ループフ
ィルタ３１０において、３０１、３０２、３０３は、そ
れぞれディジタル積分器であり、３０４、３０５、３０
６、３０７、３０８、３０９は、それぞれ係数Ｋ1 、Ｋ
2 、Ｂ1 、Ａ1 、Ａ2 、Ａ3 のディジタル乗算器であ
り、３１１、３１２は、それぞれディジタル加算器であ
る。
【００７５】３１レベル量子化器３２０は、ディジタル
信号Ｄinをデルタシグマ変調した結果を、“−１５”か
ら“＋１５”までの３１レベルのコードを示す分解能５
ビットのディジタル信号Ｄ1 として出力するようになっ
ている。このディジタル信号Ｄ1 は、５ビットであるた
め、実際の値としては“０”から“３１”までの範囲を
取り得るが、それら値のうち“１”から“３１”まで
が、３１レベルのコードのうち“−１５”から“＋１
５”のコードに対応している。
信号Ｄinをデルタシグマ変調した結果を、“−１５”か
ら“＋１５”までの３１レベルのコードを示す分解能５
ビットのディジタル信号Ｄ1 として出力するようになっ
ている。このディジタル信号Ｄ1 は、５ビットであるた
め、実際の値としては“０”から“３１”までの範囲を
取り得るが、それら値のうち“１”から“３１”まで
が、３１レベルのコードのうち“−１５”から“＋１
５”のコードに対応している。
【００７６】ゲイン３３０は、３次の負帰還ループを有
するデルタシグマ変調器において、大振幅入力時に予測
信号が入力信号の変化に追従できずに発振するのを防止
するためには不可欠なものであるとともに、ゲインを設
けることは、等価的に“１／Ｇ”なる増幅率の増幅器を
入力部に設けることに相当する。したがって、“１／
Ｇ”を調整し、例えばフィードバックゲインを１以上に
設定して、ポストＤ／Ａ変換器５００の出力振幅の調整
を行うとともに、大振幅入力時の発振を防止することが
可能となる。
するデルタシグマ変調器において、大振幅入力時に予測
信号が入力信号の変化に追従できずに発振するのを防止
するためには不可欠なものであるとともに、ゲインを設
けることは、等価的に“１／Ｇ”なる増幅率の増幅器を
入力部に設けることに相当する。したがって、“１／
Ｇ”を調整し、例えばフィードバックゲインを１以上に
設定して、ポストＤ／Ａ変換器５００の出力振幅の調整
を行うとともに、大振幅入力時の発振を防止することが
可能となる。
【００７７】本実施の形態においては、デルタシグマ型
Ｄ／Ａ変換器１００を、オーディオ用としてそのＳ／Ｎ
比が１１５ｄＢとなるように構成した。そこで、上記に
示したように、必要帯域内の量子化ノイズを低減し、ポ
ストＬＰＦ６００の次数を最低限の１次とするために、
デルタシグマ変調器３００に３１レベルの量子化器３２
０を用いた。
Ｄ／Ａ変換器１００を、オーディオ用としてそのＳ／Ｎ
比が１１５ｄＢとなるように構成した。そこで、上記に
示したように、必要帯域内の量子化ノイズを低減し、ポ
ストＬＰＦ６００の次数を最低限の１次とするために、
デルタシグマ変調器３００に３１レベルの量子化器３２
０を用いた。
【００７８】また、ＤＥＭ回路４００を構成するにあた
っては、次の点を考慮した。すなわち、デルタシグマ変
調器３００にフルスケール（Ｄ／Ａ変換可能な最大振
幅：１ｋＨＺ，０ｄＢ）の正弦波を入力すると、その出
力ヒストグラムは、図６に示すようになる。この図か
ら、３１レベルのコード（−１５から＋１５まで）のう
ち、上側と下側のそれぞれ５コードの出力頻度が非常に
小さいことが判る。したがって、ＤＥＭ回路４００にお
いて、ディジタル信号Ｄ3 の各ビットのうち下位２６ビ
ットに対してローテーション処理を行うのが効果的であ
ると考えられる。
っては、次の点を考慮した。すなわち、デルタシグマ変
調器３００にフルスケール（Ｄ／Ａ変換可能な最大振
幅：１ｋＨＺ，０ｄＢ）の正弦波を入力すると、その出
力ヒストグラムは、図６に示すようになる。この図か
ら、３１レベルのコード（−１５から＋１５まで）のう
ち、上側と下側のそれぞれ５コードの出力頻度が非常に
小さいことが判る。したがって、ＤＥＭ回路４００にお
いて、ディジタル信号Ｄ3 の各ビットのうち下位２６ビ
ットに対してローテーション処理を行うのが効果的であ
ると考えられる。
【００７９】次に、上記第１の実施の形態の動作を図面
を参照しながら説明する。図７は、ＤＥＭ回路４００の
動作を説明するための図である。まず、インターポレー
ションフィルタ２００では、必要帯域内における折り返
し雑音の発生を防止するために、ディジタル信号Ｄ
INが、その１２８倍のサンプリング周波数のディジタル
信号Ｄ1 にインターポレーションされ、デルタシグマ変
調器３００に入力される。
を参照しながら説明する。図７は、ＤＥＭ回路４００の
動作を説明するための図である。まず、インターポレー
ションフィルタ２００では、必要帯域内における折り返
し雑音の発生を防止するために、ディジタル信号Ｄ
INが、その１２８倍のサンプリング周波数のディジタル
信号Ｄ1 にインターポレーションされ、デルタシグマ変
調器３００に入力される。
【００８０】デルタシグマ変調器３００では、ディジタ
ル信号Ｄ1 が分解能５ビットのディジタル信号Ｄ2 にデ
ルタシグマ変調される。このとき、ディジタル信号Ｄ2
に含まれる量子化ノイズが、必要帯域外の高周波数域に
ノイズシェイピングされて、“−１５”から“＋１５”
までの３１レベルのコードを示すディジタル信号Ｄ2が
出力される。また、フィードバックゲインが１以上に設
定されているので、大振幅入力時であっても、３１レベ
ル量子化器３２０からの予測信号（ディジタル信号
Ｄ2 ）を入力信号の変化に追従させることができる。
ル信号Ｄ1 が分解能５ビットのディジタル信号Ｄ2 にデ
ルタシグマ変調される。このとき、ディジタル信号Ｄ2
に含まれる量子化ノイズが、必要帯域外の高周波数域に
ノイズシェイピングされて、“−１５”から“＋１５”
までの３１レベルのコードを示すディジタル信号Ｄ2が
出力される。また、フィードバックゲインが１以上に設
定されているので、大振幅入力時であっても、３１レベ
ル量子化器３２０からの予測信号（ディジタル信号
Ｄ2 ）を入力信号の変化に追従させることができる。
【００８１】ＤＥＭ回路４００では、変換部４１０によ
り、ディジタル信号Ｄ2 が３１レベルのサーモメータコ
ードに変換され、それら各レベルのうち上位５レベルの
サーモメータコードはそのまま出力され、下位２６ビッ
トのサーモメータコードがＤＥＭ処理部４２０に出力さ
れる。
り、ディジタル信号Ｄ2 が３１レベルのサーモメータコ
ードに変換され、それら各レベルのうち上位５レベルの
サーモメータコードはそのまま出力され、下位２６ビッ
トのサーモメータコードがＤＥＭ処理部４２０に出力さ
れる。
【００８２】そして、ＤＥＭ処理部４２０により、下位
２６ビットのサーモメータコードに対してローテーショ
ン処理が行われ、上位５レベルのサーモメータコード
と、ＤＥＭ処理された下位２６レベルのサーモメータコ
ードとがまとめられ、これがディジタル信号Ｄ3 として
出力される。
２６ビットのサーモメータコードに対してローテーショ
ン処理が行われ、上位５レベルのサーモメータコード
と、ＤＥＭ処理された下位２６レベルのサーモメータコ
ードとがまとめられ、これがディジタル信号Ｄ3 として
出力される。
【００８３】例えば、図７に示すように、デルタシグマ
変調器３００からそれぞれ値が“３”（−１３）、“２
８”（＋１２）、“２４”（＋８）となるディジタル信
号Ｄ 2 が順次与えられた場合を例にとって説明する。た
だし、括弧内は、ディジタル信号Ｄ2 の値に対応する３
１レベルのコードを示している。
変調器３００からそれぞれ値が“３”（−１３）、“２
８”（＋１２）、“２４”（＋８）となるディジタル信
号Ｄ 2 が順次与えられた場合を例にとって説明する。た
だし、括弧内は、ディジタル信号Ｄ2 の値に対応する３
１レベルのコードを示している。
【００８４】まず、１番目のディジタル信号Ｄ2 は、変
換部４１０により、２進数で“11100000…000000”の値
となる３１レベルのサーモメータコードに変換され、そ
れら各レベルのうち上位５レベル“00000 ”のサーモメ
ータコードはそのまま出力され、下位２６レベル“1110
0000…0000”のサーモメータコードがＤＥＭ処理部４２
０に出力される。ＤＥＭ処理部４２０では、前回までの
サーモメータコードの“１”の総数が０であるとする
と、下位２６レベルのサーモメータコードは、ローテー
ションされずにそのままの値“11100000…0000”として
出力される。したがって、ディジタル信号Ｄ3 は、結果
としていずれのビットの値もローテーションされず、変
換部４１０から出力されたままの値“11100000…00000
0”として出力される。
換部４１０により、２進数で“11100000…000000”の値
となる３１レベルのサーモメータコードに変換され、そ
れら各レベルのうち上位５レベル“00000 ”のサーモメ
ータコードはそのまま出力され、下位２６レベル“1110
0000…0000”のサーモメータコードがＤＥＭ処理部４２
０に出力される。ＤＥＭ処理部４２０では、前回までの
サーモメータコードの“１”の総数が０であるとする
と、下位２６レベルのサーモメータコードは、ローテー
ションされずにそのままの値“11100000…0000”として
出力される。したがって、ディジタル信号Ｄ3 は、結果
としていずれのビットの値もローテーションされず、変
換部４１０から出力されたままの値“11100000…00000
0”として出力される。
【００８５】次に、２番目のディジタル信号Ｄ2 は、変
換部４１０により、２進数で“11111111…111000”の値
となる３１レベルのサーモメータコードに変換され、上
位５レベル“11000 ”のサーモメータコードはそのまま
出力され、下位２６レベル“11111111…1111”のサーモ
メータコードがＤＥＭ処理部４２０に出力される。ＤＥ
Ｍ処理部４２０では、前回（１番目）までのサーモメー
タコードの“１”の総数が３であるので、下位２６レベ
ルのサーモメータコードは、３ビット分だけ右周りにロ
ーテーションされるが、下位２６レベルのサーモメータ
コードの各ビットの値はいずれも“１”であるため、結
果としてそのままの値“11111111…1111”として出力さ
れる。したがって、ディジタル信号Ｄ3 は、結果として
いずれのビットの値もローテーションされず、変換部４
１０から出力されたままの値“11111111…111000”とし
て出力される。
換部４１０により、２進数で“11111111…111000”の値
となる３１レベルのサーモメータコードに変換され、上
位５レベル“11000 ”のサーモメータコードはそのまま
出力され、下位２６レベル“11111111…1111”のサーモ
メータコードがＤＥＭ処理部４２０に出力される。ＤＥ
Ｍ処理部４２０では、前回（１番目）までのサーモメー
タコードの“１”の総数が３であるので、下位２６レベ
ルのサーモメータコードは、３ビット分だけ右周りにロ
ーテーションされるが、下位２６レベルのサーモメータ
コードの各ビットの値はいずれも“１”であるため、結
果としてそのままの値“11111111…1111”として出力さ
れる。したがって、ディジタル信号Ｄ3 は、結果として
いずれのビットの値もローテーションされず、変換部４
１０から出力されたままの値“11111111…111000”とし
て出力される。
【００８６】次に、３番目のディジタル信号Ｄ2 は、変
換部４１０により、２進数で“11111111…000000”の値
となる３１レベルのサーモメータコードに変換され、上
位５レベル“00000 ”のサーモメータコードはそのまま
出力され、下位２６レベル“11111111…1100”のサーモ
メータコードがＤＥＭ処理部４２０に出力される。ＤＥ
Ｍ処理部４２０では、前回（１，２番目）までのサーモ
メータコードの“１”の総数が２９であるので、下位２
６レベルのサーモメータコードは、３ビット分だけ右周
りにローテーションされ、“10011111…11”として出力
される。したがって、ディジタル信号Ｄ3 は、“100111
11…100000”として出力される。
換部４１０により、２進数で“11111111…000000”の値
となる３１レベルのサーモメータコードに変換され、上
位５レベル“00000 ”のサーモメータコードはそのまま
出力され、下位２６レベル“11111111…1100”のサーモ
メータコードがＤＥＭ処理部４２０に出力される。ＤＥ
Ｍ処理部４２０では、前回（１，２番目）までのサーモ
メータコードの“１”の総数が２９であるので、下位２
６レベルのサーモメータコードは、３ビット分だけ右周
りにローテーションされ、“10011111…11”として出力
される。したがって、ディジタル信号Ｄ3 は、“100111
11…100000”として出力される。
【００８７】すなわち、ＤＥＭ回路４００では、“２
６”以下の値となるディジタル信号Ｄ 2 が入力されたと
きは、その下位２６レベルに対してローテーション処理
が行われるが、“２７”以上の値となるディジタル信号
Ｄ2 が入力されたときは、実質的に、このようなディジ
タル信号Ｄ2 に対してローテーション処理が行われな
い。このため、ポストＤ／Ａ変換器５００の容量素子Ｃ
1 〜Ｃ31において、すべての容量素子に対してではな
く、容量素子Ｃ1 〜Ｃ26に対してのみローテーション処
理が行われることになる。
６”以下の値となるディジタル信号Ｄ 2 が入力されたと
きは、その下位２６レベルに対してローテーション処理
が行われるが、“２７”以上の値となるディジタル信号
Ｄ2 が入力されたときは、実質的に、このようなディジ
タル信号Ｄ2 に対してローテーション処理が行われな
い。このため、ポストＤ／Ａ変換器５００の容量素子Ｃ
1 〜Ｃ31において、すべての容量素子に対してではな
く、容量素子Ｃ1 〜Ｃ26に対してのみローテーション処
理が行われることになる。
【００８８】換言すれば、“２６”以下の値となるディ
ジタル信号Ｄ2 については、ポストＤ／Ａ変換器５００
において、すべての容量素子Ｃ1 〜Ｃ31に対してローテ
ーション処理を行う場合に比較して、その下位２６レベ
ルに対応する容量素子Ｃ1 〜Ｃ26がオンされる頻度が高
くなって、容量素子Ｃ1 〜Ｃ26のミスマッチが平均化さ
れやすくなるため、ＤＥＭ処理の効果であるノイズシェ
イピング効果が確保される。逆に、“２７”以上の値と
なるディジタル信号Ｄ2 については、ポストＤ／Ａ変換
器５００において、ノイズシェイピング効果は得られな
いが、出現したときにこれに対応する容量素子Ｃ27〜Ｃ
31をオンするようにしても、もともと出現頻度が低いた
め、その容量素子Ｃ27〜Ｃ31によるミスマッチの影響は
さほど大きくない。
ジタル信号Ｄ2 については、ポストＤ／Ａ変換器５００
において、すべての容量素子Ｃ1 〜Ｃ31に対してローテ
ーション処理を行う場合に比較して、その下位２６レベ
ルに対応する容量素子Ｃ1 〜Ｃ26がオンされる頻度が高
くなって、容量素子Ｃ1 〜Ｃ26のミスマッチが平均化さ
れやすくなるため、ＤＥＭ処理の効果であるノイズシェ
イピング効果が確保される。逆に、“２７”以上の値と
なるディジタル信号Ｄ2 については、ポストＤ／Ａ変換
器５００において、ノイズシェイピング効果は得られな
いが、出現したときにこれに対応する容量素子Ｃ27〜Ｃ
31をオンするようにしても、もともと出現頻度が低いた
め、その容量素子Ｃ27〜Ｃ31によるミスマッチの影響は
さほど大きくない。
【００８９】このようにして、分解能５ビットのディジ
タル信号Ｄ2 を出力するデルタシグマ変調器３００と、
ディジタル信号Ｄ2 を３１レベルのサーモメータコード
に変換する変換部４１０と、サーモメータコードの各レ
ベルのうち下位２６レベルに対してローテーション方式
によるＤＥＭ処理を行うＤＥＭ処理部４２０と、ＤＥＭ
処理されたディジタル信号Ｄ3 をその各ビットの“１”
の総数に応じた量のアナログ信号ＡOUT に変換するポス
トＤ／Ａ変換器５００と、を備えることによって、“２
６”以下の値となるディジタル信号Ｄ2 については、Ｄ
ＥＭ処理の効果であるノイズシェイピング効果が確保さ
れ、逆に“２７”以上の値となるディジタル信号Ｄ2 に
ついては、ノイズシェイピング効果は得られないが、も
ともと出現頻度が低いため、容量素子Ｃ27〜Ｃ31による
ミスマッチの影響はさほど大きくないので、結果として
は、図８に示すように、従来よりも理想に近い高いＳ／
Ｎ比を得ることができる。また、回路規模についても、
ＤＥＭ処理に必要な回路数等を少なくできるため、従来
より３０％ほど減少させることができた。
タル信号Ｄ2 を出力するデルタシグマ変調器３００と、
ディジタル信号Ｄ2 を３１レベルのサーモメータコード
に変換する変換部４１０と、サーモメータコードの各レ
ベルのうち下位２６レベルに対してローテーション方式
によるＤＥＭ処理を行うＤＥＭ処理部４２０と、ＤＥＭ
処理されたディジタル信号Ｄ3 をその各ビットの“１”
の総数に応じた量のアナログ信号ＡOUT に変換するポス
トＤ／Ａ変換器５００と、を備えることによって、“２
６”以下の値となるディジタル信号Ｄ2 については、Ｄ
ＥＭ処理の効果であるノイズシェイピング効果が確保さ
れ、逆に“２７”以上の値となるディジタル信号Ｄ2 に
ついては、ノイズシェイピング効果は得られないが、も
ともと出現頻度が低いため、容量素子Ｃ27〜Ｃ31による
ミスマッチの影響はさほど大きくないので、結果として
は、図８に示すように、従来よりも理想に近い高いＳ／
Ｎ比を得ることができる。また、回路規模についても、
ＤＥＭ処理に必要な回路数等を少なくできるため、従来
より３０％ほど減少させることができた。
【００９０】したがって、従来に比して、デルタシグマ
変調器３００の出力分解能を増加させたときに、ＤＥＭ
処理の効果が低減するのを防止することができるととも
に、回路規模の増加を抑えて製造することができる。よ
って、デルタシグマ変調器３００の出力分解能を増加さ
せても、製造コストの上昇を抑制することができ、しか
も高いＳ／Ｎ比を実現することもできる。
変調器３００の出力分解能を増加させたときに、ＤＥＭ
処理の効果が低減するのを防止することができるととも
に、回路規模の増加を抑えて製造することができる。よ
って、デルタシグマ変調器３００の出力分解能を増加さ
せても、製造コストの上昇を抑制することができ、しか
も高いＳ／Ｎ比を実現することもできる。
【００９１】さらに、デルタシグマ変調器３００を３次
に構成するとともに、そのフィードバックゲインを１以
上に設定したから、大振幅入力時であっても、３１レベ
ル量子化器３２０からの予測信号（ディジタル信号
Ｄ2 ）を入力信号の変化に追従させることができる。し
たがって、大振幅入力時の発振を防止することができる
とともに、さらにはポストＤ／Ａ変換器５００の出力振
幅の調整を行うこともできる。またさらに、ＤＥＭ処理
の範囲に応じた最適なディジタル信号Ｄ2 の出力振幅範
囲をフィードバックゲインの設定により調整することが
できる。
に構成するとともに、そのフィードバックゲインを１以
上に設定したから、大振幅入力時であっても、３１レベ
ル量子化器３２０からの予測信号（ディジタル信号
Ｄ2 ）を入力信号の変化に追従させることができる。し
たがって、大振幅入力時の発振を防止することができる
とともに、さらにはポストＤ／Ａ変換器５００の出力振
幅の調整を行うこともできる。またさらに、ＤＥＭ処理
の範囲に応じた最適なディジタル信号Ｄ2 の出力振幅範
囲をフィードバックゲインの設定により調整することが
できる。
【００９２】さらに、ポストＤ／Ａ変換器５００を、ク
ロックφ1 がハイレベルのときは基準電圧をサンプリン
グして保持する容量素子Ｃ1 〜Ｃ31と、クロックφ2 が
ハイレベルのときは演算増幅器５１０の入力端子・出力
端子間に接続され負帰還ループを形成する容量素子Ｃfb
と、を兼用するように構成したから、容量素子Ｃ1 〜Ｃ
31から容量素子Ｃfbへの電荷の転送を行う必要はなく、
演算増幅器１００の電荷供給動作は行われない。したが
って、演算増幅器５１０に必要な消費電流は、演算増幅
器５１０の熱雑音の仕様を満たすための最低限のもので
十分であり、消費電流の小さなＤ／Ａ変換器を実現する
ことができる。
ロックφ1 がハイレベルのときは基準電圧をサンプリン
グして保持する容量素子Ｃ1 〜Ｃ31と、クロックφ2 が
ハイレベルのときは演算増幅器５１０の入力端子・出力
端子間に接続され負帰還ループを形成する容量素子Ｃfb
と、を兼用するように構成したから、容量素子Ｃ1 〜Ｃ
31から容量素子Ｃfbへの電荷の転送を行う必要はなく、
演算増幅器１００の電荷供給動作は行われない。したが
って、演算増幅器５１０に必要な消費電流は、演算増幅
器５１０の熱雑音の仕様を満たすための最低限のもので
十分であり、消費電流の小さなＤ／Ａ変換器を実現する
ことができる。
【００９３】さらに、ＤＥＭ回路４００を、下位２６レ
ベル以下に限定してＤＥＭ処理を行うように構成したか
ら、出現頻度の高い値を有するディジタル信号Ｄ2 に対
してＤＥＭ処理を行うことができるので、出現頻度の高
い値を有するディジタル信号Ｄ2 については、ＤＥＭ処
理の効果であるノイズシェイピング効果を有効に確保す
ることができる。
ベル以下に限定してＤＥＭ処理を行うように構成したか
ら、出現頻度の高い値を有するディジタル信号Ｄ2 に対
してＤＥＭ処理を行うことができるので、出現頻度の高
い値を有するディジタル信号Ｄ2 については、ＤＥＭ処
理の効果であるノイズシェイピング効果を有効に確保す
ることができる。
【００９４】次に、本発明の第２の実施の形態を図面を
参照しながら説明する。図９は、本発明に係るデルタシ
グマ型Ａ／Ｄ変換器の実施の形態を説明するためのブロ
ック図である。
参照しながら説明する。図９は、本発明に係るデルタシ
グマ型Ａ／Ｄ変換器の実施の形態を説明するためのブロ
ック図である。
【００９５】この第２の実施の形態は、本発明に係るデ
ルタシグマ型Ａ／Ｄ変換器を、図９に示すように、マル
チビット型のデルタシグマ変調器を用いたオーバーサン
プリング方式のデルタシグマ型Ａ／Ｄ変換器に適用した
ものである。
ルタシグマ型Ａ／Ｄ変換器を、図９に示すように、マル
チビット型のデルタシグマ変調器を用いたオーバーサン
プリング方式のデルタシグマ型Ａ／Ｄ変換器に適用した
ものである。
【００９６】まず、構成の概略を説明すると、図９中、
デルタシグマ型Ａ／Ｄ変換器７００は、３次のソディニ
ループ型と称されているもので、３次のループフィルタ
７１０と、ループフィルタ７１０の出力アナログ信号に
対して３１レベルのＡ／Ｄ変換を行う分解能５ビットの
３１レベルＡ／Ｄ変換器７２０と、３１レベルＡ／Ｄ変
換器７２０からのディジタル信号ＤOUT に対してＤＥＭ
処理を行うＤＥＭ回路４００と、ＤＥＭ処理されたディ
ジタル信号に対して３１レベルのＤ／Ａ変換を行う３１
レベルＤ／Ａ変換器７３０と、ゲイン７４０（増幅率
Ｇ）を含むフィードバックループによるフィードバック
値と入力とを加算する加算器７５０と、で構成されてい
る。ループフィルタ７１０において、７０１、７０２、
７０３は、それぞれアナログ積分器であり、７０４、７
０５、７０６、７０７、７０８、７０９は、それぞれ係
数Ｋ1 、Ｋ2 、Ｂ1 、Ａ1 、Ａ2 、Ａ3 のアナログ乗算
器（増幅器）であり、７１１、７１３は、それぞれアナ
ログ加算器である。
デルタシグマ型Ａ／Ｄ変換器７００は、３次のソディニ
ループ型と称されているもので、３次のループフィルタ
７１０と、ループフィルタ７１０の出力アナログ信号に
対して３１レベルのＡ／Ｄ変換を行う分解能５ビットの
３１レベルＡ／Ｄ変換器７２０と、３１レベルＡ／Ｄ変
換器７２０からのディジタル信号ＤOUT に対してＤＥＭ
処理を行うＤＥＭ回路４００と、ＤＥＭ処理されたディ
ジタル信号に対して３１レベルのＤ／Ａ変換を行う３１
レベルＤ／Ａ変換器７３０と、ゲイン７４０（増幅率
Ｇ）を含むフィードバックループによるフィードバック
値と入力とを加算する加算器７５０と、で構成されてい
る。ループフィルタ７１０において、７０１、７０２、
７０３は、それぞれアナログ積分器であり、７０４、７
０５、７０６、７０７、７０８、７０９は、それぞれ係
数Ｋ1 、Ｋ2 、Ｂ1 、Ａ1 、Ａ2 、Ａ3 のアナログ乗算
器（増幅器）であり、７１１、７１３は、それぞれアナ
ログ加算器である。
【００９７】３１レベルＡ／Ｄ変換器７２０は、変換対
象となるアナログ信号ＡINを、“−１５”から“＋１
５”までの３１レベルのコードを示す分解能５ビットの
ディジタル信号ＤOUT として出力するようになってい
る。このディジタル信号ＤOUT は、５ビットであるた
め、実際の値としては“０”から“３１”までの範囲を
取り得るが、それら値のうち“１”から“３１”まで
が、３１レベルのコードのうち“−１５”から“＋１
５”のコードに対応している。
象となるアナログ信号ＡINを、“−１５”から“＋１
５”までの３１レベルのコードを示す分解能５ビットの
ディジタル信号ＤOUT として出力するようになってい
る。このディジタル信号ＤOUT は、５ビットであるた
め、実際の値としては“０”から“３１”までの範囲を
取り得るが、それら値のうち“１”から“３１”まで
が、３１レベルのコードのうち“−１５”から“＋１
５”のコードに対応している。
【００９８】ＤＥＭ回路４００は、上記第１の実施の形
態におけるＤＥＭ回路４００と同一構成となっており、
ディジタル信号ＤOUT を３１レベルＡ／Ｄ変換器７２０
から入力し、入力したディジタル信号ＤOUT をサーモメ
ータコードに変換し、そのサーモメータコードの各レベ
ルのうち下位２６レベルに対してローテーション方式に
よるＤＥＭ処理を行うようになっている。
態におけるＤＥＭ回路４００と同一構成となっており、
ディジタル信号ＤOUT を３１レベルＡ／Ｄ変換器７２０
から入力し、入力したディジタル信号ＤOUT をサーモメ
ータコードに変換し、そのサーモメータコードの各レベ
ルのうち下位２６レベルに対してローテーション方式に
よるＤＥＭ処理を行うようになっている。
【００９９】３１レベルＤ／Ａ変換器７３０は、上記第
１の実施の形態におけるポストＤ／Ａ変換器５００と同
一構成となっており、ＤＥＭ処理されたディジタル信号
をＤＥＭ回路４００から入力し、入力したディジタル信
号の各ビットの“１”の総和に応じた量のアナログ信号
を出力するようになっている。
１の実施の形態におけるポストＤ／Ａ変換器５００と同
一構成となっており、ＤＥＭ処理されたディジタル信号
をＤＥＭ回路４００から入力し、入力したディジタル信
号の各ビットの“１”の総和に応じた量のアナログ信号
を出力するようになっている。
【０１００】ゲイン７４０は、３次の負帰還ループを有
するデルタシグマ変調器において、大振幅入力時に予測
信号が入力信号の変化に追従できずに発振するのを防止
するためには不可欠なものであるとともに、ゲインを設
けることは、等価的に“１／Ｇ”なる増幅率の増幅器を
入力部に設けることに相当する。したがって、“１／
Ｇ”を調整し、例えばフィードバックゲインを１以上に
設定して、大振幅入力時の発振を防止することが可能と
なる。
するデルタシグマ変調器において、大振幅入力時に予測
信号が入力信号の変化に追従できずに発振するのを防止
するためには不可欠なものであるとともに、ゲインを設
けることは、等価的に“１／Ｇ”なる増幅率の増幅器を
入力部に設けることに相当する。したがって、“１／
Ｇ”を調整し、例えばフィードバックゲインを１以上に
設定して、大振幅入力時の発振を防止することが可能と
なる。
【０１０１】本実施の形態においては、デルタシグマ型
Ａ／Ｄ変換器７００を、オーディオ用としてそのＳ／Ｎ
比が１１５ｄＢとなるように構成した。そこで、上記に
示したように、必要帯域内の量子化ノイズを低減するた
めに、デルタシグマ型Ａ／Ｄ変換器７００に、３１レベ
ルＡ／Ｄ変換器７２０および３１レベルＤ／Ａ変換器７
３０を用いた。
Ａ／Ｄ変換器７００を、オーディオ用としてそのＳ／Ｎ
比が１１５ｄＢとなるように構成した。そこで、上記に
示したように、必要帯域内の量子化ノイズを低減するた
めに、デルタシグマ型Ａ／Ｄ変換器７００に、３１レベ
ルＡ／Ｄ変換器７２０および３１レベルＤ／Ａ変換器７
３０を用いた。
【０１０２】次に、上記第２の実施の形態の動作を図面
を参照しながら説明する。まず、アナログ信号ＡINが加
算器７５０に与えられると、ループフィルタ７１０によ
り、アナログ信号ＡINが積分され、３１レベルＡ／Ｄ変
換器７２０により、積分されたアナログ信号がディジタ
ル信号ＤOUT に変換される。次いで、ＤＥＭ回路４００
により、ディジタル信号ＤOUT がサーモメータコードに
変換され、そのサーモメータコードの各レベルのうち下
位２６レベルに対してＤＥＭ処理が行われる。
を参照しながら説明する。まず、アナログ信号ＡINが加
算器７５０に与えられると、ループフィルタ７１０によ
り、アナログ信号ＡINが積分され、３１レベルＡ／Ｄ変
換器７２０により、積分されたアナログ信号がディジタ
ル信号ＤOUT に変換される。次いで、ＤＥＭ回路４００
により、ディジタル信号ＤOUT がサーモメータコードに
変換され、そのサーモメータコードの各レベルのうち下
位２６レベルに対してＤＥＭ処理が行われる。
【０１０３】そして、３１レベルＤ／Ａ変換器７３０に
より、ＤＥＭ処理されたディジタル信号がアナログ信号
に変換され、フィードバックループにより、そのアナロ
グ信号がゲイン７４０のフィードバックゲインで加算器
７５０にフィードバックされる。なお、フィードバック
された後は、加算器７５０により、フィードバックされ
たアナログ信号と、新たに入力されたアナログ信号ＡIN
と、が減算される。
より、ＤＥＭ処理されたディジタル信号がアナログ信号
に変換され、フィードバックループにより、そのアナロ
グ信号がゲイン７４０のフィードバックゲインで加算器
７５０にフィードバックされる。なお、フィードバック
された後は、加算器７５０により、フィードバックされ
たアナログ信号と、新たに入力されたアナログ信号ＡIN
と、が減算される。
【０１０４】このようにして、３次のループフィルタ７
１０と、３１レベルのＡ／Ｄ変換を行う３１レベルＡ／
Ｄ変換器７２０と、ディジタル信号ＤOUT に対してＤＥ
Ｍ処理を行うＤＥＭ回路４００と、３１レベルのＤ／Ａ
変換を行う３１レベルＤ／Ａ変換器７３０と、ゲイン７
４０を含むフィードバックループによるフィードバック
値と入力とを加算する加算器７５０と、を備え、ＤＥＭ
回路４００は、ディジタル信号ＤOUT をサーモメータコ
ードに変換し、変換したサーモメータコードの各レベル
のうち下位２６レベルに対してＤＥＭ処理を行うように
したから、上記第１の実施の形態と同様に、従来に比し
て、３１レベルＡ／Ｄ変換器７２０の出力分解能を増加
させたときに、ＤＥＭ処理の効果が低減するのを防止す
ることができるとともに、回路規模の増加を抑えて製造
することができる。よって、３１レベルＡ／Ｄ変換器７
２０の出力分解能を増加させても、製造コストの上昇を
抑制することができ、しかも高いＳ／Ｎ比を実現するこ
ともできる。
１０と、３１レベルのＡ／Ｄ変換を行う３１レベルＡ／
Ｄ変換器７２０と、ディジタル信号ＤOUT に対してＤＥ
Ｍ処理を行うＤＥＭ回路４００と、３１レベルのＤ／Ａ
変換を行う３１レベルＤ／Ａ変換器７３０と、ゲイン７
４０を含むフィードバックループによるフィードバック
値と入力とを加算する加算器７５０と、を備え、ＤＥＭ
回路４００は、ディジタル信号ＤOUT をサーモメータコ
ードに変換し、変換したサーモメータコードの各レベル
のうち下位２６レベルに対してＤＥＭ処理を行うように
したから、上記第１の実施の形態と同様に、従来に比し
て、３１レベルＡ／Ｄ変換器７２０の出力分解能を増加
させたときに、ＤＥＭ処理の効果が低減するのを防止す
ることができるとともに、回路規模の増加を抑えて製造
することができる。よって、３１レベルＡ／Ｄ変換器７
２０の出力分解能を増加させても、製造コストの上昇を
抑制することができ、しかも高いＳ／Ｎ比を実現するこ
ともできる。
【０１０５】さらに、デルタシグマ型Ａ／Ｄ変換器７０
０を３次に構成するとともに、そのフィードバックゲイ
ンを１以上に設定したから、大振幅入力時であっても、
３１レベルＤ／Ａ変換器７３０からの予測信号を入力信
号ＡINの変化に追従させることができる。したがって、
大振幅入力時の発振を防止することができる。またさら
に、ＤＥＭ処理の範囲に応じた最適な３１レベルＡ／Ｄ
変換器７２０の出力振幅範囲もこのフィードバックゲイ
ンの設定により調整することができる。
０を３次に構成するとともに、そのフィードバックゲイ
ンを１以上に設定したから、大振幅入力時であっても、
３１レベルＤ／Ａ変換器７３０からの予測信号を入力信
号ＡINの変化に追従させることができる。したがって、
大振幅入力時の発振を防止することができる。またさら
に、ＤＥＭ処理の範囲に応じた最適な３１レベルＡ／Ｄ
変換器７２０の出力振幅範囲もこのフィードバックゲイ
ンの設定により調整することができる。
【０１０６】さらに、ＤＥＭ回路４００を、下位２６レ
ベル以下に限定してＤＥＭ処理を行うように構成したか
ら、出現頻度の高い値を有するディジタル信号に対して
ＤＥＭ処理を行うことができるので、出現頻度の高い値
を有するディジタル信号については、ＤＥＭ処理の効果
であるノイズシェイピング効果を有効に確保することが
できる。
ベル以下に限定してＤＥＭ処理を行うように構成したか
ら、出現頻度の高い値を有するディジタル信号に対して
ＤＥＭ処理を行うことができるので、出現頻度の高い値
を有するディジタル信号については、ＤＥＭ処理の効果
であるノイズシェイピング効果を有効に確保することが
できる。
【０１０７】なお、上記第１および第２の実施の形態に
おいては、変換部４１０を、ＤＥＭ処理するサーモメー
タコードのレベル数を２６に固定する構成としたが、こ
れに限らず、ＤＥＭ処理するサーモメータコードのレベ
ル数を設定により可変にする構成としてもよい。具体的
には、例えば、全体的にレベルの小さなディジタル信号
が与えられるような場合は、所定値を小さくなるように
設定し、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値を大きくなるように
設定する。
おいては、変換部４１０を、ＤＥＭ処理するサーモメー
タコードのレベル数を２６に固定する構成としたが、こ
れに限らず、ＤＥＭ処理するサーモメータコードのレベ
ル数を設定により可変にする構成としてもよい。具体的
には、例えば、全体的にレベルの小さなディジタル信号
が与えられるような場合は、所定値を小さくなるように
設定し、逆に、全体的にレベルの大きなディジタル信号
が与えられるような場合は、所定値を大きくなるように
設定する。
【０１０８】また、上記第１および第２の実施の形態に
おいては、ＤＥＭ処理部４２０を、入力するサーモメー
タコードのすべてのレベルの範囲をローテーションする
ように構成したが、これに限らず、入力したサーモメー
タコードの各レベルを複数の領域に分割し、各領域にお
いて、それらレベルの値を所定規則でローテーションす
るように構成してもよい。
おいては、ＤＥＭ処理部４２０を、入力するサーモメー
タコードのすべてのレベルの範囲をローテーションする
ように構成したが、これに限らず、入力したサーモメー
タコードの各レベルを複数の領域に分割し、各領域にお
いて、それらレベルの値を所定規則でローテーションす
るように構成してもよい。
【０１０９】さらに、上記第１および第２の実施の形態
においては、ＤＥＭ回路４００を、入力するディジタル
信号の値が“２６”以下のときは、その下位２６レベル
に対してＤＥＭ処理を行うように構成したが、これに限
らず、所定の範囲を複数設定しておき、入力するディジ
タル信号の値が所定の範囲内であるときは、その所定の
範囲に応じて設定したビット列に対してＤＥＭ処理を行
うように構成してもよい。
においては、ＤＥＭ回路４００を、入力するディジタル
信号の値が“２６”以下のときは、その下位２６レベル
に対してＤＥＭ処理を行うように構成したが、これに限
らず、所定の範囲を複数設定しておき、入力するディジ
タル信号の値が所定の範囲内であるときは、その所定の
範囲に応じて設定したビット列に対してＤＥＭ処理を行
うように構成してもよい。
【０１１０】さらに、上記第１および第２の実施の形態
においては、本発明に係るマルチビット型Ｄ／Ａ変換器
を、オーバーサンプリング方式のデルタシグマ型Ｄ／Ａ
変換器１００に適用したが、これに限らず、オーバーサ
ンプリング方式を用いない型のＤ／Ａ変換器の前段に適
用してもよい。
においては、本発明に係るマルチビット型Ｄ／Ａ変換器
を、オーバーサンプリング方式のデルタシグマ型Ｄ／Ａ
変換器１００に適用したが、これに限らず、オーバーサ
ンプリング方式を用いない型のＤ／Ａ変換器の前段に適
用してもよい。
【０１１１】さらに、上記第１および第２の実施の形態
においては、ＤＥＭ処理部４２０のＤＥＭ処理として、
ローテーション方式によるものを採用したが、これに限
らず、他の方式によるＤＥＭ処理を採用してもよい。
においては、ＤＥＭ処理部４２０のＤＥＭ処理として、
ローテーション方式によるものを採用したが、これに限
らず、他の方式によるＤＥＭ処理を採用してもよい。
【０１１２】さらに、上記第１および第２の実施の形態
においては、デルタシグマ変調器３００および３１レベ
ルＡ／Ｄ変換器７２０を、いずれも５ビットの出力分解
能で構成したが、これに限らず、２ビット以上の出力分
解能で構成してもよい。
においては、デルタシグマ変調器３００および３１レベ
ルＡ／Ｄ変換器７２０を、いずれも５ビットの出力分解
能で構成したが、これに限らず、２ビット以上の出力分
解能で構成してもよい。
【０１１３】さらに、上記第１および第２の実施の形態
においては、ＤＥＭ回路４００を、ディジタル信号Ｄ3
の下位２６レベル以下すべての値に対してＤＥＭ処理を
行うように構成したが、これに限らず、ディジタル信号
Ｄ3 の各ビットのうちあらかじめ設定した任意のビット
に対してＤＥＭ処理を行うように構成してもよい。例え
ば、ディジタル信号Ｄ3 の各ビットのうち、６ビットか
ら２６ビットまでに対してＤＥＭ処理を行ってもよい
し、６ビットから１２ビットまで、および２０ビットか
ら２６ビットまでに対してＤＥＭ処理を行ってもよい。
後者の場合、右周りに１ビットローテーションするとき
は、１２ビットの値が２０ビットにローテーションさ
れ、２６ビットの値が６ビットにローテーションされ
る。
においては、ＤＥＭ回路４００を、ディジタル信号Ｄ3
の下位２６レベル以下すべての値に対してＤＥＭ処理を
行うように構成したが、これに限らず、ディジタル信号
Ｄ3 の各ビットのうちあらかじめ設定した任意のビット
に対してＤＥＭ処理を行うように構成してもよい。例え
ば、ディジタル信号Ｄ3 の各ビットのうち、６ビットか
ら２６ビットまでに対してＤＥＭ処理を行ってもよい
し、６ビットから１２ビットまで、および２０ビットか
ら２６ビットまでに対してＤＥＭ処理を行ってもよい。
後者の場合、右周りに１ビットローテーションするとき
は、１２ビットの値が２０ビットにローテーションさ
れ、２６ビットの値が６ビットにローテーションされ
る。
【０１１４】
【発明の効果】以上説明したように、本発明に係るマル
チビット型Ｄ／Ａ変換器またはデルタシグマ型Ａ／Ｄ変
換器によれば、従来に比して、Ｄ／Ａ変換器の分解能を
増加させたときに、ＤＥＭ処理の効果が低減するのを防
止することができるとともに、回路規模の増加を抑えて
製造することができるので、Ｄ／Ａ変換器の分解能を増
加させても、製造コストの上昇を抑制することができ、
しかも高いＳ／Ｎ比を実現することもできるという効果
が得られる。
チビット型Ｄ／Ａ変換器またはデルタシグマ型Ａ／Ｄ変
換器によれば、従来に比して、Ｄ／Ａ変換器の分解能を
増加させたときに、ＤＥＭ処理の効果が低減するのを防
止することができるとともに、回路規模の増加を抑えて
製造することができるので、Ｄ／Ａ変換器の分解能を増
加させても、製造コストの上昇を抑制することができ、
しかも高いＳ／Ｎ比を実現することもできるという効果
が得られる。
【０１１５】また、本発明に係る請求項６記載のマルチ
ビット型Ｄ／Ａ変換器によれば、大振幅入力時であって
も、デルタシグマ変調器において、予測信号を入力信号
の変化に追従させることができるので、大振幅入力時の
発振を防止することができるという効果も得られる。
ビット型Ｄ／Ａ変換器によれば、大振幅入力時であって
も、デルタシグマ変調器において、予測信号を入力信号
の変化に追従させることができるので、大振幅入力時の
発振を防止することができるという効果も得られる。
【０１１６】さらに、本発明に係る請求項１２記載のデ
ルタシグマ型Ａ／Ｄ変換器によれば、大振幅入力時であ
っても、Ｄ／Ａ変換器からの予測信号を入力信号の変化
に追従させることができるので、大振幅入力時の発振を
防止することができるという効果も得られる。
ルタシグマ型Ａ／Ｄ変換器によれば、大振幅入力時であ
っても、Ｄ／Ａ変換器からの予測信号を入力信号の変化
に追従させることができるので、大振幅入力時の発振を
防止することができるという効果も得られる。
【図１】本発明に係るマルチビット型Ｄ／Ａ変換器の実
施の形態を説明するためのブロック図である。
施の形態を説明するためのブロック図である。
【図２】ＤＥＭ回路４００の構成を示すブロック図であ
る。
る。
【図３】ポストＤ／Ａ変換器５００の回路構成を示す回
路図である。
路図である。
【図４】ポストＤ／Ａ変換器５００に供給するクロック
のタイミングチャートである。
のタイミングチャートである。
【図５】デルタシグマ変調器３００の構成を示すブロッ
ク図である。
ク図である。
【図６】デルタシグマ変調器３００の出力ヒストグラム
を示す図である。
を示す図である。
【図７】ＤＥＭ回路４００の動作を説明するための図で
ある。
ある。
【図８】入力信号レベルの変化に対するＳ／Ｎ比の変化
特性を示すグラフである。
特性を示すグラフである。
【図９】本発明に係るデルタシグマ型Ａ／Ｄ変換器の実
施の形態を説明するためのブロック図である。
施の形態を説明するためのブロック図である。
【図１０】従来のデルタシグマ型Ａ／Ｄ変換器を説明す
るためのブロック図である。
るためのブロック図である。
【図１１】従来のＤＥＭ処理を説明するための図であ
る。
る。
１００ デルタシグマ型Ｄ／Ａ変
換器 ２００，９００ インターポレーションフ
ィルタ ３００，９１０ デルタシグマ型変調器 ３１０ ループフィルタ ３２０ ３１レベル量子化器 ３３０ ゲイン ４００，９２０ ダイナミック・エレメン
ト・マッチング回路 ４１０ 変換部 ４２０ ＤＥＭ処理部 ５００，９３０ ポストＤ／Ａ変換器 ５１０ 演算増幅器 ５２０ クロック供給部 ６００，９４０ ポストＬＰＦ ７００ デルタシグマ型Ａ／Ｄ変
換器 ７１０ フィルタ ７２０ ３１レベルＡ／Ｄ変換器 ７３０ ３１レベルＤ／Ａ変換器 ７４０ ゲイン
換器 ２００，９００ インターポレーションフ
ィルタ ３００，９１０ デルタシグマ型変調器 ３１０ ループフィルタ ３２０ ３１レベル量子化器 ３３０ ゲイン ４００，９２０ ダイナミック・エレメン
ト・マッチング回路 ４１０ 変換部 ４２０ ＤＥＭ処理部 ５００，９３０ ポストＤ／Ａ変換器 ５１０ 演算増幅器 ５２０ クロック供給部 ６００，９４０ ポストＬＰＦ ７００ デルタシグマ型Ａ／Ｄ変
換器 ７１０ フィルタ ７２０ ３１レベルＡ／Ｄ変換器 ７３０ ３１レベルＤ／Ａ変換器 ７４０ ゲイン
Claims (12)
- 【請求項１】 多ビットのディジタル信号に対してダイ
ナミック・エレメント・マッチング処理を行うＤＥＭ処
理部と、前記ダイナミック・エレメント・マッチング処
理されたディジタル信号の各ビットに対応した複数の素
子を作動させてアナログ信号を出力するＤ／Ａ変換器
と、を備えたマルチビット型Ｄ／Ａ変換器において、 前記ＤＥＭ処理部は、前記ディジタル信号の値が所定値
以下のときは、前記複数の素子のうち、前記素子の総数
よりも少ない個数の素子からなる素子群を対象として前
記ダイナミック・エレメント・マッチング処理を行うよ
うになっていることを特徴とするマルチビット型Ｄ／Ａ
変換器。 - 【請求項２】 請求項１において、 前記ＤＥＭ処理部は、前記ディジタル信号をその値をサ
ーモメータコードで表した第２のディジタル信号に変換
する変換手段と、前記第２のディジタル信号の値が所定
値以下のときは前記第２のディジタル信号の各ビットの
うち前記所定値と等しい個数のビットからなるビット列
に対して前記ダイナミック・エレメント・マッチング処
理を行う処理手段と、を有することを特徴とするマルチ
ビット型Ｄ／Ａ変換器。 - 【請求項３】 請求項２において、 前記処理手段は、前記ビット列を所定規則でローテーシ
ョンするようになっていることを特徴とするマルチビッ
ト型Ｄ／Ａ変換器。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記所定値を可変としたことを特徴とするマルチビット
型Ｄ／Ａ変換器。 - 【請求項５】 請求項２及び３のいずれかにおいて、 所定の範囲を複数設定しておき、 前記処理手段は、前記第２のディジタル信号の値が前記
所定の範囲内であるときは、当該所定の範囲に対応して
設定した前記ビット列を対象として前記ダイナミック・
エレメント・マッチング処理を行うようになっているこ
とを特徴とするマルチビット型Ｄ／Ａ変換器。 - 【請求項６】 請求項１乃至５のいずれかにおいて、 前記ダイナミック・エレメント・マッチング処理の対象
となる前記ディジタル信号を前記ＤＥＭ処理部に出力す
るデルタシグマ変調器を備え、 前記ディジタルシグマ変調器は、そのフィードバックゲ
インが１以上に設定されていることを特徴とするマルチ
ビット型Ｄ／Ａ変換器。 - 【請求項７】 アナログ信号を積分する積分回路と、前
記積分されたアナログ信号を多ビットのディジタル信号
に変換するＡ／Ｄ変換器と、前記ディジタル信号に対し
てダイナミック・エレメント・マッチング処理を行うＤ
ＥＭ処理部と、前記ダイナミック・エレメント・マッチ
ング処理されたディジタル信号の各ビットに対応した複
数の素子を作動させてアナログ信号を出力するＤ／Ａ変
換器と、を備え、前記Ｄ／Ａ変換器からのアナログ信号
を、所定のフィードバックゲインで前記積分回路にフィ
ードバックするようになっているデルタシグマ型Ａ／Ｄ
変換器において、 前記ＤＥＭ処理部は、前記Ａ／Ｄ変調器からのディジタ
ル信号の値が所定値以下のときは、前記複数の素子のう
ち、前記素子の総数よりも少ない個数の素子からなる素
子群を対象として前記ダイナミック・エレメント・マッ
チング処理を行うようになっていることを特徴とするデ
ルタシグマ型Ａ／Ｄ変換器。 - 【請求項８】 請求項７において、 前記ＤＥＭ処理部は、前記Ａ／Ｄ変調器からのディジタ
ル信号をその値をサーモメータコードで表した第２のデ
ィジタル信号に変換する変換手段と、前記第２のディジ
タル信号の値が所定値以下のときは前記第２のディジタ
ル信号の各ビットのうち前記所定値と等しい個数のビッ
トからなるビット列に対して前記ダイナミック・エレメ
ント・マッチング処理を行う処理手段と、を有すること
を特徴とするデルタシグマ型Ａ／Ｄ変換器。 - 【請求項９】 請求項８において、 前記処理手段は、前記ビット列を所定規則でローテーシ
ョンするようになっていることを特徴とするデルタシグ
マ型Ａ／Ｄ変換器。 - 【請求項１０】 請求項７乃至９のいずれかにおいて、 前記所定値を可変としたことを特徴とするデルタシグマ
型Ａ／Ｄ変換器。 - 【請求項１１】 請求項８及び９のいずれかにおいて、 所定の範囲を複数設定しておき、 前記処理手段は、前記第２のディジタル信号の値が前記
所定の範囲内であるときは、当該所定の範囲に対応して
設定した前記ビット列を対象として前記ダイナミック・
エレメント・マッチング処理を行うようになっているこ
とを特徴とするデルタシグマ型Ａ／Ｄ変換器。 - 【請求項１２】 請求項７乃至１１のいずれかにおい
て、 前記フィードバックゲインは、１以上に設定されている
ことを特徴とするデルタシグマ型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248608A JP2000078015A (ja) | 1998-09-02 | 1998-09-02 | マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248608A JP2000078015A (ja) | 1998-09-02 | 1998-09-02 | マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000078015A true JP2000078015A (ja) | 2000-03-14 |
Family
ID=17180654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248608A Withdrawn JP2000078015A (ja) | 1998-09-02 | 1998-09-02 | マルチビット型ｄ／ａ変換器及びデルタシグマ型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000078015A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004525580A (ja) * | 2001-04-26 | 2004-08-19 | シーラス ロジック，インコーポレイテッド | アナログ−デジタル変調器 |
| EP1550221A1 (en) * | 2002-06-04 | 2005-07-06 | Cirrus Logic, Inc. | Delta - sigma modulators with improved noise performance |
| JP2005524328A (ja) * | 2002-04-29 | 2005-08-11 | フリースケール セミコンダクター インコーポレイテッド | シグマデルタアナログディジタル変換器と方法 |
| KR100693816B1 (ko) | 2005-08-20 | 2007-03-12 | 삼성전자주식회사 | 동적 소자 정합 방법 및 다중 비트 데이터 변환기 |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
| JP2010098650A (ja) * | 2008-10-20 | 2010-04-30 | Anritsu Corp | フェージングシミュレータおよび無線通信機器試験システム |
| JP2014160990A (ja) * | 2013-02-20 | 2014-09-04 | Asahi Kasei Electronics Co Ltd | Ｄ／ａ変換器およびデルタシグマ型ｄ／ａ変換器 |
| JP2014168293A (ja) * | 2006-05-21 | 2014-09-11 | Trigence Semiconductor Inc | データ変換装置 |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
| JP2017060159A (ja) * | 2015-09-14 | 2017-03-23 | メディアテック インコーポレーテッドＭｅｄｉａｔｅｋ Ｉｎｃ． | アナログ領域とデジタル領域との間での不一致誤差の整形機能を有する変換システム |
-
1998
- 1998-09-02 JP JP10248608A patent/JP2000078015A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008092606A (ja) * | 2001-04-26 | 2008-04-17 | Cirrus Logic Inc | アナログ−デジタル変調器 |
| JP2004525580A (ja) * | 2001-04-26 | 2004-08-19 | シーラス ロジック，インコーポレイテッド | アナログ−デジタル変調器 |
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| EP1550221A1 (en) * | 2002-06-04 | 2005-07-06 | Cirrus Logic, Inc. | Delta - sigma modulators with improved noise performance |
| JP2007049745A (ja) * | 2002-06-04 | 2007-02-22 | Cirrus Logic Inc | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| JP2005529537A (ja) * | 2002-06-04 | 2005-09-29 | シラス ロジック、インコーポレイテッド | 改善された雑音特性を有するデルタ‐シグマ変調器 |
| EP1550221A4 (en) * | 2002-06-04 | 2006-05-03 | Cirrus Logic Inc | DELTA-SIGMA MODULATORS WITH IMPROVED NOISE PERFORMANCE |
| KR100693816B1 (ko) | 2005-08-20 | 2007-03-12 | 삼성전자주식회사 | 동적 소자 정합 방법 및 다중 비트 데이터 변환기 |
| JP2007281845A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | ダイナミック・エレメント・マッチング方法及び装置 |
| JP2014168293A (ja) * | 2006-05-21 | 2014-09-11 | Trigence Semiconductor Inc | データ変換装置 |
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
| US9681231B2 (en) | 2006-05-21 | 2017-06-13 | Trigence Semiconductor, Inc. | Digital/analog conversion apparatus |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9693136B2 (en) | 2008-06-16 | 2017-06-27 | Trigence Semiconductor Inc. | Digital speaker driving apparatus |
| JP2010098650A (ja) * | 2008-10-20 | 2010-04-30 | Anritsu Corp | フェージングシミュレータおよび無線通信機器試験システム |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
| US9735796B2 (en) | 2009-12-09 | 2017-08-15 | Trigence Semiconductor, Inc. | Selection device |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |