JP2017060159A - アナログ領域とデジタル領域との間での不一致誤差の整形機能を有する変換システム - Google Patents
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Abstract
Description
システム1600は、アナログ値Viをデジタル値Doに変換するためのCT−DSMを実施するために、採用される。システム1600は、D/A変換器ブロック1665、加算ブロック1630、ループフィルタ1640(例えば、ローパスフィルタ)、A/D変換器1650および加算ブロックとしてモデル化される第2の注入回路1604、を含む。D/A変換器ブロック1665は、DEM回路1610、第1の注入回路1602、加算ブロック1660ならびにそれぞれ1つのMSB D/A変換器および2つのLSB D/A変換器として機能する3つのD/A変換器1620、1606aおよび1606bを含む。加算ブロック1630は、アナログ値Vdを形成するために、アナログ値Voをアナログ値Viから減算する。ループフィルタ1640は、アナログ値Vdを濾過して、アナログ値Vfを生成するために、加算ブロック1630とA/D変換器1650との間に接続されている。A/D変換器1650は、アナログ値Vfをデジタル値Doに変換するために、ループフィルタ1640と第2の注入回路1604との間に接続されている。第2の注入回路1604は、デジタル値Dsを形成するためにデジタル注入値z^(−1)*Dをデジタル値Doに結合するために、A/D変換器1650とD/A変換器ブロック1665との間に接続されている。D/A変換器ブロック1665は、デジタル値Dsをアナログ値Voに変換するために、加算ブロック1630と第2の注入回路1604との間に接続されている。
Claims (15)
- 不一致誤差の整形によってアナログ領域とデジタル領域との間の変換をするシステム(図6b/図7a/図7b/図8/図9/図12/図15/図16/図18/図19における600/700a/700b/800/900/1200/1500/1600/1800/1900)であって、
第1のデジタル値に応じて第1のアナログ値を生成し、第2のデジタル値に応じて第2のアナログ値を生成するD/A変換器(デジタル/アナログ変換器、606/706/806/906/1206/1506/1606b/1906)と、
前記D/A変換器に接続され、前記第1のデジタル値のビットのサブセットにより形成されるデジタル注入値から変換されるアナログの注入値を前記D/A変換器が生成する第2のアナログ値に注入されるようにする第1の注入回路(602/702/802/902/1202/1502/1602/1902)と、
前記D/A変換器に接続され、前記デジタル注入と前記第2のデジタル値または前記第2のアナログ値に基づいて得られた関連した値の一つとを結合するための第2の注入回路(604/704a/704b/804/904/1204/1504/1604/1904)とを備える、システム。 - 入力アナログ値を前記第2のデジタル値に変換するための、第1のA/D変換器(アナログデジタル変換器、710)と、
前記第2のアナログ値を前記入力アナログ値から減算し、内部アナログ値を形成するため、前記入力アナログ値と前記D/A変換器との間に接続された第1の加算ブロック(730)と、
前記内部アナログ値を内部デジタル値に変換するため前記第1の加算ブロックに接続された第2のA/D変換器(720)と、
前記第1のA/D変換器および前記第2のA/D変換器に接続され、前記第2のデジタル値および前記内部デジタル値を結合するための第2の加算ブロック(740/740b)とをさらに備える、請求項1に記載のシステム(図7a/図7bの700a/700b)。 - 前記第2の注入回路は、前記第1のA/D変換器と前記D/A変換器との間に接続されている、請求項2に記載のシステム(700a)。
- 前記第2の注入回路は、前記デジタル注入値と前記内部デジタル値である前記関連した値とを結合するように調整され、前記第2の注入回路は、前記第2の加算ブロックによって実施される、請求項2に記載のシステム(700b)。
- 第1の入力アナログ値(図10/図13a−図13bのVi’)を受信し、第1のサイクル(1000’/1300’)の間、前記第1入力アナログ値から変換された第1出力デジタル値(図10/図13a−図13bのD’/D’op)を出力し、第2の入力アナログ値(Vi)を受信して、第2サイクル(1000/1300)の間、前記第2の入力アナログ値から変換された第2の出力デジタル値(図9/図12のD/Dop)を出力し、
そこにおいて、前記第1のデジタル値のビットのサブセットは、前記第1の出力デジタル値から抽出され、
システムはさらに、レジスタ(940/1240)と、前記共通ノードおよび前記レジスタに接続されたコンパレータ(910/1210)とを備え、前記第1の注入回路は、前記レジスタに接続された追加の制御回路(950/1250)を備え、前記D/A変換器は、レジスタに接続された周辺回路(930/1230)と、共通ノード(図9/図12のnz1/nz2)に接続された各上部端子と、前記周辺回路に接続された各下部端子とを有する複数のキャパシタ(c[N]からc[0]まで)とを備え、
前記第2サイクルの第1の位相(図10/図13aの1002a/1302a)の期間、前記追加制御回路は、前記レジスタを前記第1のデジタル値のビットのサブセットを登録するために制御し、前記第1のデジタル値のビットの前記サブセットを反映している電圧に前記キャパシタの前記下部端子を導通するために前記周辺回路を制御し、かつ、前記共通ノードを前記第2の入力アナログ値に導通して、前記アナログ注入値が注入されるようにし、
前記第1の位相の後の前記第2のサイクルの第2の位相(1002b/1302b)の期間、前記周辺回路は、前記キャパシタの前記下部端子をリセット電圧(V0)に導通して、前記レジスタをリセットし、
前記第2のサイクルの期間(p[n])の間に、前記コンパレータは、前記共通ノードの電圧を前記レジスタのビットを設定するために、比較する、請求項1に記載のシステム(図9/図12の900/1200)。 - 第2のレジスタ(1290)と、
前記第2のレジスタに接続されたDEM(動的要素マッチング)回路(1280)と、
前記DEM回路に接続された第2の周辺回路(1270)と、
前記共通ノードに接続された上部端子と、前記周辺回路に接続された下部端子とを有する複数の第2のキャパシタ(ca[Q]からca[1]まで)とをさらに備え、
前記第1の位相および前記第2のサイクルの前記第2の位相の期間、前記第2の周辺回路は、前記第2のキャパシタの前記下部端子を前記リセット電圧に導通し、
前記第2サイクルの中の第3の位相(1304、図13b)の期間、前記DEM回路は、前記第2のキャパシタの数を前記第2のレジスタによって登録されたビットを反映するように選択し、前記第2の周辺回路は、選択された前記第2のキャパシタの前記下部端子を設定電圧に導通する、請求項5に記載のシステム(1200)。 - 前記D/A変換器(1506)は、第1のサイクルの間、前記第1のアナログ値を生成し、第2サイクルの間、前記第2のアナログ値を生成し、前記第1の注入回路(1502)は、前記第2サイクルの異なる期間の間に、前記D/A変換器に前記デジタル注入値および前記第2のデジタル値を順次ロードし、前記アナログ注入値が注入されるようにする、請求項1に記載のシステム(図15の1500)。
- 入力デジタル値を受信し、前記第2サイクルの期間、アナログの出力値を出力し、前記第2のデジタル値は、前記入力デジタル値の前記ビットの第2のサブセットにより形成され、さらに、
第2のD/A変換器(1520)と、
前記第2の注入回路と前記第2のD/A変換器との間に接続され、前記デジタル入力値のビットの第1のサブセットにより形成される内部デジタル値を受信するために、前記内部デジタル値をバイナリコードから温度計コードに符号化し、それに応じて前記第2のD/A変換器を内部アナログ値を合成するために制御するDEM回路(1510)と、
前記内部アナログ値および前記第2のアナログ値を結合して前記出力アナログ値を形成するため前記D/A変換器と前記第2のD/A変換器との間に接続された加算ブロック(1530)とを備える、請求項7に記載のシステム。 - 前記第1の注入回路(1602)に接続され、前記アナログの注入値を変換する第2のD/A変換器(1606a)をさらに有する、請求項1に記載のシステム(図16/図18の1600/1800)。
- 前記第1の注入回路(1602)に接続された第2のD/A変換器(1606a)と、前記D/A変換器および前記第2のD/A変換器に接続された加算ブロック(1660)とをさらに有し、
前記第1の注入回路は、第1のポート(p1)と第2のポート(p2)との間に接続された演算子(u1)を有し、
前記演算子は、第1のサイクル(図17a)の間、前記第2のポートを経て前記デジタル注入値を供給し、前記第2のデジタル値は、前記第1のポートを経て受け取られ、前記第1の注入回路は前記デジタル注入値を前記アナログ注入値に換算するために前記第2のポートを前記第2のD/A変換器に接続し、前記第2のデジタル値を前記第2のアナログ値に変換するために前記第1のポートを前記D/A変換器に接続し、それによって、前記アナログ注入値と前記第2のアナログ値とを結合する前記加算ブロックによって、前記アナログ注入値が前記第2のアナログ値に注入されるようにし、
前記演算子は、第2サイクル(図17b)の間、前記第2のポートを経て第2のデジタル注入値を供給し、続くデジタル値が前記第1のポートを経て受け取られ、前記第1の注入回路は前記第2のデジタル注入値を第2のアナログ注入値に変換するために、前記第2のポートをD/A変換器に接続し、そして、前記次に続くデジタル値を次に続くアナログ値に変換するために、前記第1のポートを前記第2のD/A変換器に接続し、それによって、前記第2のアナログ注入値と前記次に続くアナログ値とを結合する前記加算ブロックによって、前記第2のアナログの注入値が前記次に続くアナログ値に注入されるようにし、
前記第2のデジタル注入値は、前記第2のデジタル値のビットのサブセットにより形成される、請求項1に記載のシステム(図16/図18の1600/1800)。 - 第3のD/A変換器(1620)と、
前記D/A変換器、前記第2のD/A変換器および前記第3のD/A変換器に接続された加算ブロック(1660)と、
前記第3のD/A変換器に接続され、内部デジタル値を受信し、前記内部デジタル値をバイナリコードから温度計コードに符号化し、それによって内部アナログ値を合成するために前記第3のD/A変換器を制御するDEM回路(1610)とをさらに備え、
前記内部デジタル値および前記第2のデジタル値が第3のデジタル値のビットの異なるサブセットによりそれぞれ形成され、前記加算ブロックは、前記アナログの注入値、前記第2のアナログ値および前記内部アナログ値を結合して第3のアナログ値を形成する、請求項9または請求項10に記載のシステム。 - 入力アナログ値を受信し、前記入力アナログ値から変換された出力デジタル値を出力し、
前記加算ブロックに接続され、前記入力アナログ値と前記第3のアナログ値との違いをフィルターに通してフィルタ処理されたアナログ値を生成するループフィルタ(1640)と、
前記フィルタ処理されたアナログ値を前記第3のデジタル値に変換するために、前記ループフィルタと、前記第2の注入回路との間に接続されたA/D変換器(1650)とをさらに備え、前記第2の注入回路は前記デジタル注入値と前記第3のデジタル値である前記関連した値とを結合するように調整されて前記出力デジタル値を形成する、請求項11に記載のシステム(1800)。 - 前記A/D変換器は、
前記デジタル注入値および前記第2のデジタル値を結合するための内部注入回路(1802)と、
前記内部注入回路の結合結果を変換するための内部D/A変換器(1806)とを備え、
前記内部注入回路および前記第2の注入回路は、前記デジタル注入値を異なる符号で結合する、請求項12に記載のシステム。 - 前記A/D変換器は、前記内部デジタル値を変換するための第2の内部D/A変換器(1810)をさらに備える、請求項13に記載のシステム。
- 入力アナログ値を受信して前記入力アナログ値から変換された出力デジタル値を出力し、前記D/A変換器に接続された処理ブロック(TF2)をさらに備え、
前記第2の注入回路は、前記関連した値と、前記出力デジタル値を形成するために前記処理ブロックにより処理される前記デジタル注入値とを結合するように調整され、
前記第2のデジタル値は、前記入力アナログ値を反映し、
前記処理ブロックは、第2の内部値を形成するために、内部値を処理し、
前記関連した値は前記第2の内部値を反映し、前記内部値は前記第2のアナログ値を反映する、請求項1に記載のシステム(図8の800)。
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