TWI638530B - 在類比域和數位域之間轉換的系統 - Google Patents

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Abstract

本發明實施例公開了帶有失配誤差塑造的在類比域和數位域之間轉換的系統，该系統包括數位-類比轉換器、耦接於該數位-類比轉換器的第一注入電路，以及耦接於該數位-類比轉換器的第二注入電路。該數位-類比轉換器根據第一數位值產生第一類比值，並根據第二數位值產生第二類比值。當該數位-類比轉換器產生該第二類比值時，該第一注入電路使類比注入值注入至該第二類比值，其中，該類比注入值由該第一數位值的比特子集形成的數位注入值轉換形成。該第二注入電路將該數位注入值和該第二數位值或根據該第二類比值獲得的相關值中的任一個進行合併。

Description

在類比域和數位域之間轉換的系統
本發明係有關於半導體電路系統，且特別有關於一種在數位域(digital domain)和類比域(analog domain)之間進行轉換的系統。
對於當前的電子產品，例如，行動電話、筆記本/平板電腦、數位照相機/攝像機，定位系統等，要求半導體電路系統具備在數位域(digital domain)和類比域(analog domain)之間進行轉換的功能。
為將數位輸入轉換為類比輸出，數位-類比轉換器(Digital-to-Analog Converter，DAC)根據該數位輸入的值選擇性地啟動多個轉換元件(例如，電阻器、電容器或電流源等)的子集，以便合成該類比輸出。但是，該多個轉換元件與它們的期望值存在偏差(deviation)(例如，變化)，因此在轉換過程中引入失配誤差(mismatch error)。一些種類的類比-數位轉換器(Analog-to-Digital Converters，ADC)也採用轉換元件和/或使用內部的DAC執行類比-數位轉換。因此，對DAC和ADC而言，抑制(suppress)失配誤差很重要。
請參考第1圖，其描述了先前技術的DAC系統100，該DAC系統100將(Ma+Mb)比特的數位輸入Di轉換為類比輸出Vop。該DAC 系統100包括數位第一階調製器102(例如，三角積分(sigma-delta)調製器)、動態元件匹配(Dynamic Element Matching，DEM)電路104a和104b，以及DAC 106a和106b。數位第一階調製器102將數位輸入Di調製為Ma比特的數位信號Da，數位信號Da包括數位輸入Di和數位調製器102的量化誤差。DAC 106a包括多個等權轉換元件(equal weighted conversion elements)(未圖示)用於將數位信號Da轉換為類比信號Va。在數位信號Da的轉換過程中，數位信號Da從二進位碼編碼為溫度計碼，動態元件匹配電路104a從DAC 106a的多個轉換元件中選擇一定數量的轉換元件，其中，該一定數量根據數位值Da確定，以便DAC 106a通過選擇的轉換元件產生類比信號Va。
另一方面，從數位輸入Di中減去數位信號Da以形成另一個數位信號Db，數位信號Db表示數位調製器102的量化誤差。DAC 106b包括多個等權轉換元件(未圖示)用於將數位信號Db轉換為類比信號Vb。在數位信號Db的轉換過程中，數位信號Db從二進位碼編碼為溫度計碼，動態元件匹配電路104b從DAC 106b的多個轉換元件中選擇一定數量的轉換元件，該一定數量根據數位值Db確定，因此，DAC 106b通過選擇的轉換元件產生類比信號Vb。將類比信號Vb從類比信號Va中減掉以形成類比輸出Vop。
DAC系統100具有一些缺點。為了轉換數位輸入Di，DAC系統100需要同時接收數位輸入Di的所有比特。因此，DAC系統100不適用於連續逐位元數位-類比轉換，例如，用於逐次逼近寄存器(Successive Approximation Register，SAR)ADC中的DAC。此外，DAC系統100存在 數位第一階調製器102產生的延遲。因此，DAC系統100不適用於快速轉換，例如，連續時間三角積分調製器(Continuous Time Delta Sigma Modulator，CT-DSM)。
本發明提供在數位域(digital domain)和類比域(analog domain)之間進行轉換的系統，可將轉換的失配誤差塑造為遠離期望信號(desired signal)的頻帶(band)分佈。
本發明提供的一種在類比域和數位域之間轉換的系統，包括：第一數位-類比轉換器，用於根據第一數位值產生第一類比值，並根據第二數位值產生第二類比值；第一注入電路，耦接於該第一數位-類比轉換器，用於當該第一數位-類比轉換器產生該第二類比值時，使類比注入值注入至該第二類比值，其中，該類比注入值由該第一數位值的比特子集形成的數位注入值轉換形成；第二注入電路，耦接於該第一數位-類比轉換器，用於將該數位注入值和該第二數位值或根據該第二類比值獲得的相關值中的任一個進行合併。
採用上述的結構，本發明實施例可將轉換的失配誤差塑造為遠離期望信號(desired signal)的頻帶(band)分佈。
100，200，600，700a，700b，1500，1900‧‧‧DAC系統
800，900，1200，1600，1800‧‧‧ADC系統
102‧‧‧第一階調製器
104a，104b，1280，1510，1610，1812‧‧‧動態元件匹配電路
106a，106b，606，706，806，906，1206，1520，1506，1620，1606b，1606a，1806，1810，1906‧‧‧數位-類比轉換器
710，720‧‧‧類比-數位轉換器
si0，S[N]-S[0]，si1，sw[N]-sw[0]，si2‧‧‧開關
C[N]-C[0]，ca[Q]-ca[1]‧‧‧電容器
920，1220，1260‧‧‧電容器陣列
dr[N]-dr[0]，da[N]-da[0]‧‧‧偏置電路
202，910，1210‧‧‧比較器
204，940，1240，1290‧‧‧寄存器
206，930，1230，1270‧‧‧週邊電路
300，1000，1000’，1300，1300’‧‧‧週期
302‧‧‧採樣階段
304‧‧‧比較階段
306，1006，1308‧‧‧空閒階段
602，604，702，704，902，904，1204，1202，1502，1504，1602，1604，1802，1804，1902，1904‧‧‧注入電路
730，740，740b，802，804，1530，1630‧‧‧求和模組
TF1，TF2‧‧‧處理模組
810，1650‧‧‧類比-數位轉換器模組
950，1250‧‧‧額外的控制電路
1002a，1302a‧‧‧採樣及注入階段
1002b，1302b‧‧‧復位階段
1004‧‧‧轉換階段
1304‧‧‧最高有效位轉換/比較階段
1306‧‧‧最低有效位轉換/比較階段
1640‧‧‧迴路濾波器
1660‧‧‧數位-類比轉換器模組
第1圖描述先前技術的DAC系統100。
第2圖描述系統200，該系統為SAR ADC用於將類比值Vi轉換為數位值Do。
第3圖描述系統200的操作。
第4圖根據本發明的一個實施例並以第2圖的系統200作為示例描述處理失配誤差的理念。
第5圖根據本發明的一個實施例描述了失配誤差的塑造過程。
第6a圖描述帶有失配誤差的DAC 606。
第6b圖描述依照本發明實施的系統600，系統600用於塑造DAC 606的失配誤差。
第7a圖根據本發明的一個實施例描述系統700a。
第7b圖根據本發明的一個實施例描述系統700b。
第8圖根據本發明的一個實施例描述系統800。
第9圖根據本發明的一個實施例描述了系統900。
第10圖描述了系統900的操作。
第11圖描述了系統200輸出的一串數位值Do的光譜(標記為“沒有MES”)，系統900輸出的數位值D的光譜(標記為“具有本發明的MES”)，以及第一階高通濾波器的頻域。
第12圖根據本發明的一個實施例描述系統1200。
第13a圖和第13b圖描述系統1200的操作。
第14a圖描述了計數與不同用於轉換12比特的數位值的技術獲得的無雜散動態範圍(Spur-Free Dynamic Range，SFDR)的對照。
第14b圖描述SFDR和由兩種不同技術獲得的輸入電平的對照。
第15圖根據本發明的一個實施例描述系統1500。
第16圖根據本發明的一個實施例描述系統1600。
第17a圖和第17b圖描述第一注入電路1602在不同週期的操作。
第18圖根據本發明的一個實施例描述系統1800。
第19圖根據本發明的一個實施例描述系統1900。
第20圖比較帶有本發明的MES和不帶有本發明的MES的不同情形下的輸出光譜。
為詳細說明本發明的技術內容、構造特徵、所實現目的及效果，以下結合附圖和實施例對本發明進行詳細說明。
在說明書及後續的申請專利範圍當中使用了某些術語來指稱特定的元件。所屬技術領域技術人員應可理解，硬體製造商可能會用不同的名稱來稱呼同一個元件。本檔並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在接下來的說明書及權利要求中，術語“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限制於”。此外，“耦接”一詞在此包含直接及間接的電性連接手段。因此，如果一個裝置耦接於另一個裝置，則代表該一個裝置可直接電性連接於該另一個裝置，或通過其它裝置或連接手段間接地電性連接至該另一個裝置。
請參考第2圖-第3圖，第2圖描述系統200，該系統為SARADC用於將類比值Vi轉換為數位值Do，第3圖描述系統200的操作。系統200可包括比較器202、寄存器204、週邊電路206和電容器C[N], C[N-1],...,C[1]和C[0]組成的陣列。週邊電路206包括開關si0，多個開關s[N],s[N-1],...,s[1]和s[0]，以及多個偏置電路dr[N],dr[N-1],...,dr[1]和dr[0]。開關si0耦接於類比值Vi和節點nz0之間。比較器202耦接於節點nz0，用於比較節點nz0處的電壓Vz0是否大於電壓Vc。每一個電容器C[n](n=N，N-1，...，至0)包括耦接於節點nz0的上端，耦接於開關s[n](n=N，N-1，...，至0)的下端以選擇性地導通至恒定重定電壓V0(例如，接地電平)或偏置電路dr[n]。寄存器204寄存比特b[N]，b[N-1]，...，b[1]和b[0]，每一個比特b[n]可等於1或其相反值(-1)。每一個偏置電路dr[n]根據比特b[n]提供電壓-b[n]*Vr。
如第3圖所示，系統200使用週期(cycle)300將類比值Vi轉換為數位值Do。週期300包括採樣階段302、比較階段304以及空閒階段(spare phase)306(在一些設計中，可能不包括空閒階段)。在採樣階段302，開關si0將類比值導通至節點nz0，每一個開關s[n]將每一個電容器c[n]的下端導通至電壓V0。在比較階段304，開關si0停止將類比值Vi導通至節點nz0。比較階段304包括多個比特確定階段pr[N],pr[N-1]，...，pr[1]和pr[0]。階段302之後階段pr[N]開始之前，比較器202比較電壓Vz是否大於電壓Vc以確定比特b[N]是1或者相反的值。在階段pr[N]，開關s[N]切換至提供設置電壓-b[N]*Vr的偏置電路dr[N]，與此同時，其他剩餘的開關s[N-1]-s[0]仍導通至電壓V0，如此以致節點nz0處的電壓Vz0表示(reflect)值Vi-b[N]*Vr*C[N]/Ct，其中，Ct表示電容器C[N]-C[0]的總電容值。比較器202比較電壓Vz0是否大於電壓Vc以確定比特b[N-1]是1或者相反的值。
一旦b[N-1]被確定，系統200進入下一階段pr[N-1]。在階段pr[N-1]，開關s[N-1]切換至提供電壓-b[N-1]*Vr的偏置電路dr[N-1]，與此同時，其他剩餘的開關s[N-2]-s[0]仍導通至電壓V0，如此以致電壓Vz0表示值Vi-Vr*(b[N]*C[N]+b[N-1]*C[N-1])/Ct。比較器202比較電壓Vz0是否大於電壓Vc以確定比特b[N-2]是1或者相反的值。
如第3圖所示，當比特b[N-1]，b[N-2]-b[n]分別在階段pr[N]，pr[N-1]-pr[n+1]之後被成功確定，在階段pr[n]，開關s[N]-s[n]分別切換至分別提供電壓-b[N]*Vr,...,-b[n+1]*Vr和-b[n]*Vr的偏置電路dr[N]-dr[n]，與此同時剩餘的開關s[n-1]-s[0]仍導通至電壓V0，如此以致節點nz0處的電壓Vz0表示值Vi-Vr*(b[N]*C[N]+b[N-1]*C[N-1]+...+b[n+1]*C[n+1]+b[n]*C[n])/Ct。比較器202比較電壓Vz0是否大於電壓Vc以確定比特b[n-1]是否為1。在階段pr[N]-pr[0]之後，在空閒階段306，所有比特b[N]-b[0]被確定並作為數位值Do的比特輸出。
在理想狀況下，電容器C[N]-C[0]的電容值被二進位加權(binary weighted)，也即，電容器C[N]，C[N-1]，...，C[n]，...，C[1]和C[0]的電容值比值為2^N：2^(N-1)：...：2^n：...：2^1：2^0。例如，假設N=9，理想的電容值比值為512：256：128：...：2：1。通過該理想的電容值比值，分別在階段pr[N]-pr[0]確定的比特b[N]-b[0]將類比值Vi擴展為總和b[N]*2^N+b[N-1]*2^(N-1)+...+b[n]*2^n+...+b[1]*2^1+b[0]*2^0。因此，類比值Vi被轉換為數位值Do={b[N],b[N-1],...,b[0]}，其中，比特b[N]-b[0]為數位值Do從最高有效位至最低有效位的比特。
由於在階段pr[n]，所確定的比特b[N]-b[n+1]被轉換為電壓Vz0，在比較階段304，週邊電路206和電容器C[N]-C[0]共同工作為DAC 210。因此，在階段pr[N]-pr[0]之後，數位值Do可表示為總和b[N]*w[N]+b[N-1]*w[N-1]+...+b[n]*w[n]+...+b[1]*w[1]+b[0]*w[0]，其中，w[N]，w[N-1]，...，w[n]，...w[1]和w[0]分別為電容器C[N]，C[N-1]，...，C[n]，...C[1]和C[0]的電容值的權重。換言之，每一個類比值b[n]*Vr*C[n]/Ct對應一個數位值b[n]*w[n]。對於一個理想的二進位數位字化過程，權重w[N]，...，w[n]，...，w[0]應等於2^N，...，2^n，...，2^0。
電容器C[N]-C[0]的實際的電容值會偏離理想的電容值比值，因此引起失配誤差。請參考第4圖，其根據本發明的一個實施例並以第2圖的系統200作為示例描述處理失配誤差的理念。第4圖的左半邊描述了連續將類比信號DAC[N]，DAC[N-1]，DAC[N-2]，...從類比值Vi中減去來逐次逼近輸入類比值Vi，其中，DAC[n]為DAC 210從比特b[n]產生而來的類比值。例如，在第2圖的系統200中，DAC[N]，DAC[N-1]以及DAC[N-2]可能分別等於Vr*b[N]*C[N]/Ct,Vr*b[N-1]*C[N]/Ct以及Vr*b[N-2]*C[N-2]/Ct。另一方面，第4圖的右半邊描述了連續加上數位值(例如，D[N-2]，D[N-1]以及D[N])以逐次構造輸出數位值Do，在第2圖所示的系統中，D[N-2]，D[N-1]以及D[N]分別等於b[N-2]*w[N-2],b[N-1]*w[N-1]and b[N]*w[N]。
先前技術企圖單獨在數位域或類比域處理失配問題，而本發明在類比域和數位域對稱地處理失配問題。例如，電容器C[N-2]的實際電容值與其理想電容值之間存在偏差，如果數位權重W[N-2]與理想的權重值 2^(N-2)之間存在對稱的偏差，則類比值Vi仍可在沒有誤差的情況下完整地轉換至正確的數位值Do。換言之，本發明通過在類比和數位域對稱地補償來解決失配問題。
根據本發明的實施例，時域濾波(temporal filtering)可被用於塑造(shaping)失配誤差，以便塑造的失配誤差遠離期望信號(desired signal)的頻帶(band)分佈。請參考第5圖，其根據本發明的一個實施例描述了失配誤差的塑造過程。如第5圖所示，轉換一串值的失配誤差可形成誤差序列E(k)，其中，k表示時間索引，且在靠近期望信號的頻帶處的頻率處E(k)會緩慢變化，因此將污染期望信號(未圖示)。但是，通過從序列E(k)中減去延遲序列E(k-1)，所形成的結果序列E(k)-E(k-1)將在遠離期望信號的頻帶的頻率處迅速變化。因此，失配誤差被塑造為高通帶(high-pass band)。依照Z變換(z-transform)，延遲序列也可表示為z^(-1)*E(k)。因此，序列E(k)-E(k-1)可表示為(1-z^(-1))*E(k)，表示誤差E(k)通過第一階高通濾波器(1-z^(-1))被過濾掉。
請參考第6a圖和第6b圖，第6a圖描述帶有失配誤差的DAC 606，第6b圖描述依照本發明實施的系統600，系統600用於塑造DAC 606的失配誤差。在第6a圖中，DAC 606將數位值Di={di[N],...,di[0]}轉換為類比值Vol，其中，類比值Vol可表示為di[N]*DAC[N]+...+di[n]*DAC[n]+...+di[0]*DAC[0]，其中，DAC[n]為DAC 606為數位值Di的比特di[n]所產生的類比值Vo的一部分。假設DAC 606用於轉換比特D[n]的一個轉換元件(未圖示)偏離其理想值，類比值DAC[n]將以誤差Err偏離其理想值ideal_DAC[n]。最終，類比值Vol將從它的理想 值ideal_DAC[n]偏離誤差di[n]*Err。
如第6b圖所示，通過實施第一注入電路602(標記為“+”模組)和第二注入電路604來形成包括DAC 606的DAC系統600，失配問題可被處理。注入電路602和604耦接於DAC 606。使用DAC系統600，與數位值Di相關的數位值D被轉換為類比值Vo。第一注入電路602使類比注入值-z^(-1)*d[n]*DAC[n]注入至DAC606的輸出以產生類比值Vo。類比注入值-z^(-1)*d[n]*DAC[n]為類比值DAC[n]和在先的數位值D’={d’[N],...,d’[0]}的比特d’[n]的乘積(product)。換言之，類比注入值z^(-1)*d[n]*DAC[n]=d’[n]*DAC[n]由DAC 606轉換自數位值D’的數位值D’[n]=z^(-1)*D[n]，其中，數位值D’[n]由數位值D’的比特d’[n]貢獻。例如，當數位值D’等於d’[N]*2^N+...+d’[n]*2^n+...+d’[0]*2^0，數位值D’[n]可能等於d’[n]*2^n。
如第6b圖所示，對稱於通過第一注入電路602在類比域注入，第二注入電路604在數位域合併(例如，求和)數位值z^(-1)*D[n](作為數位注入值)和數位值Di以形成數位值D。
通過注入電路602、604以及DAC 606的協作(cooperation)，類比值Vo將以誤差(1-z^(-1))*d[n]*Err，也即，(d[n]-d’[n])*Err，偏離其理想值V_ideal。如第5圖所示，與第6a圖中不具有失配誤差塑造(Mismatch Error Shaping，MES)的DAC 606產生的初始誤差d[n]*Err相比，具有MES的系統600產生的誤差(1-z^(-1))*d[n]*Err被塑造為高通帶，該高通帶遠離期望信號的頻帶。
請參考第7a圖，其根據本發明的一個實施例描述系統 700a。系統700a可為分級(sub-ranging)ADC系統，用於接收類比值Vi並輸出由該類比值Vi轉換形成的數位值Do。系統700a包括第一ADC 710作為粗(coarse)ADC，第二ADC 720作為細(fine)ADC，兩個求和模組730和740，以及DAC 706。ADC 710將類比值Vi轉換為具有粗糙量化步長(解析度)的數位值Di。DAC 706耦接於ADC 710和求和模組730之間，用於將數位值Di轉換為類比值Vo。求和模組730耦接於DAC 706和ADC 720之間，用於將類比值Vo從類比值Vi中減去以形成類比值Vfn。ADC 720耦接于求和模組730和740之間，用於將類比值Vfn轉換為具有細量化步長(與ADC 710的粗糙量化步長相比)的數位值Dfn。求和模組740耦接於ADC 720和ADC 730，用於合併數位值Di和Dfn以形成數位值Do。
與第6圖類似，由於DAC 706可能給數位值D的每一個比特d[n]帶來失配誤差，系統700a還包括第一注入電路702(標記為“+”模組)和第二注入電路704(標記為“+”模組)用於失配誤差塑造。當DAC 706根據數位值D產生類比值Vo，第一注入電路702使類比注入值-z^(-1)*d[n]*DAC[n]=d’[n]*DAC[n]注入至類比值Vo。類比注入值-z^(-1)*d[n]*DAC[n]=d’[n]*DAC[n]由706從數位注入值z^(-1)*D[n]=D’[n]轉換而來，其中，d’[n]為DAC 706轉換的一個在先的數位值D’={d’[N],...,d’[0]}的一個比特，數位注入值D’[n]為數位D’的一部分d’[n]貢獻的數位值。例如，當數位值D’等於d’[N]*2^N+...+d’[n]*2^n+...+d’[0]*2^0，數位注入值D’[n]可等於d’[n]*2^n。第二注入電路704耦接於ADC 710和DAC 706之間，用於合併數位注入值z^(-1)*D[n]和數位值Di。如第6圖所示，通過注入電路702和 704的協作，最終的數位值Do中的失配誤差將塑造為遠離期望信號的頻帶。例如，假設在沒有注入電路702和704的協助的情形下，DAC 706轉換數位值D的比特d[n]的所形成的失配誤差使數位Do以誤差d[n]*err[n]偏離理想值Do_ideal，隨後，注入電路702和704的協作將該誤差d[n]*err[n]塑造為(1-z^(-1))*d[n]*err[n]。
請參考第7b圖，其根據本發明的一個實施例描述系統700b。系統700b接收類比值Vi並輸出由該類比值Vi轉換形成的數位值Do。與第7a圖的系統700a類似，系統700b也包括第一ADC 710、第二ADC 720、求和模組730、DAC 706以及第一注入電路702，第7a圖的系統700a中的第二注入電路704和求和模組740在第7b圖的系統700b合併實施為求和模組740b。求和模組740b將數位注入值z^(-1)*D[n]與數位值Di和Dfn的和進行合併(被從該和中減去)以形成最終的數位值Do。因此，系統700b也實施失配誤差塑造功能。換言之，如第7a圖所示，數位注入值z^(-1)*D[n]可注入至DAC 706的輸入端，或者如第7b圖所示，可注入至根據DAC 706的輸出類比值Vo獲取的數位信號(例如，數位值Dfn)。
在系統700a中，數位注入值z^(-1)*D[n]以相加的方式被注入至注入電路704，但被求和模組730以減法的方式與類比值Vi合併以形成數位值Dfn。因此，在系統700b中，相同的數位注入值z^(-1)*D[n]以被減的方式注入求和模組740b。
請參考第8圖，其根據本發明的一個實施例描述系統800。系統800可為接收類比值Vi並輸出由該類比值Vi轉換形成的數位值Do的ADC系統。系統800包括求和模組804和ADC模組810，其中，ADC模 組810包括第一處理模組TF1、DAC 806、第二處理模組TF2以及求和模組802。處理模組TF1處理類比信號Vi並產生類比值Vtf1。例如，處理模組TF1可包括濾波器、放大器和/或求和模組等(未圖示)。求和模組802耦接於處理模組TF1和TF2之間。DAC 806耦接于求和模組802用於將內部的數位值D={d[N],...,d[n],...d[0]}轉換為類比值Vo，其中，求和模組802不僅合併類比值Vtf1和Vo，還作為第一注入電路用於將類比注入值z^(-1)*d[n]*DAC[n]注入至類比值Vo。數位值D由ADC模組810依據類比值Vi產生，類比注入值z^(-1)*d[n]*DAC[n]由DAC 806從數位注入值z^(-1)*D[n]=D’[n]轉換而來，數位注入值D’[n]為比特d’[n]貢獻的，d’[n]是在先的數位值D’={d’[N],...,d’[n],...,d’[0]}的一部分。
ADC模組810也根據類比值Vo產生值Sx。處理模組TF2處理值Sx以形成結果值Sx2，且ADC 810根據值Sx2產生數位值Dtf2。例如，處理模組TF2可包括數位濾波器、放大器和/或求和模組等(未圖示)。求和模組804耦接於ADC 810，作為第二注入電路用於將數位值Dtf2和數位注入值z^(-1)*D[n]TF2合併以形成數位值Do。數位注入值z^(-1)*D[n]TF2為處理模組TF2(或其他未圖示的與處理模組TF2具有相同轉換功能的處理模組)對數位注入值z*(-1)*D[n]的處理結果。對類比注入值z^(-1)*d[n]*DAC[n]和數位注入值z^(-1)*D[n]TF2的注入實施DAC 806的失配誤差塑造，以便塑造轉換比特d[n]所引起的失配誤差。例如，假設在沒有失配誤差塑造時，數位值Do以誤差d[n]*err[n]TF2偏離其理想值Do_ideal，則數位值Do將以高通塑造後的誤差(1-z^(-1))*d[n]*err[n]TF2偏離其理想值Do_ideal。在感興趣的頻帶內(例如，期限信號的頻帶)，數位 注入值也可約為z^(-1)*D[n]TF2。
請參考第9圖，其根據本發明的一個實施例描述了系統900。系統900可為SAR ADC，用於將類比值Vi轉換為帶有失配誤差塑造的數位值D。系統900包括比較器910、寄存器940、週邊電路930、額外的控制電路950以及電容器陣列920，該電容器陣列920包括電容器c[N]，c[N-1]，...，c[1]和c[0]。週邊電路930可包括開關si1、多個開關sw[N]，sw[N-1]，...，sw[1]和sw[0]和多個偏置電路da[N]，da[N-1]，...，da[1]和da[0]。開關si1耦接於類比值Vi和公共節點nz1之間。比較器910耦接於節點nz1，用於比較節點nz1處的電壓Vz1是否大於電壓Vc。每一個電容器c[n](n=N，N-1，...至0)可包括耦接於節點nz1的上端，耦接於開關sw[n]的下端以被選擇性地導通至恒定重定電壓V0(例如，接地)或偏置電路da[n]。寄存器940可寄存比特b[N]，b[N-1]，...，b[1]和b[0]。每一個偏置電路da[n]可根據比特b[n]提供電壓-b[n]*Vr。第9圖中的系統900為單端實施例，但其可延伸至不同的設計。
請一併參考第9圖和第10圖，第10圖描述了系統900的操作。如第10圖所示，系統900使用週期1000將類比值Vi轉換為數位值D。在週期1000之前，系統900在在先的週期1000’已經將在先的類比值Vi’轉換為在先的數位值D’={d’[N],...,d’[n],...,d’[0]}。
週期1000包括採樣及注入階段1002a、復位階段1002b、轉換階段1004以及空閒階段1006(可選的)。在採樣及注入階段1002a，開關si1將類比值Vi導通至節點nz1，額外的控制電路950控制寄存器940保持寄存比特d’[N]-d’[0]作為比特b[N]-b[0]，並控制開關sw[N]-sw[0]的 第一子集(例如，sw[N])將電壓V0導通至電容器c[N]-c[0]的第一子集(例如，c[N])的下端，並控制開關sw[N]-sw[0]的第二子集(例如，sw[N-1]-sw[0])分別將偏置電路da[N]-da[0]的第二子集(例如，da[N-1]-da[0])導通至電容器c[N]-c[0]的第二子集(例如，c[N-1]-c[0])的下端，以便屬於偏置電路的該第二子集的每一個偏置電路da[n]提供電壓-d’[n]*Vr給電容器c[n]的下端。
在採樣及注入階段1002a之後，在重定階段1002b，開關si1停止將類比值Vi導通至節點nz1，額外的控制電路950控制週邊電路930將電容器c[N]-c[0]的下端導通至電壓V0，寄存器940的比特b[N]-b[0]復位為待定。因此，在比較階段1004，類比注入值Vinj(未圖示)表示總和d[N-1]*c[N-1]*+d[N-2]*c[N-2]+...+d[1]*c[1]+...+d[0]*c[0]與類比值Vi合併以形成合併後的類比值Vcb(未圖示)，且合併後的類比值Vcb將轉換為數位值。換言之，由於在比較階段1004電容器陣列920和週邊電路930通過將數位比特b[N]-b[0]表示為類比電壓Vcb來共同作用為DAC 906，在採樣及注入階段1002a和復位階段1002b額外的控制電路950和寄存器940已經共同操作為第一注入電路902來將類比注入值Vinj注入至電壓Vz1。類比注入值Vinj由DAC 906從在先的數位值D’的數位注入值Dinj轉換而來，其中，數位注入值Dinj由在先的數位值D’的第二子集(例如，d’[N-1]-d’[0])形成，例如，Dinj={d[N-1],...,d’[0]}。
在比較階段1004，開關si1停止將類比值Vi導通至節點nz1。比較階段1004包括多個比特確定階段p[N],p[N-1],...,p[1]和p[0]。在階段1002a結束階段p[N]開始前，比較器910比較電壓Vz是否大於電壓 Vc以確定比特b[N]為1或相反的值。在階段p[N]，開關sw[N]切換至提供設定的電壓-b[N]*Vr的偏置電路da[N]，但其他剩餘的開關sw[N-1]-sw[0]仍導通至電壓V0，以便節點nz1處的電壓Vz1表示值Vcb-b[N]*Vr*c[N]/ct，其中，ct表示電容器c[N]-c[0]的總電容值。比較器910比較電壓Vz1是否大於電壓Vc以確定比特b[N-1]為1或相反的值。
一旦比特b[N-1]被確定，系統900進入下一階段p[N-1]。在階段p[N-1]，開關sw[N-1]切換至提供電壓-b[N-1]*Vr的偏置電路da[N-1]，與此同時，其他剩餘的開關sw[N-2]-sw[0]仍導通至電壓V0，如此以致電壓Vz1表示值Vcb-Vr*(b[N]*c[N]+b[N-1]*c[N-1])/ct。比較器910比較電壓Vz1是否大於電壓Vc以確定比特b[N-2]是否為1。
當比特b[N-1]，...,b[n]分別在階段p[N]，p[N-1]-p[n+1]後被成功確定，在階段p[n]，開關sw[N]-sw[n]分別切換至分別提供電壓-b[N]*Vr-b[n+1]*Vr-b[n]*Vr的偏置電路da[N]-da[n]，與此同時剩餘的開關sw[n-1]-sw[0]仍導通至電壓V0，如此以致電壓Vz1表示值Vcb-Vr*(b[N]*c[N]+b[N-1]*c[N-1]+...+b[n+1]*c[n+1]+b[n]*c[n])/ct。比較器910比較電壓Vz1是否大於電壓Vc以確定比特b[n-1]是否為1。在階段p[N]-p[0]之後，所有比特b[N]-b[0]均被確定以形成數位值D={b[N],...,b[n],...,b[0]}。
電容器c[N]-c[0]的實際電容值偏離理想的電容值。但是，在階段1002a和1002b寄存器940和額外的控制電路950合併操作為第一注入902以使類比注入值Vinj注入至類比值Vcb。在數位域，對稱地，例如，系統900可包括第二注入電路904(標記為“+”模組)用於將數位值D與數 位注入值Dinj合併以形成數位值Do。因此，電容器陣列920的失配被塑造為遠離期望信號的頻帶。
根據本發明，由於本發明的MES對稱地在數位域和類比域執行塑造，每一個獨立的電容器c[n]的絕對電容值的偏差本質上小於電容器c[N]-c[0]的相關電容值比值的偏差。例如，假設電容器陣列包括電容器c[3]-c[0]，具有理想的電容值比值8：4：2：1和實際的7.6、4.3、1.8和0.9個基本電容值單位的電容值。根據本發明，通過在類比域和數位域注入相應的偏差來塑造每一個電容器的電容值偏差，而注入值和剩餘的需要被塑造的電容器的偏差可用於去掉選擇的電容器(例如，c[3])所定義的偏差。因此，所選擇的電容器c[3]可認為具有標準的1單位的電容值，而其他電容器c[2]-c[0]可認為具有相應的4.3/7.6,1.8/7.6和0.9/7.6單位的電容值。因此，在第9圖和第10圖的實施例中，注入至數位域的數位值Dinj由在先的數位值D’的第二子集的比特(例如，d’[N-1]-d’[0])形成，而不是由全部的比特d’[N]-d’[0]形成。例如，數位值Dinj可能等於d’[N-1]*2^(N-1)+...+d’[0]*2^0，而數位值D’等於d’[N]*2^N+d’[N-1]*2^(N-1)+...+d’[0]*2^0。
參考第9圖-第10圖時，請參考第11圖，其比較先前技術的系統200(第2圖)和本發明的系統900(第9圖)的性能。第11圖描述了系統200輸出的一串數位值Do的光譜(標記為“沒有MES”)，系統900輸出的數位值D的光譜(標記為“具有本發明的MES”)，以及第一階高通濾波器的頻域。如第11圖所示，沒有MES的光譜在靠近期望信號的頻帶處具有明顯的雜散(spur)；相反，具有本發明的MES的光譜在靠近期望信 號的頻帶處成功抑制了雜散。具有本發明的MES的光譜還顯示出比第一階高通濾波的期望改善更大的改善。例如，在頻率f0，與平坦的回應(沒有任何濾波處理)相比第一階高通濾波的回應顯示出改善ed0。在頻率f0，相較於不具有MES的光譜，具有本發明的MES的光譜顯示出改善ed1，改善ed1大於第一階高頻濾波處理所期望的改善ed0。在將類比值Vi轉換為數位值D時，由於第一注入電路902(第9圖)通過連續地裝載數位注入值Dinj(第10圖中階段1002a和1002b)和數位值D(在階段p[N]-p[0])的方式注入類比注入值Vinj，DAC 906的輸入存在抖動。因此，DAC 906的失配誤差不僅通過第一階高頻濾波塑造，還通過抖動DAC 906的輸入被隨機化。因此，系統900取得比第一階高頻濾波更好的性能。
請參考第12圖、第13a圖-第13b圖。其中，第12圖根據本發明的一個實施例描述系統1200，第13a圖和第13b圖描述系統1200的操作。系統1200可為SAR ADC，用於將類比值Vi轉換為數位值Dop，也即，數位值Dop由數位值H、D以及Dinj形成(在圖12所示的實施例中，Dop=H+D-Dinj)，其中，數位值H等於{h[M],...,h[m],...,h[0]}，數位值D等於{d[N],...,d[n],...,d[0]}。
系統1200包括開關si2、比較器1210、寄存器1240和1290、週邊電路1230和1270、額外的控制電路1250、動態元件匹配電路1280和電容器陣列1220和1260。開關si2耦接於類比值Vi和公共節點nz2之間。比較器1210耦接於節點nz2，用於比較節點nz2處的電壓Vz2是否大於電壓Vc。
電容器陣列1220包括電容器c[N],...,c[n],...,c[0]，每一個 電容器c[n](n=N,N-1,...至0)具有耦接於節點nz2的上端和耦接於週邊電路1230的下端。寄存器1240耦接於週邊電路1230，用於寄存比特b[N]-b[0]。根據寄存器1240的比特b[n]，週邊電路1230選擇性地將每一個電容器c[n]的下端導通至重定電壓V0或電壓-b[n]*Vr。額外的控制電路1250耦接於寄存器1240和週邊電路1230。
電容器陣列1260包括Q個電容器ca[Q],...,ca[q],...,ca[1]，每一個電容器ca[q]具有耦接於節點nz2的上端和耦接於週邊電路1270的下端。Q等於2^(M+1)-1。動態元件匹配電路1280耦接於週邊電路1270和寄存器1290之間。寄存器1290寄存比特h[M]-h[0]以形成數位值H。動態元件匹配電路1280通過偽隨機交換(pseudo-random shuffling)從電容器ca[Q]-ca[1]中選擇一定數量(一個或多個)的電容器，該一定數量表示比特h[M]-h[0]。週邊電路1270將選擇的電容器的下端導通至電壓-Vr，並將ca[Q]-ca[1]中其他的電容器導通至電壓+Vr。
理想地，電容器陣列1260中的電容器ca[Q]-ca[1]具有相同的電容值，且電容器ca[Q],...,ca[q],...,ca[1]和c[N],...,c[n],...,c[0]的電容值為2^(N+1)：...：2^(N+1)：...：2^(N+1)：2^N：...：2^n：...：2^0。
如第13a圖和第13b圖所示，系統1200使用週期1300將類比值Vi轉換為數位值Dop。在週期1300之前，系統1200通過在先的週期1300’已經將在先的類比值Vi’轉換為在先的數位值D’op週期1300包括採樣及注入階段1302a、復位階段1302b、最高有效位轉換階段1304以及最低有效位轉換階段1306，以及空閒階段1308(可選的)。在採樣及注入階段1302a(第13a圖)，開關si2將類比值Vi導通至節點nz2，額外的控制 電路1250控制寄存器1240保持寄存比特d’[N]-d’[0]作為比特b[N]-b[0]，並控制週邊電路1230將電容器c[N]-c[0]的下端分別導通至電壓-d’[N]*Vr--d’[0]*Vr。在採樣及注入階段1302a，週邊電路1270保持將電容器ca[Q]-ca[1]的下端導通至電壓V0，且寄存器1290的比特h[M]-h[0]被復位為待確定。
在採樣及注入階段1302a之後，開關si2停止將類比值Vi導通至節點nz2。在重定階段1302b，額外的控制電路1250控制週邊電路1230將電容器c[N]-c[0]的下端導通至電壓V0，且寄存器1240的比特b[N]-b[0]被復位為待確定。因此，在採樣及注入階段1302a和復位階段1302b，表示總和d’[N]*c[N]*+...+d’[0]*c[0]的類比注入值Vinj(未圖示)與類比值Vi合併以形成合併後的類比值Vcb(未圖示)，且合併後的類比值Vcb將會在最高有效位比較階段1304和最低有效位比較階段1306被轉換為數位值。由於通過將數位比特b[N]-b[0]表示為類比電壓Vz2，電容器陣列1220和週邊電路1230將在最低有效位比較階段1004共同操作為DAC 1206，在採樣及注入階段1302a和復位階段1302b寄存器1240和額外的控制電路1250已經共同操作為第一注入電路1202用於使類比注入值Vinj注入至電壓Vz2，其中，類比注入值Vinj由DAC 1206從數位注入值Dinj轉換而來。
採樣及注入階段1302a和復位階段1302b之後，為最高有效位比較階段1304，最高有效位比較階段1304包括多個比特確定階段pa[M],...,pa[m],...,pa[0]。階段1302b之後，階段pa[M]之前，比較器1210比較電壓Vz2是否大於電壓Vc以確定比特h[M]為1或者其相反值。在階段pa[M]，動態元件匹配電路1280從電容器陣列1260的電容器ca[Q]-ca[1] 中選擇h[M]*2^M個電容器，週邊電路1270將選擇的h[M]*2^M個電容器的下端導通至電壓-Vr，並保持將其他電容器的下端導通至電壓+Vr，比較器1210比較電壓Vz2是否大於電壓Vc以確定比特h[M-1]為1或者其相反值。另一方面，在最高有效位元比較階段1304，週邊電路1230保持將電容器c[N]-c[0]的下端導通至電壓V0。
在階段pa[m](第13b圖中，m=M-1至1)，動態元件匹配電路1280從電容器陣列1260的電容器ca[Q]-ca[1]中選擇S[m]個電容器，週邊電路1270將選擇的S[m]個電容器的下端導通至電壓-Vr，並保持將其他電容器(Q-S[m]個)的下端導通至電壓+Vr，比較器1210比較電壓Vz2是否大於電壓Vc以確定比特h[m-1]是否為1。數量S[m]等於h[M]*2^M+...+h[m+1]*2^(m+1)+h[m]*2^m。
最高有效位比較階段1304之後，比特h[M]-h[0]被確定以形成數位值Dop的最高有效位元M+1，接著系統1200進入最低有效位元比較階段1306。比較階段1306包括多個比特確定階段p[N],...,p[n],...,p[0]。階段1304之後，階段p[N]之前，比較器1210比較電壓Vz2是否大於電壓Vc以確定比特b[N]為1或者其相反值。在階段p[N]，週邊電路1230將電容器c[N]的下端導通至電壓-b[n]*Vr，並保持將其他電容器c[N-1]-c[0]的下端導通至電壓V0，比較器1210比較電壓Vz2是否大於電壓Vc以確定比特b[N-1]是否為1。另一方面，在最高有效位比較階段1304之後，週邊電路1270將電容器ca[Q]-ca[1]中的S個電容器的下端導通至電壓-Vr，將電容器ca[Q]-ca[1]中的Q-S個電容器的下端導通至電壓+Vr，其中，數量S等於h[M]*2^M+...+h[0]*2^0。
在階段p[n](n=N-2至1)，週邊電路1230將電容器c[N]-c[n]的下端分別導通至電壓-b[N]*Vr至-b[n]*Vr，並將其他電容器c[n-1]-c[0]的下端導通至電壓V0。比較器1210比較電壓Vz2是否大於電壓Vc以確定比特d[n-1]是否為1。最低有效位比較階段1306之後，所有比特b[N]-b[0]被確定以形成數位值D={b[N],...,b[n],...,b[0]}。作為舉例，系統1200可進一步包括第二注入電路1204(標記為“+”模組)用於將數位值D與數位注入值Dinj=D’，以及H合併以形成數位值Dop。因此，通過注入電路1202和1204的協作，電容器陣列1220的失配塑造為遠離期望信號的頻帶。另一方面，電容器陣列1260的失配由動態元件匹配電路1280的操作塑造，動態元件匹配電路1280攪亂電容器ca[Q]-ca[1]的使用以塑造它們的失配。
儘管動態元件匹配也為塑造失配的技術，但根據本發明，對稱地在數位域和類比域注入MES證明更優。請參考第14a圖和第14b圖以比較動態元件匹配和MES。第14a圖描述了計數與不同用於轉換12比特的數位值的技術獲得的無雜散動態範圍(Spur-Free Dynamic Range，SFDR)的對照，其中，該用於轉換12比特的數位值的技術包括3比特加權平均數(Data Weighted Average，DWA)(簡記為：3-bit DWA)(DWA為一種動態元件匹配技術)、4比特加權平均數(簡記為：4-bit DWA)、5比特加權平均數(簡記為：5-bit DWA)、6比特加權平均數(簡記為：6-bit DWA)以及3比特加權平均數加上MES(簡記為：3-bit DWA+MES)。3-bit DWA使用加權平均數塑造3比特的最高有效位的失配誤差，但不處理其他9比特的失配誤差。類似地，6-bit DWA使用加權平均數塑造6比特的最高有效位的失配誤差，但不處理其他6比特的失配誤差。另一方面，3-bit DWA+MES 使用加權平均數塑造3比特的最高有效位的失配誤差，而對9比特的最低有效位使用MES。該技術可由第12圖的系統1200實施，其中，數量M=2，Q=7，N=8。如第14a圖所示，相較於僅適用加權平均數的技術，即使是6-bit DWA，3-bit DWA+MES提供更佳的SFDR。請注意，由於加權平均數的比特數量呈線性增加，實施加權平均數的佈局區域呈指數增加。例如，實施3-bit DWA，4-bit DWA，5-bit DWA和6-bit DWA的佈局區域可約為1：2：4：8。較大的佈局區域同時會導致更大的功率消耗。相反，實施MES的佈局區域和功率消耗相對較小。因此，通過對小部分最高有效位元使用DWA及對其他比特使用MES。可在不犧牲功率消耗和佈局區域的前提下獲得更優的性能。
第14b圖描述SFDR和由兩種不同技術獲得的輸入電平的對照，該兩種不同技術包括8-bit DWA和3-bit DWA+MES，其中，8-bit DWA對8比特的最高有效位元使用加權平均數。第14b圖還示出信號雜訊和失真比(signal to noise plus distortion ratio，SNDR)和由兩種不同技術獲得的輸入電平的對照。如第14b圖所示，相較於僅使用8-bit DWA技術，3-bit DWA+MES獲得更好的性能。請注意，8-bit DWA的佈局區域約為3-bit DWA的佈局區域的32倍。與第9圖中僅使用MES的系統900相比，第12圖中聯合使用DEM(例如，DWA)和MES的系統1200對於動態範圍更有利。
請參考第15圖，其根據本發明的一個實施例描述系統1500。系統1500使用週期(未圖示)接收數位值Di並輸出由該數位值Di轉換形成的類比值Vot。系統1500包括動態元件匹配電路1510、第一DAC 1520作為最高有效位元DAC、求和模組1530、第一注入電路1502、第二 DAC 1506作為最低有效位DAC，以及第二注入電路1504(標記為“+”模組)。動態元件匹配電路1510耦接於第二注入電路1504和DAC 1520之間。在該週期內，動態元件匹配電路1510接收由數位值Ds的Ms比特最高有效位元形成的數位值H，將數位值H從二進位碼編碼為溫度計碼，相應地控制DAC 1520合成從數位值H轉換而來的類比值VoH。
另一方面，第一注入電路1502耦接於第二注入電路1504和DAC 1506之間。在轉換數位值Di的週期內，第一注入電路1502以負號的方式連續裝載數位注入值z^(-1)*D，並且在該週期的不同階段，將數位值Ds的Ns比特最低有效位元形成的數位值D分別裝載至DAC 1506，因此，使類比注入值Vinj(未圖示)通過DAC 1506被注入至類比Vo，其中，該類比Vo由合併的數位值(1-z^(-1))*D轉換而來，類比值Vinj由數位注入值z^(-1)*D轉換而來。對稱於第一注入電路1502，第二注入電路1504將數位注入值-z^(-1)*D與數位值Di進行合併以形成數位值Ds。數位注入值z^(-1)*D由第二注入電路1504在一個先前的週期形成的數位值Ds’(未圖示)的Ns比特最低有效位形成。求和模組1530耦接於DAC 1520和DAC 1506，用於匯合類比值VoH和Vo以形成類比值Vot。
DAC 1506可包括電容器和/或電阻器以存儲和合併由第一注入電路1502連續裝載的數位注入值-z^(-1)*D和數位值D。第12圖中的DAC 1206為DAC 1506的一個實施例，由電容器陣列1260和週邊電路1270共同實施的DAC為DAC 1520的一個實施例。類似於系統1200，系統1500聯合使用偽隨機交換的DEM(例如，DWA)和對稱注入的MES。
請參考第16圖，其根據本發明的一個實施例描述系統 1600。作為舉例，系統1600可作為連續時間三角積分調製器用於將類比值Vi調製為數位值Do。系統1600包括DAC模組1660、求和模組1630、迴路濾波器1640(例如，低通濾波器)、ADC 1650以及第二注入電路1604(標記為“+”模組)。DAC模組1660包括動態元件匹配電路1610、第一注入電路1602、求和模組1670、DAC 1620、1606a以及1606b分別作用為最高有效位DAC和兩個最低有效位DAC。求和模組1630將類比值Vo從類比值Vi中減去以形成類比值Vd。迴路濾波器1640耦接于求和模組1630和ADC 1650之間，用於通過對類比值Vd進行濾波來產生類比值Vf。ADC 1650耦接於迴路濾波器1640和第二注入電路1604之間，用於將類比值Vf轉換為數位值Do。第二注入電路1604耦接於ADC 1650和DAC模組1660之間，用於將數位注入值z^(-1)*D和數位值Do進行合併以形成數位值Ds。DAC模組1660耦接于求和模組1630和第二注入電路1604之間，用於將數位值Do轉換為類比Vo。
為了轉換數位值Ds，將數位值Ds分離為兩個數位值H和D，其中，數位值H由數位值Ds的Ms比特最高有效位元形成，數位值D由數位值Ds的Ns比特最低有效位形成。動態元件匹配電路1610將數位值H從二進位碼編碼為溫度計碼，並相應控制DAC 1620合成由數位值H轉換而來的類比值VH。因此，DAC 1620的失配誤差通過DEM塑造。另一方面，第一注入電路1602包括運算單元u1(例如，延遲單元)耦接於埠p1和p2之間。第一注入電路1602交替地將埠p1和p2路由至DAC 1606a和1606b，DAC 1606a和1606b通過轉換第一注入電路1602路由的數位值分別產生類比值va和vb。求和模組1660將類比值VH、va和vb進行合併 以形成類比值Vo。
參考第16圖的同時，請參考第17a圖和第17b圖，其中，第17a圖和第17b圖描述第一注入電路1602在不同週期的操作，在每一個週期轉換數位值D的一串值。為更好理解，不同週期的數位值D表示為D(k-1),D(k)以及D(k+1)。如第17a圖所示，在k-th週期，回應於數位值D(k)，運算單元u1通過埠p2提供數位注入值-z^(-1)*D(k)=-D(k-1)，而數位值D(k)則通過埠p1接收；第一注入電路1602將埠P2路由至DAC 1606a以將數位注入值-D(k-1)轉換為類比值va(k)作為類比注入值，與此同時，將埠p1路由至DAC 1606b以將數位值D(k)轉換為類比值vb(k)，以便使類比注入值va(k)通過求和模組1660注入至類比值vb(k)，求和模組1660將類比注入值va(k)和類比值vb(k)進行合併。對稱地，第二注入電路1604在數位域注入數位注入值D(k-1)以獲得MES。
如第17b圖所示，在(k+1)-th週期，響應於下一個數位值D(k+1)，運算單元u1通過埠p2提供數位注入值-z^(-1)*D(k+1)=-D(k)，而數位值D(k+1)則通過埠p1接收；第一注入電路1602將埠P2路由至DAC 1606b以將數位注入值-D(k)轉換為類比值vb(k+1)作為類比注入值，與此同時，將埠p1路由至DAC 1606a以將數位值D(k+1)轉換為類比值va(k+1)，以便使類比注入值vb(k+1)通過求和模組1660注入至類比值va(k+1)，求和模組1660將類比注入值vb(k+1)和類比值va(k+1)進行合併。對稱地，第二注入電路1604在數位域注入數位注入值D(k)以獲得MES。請注意，DAC 1606b在k-th週期轉換數位值D(k)，且在(k+1)-th週期轉換數位值-z^(-1)*D(k+1)=-D(k)，因此實施了MES((1-z^(-1))*D)，相同原理下，不同 周期間的DAC 1606a自身也獲得MES。
如第17a圖和第17b圖該，在每個週期，類比值va和vb中的一個為數位注入值-z^(-1)*D轉換形成的被注入至類比值Vo中的類比注入值。由於類比值va和vb同時產生，不同於第15圖所示的DAC 1506，DAC 1606a和1606b中的任一個均不需要存儲將與數位值D合併的數位注入值-z^(-1)*D。因此，DAC 1606a和1606b可採用不歸零(Non-Return to Zero，NRZ)電流DAC實現。
請參考第18圖，其根據本發明的一個實施例描述系統1800，系統1800接收類比值Vi並輸出由該類比值Vi轉換形成的數位值Dop。系統1800改變自系統1600，包括求和模組1630用於從類比值Vi中減去類比值Vo以形成類比值Vd，迴路濾波器1640用於產生類比Vf，ADC 1650用於將類比值Vf轉換為數位值Do，DAC模組1660用於將數位值Do轉換為類比值Vo。Ns+Ms比特的數位值Do被分離為數位值DoM和DoL，DoM和DoL分別由數位值Do的Ms比特的最高有效位和Ns比特的最低有效位形成。
在系統1800中，ADC 1650包括DAC 1806作為最低有效位DAC、DAC 1810作為最高有效位DAC、耦接於DAC 1810的動態元件匹配電路1812以及第一注入電路1802。作為舉例，如第12圖所示，ADC 1650可由系統1200實施，其中，DAC 1806由DAC 1206實現，用於確定數位值DoL；動態元件匹配電路1812由動態元件匹配電路1280實現；DAC 1810由電容器陣列1260和週邊電路1270共同實現，用於確定帶有動態元件匹配的數位值DoM；第一注入電路1802由第一注入電路1202實現。動態元 件匹配電路1812控制DAC 1810合成由數位值DoM轉換而來的類比值(未圖示)。第一注入電路1802通過將數位注入值z^(-1)*DoL和數位值DoL裝載至DAC 1806而使類比值Vinj(未圖示)在類比域被注入。對稱於第一注入電路，系統1800還包括第二注入電路1804用於將數位注入值z^(-1)*DoL和數位值D進行合併以形成數位值Dop。換言之，當DAC模組1660的失配誤差通過DEM和MES的協作被塑造，ADC 1650的失配誤差也可通過系統1800的DEM和MES的協作被塑造。注入電路1802和1804的協作還實現注入電路1604的功能。
請參考第19圖，其根據本發明的一個實施例描述系統1900。系統1900接收數位值Di並輸出由該數位值Di轉換形成的類比值Vo。類似於第6a圖所示的系統600，系統1900包括第一注入電路1902、第二注入電路1904和DAC 1906。第一注入電路1902使類比注入值與DAC 1906輸出類比值合併產生類比值Vo，第二注入電路將數位注入值和數位值Di合併以形成數位值D。但是，在系統1900中，用於MES的被注入的類比值和數位值有所改變。如第19圖所示，為塑造轉換數位值D的比特d[n]所導致的失配誤差，第二注入電路1904注入的數位注入值通常可為±z^(-K)*D[n]，其中，D[n]由比特d[n]形成，第一注入電路1902注入的類比注入值通常可為±z^(-K)*d[n]*DAC[n]，其中，DAC[n]由D[n]形成，K為不限於1的整數。換言之，用於延遲一個週期的運算單元z^(-1)可替換為用於延遲K個週期的運算單元z^(-K)或-z^(-K)。
通過具有運算單元±z^(-K)的MES，轉換比特d[n]的最初的失配誤差d[n]*Err可塑造為(1±z^(-K))*d[n]*Err。通過改變整數K的值和符 號，可獲得各種塑造效果。請參考第20圖，其比較帶有本發明的MES和不帶有本發明的MES的不同情形下的輸出光譜，其中，用於實現MES的運算單元±z^(-K)被選擇為-z^(-2)，因此失配誤差將由1+z^(-2)塑造。第20圖還示出回應於濾波器1+z^(-2)的頻率域。如第20圖所示，不具有MES的光譜在期望信號附近存在顯著的雜散；相反，具有本發明的MES的光譜成功地抑制了期望信號附近的雜散。
換言之，通過控制運算單元±z^(-K)，本發明的MES充分靈活地取得不同的塑造效果，例如，如第11圖和第20圖所示。這樣的靈活性使本發明的MES適應于不同的應用。例如，一些類型的通信系統將射頻信號向下轉換為中頻信號以數位化，此時可使用第20圖所示的MES。其他一些類型的通信系統將射頻信號向下轉換為基帶信號以數位化，此時可使用第11圖所示的MES。
總之，本發明通過類比域和數位域的注入值提供MES。與不適用於SAR ADC和高速CT-DSM的先前技術相比(例如，第1圖)，本發明為SAR ADC(例如，第9圖和第12圖)和CT-DSM(例如，第16圖和第18圖)提供具有高性能、低功率和緊湊區域的失配塑造解決方案。對於SAR ADC，本發明可打破SAR ADC的線性限制並提供高量化解析度。對於CT-DSM，本發明允許非常高的多比特量化，因此具有非常低的過取樣速率。本發明的MES適用于任意加權元件(例如，電容器或電流源)的ADC/DAC，不限於二進位加權元件。本發明還提供靈活性以實現不同的塑造效果。
申請專利範圍中用以修飾元件的“第一”、“第二”等序數詞的 使用本身未暗示任何優先權、優先次序、各元件之間的先後次序、或所執行方法的時間次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)的不同元件。
以上該僅係本發明的實施方式，並非因此限制本發明的專利範圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。

Claims (19)

  1. 一種在類比域和數位域之間轉換的系統，包括：第一數位-類比轉換器，用於根據第一數位值產生第一類比值，並根據第二數位值產生第二類比值，其中，該第一數位值為先前的數位值的比特子集；第一注入電路，耦接於該第一數位-類比轉換器，用於將該第一數位值作為數位注入值和輸入數位值進行合併以形成該第二數位值；第二注入電路，耦接於該第一數位-類比轉換器，用於當該第一數位-類比轉換器通過該第二數位值產生該第二類比值時，使該第一類比值作為類比注入值合併至該第二類比值。
  2. 如申請專利範圍第1項該的系統，還包括：第一類比-數位轉換器，用於將輸入類比值轉換為該數位注入值；第一求和模組，耦接於該輸入類比值和該第一數位-類比轉換器之間，用於將該第二類比值從該輸入類比值中減去以形成內部的類比值；第二類比-數位轉換器，耦接於該第一求和模組，用於將該內部的類比值轉換為內部的數位值；第二求和模組，耦接於該第一類比-數位轉換器和該第二類比-數位轉換器，用於將該輸入數位值和該內部的數位值進行合併。
  3. 如申請專利範圍第2項該的系統，該第一注入電路耦接於該第一類比-數位轉換器和該第一數位-類比轉換器之間。
  4. 如申請專利範圍第2項該的系統，該第一注入電路和該第二求和模塊合併設置為求和模組，則該求和模組具體用於將該第一數位值作為數位 注入值與該輸入數位值以及該內部數字值進行合併。
  5. 如申請專利範圍第1項該的系統，用於在第一週期接收第一輸入類比值並輸出由該第一輸入類比值轉換形成的第一輸出數位值，在第二週期接收第二輸入類比值並輸出由該第二輸入類比值轉換形成的第二輸出數位值，其中，該先前的數位值的該比特子集從該第一輸出數位值中獲取；該系統還包括第一寄存器，該第二注入電路包括額外的控制電路耦接於該第一寄存器，該第一數位-類比轉換器包括：第一週邊電路，耦接於該第一寄存器；多個第一電容器，每一個該第一電容器包括耦接於公共節點的上端和耦接於該第一週邊電路的下端；其中，在該第二週期的第一階段，該額外的控制電路控制該第一寄存器寄存該先前的數位值的該比特子集，並控制該第一週邊電路將該多個第一電容器的下端耦接至表示該先前的數位值的該比特子集的電壓，並將該公共節點導通至該第二輸入類比值，以使該類比注入值被合併；其中，在該第二週期位於該第一階段之後的第二階段，該第一週邊電路將該多個第一電容器的該下端導通至重定電壓，並且該第一寄存器復位。
  6. 如申請專利範圍第5項該的系統，還包括：耦接於該公共節點和該第一寄存器的比較器，在該第二週期的一個階段，該比較器比較該公共節點處的電壓以設置該第一寄存器的一個比特。
  7. 如申請專利範圍第5項該的系統，還包括：第二寄存器；耦接於該第二寄存器的動態元件匹配電路； 耦接於該動態元件匹配電路的第二週邊電路；多個第二電容器，每一個該第二電容器包括耦接於該公共節點的上端和耦接於該週邊電路的下端；其中，在該第二週期的該第一階段和該第二階段，該第二週邊電路將該第二電容器的該下端導通至該重定電壓；在該第二週期的第三階段，該動態元件匹配電路從該多個第二電容器中選擇一定數量的電容器，該一定數量表示該寄存器中所寄存的比特數，該第二週邊電路將該選擇的電容器的下端導通至設定的電壓。
  8. 如申請專利範圍第1項該的系統，該第一數位-類比轉換器在相同週期的不同階段產生該第一類比值和該第二類比值；連續裝載該數位注入值和該第二數位值到該第一數位-類比轉換器中，以使該第一數位-類比轉換器輸出該第一類比值作為類比注入值被注入至該第二類比值。
  9. 如申請專利範圍第1項該的系統，用於接收輸入數位值並輸出類比值，其中，該第二數位值由該輸入數位值的第二比特子集形成，該系統還包括：第二數位-類比轉換器；動態元件匹配電路，耦接於該第一注入電路和該第二數位-類比轉換器之間，用於接收該輸入數位值的第一比特子集形成的內部數位值，將該內部數位值從二進位碼編碼為溫度計碼，以及相應地控制該第二數位-類比轉換器合成內部類比值；求和模組，耦接於該第一數位-類比轉換器和該第二數位-類比轉換器之間，用於將該內部類比值和該第二類比值進行合併以形成該輸出類比值。
  10. 如申請專利範圍第1項該的系統，還包括：第二數位-類比轉換器，耦接於該第二注入電路；其中，該類比注入值由該第二數位-類比轉換器轉換。
  11. 如申請專利範圍第1項該的系統，在第一週期，該第一數位-類比轉換器根據該第一數位值產生該第一類比值，在第二週期，根據該第二數位值產生該第二類比值，其中，該第一週期早於該第二週期一定數量的週期數，且該週期數大於1。
  12. 一種在類比域和數位域之間轉換的系統，包括：第一注入電路，用於將第一數位值作為數位注入值與輸入數位值進行合併以形成內部數位值；第一數位-類比轉換器，用於根據該第一數位值產生第一類比值，並根據第二數位值產生第二類比值，並輸出所述第一類比值和所述第二類比值的合併值作為第三類比值，其中，該第一數位值由所述第一注入電路在一個先前的週期形成的內部數位值的最低有效位比特子集形成，其中，該第二數位值為該輸入數位值所在週期形成的內部數位值的最低有效位比特子集；第二注入電路，耦接於該第一注入電路與該第一數位-類比轉換器之間，用於在該輸入數位值所在週期的第一階段，以負號的方式提供該第一數位值至該第一數位-類比轉換器，並在該輸入數位值所在週期的第二階段，將該第二數位值提供至該第一數位-類比轉換器；第二數位-類比轉換器，耦接於該第一注入電路，用於根據該第一注入電路形成內部數位值的最高有效位比特子集形成第四類比值；求和模組， 耦接於該第一數位-類比轉換器和該第二數位-類比轉換器，用於合併該第三類比值和該第四類比值以形成由該輸入類比值轉換形成的第五類比值。
  13. 如申請專利範圍第12項該的系統，其中，該第二注入電路包括耦接於第一埠和第二埠之間的運算單元；在每一個週期，該運算單元通過該第二埠以負號的方式提供該第一數位值至該第一數位-類比轉換器，通過該第一埠提供該第二數位值至該第一數位-類比轉換器。
  14. 如申請專利範圍第12項該的系統，還包括：動態元件匹配電路，耦接於該第二數位-類比轉換器，用於接收該第一注入電路形成內部數位值的最高有效位比特子集，並將接收的比特子集從二進位碼編碼為溫度計碼，並相應地控制該第二數位-類比轉換器形成該第四類比值。
  15. 一種在類比域和數位域之間轉換的系統，包括：第一注入電路，用於將第一數位值作為數位注入值與內部數位值進行合併以形成輸出數位值；第一數位-類比轉換器，用於根據該第一數位值產生第一類比值，並根據第二數位值產生第二類比值，並輸出所述第一類比值和所述第二類比值的合併值作為第三類比值，其中，該第一數位值由一個先前的週期形成的內部數位值的最低有效位比特子集形成，其中，該第二數位值為該內部數位值的最低有效位比特子集；第二注入電路，耦接於該第一注入電路與該第一數位-類比轉換器之間，用於在該內部數位值所在週期的第一階段，以負號的方式提供該第一 數位值至該第一數位-類比轉換器，並在該內部數位值所在週期的第二階段，將該第二數位值提供至該第一數位-類比轉換器；第二數位-類比轉換器，耦接於該第一注入電路，用於根據該內部數位值的最高有效位比特子集形成第四類比值；第一求和模組，耦接於該第一數位-類比轉換器和該第二數位-類比轉換器，用於合併該第三類比值和該第四類比值以形成第五類比值；第二求和模組，耦接該第一求和模組，用於獲取輸入類比值和該第五類比值的差；迴路濾波器，耦接于該第二求和模組，用於對該輸入類比值和該第五類比值之間的差進行濾波以產生濾波後的類比值；類比-數位轉換器，耦接於該迴路濾波器和該第一注入電路之間，用於將該濾波後的類比值轉換為該內部數位值。
  16. 如申請專利範圍第15項該的系統，該類比-數位轉換器包括：內部注入電路，用於將該第一數位值和該第二數位值進行合併；第一內部數位-類比轉換器，用於轉換該內部注入電路的合併結果。
  17. 如申請專利範圍第16項該的系統，該類比-數位轉換器還包括：第二內部數位-類比轉換器，用於轉換該內部數位值的最高有效位比特子集。
  18. 如申請專利範圍第17項該的系統，該內部注入電路和該第二注入電路分別將該第一數位值和不同的符號進行合併。
  19. 一種在類比域和數位域之間轉換的系統，用於接收輸入類比值並輸出由該輸入類比值轉換形成的輸出數位值，包括： 第一數位-類比轉換器，用於根據第一數位值產生第一類比值，並根據第二數位值產生第二類比值，其中，該第一數位值為先前的數位值的比特子集；第一注入電路，耦接於該第一數位-類比轉換器，用於當該第一數位-類比轉換器根據該第二數位值產生該第二類比值時，使該第一類比值作為類比注入值合併至該第二類比值；耦接於該第一注入電路與第二注入電路之間的處理模組；第二注入電路，用於將該第一數位值經該處理模組處理後形成的數位注入值與該第一注入電路的輸出經該處理模組處理後形成的結果值進行合併以形成該輸出數位值；該第二數位值依據輸入類比值產生。
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