CN107070454B - 在模拟域和数字域之间转换的系统 - Google Patents

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Abstract

本发明公开了带有失配误差塑造的在模拟域和数字域之间转换的系统，该系统包括数字‑模拟转换器、耦接于该数字‑模拟转换器的第一注入电路，以及耦接于该数字‑模拟转换器的第二注入电路。该数字‑模拟转换器根据第一数字值产生第一模拟值，并根据第二数字值产生第二模拟值。当该数字‑模拟转换器产生该第二模拟值时，该第一注入电路使模拟注入值注入至该第二模拟值，其中，该模拟注入值由该第一数字值的比特子集形成的数字注入值转换形成。该第二注入电路将该数字注入值和该第二数字值或根据该第二模拟值获得的相关值中的任一个进行合并。实施本发明实施例，可将转换的失配误差塑造为远离期望信号(desired signal)的频带(band)分布。

Description

在模拟域和数字域之间转换的系统
【技术领域】
本发明涉及半导体电路系统领域，尤其涉及一种在数字域和模拟域之间进行转换的系统。
【背景技术】
对于当前的电子产品，例如，移动电话、笔记本/平板电脑、数字照相机/摄像机，定位系统等，要求半导体电路系统具备在数字域和模拟域之间进行转换的功能。
为将数字输入转换为模拟输出，数字-模拟转换器(Digital-to-AnalogConverter，DAC)根据所述数字输入的值选择性地激活多个转换元件(例如，电阻器、电容器或电流源等)的子集，以便合成所述模拟输出。但是，所述多个转换元件与它们的期望值存在偏差(deviation)(例如，变化)，因此在转换过程中引入失配误差(mismatch error)。一些种类的模拟-数字转换器(Analog-to-Digital Converters，ADC)也采用转换元件和/或使用内部的DAC执行模拟-数字转换。因此，对DAC和ADC而言，抑制(suppress)失配误差很重要。
请参考图1，其描述了现有技术的DAC系统100，该DAC系统100将(Ma+Mb)比特的数字输入Di转换为模拟输出Vop。所述DAC系统100包括数字第一阶调制器102(例如，三角积分(sigma-delta)调制器)、动态元件匹配(Dynamic Element Matching，DEM)电路104a和104b，以及DAC 106a和106b。数字第一阶调制器102将数字输入Di调制为Ma比特的数字信号Da，数字信号Da包括数字输入Di和数字调制器102的量化误差。DAC 106a包括多个等权转换元件(equal weighted conversion elements)(未图示)用于将数字信号Da转换为模拟信号Va。在数字信号Da的转换过程中，数字信号Da从二进制码编码为温度计码，动态元件匹配电路104a从DAC 106a的多个转换元件中选择一定数量的转换元件，其中，所述一定数量根据数字值Da确定，以便DAC 106a通过选择的转换元件产生模拟信号Va。
另一方面，从数字输入Di中减去数字信号Da以形成另一个数字信号Db，数字信号Db表示数字调制器102的量化误差。DAC 106b包括多个等权转换元件(未图示)用于将数字信号Db转换为模拟信号Vb。在数字信号Db的转换过程中，数字信号Db从二进制码编码为温度计码，动态元件匹配电路104b从DAC 106b的多个转换元件中选择一定数量的转换元件，所述一定数量根据数字值Db确定，因此，DAC 106b通过选择的转换元件产生模拟信号Vb。将模拟信号Vb从模拟信号Va中减掉以形成模拟输出Vop。
DAC系统100具有一些缺点。为了转换数字输入Di，DAC系统100需要同时接收数字输入Di的所有比特。因此，DAC系统100不适用于连续逐位数字-模拟转换，例如，用于逐次逼近寄存器(Successive Approximation Register，SAR)ADC中的DAC。此外，DAC系统100存在数字第一阶调制器102产生的延迟。因此，DAC系统100不适用于快速转换，例如，连续时间三角积分调制器(Continuous Time Delta Sigma Modulator，CT-DSM)。
【发明内容】
本发明提供在数字域(digital domain)和模拟域(analog domain)之间进行转换的系统，可将转换的失配误差塑造为远离期望信号(desired signal)的频带(band)分布。
本发明提供的一种在模拟域和数字域之间转换的系统，包括：
第一数字-模拟转换器，用于根据第一数字值产生第一模拟值，并根据第二数字值产生第二模拟值；
第一注入电路，耦接于该第一数字-模拟转换器，用于当该第一数字-模拟转换器产生该第二模拟值时，使模拟注入值注入至该第二模拟值，其中，该模拟注入值由该第一数字值的比特子集形成的数字注入值转换形成；
第二注入电路，耦接于该第一数字-模拟转换器，用于将该数字注入值和该第二数字值或根据该第二模拟值获得的相关值中的任一个进行合并。
采用上述的结构，本发明实施例可将转换的失配误差塑造为远离期望信号(desired signal)的频带(band)分布。
【附图说明】
本发明可通过阅读随后的细节描述和参考附图所举的实施例被更全面地理解，其中：
图1描述先前技术的DAC系统100。
图2描述系统200，该系统为SAR ADC用于将模拟值Vi转换为数字值Do。
图3描述系统200的操作。
图4根据本发明的一个实施例并以第2图的系统200作为示例描述处理失配误差的理念。
图5根据本发明的一个实施例描述了失配误差的塑造过程。
图6a描述带有失配误差的DAC 606。
图6b描述依照本发明实施的系统600，系统600用于塑造DAC 606的失配误差。
图7a根据本发明的一个实施例描述系统700a。
图7b根据本发明的一个实施例描述系统700b。
图8根据本发明的一个实施例描述系统800。
图9根据本发明的一个实施例描述了系统900。
图10描述了系统900的操作。
图11描述了系统200输出的一串数字值Do的光谱(标记为“没有MES”)，系统900输出的数字值D的光谱(标记为“具有本发明的MES”)，以及第一阶高通滤波器的频域。
图12根据本发明的一个实施例描述系统1200。
图13a和图13b描述系统1200的操作。
图14a描述了计数与不同用于转换12比特的数字值的技术获得的无杂散动态范围(Spur-Free Dynamic Range，SFDR)的对照。
图14b描述SFDR和由两种不同技术获得的输入电平的对照。
图15根据本发明的一个实施例描述系统1500。
图16根据本发明的一个实施例描述系统1600。
图17a和图17b描述第一注入电路1602在不同周期的操作。
图18根据本发明的一个实施例描述系统1800。
图19根据本发明的一个实施例描述系统1900。
图20比较带有本发明的MES和不带有本发明的MES的不同情形下的输出光谱。
【具体实施方式】
在说明书及后续的权利要求当中使用了某些术语来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名称来称呼同一个组件。本文件并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在接下来的说明书及权利要求中，术语“包含”及“包括”为一开放式的用语，故应解释成“包含但不限制于”。此外，“耦接”一词在此包含直接及间接的电性连接手段。因此，如果一个装置耦接于另一个装置，则代表该一个装置可直接电性连接于该另一个装置，或通过其它装置或连接手段间接地电性连接至该另一个装置。
请参考图2-图3，图2描述系统200，该系统为SAR ADC用于将模拟值Vi转换为数字值Do，图3描述系统200的操作。系统200可包括比较器202、寄存器204、外围电路206和电容器C[N],C[N-1],…,C[1]和C[0]组成的阵列。外围电路206包括开关si0，多个开关s[N],s[N-1],…,s[1]和s[0]，以及多个偏置电路dr[N],dr[N-1],…,dr[1]和dr[0]。开关si0耦接于模拟值Vi和节点nz0之间。比较器202耦接于节点nz0，用于比较节点nz0处的电压Vz0是否大于电压Vc。每一个电容器C[n](n＝N，N-1，...,至0)包括耦接于节点nz0的上端，耦接于开关s[n](n＝N，N-1，...,至0)的下端以选择性地导通至恒定复位电压V0(例如，接地电平)或偏置电路dr[n]。寄存器204寄存比特b[N]，b[N-1]，…，b[1]和b[0]，每一个比特b[n]可等于1或其相反值(-1)。每一个偏置电路dr[n]根据比特b[n]提供电压-b[n]*Vr。
如图3所示，系统200使用周期(cycle)300将模拟值Vi转换为数字值Do。周期300包括采样阶段302、比较阶段304以及空闲阶段(spare phase)306(在一些设计中，可能不包括空闲阶段)。在采样阶段302，开关si0将模拟值导通至节点nz0，每一个开关s[n]将每一个电容器c[n]的下端导通至电压V0。在比较阶段304，开关si0停止将模拟值Vi导通至节点nz0。比较阶段304包括多个比特确定阶段pr[N],pr[N-1]，…，pr[1]和pr[0]。阶段302之后阶段pr[N]开始之前，比较器202比较电压Vz是否大于电压Vc以确定比特b[N]是1或者相反的值。在阶段pr[N]，开关s[N]切换至提供设置电压-b[N]*Vr的偏置电路dr[N]，与此同时，其他剩余的开关s[N-1]-s[0]仍导通至电压V0，如此以致节点nz0处的电压Vz0表示(reflect)值Vi-b[N]*Vr*C[N]/Ct，其中，Ct表示电容器C[N]-C[0]的总电容值。比较器202比较电压Vz0是否大于电压Vc以确定比特b[N-1]是1或者相反的值。
一旦b[N-1]被确定，系统200进入下一阶段pr[N-1]。在阶段pr[N-1]，开关s[N-1]切换至提供电压-b[N-1]*Vr的偏置电路dr[N-1]，与此同时，其他剩余的开关s[N-2]-s[0]仍导通至电压V0，如此以致电压Vz0表示值Vi-Vr*(b[N]*C[N]+b[N-1]*C[N-1])/Ct。比较器202比较电压Vz0是否大于电压Vc以确定比特b[N-2]是1或者相反的值。
如图3所示，当比特b[N-1]，b[N-2]-b[n]分别在阶段pr[N]，pr[N-1]-pr[n+1]之后被成功确定，在阶段pr[n]，开关s[N]-s[n]分别切换至分别提供电压-b[N]*Vr,…,-b[n+1]*Vr和-b[n]*Vr的偏置电路dr[N]-dr[n]，与此同时剩余的开关s[n-1]-s[0]仍导通至电压V0，如此以致节点nz0处的电压Vz0表示值Vi-Vr*(b[N]*C[N]+b[N-1]*C[N-1]+…+b[n+1]*C[n+1]+b[n]*C[n])/Ct。比较器202比较电压Vz0是否大于电压Vc以确定比特b[n-1]是否为1。在阶段pr[N]-pr[0]之后，在空闲阶段306，所有比特b[N]-b[0]被确定并作为数字值Do的比特输出。
在理想状况下，电容器C[N]-C[0]的电容值被二进制加权(binary weighted)，也即，电容器C[N]，C[N-1]，…，C[n]，…，C[1]和C[0]的电容值比值为2^N:2^(N-1):…:2^n:…:2^1:2^0。例如，假设N＝9，理想的电容值比值为512:256:128:…:2:1。通过所述理想的电容值比值，分别在阶段pr[N]-pr[0]确定的比特b[N]-b[0]将模拟值Vi扩展为总和b[N]*2^N+b[N-1]*2^(N-1)+…+b[n]*2^n+…+b[1]*2^1+b[0]*2^0。因此，模拟值Vi被转换为数字值Do＝{b[N],b[N-1],…,b[0]}，其中，比特b[N]-b[0]为数字值Do从最高有效位至最低有效位的比特。
由于在阶段pr[n]，所确定的比特b[N]-b[n+1]被转换为电压Vz0，在比较阶段304，外围电路206和电容器C[N]-C[0]共同工作为DAC 210。因此，在阶段pr[N]-pr[0]之后，数字值Do可表示为总和b[N]*w[N]+b[N-1]*w[N-1]+…+b[n]*w[n]+…+b[1]*w[1]+b[0]*w[0]，其中，w[N]，w[N-1]，…，w[n]，…w[1]和w[0]分别为电容器C[N]，C[N-1]，…，C[n]，…C[1]和C[0]的电容值的权重。换言之，每一个模拟值b[n]*Vr*C[n]/Ct对应一个数字值b[n]*w[n]。对于一个理想的二进制数字化过程，权重w[N]，…，w[n]，…，w[0]应等于2^N，…，2^n，…，2^0。
电容器C[N]-C[0]的实际的电容值会偏离理想的电容值比值，因此引起失配误差。请参考图4，其根据本发明的一个实施例并以图2的系统200作为示例描述处理失配误差的理念。图4的左半边描述了连续将模拟信号DAC[N]，DAC[N-1]，DAC[N-2]，…从模拟值Vi中减去来逐次逼近输入模拟值Vi，其中，DAC[n]为DAC 210从比特b[n]产生而来的模拟值。例如，在图2的系统200中，DAC[N]，DAC[N-1]以及DAC[N-2]可能分别等于Vr*b[N]*C[N]/Ct,Vr*b[N-1]*C[N]/Ct以及Vr*b[N-2]*C[N-2]/Ct。另一方面，图4的右半边描述了连续加上数字值(例如，D[N-2]，D[N-1]以及D[N])以逐次构造输出数字值Do，在图2所示的系统中，D[N-2]，D[N-1]以及D[N]分别等于b[N-2]*w[N-2],b[N-1]*w[N-1]and b[N]*w[N]。
现有技术企图单独在数字域或模拟域处理失配问题，而本发明在模拟域和数字域对称地处理失配问题。例如，电容器C[N-2]的实际电容值与其理想电容值之间存在偏差，如果数字权重W[N-2]与理想的权重值2^(N-2)之间存在对称的偏差，则模拟值Vi仍可在没有误差的情况下完整地转换至正确的数字值Do。换言之，本发明通过在模拟和数字域对称地补偿来解决失配问题。
根据本发明的实施例，时域滤波(temporal filtering)可被用于塑造(shaping)失配误差，以便塑造的失配误差远离期望信号(desired signal)的频带(band)分布。请参考图5，其根据本发明的一个实施例描述了失配误差的塑造过程。如图5所示，转换一串值的失配误差可形成误差序列E(k)，其中，k表示时间索引，且在靠近期望信号的频带处的频率处E(k)会缓慢变化，因此将污染期望信号(未图示)。但是，通过从序列E(k)中减去延迟序列E(k-1)，所形成的结果序列E(k)-E(k-1)将在远离期望信号的频带的频率处迅速变化。因此，失配误差被塑造为高通带(high-pass band)。依照Z变换(z-transform)，延迟序列也可表示为z^(-1)*E(k)。因此，序列E(k)-E(k-1)可表示为(1-z^(-1))*E(k)，表示误差E(k)通过第一阶高通滤波器(1-z^(-1))被过滤掉。
请参考图6a和6b，图6a描述带有失配误差的DAC 606，图6b描述依照本发明实施的系统600，系统600用于塑造DAC 606的失配误差。在图6a中，DAC 606将数字值Di＝{di[N],…,di[0]}转换为模拟值Vo1，其中，模拟值Vo1可表示为di[N]*DAC[N]+…+di[n]*DAC[n]+…+di[0]*DAC[0]，其中，DAC[n]为DAC 606为数字值Di的比特di[n]所产生的模拟值Vo的一部分。假设DAC 606用于转换比特D[n]的一个转换元件(未图示)偏离其理想值，模拟值DAC[n]将以误差Err偏离其理想值ideal_DAC[n]。最终，模拟值Vo1将从它的理想值ideal_DAC[n]偏离误差di[n]*Err。
如图6b所示，通过实施第一注入电路602(标记为“+”模块)和第二注入电路604来形成包括DAC 606的DAC系统600，失配问题可被处理。注入电路602和604耦接于DAC 606。使用DAC系统600，与数字值Di相关的数字值D被转换为模拟值Vo。当DAC 606产生模拟值Vo，第一注入电路602使模拟注入值-z^(-1)*d[n]*DAC[n]注入至模拟值Vo。模拟注入值-z^(-1)*d[n]*DAC[n]为模拟值DAC[n]和在先的数字值D’＝{d’[N],…,d’[0]}的比特d’[n]的乘积(product)。换言之，模拟注入值z^(-1)*d[n]*DAC[n]＝d’[n]*DAC[n]由DAC 606转换自数字值D’的数字值D’[n]，其中，数字值D’[n]由数字值D’的比特d’[n]贡献。例如，当数字值D’等于d’[N]*2^N+…+d’[n]*2^n+…+d’[0]*2^0，数字值D’[n]可能等于d’[n]*2^n。
如图4所示，对称于通过第一注入电路602在模拟域注入，第二注入电路604在数字域合并(例如，求和)数字值z^(-1)*D[n](作为数字注入值)和数字值Di以形成数字值D。
通过注入电路602、604以及DAC 606的协作(cooperation)，模拟值Vo将以误差(1-z^(-1))*d[n]*Err，也即，(d[n]-d’[n])*Err，偏离其理想值V_ideal。如图5所示，与图6a中不具有失配误差塑造(Mismatch Error Shaping，MES)的DAC 606产生的初始误差d[n]*Err相比，具有MES的系统600产生的误差(1-z^(-1))*d[n]*Err被塑造为高通带，该高通带远离期望信号的频带。
请参考图7a，其根据本发明的一个实施例描述系统700a。系统700a可为分级(sub-ranging)ADC系统，用于接收模拟值Vi并输出由所述模拟值Vi转换形成的数字值Do。系统700a包括第一ADC 710作为粗(coarse)ADC，第二ADC 720作为细(fine)ADC，两个求和模块730和740，以及DAC 706。ADC 710将模拟值Vi转换为具有粗糙量化步长(分辨率)的数字值D。DAC 706耦接于ADC 710和求和模块730之间，用于将数字值D转换为模拟值Vo。求和模块730耦接于DAC 706和ADC 720之间，用于将模拟值Vo从模拟值Vi中减去以形成模拟值Vfn。ADC 720耦接于求和模块730和740之间，用于将模拟值Vfn转换为具有细量化步长(与ADC710的粗糙量化步长相比)的数字值Dfn。求和模块740耦接于ADC 720和ADC 730，用于合并数字值D和Dfn以形成数字值Do。
与图6b类似，由于DAC 706可能给数字值D的每一个比特d[n]带来失配误差，系统700a还包括第一注入电路702(标记为“+”模块)和第二注入电路704(标记为“+”模块)用于失配误差塑造。当DAC 706根据数字值D产生模拟值Vo，第一注入电路702使模拟注入值-z^(-1)*d[n]*DAC[n]＝d’[n]*DAC[n]注入至模拟值Vo。模拟注入值-z^(-1)*d[n]*DAC[n]＝d’[n]*DAC[n]由706从数字注入值z^(-1)*D[n]＝D’[n]转换而来，其中，d’[n]为DAC 706转换的一个在先的数字值D’＝{d’[N],…,d’[0]}的一个比特，数字注入值D’[n]为数字d’[n]贡献的数字值D’的一部分。例如，当数字值D’等于d’[N]*2^N+…+d’[n]*2^n+…+d’[0]*2^0，数字注入值D’[n]可等于d’[n]*2^n。第二注入电路704耦接于ADC 710和DAC 706之间，用于合并数字注入值z^(-1)*D[n]和数字值D。如图7a所示，通过注入电路702和704的协作，最终的数字值Do中的失配误差将塑造为远离期望信号的频带。例如，假设在没有注入电路702和704的协助的情形下，DAC 706转换数字值D的比特d[n]的所形成的失配误差使数字Do以误差d[n]*err[n]偏离理想值Do_ideal，随后，注入电路702和704的协作将该误差d[n]*err[n]塑造为(1-z^(-1))*d[n]*err[n]。
请参考图7b，其根据本发明的一个实施例描述系统700b。系统700b接收模拟值Vi并输出由所述模拟值Vi转换形成的数字值Do。与图7a的系统700a类似，系统700b也包括第一ADC 710、第二ADC 720、求和模块730、DAC 706以及第一注入电路702，图7a的系统700a中的第二注入电路704和求和模块740在图7b的系统700b合并实施为求和模块740b。求和模块740b将数字注入值z^(-1)*D[n]与数字值D和Dfn的和进行合并(被从所述和中减去)以形成最终的数字值Do。因此，系统700b也实施失配误差塑造功能。换言之，如图7a所示，数字注入值z^(-1)*D[n]可注入至DAC 706的输入端，或者如图7b所示，可注入至根据DAC 706的输出模拟值Vo获取的数字信号(例如，数字值Dfn)。
在系统700a中，数字注入值z^(-1)*D[n]以相加的方式被注入至注入电路704，但被求和模块730以减法的方式与模拟值Vi合并以形成数字值Dfn。因此，在系统700b中，相同的数字注入值z^(-1)*D[n]以被减的方式注入求和模块740b。
请参考图8，其根据本发明的一个实施例描述系统800。系统800可为接收模拟值Vi并输出由所述模拟值Vi转换形成的数字值Do的ADC系统。系统800包括求和模块804和ADC模块810，其中，ADC模块810包括第一处理模块TF1、DAC 806、第二处理模块TF2以及求和模块802。处理模块TF1处理模拟信号Vi并产生模拟值Vtf1。例如，处理模块TF1可包括滤波器、放大器和/或求和模块等(未图示)。求和模块802耦接于处理模块TF1和TF2之间。DAC 806耦接于求和模块802用于将内部的数字值D＝{d[N],…,d[n],…d[0]}转换为模拟值Vo，其中，求和模块802不仅合并模拟值Vtf1和Vo，还作为第一注入电路用于将模拟注入值z^(-1)*d[n]*DAC[n]注入至模拟值Vo。数字值D由ADC模块810依据模拟值Vi产生，模拟注入值z^(-1)*d[n]*DAC[n]由DAC 806从数字注入值z^(-1)*D[n]＝D’[n]转换而来，数字注入值D’[n]为比特d’[n]贡献的在先的数字值D’＝{d’[N],…,d’[n],…,d’[0]}的一部分。
ADC模块810也根据模拟值Vo产生值Sx。处理模块TF2处理值Sx以形成结果值Sx2，且ADC 810根据值Sx2产生数字值Dtf2。例如，处理模块TF2可包括数字滤波器、放大器和/或求和模块等(未图示)。求和模块804耦接于ADC 810，作为第二注入电路用于将数字值Dtf2和数字注入值z^(-1)*D[n]TF2合并以形成数字值Do。数字注入值z^(-1)*D[n]TF2为处理模块TF2(或其他未图示的与处理模块TF2具有相同转换功能的处理模块)对数字注入值z*(-1)*D[n]的处理结果。对模拟注入值z^(-1)*d[n]*DAC[n]和数字注入值z^(-1)*D[n]TF2的注入实施DAC 806的失配误差塑造，以便塑造转换比特d[n]所引起的失配误差。例如，假设在没有失配误差塑造时，数字值Do以误差d[n]*err[n]TF2偏离其理想值Do_ideal，则数字值Do将以高通塑造后的误差(1-z^(-1))*d[n]*err[n]TF2偏离其理想值Do_ideal。在感兴趣的频带内(例如，期限信号的频带)，数字注入值也可约为z^(-1)*D[n]TF2。
请参考图9，其根据本发明的一个实施例描述了系统900。系统900可为SAR ADC，用于将模拟值Vi转换为带有失配误差塑造的数字值D。系统900包括比较器910、寄存器940、外围电路930、额外的控制电路950以及电容器阵列920，所述电容器阵列920包括电容器c[N]，c[N-1]，…，c[1]和c[0]。外围电路930可包括开关si1、多个开关sw[N]，sw[N-1]，…，sw[1]和sw[0]和多个偏置电路da[N]，da[N-1]，…，da[1]和da[0]。开关si1耦接于模拟值Vi和公共节点nz1之间。比较器910耦接于节点nz1，用于比较节点nz1处的电压Vz1是否大于电压Vc。每一个电容器c[n](n＝N，N-1，…至0)可包括耦接于节点nz1的上端，耦接于开关sw[n]的下端以被选择性地导通至恒定复位电压V0(例如，接地)或偏置电路da[n]。寄存器940可寄存比特b[N]，b[N-1]，…，b[1]和b[0]。每一个偏置电路da[n]可根据比特b[n]提供电压-b[n]*Vr。图9中的系统900为单端实施例，但其可延伸至不同的设计。
请一并参考图9和图10，图10描述了系统900的操作。如图10所示，系统900使用周期1000将模拟值Vi转换为数字值D。在周期1000之前，系统900在在先的周期1000’已经将在先的模拟值Vi’转换为在先的数字值D’＝{d’[N],…,d’[n],…,d’[0]}。
周期1000包括采样及注入阶段1002a、复位阶段1002b、转换阶段1004以及空闲阶段1006(可选的)。在采样及注入阶段1002a，开关si1将模拟值Vi导通至节点nz1，额外的控制电路950控制寄存器940保持寄存比特d’[N]-d’[0]作为比特b[N]-b[0]，并控制开关sw[N]-sw[0]的第一子集(例如，sw[N])将电压V0导通至电容器c[N]-c[0]的第一子集(例如，c[N])的下端，并控制开关sw[N]-sw[0]的第二子集(例如，sw[N-1]-sw[0])分别将偏置电路da[N]-da[0]的第二子集(例如，da[N-1]-da[0])导通至电容器c[N]-c[0]的第二子集(例如，c[N-1]-c[0])的下端，以便属于偏置电路的所述第二子集的每一个偏置电路da[n]提供电压-d’[n]*Vr给电容器c[n]的下端。
在采样及注入阶段1002a之后，在复位阶段1002b，开关si1停止将模拟值Vi导通至节点nz1，额外的控制电路950控制外围电路930将电容器c[N]-c[0]的下端导通至电压V0，寄存器940的比特b[N]-b[0]复位为待定。因此，在比较阶段1004，模拟注入值Vinj(未图示)表示总和d[N-1]*c[N-1]*+d[N-2]*c[N-2]+…+d[1]*c[1]+…+d[0]*c[0]与模拟值Vi合并以形成合并后的模拟值Vcb(未图示)，且合并后的模拟值Vcb将转换为数字值。换言之，由于在比较阶段1004电容器阵列920和外围电路930通过将数字比特b[N]-b[0]表示为模拟电压Vz来共同作用为DAC 906，在采样及注入阶段1002a和复位阶段1002b额外的控制电路950和寄存器940已经共同操作为第一注入电路902来将模拟注入值Vinj注入至电压Vz1。模拟注入值Vinj由DAC 906从在先的数字值D’的数字注入值Dinj转换而来，其中，数字注入值Dinj由在先的数字值D’的第二子集(例如，d’[N-1]-d’[0])形成，例如，Dinj＝{d[N-1],…,d’[0]}。
在比较阶段1004，开关si1停止将模拟值Vi导通至节点nz1。比较阶段1004包括多个比特确定阶段p[N],p[N-1],…,p[1]和p[0]。在阶段1002a结束阶段pr[N]开始前，比较器910比较电压Vz是否大于电压Vc以确定比特b[N]为1或相反的值。在阶段p[N]，开关sw[N]切换至提供设定的电压-b[N]*Vr的偏置电路da[N]，但其他剩余的开关sw[N-1]-sw[0]仍导通至电压V0，以便节点nz1处的电压Vz1表示值Vcb-b[N]*Vr*c[N]/ct，其中，ct表示电容器c[N]-c[0]的总电容值。比较器910比较电压Vz1是否大于电压Vc以确定比特b[N-1]为1或相反的值。
一旦比特b[N-1]被确定，系统900进入下一阶段p[N-1]。在阶段p[N-1]，开关sw[N-1]切换至提供电压-b[N-1]*Vr的偏置电路da[N-1]，与此同时，其他剩余的开关sw[N-2]-sw[0]仍导通至电压V0，如此以致电压Vz1表示值Vcb-Vr*(b[N]*c[N]+b[N-1]*c[N-1])/ct。比较器910比较电压Vz1是否大于电压Vo以确定比特b[N-2]是否为1。
当比特b[N-1]，…,b[n]分别在阶段pr[N]，pr[N-1]-pr[n+1]后被成功确定，在阶段p[n]，开关sw[N]-sw[n]分别切换至分别提供电压-b[N]*Vr-b[n+1]*Vr-b[n]*Vr da[N]-da[n]的偏置电路da[N]-da[n]，与此同时剩余的开关sw[n-1]-sw[0]仍导通至电压V0，如此以致电压Vz1表示值Vcb-Vr*(b[N]*c[N]+b[N-1]*c[N-1]+…+b[n+1]*c[n+1]+b[n]*c[n])/ct。比较器910比较电压Vz1是否大于电压Vc以确定比特b[n-1]是否为1。在阶段pr[N]-pr[0]之后，所有比特b[N]-b[0]均被确定以形成数字值D＝{b[N],…,b[n],…,b[0]}。
电容器c[N]-c[0]的实际电容值偏离理想的电容值。但是，在阶段1002a和1002b寄存器940和额外的控制电路950合并操作为第一注入902以使模拟注入值Vinj注入至模拟值Vcb。在数字域，对称地，例如，系统900可包括第二注入电路904(标记为“+”模块)用于将数字值D与数字注入值Dinj合并以形成数字值Do。因此，电容器阵列920的失配被塑造为远离期望信号的频带。
根据本发明，由于本发明的MES对称地在数字域和模拟域执行塑造，每一个独立的电容器c[n]的绝对电容值的偏差本质上小于电容器c[N]-c[0]的相关电容值比值的偏差。例如，假设电容器阵列包括电容器c[3]-c[0]，具有理想的电容值比值8:4:2:1和实际的7.6、4.3、1.8和0.9个基本电容值单位的电容值。根据本发明，通过在模拟域和数字域注入相应的偏差来塑造每一个电容器的电容值偏差，而注入值和剩余的需要被塑造的电容器的偏差可用于去掉选择的电容器(例如，c[3])所定义的偏差。因此，所选择的电容器c[3]可认为具有标准的1单位的电容值，而其他电容器c[2]-c[0]可认为具有相应的4.3/7.6,1.8/7.6和0.9/7.6单位的电容值。因此，在图9和图10的实施例中，注入至数字域的数字值Dinj由在先的数字值D’的第二子集的比特(例如，d’[N-1]-d’[0])形成，而不是由全部的比特d’[N]-d’[0]形成。例如，数字值Dinj可能等于d’[N-1]*2^(N-1)+…+d’[0]*2^0，而数字值D’等于d’[N]*2^N+d’[N-1]*2^(N-1)+…+d’[0]*2^0。
参考图9-图10时，请参考图11，其比较现有技术的系统200(图2)和本发明的系统900(图9)的性能。图11描述了系统200输出的一串数字值Do的光谱(标记为“没有MES”)，系统900输出的数字值D的光谱(标记为“具有本发明的MES”)，以及第一阶高通滤波器的频域。如图11所示，没有MES的光谱在靠近期望信号的频带处具有明显的杂散(spur)；相反，具有本发明的MES的光谱在靠近期望信号的频带处成功抑制了杂散。具有本发明的MES的光谱还显示出比第一阶高通滤波的期望改善更大的改善。例如，在频率f0，与平坦的响应(没有任何滤波处理)相比第一阶高通滤波的响应显示出改善ed0。在频率f0，相较于不具有MES的光谱，具有本发明的MES的光谱显示出改善ed1，改善ed1大于第一阶高频滤波处理所期望的改善ed0。在将模拟值Vi转换为数字值D时，由于第一注入电路902(图9)通过连续地装载数字注入值Dinj(图10中阶段1002a和1002b)和数字值D(在阶段p[N]-p[0])的方式注入模拟注入值Vinj，DAC 906的输入存在抖动。因此，DAC 906的失配误差不仅通过第一阶高频滤波塑造，还通过抖动DAC 906的输入被随机化。因此，系统900取得比第一阶高频滤波更好的性能。
请参考图12、图13a-图13b。其中，图12根据本发明的一个实施例描述系统1200，图13a和图13b描述系统1200的操作。系统1200可为SAR ADC，用于将模拟值Vi转换为数字值Dop，也即，数字值Dop由数字值H、D以及Dinj形成(在图12所示的实施例中，Dop＝H+D-Dinj)，其中，数字值H等于{h[M],…,h[m],…,h[0]}，数字值D等于{d[N],…,d[n],…,d[0]}。系统1200包括开关si2、比较器1210、寄存器1240和1290、外围电路1230和1270、额外的控制电路1250、动态元件匹配电路1280和电容器阵列1220和1260。开关si2耦接于模拟值Vi和公共节点nz2之间。比较器1210耦接于节点nz2，用于比较节点nz2处的电压Vz2是否大于电压Vc。
电容器阵列1220包括电容器c[N],…,c[n],…,c[0]，每一个电容器c[n](n＝N,N-1,…至0)具有耦接于节点nz2的上端和耦接于外围电路1230的下端。寄存器1240耦接于外围电路1230，用于寄存比特b[N]-b[0]。根据寄存器1240的比特b[n]，外围电路1230选择性地将每一个电容器c[n]的下端导通至复位电压V0或电压-b[n]*Vr。额外的控制电路1250耦接于寄存器1240和外围电路1230。
电容器阵列1260包括Q个电容器ca[Q],…,ca[q],…,ca[1]，每一个电容器ca[q]具有耦接于节点nz2的上端和耦接于外围电路1270的下端。Q等于2^(M+1)-1。动态元件匹配电路1280耦接于外围电路1270和寄存器1290之间。寄存器1290寄存比特h[M]-h[0]以形成数字值H。动态元件匹配电路1280通过伪随机交换(pseudo-random shuffling)从电容器ca[Q]-ca[1]中选择一定数量(一个或多个)的电容器，所述一定数量表示比特h[M]-h[0]。外围电路1270将选择的电容器的下端导通至电压-Vr，并将ca[Q]-ca[1]中其他的电容器导通至电压+Vr。
理想地，电容器阵列1260中的电容器ca[Q]-ca[1]具有相同的电容值，且电容器ca[Q],…,ca[q],…,ca[1]和c[N],…,c[n],…,c[0]的电容值为2^(N+1):…:2^(N+1):…:2^(N+1):2^N:…:2^n:…:2^0。
如图13a和图13b所示，系统1200使用周期1300将模拟值Vi转换为数字值Dop。在周期1300之前，系统1200通过在先的周期1300’已经将在先的模拟值Vi’转换为在先的数字值D’op。
周期1300包括采样及注入阶段1302a、复位阶段1302b、最高有效位转换阶段1304以及最低有效位转换阶段1306，以及空闲阶段1308(可选的)。在采样及注入阶段1302a(图13a)，开关si2将模拟值Vi导通至节点nz2，额外的控制电路1250控制寄存器1240保持寄存比特d’[N]-d’[0]作为比特b[N]-b[0]，并控制外围电路1230将电容器c[N]-c[0]的下端分别导通至电压-d’[N]*Vr--d’[0]*Vr。在采样及注入阶段1302a，外围电路1270保持将电容器ca[Q]-ca[1]的下端导通至电压V0，且寄存器1290的比特h[M]-h[0]被复位为待确定。
在采样及注入阶段1302a之后，开关si2停止将模拟值Vi导通至节点nz2。在复位阶段1302b，额外的控制电路1250控制外围电路1230将电容器c[N]-c[0]的下端导通至电压V0，且寄存器1240的比特b[N]-b[0]被复位为待确定。因此，在采样及注入阶段1302a和复位阶段1302b，表示总和d’[N]*c[N]*+…+d’[0]*c[0]的模拟注入值Vinj(未图示)与模拟值Vi合并以形成合并后的模拟值Vcb(未图示)，且合并后的模拟值Vcb将会在最高有效位比较阶段1304和最低有效位比较阶段1306被转换为数字值。由于通过将数字比特b[N]-b[0]表示为模拟电压Vz2，电容器阵列1220和外围电路1230将在最低有效位比较阶段1004共同操作为DAC 1206，在采样及注入阶段1302a和复位阶段1302b寄存器1240和额外的控制电路1250已经共同操作为第一注入电路1202用于使模拟注入值Vinj注入至电压Vz2，其中，模拟注入值Vinj由DAC 1206从数字注入值Dinj转换而来。
采样及注入阶段1302a和复位阶段1302b之后，为最高有效位比较阶段1304，最高有效位比较阶段1304包括多个比特确定阶段pa[M],…,pa[m],…,pa[0]。阶段1302b之后，阶段pa[M]之前，比较器1210比较电压Vz2是否大于电压Vc以确定比特h[M]为1或者其相反值。在阶段pa[M]，动态元件匹配电路1280从电容器阵列1260的电容器ca[Q]-ca[1]中选择h[M]*2^M个电容器，外围电路1270将选择的h[M]*2^M个电容器的下端导通至电压-Vr，并保持将其他电容器的下端导通至电压+Vr，比较器1210比较电压Vz2是否大于电压Vc以确定比特h[M-1]为1或者其相反值。另一方面，在最高有效位比较阶段1304，外围电路1230保持将电容器c[N]-c[0]的下端导通至电压V0。
在阶段pa[m](图13b中，m＝M-1至1)，动态元件匹配电路1280从电容器阵列1260的电容器ca[Q]-ca[1]中选择S[m]个电容器，外围电路1270将选择的S[m]个电容器的下端导通至电压-Vr，并保持将其他电容器(Q-S[m]个)的下端导通至电压V0，比较器1210比较电压Vz2是否大于电压Vc以确定比特h[m-1]是否为1。数量S[m]等于h[M]*2^M+…+h[m+1]*2^(m+1)+h[m]*2^m。
最高有效位比较阶段1304之后，比特h[M]-h[0]被确定以形成数字值Dop的最高有效位M+1，接着系统1200进入最低有效位比较阶段1306。比较阶段1306包括多个比特确定阶段p[N],…,p[n],…,p[0]。阶段1304之后，阶段p[N]之前，比较器1210比较电压Vz2是否大于电压Vc以确定比特b[N]为1或者其相反值。在阶段p[N]，外围电路1230将电容器c[N]的下端导通至电压-b[n]*Vr，并保持将其他电容器c[N-1]-c[0]的下端导通至电压V0，比较器1210比较电压Vz2是否大于电压Vc以确定比特b[N-1]是否为1。另一方面，在最高有效位比较阶段1304之后，外围电路1270将电容器ca[Q]-ca[1]中的S个电容器的下端导通至电压-Vr，将电容器ca[Q]-ca[1]中的Q-S个电容器的下端导通至电压V0，其中，数量S等于h[M]*2^M+…+h[0]*2^0。
在阶段p[n](n＝N-2至1)，外围电路1230将电容器c[N]-c[n]的下端分别导通至电压-b[N]*Vr至-b[n]*Vr，并将其他电容器c[n]-c[0]的下端导通至电压V0。比较器1210比较电压Vz2是否大于电压Vc以确定比特d[n-1]是否为1。最低有效位比较阶段1306之后，所有比特b[N]-b[0]被确定以形成数字值D＝{b[N],…,b[n],…,b[0]}。作为举例，系统1200可进一步包括第二注入电路1204(标记为“+”模块)用于将数字值D与数字注入值Dinj＝D’，以及H合并以形成数字值Dop。因此，通过注入电路1202和1204的协作，电容器阵列1220的失配塑造为远离期望信号的频带。另一方面，电容器阵列1260的失配由动态元件匹配电路1280的操作塑造，动态元件匹配电路1280搅乱电容器ca[Q]-ca[1]的使用以塑造它们的失配。
尽管动态元件匹配也为塑造失配的技术，但根据本发明，对称地在数字域和模拟域注入MES证明更优。请参考图14a和14b以比较动态元件匹配和MES。图14a描述了计数与不同用于转换12比特的数字值的技术获得的无杂散动态范围(Spur-Free Dynamic Range，SFDR)的对照，其中，所述用于转换12比特的数字值的技术包括3比特加权平均数(DataWeighted Average，DWA)(简记为：3-bit DWA)(DWA为一种动态元件匹配技术)、4比特加权平均数(简记为：4-bit DWA)、5比特加权平均数(简记为：5-bit DWA)、6比特加权平均数(简记为：6-bit DWA)以及3比特加权平均数加上MES(简记为：3-bit DWA+MES)。3-bit DWA使用加权平均数塑造3比特的最高有效位的失配误差，但不处理其他9比特的失配误差。类似地，6-bit DWA使用加权平均数塑造6比特的最高有效位的失配误差，但不处理其他6比特的失配误差。另一方面，3-bit DWA+MES使用加权平均数塑造3比特的最高有效位的失配误差，而对9比特的最低有效位使用MES。该技术可由图12的系统1200实施，其中，数量M＝2，Q＝7，N＝8。如图14a所示，相较于仅适用加权平均数的技术，即使是6-bit DWA，3-bit DWA+MES提供更佳的SFDR。请注意，由于加权平均数的比特数量呈线性增加，实施加权平均数的布局区域呈指数增加。例如，实施3-bit DWA，4-bit DWA，5-bit DWA和6-bit DWA的布局区域可约为1:2:4:8。较大的布局区域同时会导致更大的功率消耗。相反，实施MES的布局区域和功率消耗相对较小。因此，通过对小部分最高有效位使用DWA及对其他比特使用MES，可在不牺牲功率消耗和布局区域的前提下获得更优的性能。
图14b描述SFDR和由两种不同技术获得的输入电平的对照，所述两种不同技术包括3-bit DWA和3-bit DWA+MES，其中，8-bit DWA对8比特的最高有效位使用加权平均数。图14b还示出信号噪声和失真比(signal to noise plus distortion ratio，SNDR)和由两种不同技术获得的输入电平的对照。如图14b所示，相较于仅使用8-bit DWA技术，3-bit DWA+MES获得更好的性能。请注意，8-bit DWA的布局区域约为3-bit DWA的布局区域的32倍。与图9中仅使用MES的系统900相比，图12中联合使用DEM(例如，DWA)和MES的系统1200对于动态范围更有利。
请参考图15，其根据本发明的一个实施例描述系统1500。系统1500使用周期(未图示)接收数字值Di并输出由所述数字值Di转换形成的模拟值Vot。系统1500包括动态元件匹配电路1510、第一DAC 1520作为最高有效位DAC、求和模块1530、第一注入电路1502、第二DAC 1506作为最低有效位DAC，以及第二注入电路1504(标记为“+”模块)。动态元件匹配电路1510耦接于第二注入电路1504和DAC 1520之间。在所述周期内，动态元件匹配电路1510接收由数字值Ds的Ms比特最高有效位形成的数字值H，将数字值H从二进制码编码为温度计码，相应地控制DAC 1520合成从数字值H转换而来的模拟值VoH。
另一方面，第一注入电路1502耦接于第二注入电路1504和DAC 1506之间。在转换数字值Di的周期内，第一注入电路1502以负号的方式连续装载数字注入值z^(-1)*D，并且在所述周期的不同阶段，将数字值Ds的Ns比特最低有效位形成的数字值D分别装载至DAC1506，因此，使模拟注入值Vinj(未图示)通过DAC 1506被注入至模拟Vo，其中，所述模拟Vo由合并的数字值(1-z^(-1))*D转换而来，模拟值Vinj由数字注入值z^(-1)*D转换而来。对称于第一注入电路1502，第二注入电路1504将数字注入值-z^(-1)*D与数字值Di进行合并以形成数字值Ds。数字注入值z^(-1)*D由第二注入电路1504在一个先前的周期形成的数字值Ds’(未图示)的Ns比特最低有效位形成。求和模块1530耦接于DAC 1520和DAC 1506，用于汇合模拟值VoH和Vo以形成模拟值Vot。
DAC 1506可包括电容器和/或电阻器以存储和合并由第一注入电路1502连续装载的数字注入值-z^(-1)*D和数字值D。图12中的DAC 1206为DAC 1506的一个实施例，由电容器阵列1260和外围电路1270共同实施的DAC为DAC 1520的一个实施例。类似于系统1200，系统1500联合使用伪随机交换的DEM(例如，DWA)和对称注入的MES。
请参考图16，其根据本发明的一个实施例描述系统1600。作为举例，系统1600可作为连续时间三角积分调制器用于将模拟值Vi调制为数字值Do。系统1600包括DAC模块1660、求和模块1630、回路滤波器1640(例如，低通滤波器)、ADC 1650以及第二注入电路1604(标记为“+”模块)。DAC模块1660包括动态元件匹配电路1610、第一注入电路1602、求和模块1670、DAC 1620、1606a以及1606b分别作用为最高有效位DAC和两个最低有效位DAC。求和模块1630将模拟值Vo从模拟值Vi中减去以形成模拟值Vd。回路滤波器1640耦接于求和模块1630和ADC 1650之间，用于通过对模拟值Vd进行滤波来产生模拟值Vf。ADC 1650耦接于回路滤波器1640和第二注入电路1604之间，用于将模拟值Vf转换为数字值Do。第二注入电路1604耦接于ADC 1650和DAC模块1660之间，用于将数字注入值z^(-1)*D和数字值Do进行合并以形成数字值Ds。DAC模块1660耦接于求和模块1630和第二注入电路1604之间，用于将数字值Ds转换为模拟Vo。
为了转换数字值Ds，将数字值Ds分离为两个数字值H和D，其中，数字值H由数字值Ds的Ms比特最高有效位形成，数字值D由数字值Ds的Ns比特最低有效位形成。动态元件匹配电路1610将数字值H从二进制码编码为温度计码，并相应控制DAC 1620合成由数字值H转换而来的模拟值VH。因此，DAC 1620的失配误差通过DEM塑造。另一方面，第一注入电路1602包括运算符u1(例如，延迟单元)耦接于端口p1和p2之间。第一注入电路1602交替地将端口p1和p2路由至DAC 1606a和1606b，DAC 1606a和1606b通过转换第一注入电路1602路由的数字值分别产生模拟值va和vb。求和模块1660将模拟值VH、va和vb进行合并以形成模拟值Vo。
参考图16的同时，请参考图17a和图17b，其中，图17a和图17b描述第一注入电路1602在不同周期的操作，在每一个周期转换数字值D的一串值。为更好理解，不同周期的数字值D表示为D(k-1),D(k)以及D(k+1)。如图17a所示，在k-th周期，响应于数字值D(k)，运算符u1通过端口p2提供数字注入值-z^(-1)*D(k)＝-D(k-1)，而数字值D(k)则通过端口p1接收；第一注入电路1602将端口P2路由至DAC 1606a以将数字注入值-D(k-1)转换为模拟值va(k)作为模拟注入值，与此同时，将端口p1路由至DAC 1606b以将数字值D(k)转换为模拟值vb(k)，以便使模拟注入值va(k)通过求和模块1660注入至模拟值vb(k)，求和模块1660将模拟注入值va(k)和模拟值vb(k)进行合并。对称地，第二注入电路1604在数字域注入数字注入值D(k-1)以获得MES。
如图17b所示，在(k+1)-th周期，响应于下一个数字值D(k+1)，运算符u1通过端口p2提供数字注入值-z^(-1)*D(k+1)＝-D(k)，而数字值D(k+1)则通过端口p1接收；第一注入电路1602将端口P2路由至DAC 1606b以将数字注入值-D(k)转换为模拟值vb(k+1)作为模拟注入值，与此同时，将端口p1路由至DAC 1606a以将数字值D(k+1)转换为模拟值va(k+1)，以便使模拟注入值vb(k+1)通过求和模块1660注入至模拟值va(k+1)，求和模块1660将模拟注入值vb(k+1)和模拟值va(k+1)进行合并。对称地，第二注入电路1604在数字域注入数字注入值D(k)以获得MES。请注意，在每个周期，不仅在DAC 1606a和1606b之间获得MES，不同周期间的DAC 1606a自身和1606b自身也获得MES。
如图17a和17b所述，在每个周期，模拟值va和vb中的一个为数字注入值-z^(-1)*D转换形成的被注入至模拟值Vo中的模拟注入值。由于模拟值va和vb同时产生，不同于图15所示的DAC 1506，DAC 1606a和1606b中的任一个均不需要存储将与数字值D合并的数字注入值-z^(-1)*D。因此，DAC 1606a和1606b可采用不归零(Non-Return to Zero，NRZ)电流DAC实现。
请参考图18，其根据本发明的一个实施例描述系统1800，系统1800接收模拟值Vi并输出由所述模拟值Vi转换形成的数字值Dop。系统1800改变自系统1600，包括求和模块1630用于从模拟值Vi中减去模拟值Vo以形成模拟值Vd，回路滤波器1640用于产生模拟Vf，ADC 1650用于将模拟值Vf转换为数字值Do，DAC模块1660用于将数字值Do转换为模拟值Vo。Ns+Ms比特的数字值Do被分离为数字值DoM和DoL，DoM和DoL分别由数字值Do的Ms比特的最高有效位和Ns比特的最低有效位形成。
在系统1800中，ADC 1650包括DAC 1806作为最低有效位DAC、DAC 1810作为最高有效位DAC、耦接于DAC 1810的动态元件匹配电路1812以及第一注入电路1802。作为举例，如图12所示，ADC 1650可由系统1200实施，其中，DAC 1806由DAC 1206实现，用于确定数字值DoL；动态元件匹配电路1812由动态元件匹配电路1280实现；DAC 1810由电容器阵列1260和外围电路1270共同实现，用于确定带有动态元件匹配的数字值DoM；第一注入电路1802由第一注入电路1202实现。动态元件匹配电路1812控制DAC 1810合成由数字值DoM转换而来的模拟值(未图示)。第一注入电路1802通过将数字注入值z^(-1)*DoL和数字值DoL装载至DAC1806而使模拟值Vinj(未图示)在模拟域被注入。对称于第一注入电路，系统1800还包括第二注入电路1804用于将数字注入值z^(-1)*DoL和数字值D进行合并以形成数字值Dop。换言之，当DAC模块1660的失配误差通过DEM和MES的协作被塑造，ADC 1650的失配误差也可通过系统1800的DEM和MES的协作被塑造。注入电路1802和1804的协作还实现注入电路1604的功能。
请参考图19，其根据本发明的一个实施例描述系统1900。系统1900接收数字值Di并输出由所述数字值Di转换形成的模拟值Vo。类似于图6a所示的系统600，系统1900包括第一注入电路1902、第二注入电路1904和DAC 1906。当DAC 1906产生模拟值Vo，第一注入电路1902使模拟注入值注入至模拟值Vo，第二注入电路将数字注入值和数字值Di合并以形成数字值D。但是，在系统1900中，用于MES的被注入的模拟值和数字值有所改变。如图19所示，为塑造转换数字值D的比特d[n]所导致的失配误差，第二注入电路1904注入的数字注入值通常可为±z^(-K)*D[n]，其中，D[n]由比特d[n]形成，第一注入电路1902注入的模拟注入值通常可为±z^(-K)*d[n]*DAC[n]，其中，DAC[n]由D[n]形成，K为不限于1的整数。换言之，用于延迟一个周期的运算符z^(-1)可替换为用于延迟K个周期的运算符z^(-K)或-z^(-K)。
通过具有运算符±z^(-K)的MES，转换比特d[n]的最初的失配误差d[n]*Err可塑造为(1±z^(-K))*d[n]*Err。通过改变整数K的值和符号，可获得各种塑造效果。请参考图20，其比较低带有本发明的MES和不带有本发明的MES的不同情形下的输出光谱，其中，用于实现MES的运算符±z^(-K)被选择为-z^(-2)，因此失配误差将由1+z^(-2)塑造。图20还示出响应于滤波器1+z^(-2)的频率域。如图20所示，不具有MES的光谱在期望信号附近存在显著的杂散；相反，具有本发明的MES的光谱成功地抑制了期望信号附近的杂散。
换言之，通过控制运算符±z^(-K)，本发明的MES充分灵活地取得不同的塑造效果，例如，如图11和图20所示。这样的灵活性使本发明的MES适应于不同的应用。例如，一些类型的通信系统将射频信号向下转换为中频信号以数字化，此时可使用图20所示的MES。其他一些类型的通信系统将射频信号向下转换为基带信号以数字化，此时可使用图11所示的MES。
总之，本发明通过模拟域和数字域的注入值提供MES。与不适用于SAR ADC和高速CT-DSM的现有技术相比(例如，图1)，本发明为SAR ADC(例如，图9和图12)和CT-DSM(例如，图16和图18)提供具有高性能、低功率和紧凑区域的失配塑造解决方案。对于SAR ADC，本发明可打破SAR ADC的线性限制并提供高量化分辨率。对于CT-DSM，本发明允许非常高的多比特量化，因此具有非常低的过采样率。本发明的MES适用于任意加权元件(例如，电容器或电流源)的ADC/DAC，不限于二进制加权元件。本发明还提供灵活性以实现不同的塑造效果。
权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (21)

1.一种在模拟域和数字域之间转换的系统，其特征在于，包括：
第一数字-模拟转换器，用于根据第一数字值产生第一模拟值，并根据第二数字值产生第二模拟值，其中，所述第一数字值为先前的第二数字值的比特子集；
第一注入电路，耦接于所述第一数字-模拟转换器，用于将所述第一数字值作为数字注入值和输入数字值进行合并以形成所述第二数字值；
第二注入电路，耦接于所述第一数字-模拟转换器，用于当所述第一数字-模拟转换器通过所述第二数字值产生所述第二模拟值时，使所述第一模拟值作为模拟注入值注入到所述第二模拟值。
2.如权利要求1所述的系统，其特征在于，还包括：
第一模拟-数字转换器，用于将输入的模拟值转换为所述输入数字值；
第一求和模块，耦接于所述输入的模拟值和所述第一数字-模拟转换器之间，用于将所述第二模拟值从所述输入的模拟值中减去以形成内部的模拟值；
第二模拟-数字转换器，耦接于所述第一求和模块，用于将所述内部的模拟值转换为内部的数字值；
第二求和模块，耦接于所述第一模拟-数字转换器和所述第二模拟-数字转换器，用于将所述输入数字值和所述内部的数字值进行合并。
3.如权利要求2所述的系统，其特征在于，所述第一注入电路耦接于所述第一模拟-数字转换器和所述第一数字-模拟转换器之间。
4.如权利要求2所述的系统，其特征在于，所述第一注入电路和所述第二求和模块合并设置为求和模组，则所述求和模组具体用于将所述第一数字值作为所述数字注入值与所述输入数字值以及所述内部的数字值进行合并。
5.如权利要求1所述的系统，其特征在于，用于在第一周期接收第一输入模拟值并输出由所述第一输入模拟值转换形成的第一输出数字值，在第二周期接收第二输入模拟值并输出由所述第二输入模拟值转换形成的第二输出数字值，其中，所述先前的第二数字值的所述比特子集从所述第一输出数字值中获取；
所述系统还包括第一寄存器，所述第二注入电路包括额外的控制电路耦接于所述第一寄存器，所述第一数字-模拟转换器包括：
第一外围电路，耦接于所述第一寄存器；
多个第一电容器，每一个所述第一电容器包括耦接于公共节点的上端和耦接于所述第一外围电路的下端；
其中，在所述第二周期的第一阶段，所述额外的控制电路控制所述第一寄存器寄存所述先前的第二数字值的所述比特子集，并控制所述第一外围电路将所述多个第一电容器的下端耦接至表示所述先前的第二数字值的所述比特子集的电压，并将所述公共节点导通至所述第二输入模拟值，以使所述模拟注入值被注入；
其中，在所述第二周期位于所述第一阶段之后的第二阶段，所述第一外围电路将所述多个第一电容器的所述下端导通至复位电压，并且所述寄存器复位。
6.如权利要求5所述的系统，其特征在于，还包括：
耦接于所述公共节点和所述第一寄存器的比较器，在所述第二周期的一个阶段，所述比较器比较所述公共节点处的电压以设置所述第一寄存器的一个比特。
7.如权利要求5所述的系统，其特征在于，还包括：
第二寄存器；
耦接于所述第二寄存器的动态元件匹配电路；
耦接于所述动态元件匹配电路的第二外围电路；
多个第二电容器，每一个所述第二电容器包括耦接于所述公共节点的上端和耦接于所述外围电路的下端；
其中，在所述第二周期的所述第一阶段和所述第二阶段，所述第二外围电路将所述第二电容器的所述下端导通至所述复位电压；
在所述第二周期的第三阶段，所述动态元件匹配电路从所述多个第二电容器中选择一定数量的电容器，所述一定数量表示所述寄存器中所寄存的比特数，所述第二外围电路将所述选择的电容器的下端导通至设定的电压。
8.如权利要求1所述的系统，其特征在于，所述第一数字-模拟转换器在相同周期的不同阶段产生所述第一模拟值和所述第二模拟值；并连续装载所述数字注入值和所述第二数字值到所述第一数字-模拟转换器中，以使所述第一数字-模拟转换器输出所述第一模拟值作为模拟注入值被注入到所述第二模拟值。
9.如权利要求8所述的系统，其特征在于，用于接收输入数字值并输出模拟值，其中，所述第二数字值由所述输入数字值的第二比特子集形成，所述系统还包括：
第二数字-模拟转换器；
动态元件匹配电路，耦接于所述第一注入电路和所述第二数字-模拟转换器之间，用于接收所述输入数字值的第一比特子集形成的内部数字值，将所述内部数字值从二进制码编码为温度计码，以及相应地控制所述第二数字-模拟转换器合成内部模拟值；
求和模块，耦接于所述第一数字-模拟转换器和所述第二数字-模拟转换器之间，用于将所述内部模拟值和所述第二模拟值进行合并以形成所述输出模拟值。
10.一种在模拟域和数字域之间转换的系统，其特征在于，包括：
第一注入电路，用于在每个周期将数字注入值和输出数字值进行合并以形成第二数字值，其中，所述数字注入值为先前周期形成的所述第二数字值的比特子集；
第一数字-模拟转换器和第二数字-模拟转换器；
第二注入电路，耦接于所述第一数字-模拟转换器和所述第二数字-模拟转换器，所述第二注入电路包括第一端口、第二端口及耦接于所述第一端口和所述第二端口之间的运算单元，其中所述第一端口用于在所述每个周期提供第三数字值，所述第三数字值为相应周期形成的所述第二数字值的比特子集，所述第二端口用于提供所述每个周期的所述数字注入值；
求和模块，耦接于所述第一数字-模拟转换器和所述第二数字-模拟转换器，用于对所述第一数字-模拟转换器和所述第二数字-模拟转换器的转换结果进行求和；
其中，在不同的周期，所述第二注入电路交替地将所述第一端口和所述第二端口路由至所述第一数字-模拟转换器和所述第二数字模拟转换器。
11.如权利要求10所述的模拟域和数字域之间转换的系统，其特征在于，
在第一周期，所述第二注入电路将所述第二端口路由至所述第一数字-模拟转换器以将所述第一周期的数字注入值转换为模拟注入值，并将所述第一端口路由至所述第二数字-模拟转换器以将所述所述第一周期的第三数字值转换为第一模拟值，所述求和模块以将所述模拟注入值和所述第一模拟值进行合并的方式将所述模拟注入值注入至所述第一模拟值。
12.如权利要求11所述的系统，其特征在于，在第二周期，所述第二注入电路将所述第二端口路由至所述第二数字-模拟转换器以将所述第二周期的数字注入值转换为模拟注入值，将所述第一端口路由至所述第一数字-模拟转换器以将所述第二周期的第三数字值转换为第二模拟值，所述求和模块以将所述第二周期的模拟注入值和所述第二模拟值进行合并的方式将所述第二周期的模拟注入值注入至所述第二模拟值。
13.如权利要求12所述的系统，其特征在于，还包括：
第三数字-模拟转换器，耦接于所述求和模块；
动态元件匹配电路，耦接于所述第三数字-模拟转换器，用于在所述每个周期接收内部数字值，将所述内部数字值从二进制码编码为温度计码，并相应地控制所述第三数字-模拟转换器合成内部模拟值；
其中，所述内部数字值和对应周期的所述第三数字值分别由对应周期的所述第二数字值的不同比特子集形成，且所述求和模块用于合并所述所述第一数字-模拟转换器、所述第二数字-模拟转换器及所述第三数字-模拟转换器的转换结果。
14.如权利要求13所述的系统，其特征在于，用于在每个周期接收输入模拟值并输出由所述输入模拟值转换形成的所述输出数字值，所述求和模块为第一求和模块，所述系统还包括：
第二求和模块，用于将所述输入模拟值与所述第一求和模块的输出进行求差；
回路滤波器，耦接于所述第二求和模块，用于对所述第二求和模块的输出结果进行滤波以产生滤波后的模拟值；
模拟-数字转换器，耦接于所述回路滤波器和所述第一注入电路之间，用于将所述滤波后的模拟值转换为所述输出数字值。
15.如权利要求12所述的系统，其特征在于，所述第一周期早于所述第二周期一定数量的周期数，且所述周期数大于1。
16.一种在模拟域和数字域之间转换的系统，其特征在于，包括：
第一数字-模拟转换器和第二数字-模拟转换器；
第一注入电路，耦接于所述第一数字-模拟转换器和所述第二数字-模拟转换器，所述第一注入电路包括第一端口、第二端口及耦接于所述第一端口和所述第二端口之间的运算单元；
第一求和模块，耦接于所述第一数字-模拟转换器和所述第二数字-模拟转换器，用于对所述第一数字-模拟转换器和所述第二数字-模拟转换器的转换结果进行求和；
其中，在不同的周期，所述第一注入电路交替地将所述第一端口和所述第二端口路由至所述第一数字-模拟转换器和所述第二数字-模拟转换器；
第二求和模块，用于将输入模拟值与所述第一求和模块的输出进行求差；
回路滤波器，耦接于所述第二求和模块，用于对所述第二求和模块的输出结果进行滤波以产生滤波后的模拟值；
模拟-数字转换器，用于将所述滤波后的模拟值转换为第二数字值；
其中所述第一注入电路的所述第一端口用于在每个周期提供第一数字值，所述第一数字值为相应周期所述模拟-数字转换器形成的第二数字值的第一比特子集，所述第一注入电路的第二端口用于提供所述每个周期的数字注入值，其中所述数字注入值为先前周期形成的所述第二数字值的所述第一比特子集。
17.如权利要求16所述的系统，其特征在于，所述模拟-数字转换器包括：
第二注入电路，用于在每个周期将所述数字注入值和所述第二数字值的所述第一比特子集进行合并；
第一内部数字-模拟转换器，用于转换所述第二注入电路的合并结果。
18.如权利要求17所述的系统，其特征在于，所述模拟-数字转换器还包括：
第二内部数字-模拟转换器，用于转换所述第二数字值的第二比特子集。
19.如权利要求18所述的系统，其特征在于，还包括：
第三注入电路，耦接于所述模拟-数字转换器的输出端，用于将所述数字注入值以负号的方式注入到所述第二数字值中。
20.如权利要求16所述的系统，其特征在于，还包括：
第三数字-模拟转换器；
耦接于所述第一求和模块；
动态元件匹配电路，耦接于所述第三数字-模拟转换器，用于在所述每个周期接收所述第二数字值的第二比特子集，将所述第二数字值的所述第二比特子集从二进制码编码为温度计码，并相应地控制所述第三数字-模拟转换器合成模拟值；
所述第一求和模块用于合并所述所述第一数字-模拟转换器、所述第二数字-模拟转换器及所述第三数字-模拟转换器的转换结果。
21.一种在模拟域和数字域之间转换的系统，用于形成输出数字值，其特征在于，包括：
第一数字-模拟转换器，用于根据第一数字值产生第一模拟值，并根据第二数字值产生第二模拟值，其中，所述第一数字值为先前的第二数字值的比特子集；
第一注入电路，耦接于所述第一数字-模拟转换器，用于当所述第一数字-模拟转换器根据所述第二数字值产生所述第二模拟值时，使所述第一模拟值作为模拟注入值注入到所述第二模拟值；
耦接于所述第一注入电路与第二注入电路之间的处理模块；
第二注入电路，用于将所述第一数字值经所处理模块处理后形成的数字注入值与所述第一注入电路的输出经所述处理模块处理后形成的结果值进行合并以形成所述输出数字值。
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