【発明の詳細な説明】
非線形分離および線形再接合に基づくオーバ
サンプルされたディジタル・アナログ変換器
１．背景：発明の分野
発明の分野はデータ変換であり、一層正確には、本発明はオーバサンプルされ
た不整合形のディジタル・アナログ（D/A）データ変換に関する。
２．背景：既存技術の記述
下記の記述および論議が可能な限り正確である筈であることを保証するために
、D/A変換が先ず定義されるであろう。幾つかの述語も定義されるであろう。こ
れらの定義に基づき幾つかの既存のD/A変換器の長所と欠点が論議される。
2.1 ディジタル・アナログ変換の定義
ディジタル・アナログ変換器は、ディジタル入力信号により物理的現象（アナ
ログ出力）を制御するためのシステムである。
ディジタル入力信号は、いかなる場合にも、数diを表す符号Diにより表される
であろう。代表されるであろう数Uidiの組は、任意に選択されるであろう；それ
らは整数、均一の間隔での配置、もしくは指数ｉに関して単調でなければならな
い必要はない。
D/A変換器の物理的現象は、ほとんどどのようなものであってもよい；それは
しばしば電圧、電流、周波数または光の強度でもあるであろう。この制御された
物理現象は、実際または架空の測定により、実数値の変数ａにマップされる。上
記の物理現象は、一般的にその測度(measure)により特徴付けられる。従って、D
/A変換器の出力は、１個のアナログ信号を所持する変数(analog signal-carryin
g variable)である。典型的な一例は２個のノード間の電圧を制御するD/A変換器
である；出力変数ａはこの場合「出力電圧」である。
ａが区分的連続尺度で評価されることおよびそれは１個の物理的位置において
のみ測定できることの組み合わせは、それを「アナログ」信号にする。これに反
し、ディジタル信号は、可能な値の有限組からの値を持つであろう。大部分の実
行においては、ディジタル信号は一組の低分解能信号により表される；ディジタ
ル・データ・バスにおけるビットが一例である。
下記の論議の理解を助けるために、全てのディジタル信号は、そのような値を
表現するのに符号Diではなくそれらの値diにより参照されるであろう。この観点
から、D/A変換器は入力変数ｄを出力変数ａにマッピングする関数Ｄを実行する
システムとして考えることができる。その場合、理想的なD/A変換器は下記によ
り特徴付けられる：
ａ＝D(d)＝K・d
ＫはD/A変換器の利得因数であり、理想D/A変換器の動作を完全に特徴付ける次元
定数である。
多くのD/A変換器は、協調してD/A変換を実行する一組の異なった尺度で作られ
た(differently scaled)D/A変換器を使用して実現される。そのようなD/A変換器
のコンパクトで明解な表現を可能とするために、各変換器の利得因子ＫはＤに対
する指標(index)として使用されるであろう。例えば：
ａ＝D10(d)＝10・d誤り信号の定義
D/A変換器の全ての実施は、幾つかの非理想性(non‐idealities)に関連する。
非理想性は理想出力に誤り信号ｅを加えることによりモデル化できる：
ａ＝K・d+e＝Dk(d)+e
一般の場合において、誤り信号ｅは確率論的および決定論的誤りの両方を含む
であろう。確率論的誤りはしばしば「回路雑音」として参照され、それは以下の
論議においては取り上げられないであろう。すべての使用される要素は時間には
無関係(time-invarient)と想定する；これは、ここで論議されるシステムにおけ
る全ての信号は入力の決定論的（非確率論的）関数であろうことを意味する。デ
ルタ・シグマD/A変換器に対して、ｅを表現する関数は高度に非直線的であり、
入力信号ｄの瞬時値のみでなくリセットが行われた以降の全ての信号ｄに依存す
る。下記において、用語「雑音」は、入力ｄの高調波歪みでも混変調歪みでもな
い誤り信号ｅの決定論的な部分として参照する。
図１は、一般的なD/A変換器を図示するための図面に使用されるであろう記号
を示す。
2.2 ユニットエレメント(unit element)D/A変換器
ユニットエレメントD/A変換器は、D/A変換器の非常に単純な形式である。それ
らは、同一のアナログ信号（ユニットエレメントaunit）が多重複写(multiple c
opies)aunit:iにより実現できることを要求する。それらは、またユニットエレ
メントが正確にアナログ・ドメインに加えられることができることも要求する。
動作は直接的である。理想出力はユニットエレメントaunitの理想値のＮ回の
乗算として表現できなければならない。出力ａは最初のＮユニットエレメントの
和として発生される：
ａ＝ａunit+ａunit:2＋…+ａunit:N．
ユニットエレメントａunitは指数iに関して順序付けられ、且つこの順序は動作
の期間を通じて維持される。この方法によるユニットエレメントの配列は「温度
計符号法」としても知られている。
ユニットエレメントD/A変換器は、高分解能目的には適切でない；温度計符号
法が複雑になる。しかし、絶対的な単調性と低い微分非直線性(DNL:differentia
l nonlinearity)が保証されるので、いくつかの中レベル分解能のユニットエレ
メントD/A変換器が実施されてきた。その種の変換器の実施を容易にする技術は
、米国特許第5,539,405号及び米国特許第5,600,319号に記述されている。
ユニットエレメントD/A変換器は低いDNLを持つが、積分非直線性(INL)の項目
におけるそれらの性能は単に中庸的に良好であるに過ぎない。約-60dB以下の総
調波歪み(THD)を得るには較正技術を必要とする。
図２はＮ個のユニットエレメントを有するユニットエレメントD/A変換器を図
示するための図面に使用されるであろう記号を示す。
2.3 スケールドエレメント(scaled-element)D/A変換器
中レベル分解能・中レベル性能D/A変換器は、一般的にディジタル入力ｄが符
号化される数値システム(number system)に基づく。従来からの数値システム
従来からの数値システムはデジットの順序付けられた組(ordered set)による
断片の数値を表す。表現された数値は、それを表すデジットの加重和である。各
デジットの重み付けは順序付けられた組の中におけるそれの位置により決定され
る。例えば、アラビック数値システムでは、数値961.4は９個の100＋６個の10＋
１個の１＋４個の10分の１を意味する。
０‐999.9の範囲にあり且つ0.1のステップ・サイズを持つデジタル信号ｄは４
デジットで表現できる：d(2)，d(1)，d(0)及びd(-1)。各デジット信号は、どの
ような時刻においても組｛0,1,2,3,4,5,6,7,8,9｝からの１個の値を値を持つ。
各および全てのデジット信号は下記の等式を保つことを要求しながら一義的に定
義される：
d＝102d(2)＋101d(1)＋100d(0)＋10-1d(-1)
各デジット信号はｄに関して非直線関係を持つ；しかし、ｄはそれを表すデジッ
ト信号の直線関数である。この直線性は、D/A変換は各デジット信号を個別にD/A
変換し且つ引き続きスケールド・アナログ・デジット信号をアナログ・ドメイン
に集計することにより実行される。
電子回路においては、デジタル信号は通常２進数システムに符号化される。そ
の場合、デジタル信号の重み付けは（アラビック数値システムで使用される10の
累乗とは異なり）２の累乗である。各デジット信号は数値0または1を有するであ
ろう。従って、デジット信号を変換するのに使用される内部D/A変換器はそれぞ
れのデジット信号の重み付けに比例して作成される単一エレメントにより実行で
きる。
２値スケールドエレメントD/A変換器の一例を図３に示す；ステップサイズが0
.5の０から15.5のレンジを持つ。図面により、出力参照(output-referred)誤り
信号は下記により計算できる：
e＝1・d−a＝e(-1)＋e(0)＋e(1)＋e(2)＋e(3)
分解能は容易に増加できるが、単調性は間もなく失われる。還元すれば、DNLはI
NL同様に貧弱である。歪み
ユニットエレメントおよびスケールドエレメントD/A変換器に対して、誤り信
号ｅは前の入力ではなく入力ｄの瞬時値のみに依存することを示すのは容易であ
る。従って、誤り信号ｅはｄの高調波歪みまたは相互干渉として記述できる。
理論的説明を理解することを確実にすることを援助するために、下記を理解す
ることは重要である：
１．ユニットエレメントおよびスケールドエレメントD/A変換器の歪みは、D/A変
換器中の各エレメントの全てのエレメントの合計に対する絶対誤りに依存するで
あろう。従って、D/A変換器の歪みは、主としてその最大エレメントの相対的誤
りに依存する。一般的にD/A変換器の歪みはその分解能（それが発生できるレベ
ルの数）には依存しない。
２．D/A変換器の歪みを評価する時に、直線性の傾向はその入力・出力関係から
取り除かれるであろう。従って、２レベルD/A変換器は本質的に直線性であろう
（分解能に関して直前に述べたものに対する唯一の例外）。
高調波歪みおよび相互干渉は、多くの高性能システムに取って敏感な誤り形態
である。もしユニットエレメントまたはスケールドエレメントD/A変換器が主流
のCMOSまたはBiCMOS技術に実施されれば、技術に見合った特性は、一般的にTHD
を-60dBのオーダにすることになるであろう。それは高分解能の目的には十分で
ない。
2.4 デルタ・シグマD/A変換器
デルタ・シグマD/A変換器は、マッチングに依存することなく、本質的に高調
波歪みおよび相互干渉が存在しない単調変換(monotonic conversion)を提供する
。概念的に、これらは上記のD/A変換器とは非常に違っている。
デルタ・シグマD/A変換器はサンプルド・システム(sampled system)である。
それらは、それぞれの入力信号を変換しない。それらは入力信号を全体として変
換し、従って周波数ドメインに最善に書き込まれる；この技術は専門分野の者に
は良く知られている。Ｚ変換はＺ{}により表現され、且つ高速フーリエ変換(FFT
)はＦ{}により表現されるであろう。通常の手段と同様に、例えばx(k)のサンプ
ルされた信号は、情報の損失なしに、その時間ドメイン表現x(k)またはその
Ｚ変換されたX(z)の何れかにより参照されるであろう。前者の文字は周波数ドメ
インに表される信号を表現し、後者の文字は時間ドメインに表される信号を表現
する。独立変数のｚまたはｋもまた、何れのドメインに信号が存在するかを示す
。フイルタは、それらのトランスファ関数H(z)により参照される。
2.4．1 デルタ・シグマD/A変換器の基本的特性
デルタ・シグマD/A変換は、分解能と測度の妥協(tradeoff)である。入力信号
の関連する周波数帯（今後、信号帯域と呼ぶ）は、Nyquist理論により与えられ
る理論的最大帯域幅の小さな部分に過ぎない。Nyquist帯域幅fN（サンプリング
周波数の半分）と信号帯域の帯域幅fBの比は、変換器のオーバサンプリング比(O
SR)と呼ばれる：
OSR＝fN／fB≫1
デルタ・シグマD/A変換器の動作は、狭い通過帯域を持つ低域通過フイルタに続
く準理想D/A変換器の組み合わせとして表現できる。
他のD/A変換器の何れに対しても、アナログ出力信号a(k)は望ましくない誤り
信号e(k)を含むであろう。デルタ・シグマD/A変換器の長所は、e(k)が小さい以
外に、雑音信号のそれらに類似の性質を典型的に持つことである；e(k)はd(k)の
高調波歪みでも混変調歪みでもない。
図４は、伝統的な単一ビットデルタ・シグマD/A変換器の動作モデルを示す。
デジタル・デルタ・シグマ変調器は高分解能デジタル入力d(k)を単一ビット・デ
ジタル信号v(k)に変換する。v(k)は単一ビット信号であるので、非線形をもたら
すことなしに、デジタル・アナログ変換が可能である。アナログ出力a(k)は単一
ビットD/A変換器からの出力をフイルタすることにより得られる。
2.4.2 動作原理
このシステムにおける鍵はデルタ・シグマ変調器である。単にv(k)をフイルタ
することによりd(k)の良い推定値が得られるように、単一ビット信号v(k)を発生
することが可能であるかについては明確でない。しかし、最近の２‐30年中に開
発された理論および無数の成功した実行は、それが真に可能であることを証明し
た。これが如何に可能であるかの最近記述は、Steven R.Norsworthy,Richard Sc
hreiber,及びGabor C.Temesにより編集され1996年にIEEE Pressにより出版され
た著書、Delta-Sigma Data Converters;Theory,Design,and Simurationに発見さ
れるであろう。この著書に対する今後の参照については、その書名のみに限定さ
れるであろう。
図４に基づき、下記の論議はデルタ・シグマ変調器の幾つかの基本的特徴への
洞察を供給するであろう。図４は変調器がいかに導入されることができるかにつ
いて図示することを意図しているのではないことに注目する必要がある；それは
単に信号条件化動作をモデルするに過ぎない。
v(k)の２個の可能な値は±1であることを想定して、v(k)の累乗は時間に無関
係であり且つ１に等しい。従って，v(k)は累乗においてd(k)を追尾できない。Pa
rseval理論は、信号の累乗はNyquist帯域（OからfN）におけるスペクトル要素の
絶対値の自乗の積分に比例すると述べている。デルタ・シグマ変調器の仕事は、
v(k)とd(k)との間の差を信号帯域内において可能な限り小さくすることである。
従って、累乗におけるそれらの差は、信号帯域(図４におけるfBからfN)外のそれ
らのスペクトラル要素における差として表現されねばならない。d(k),q(k),v(k)
およびa(k)のスペクトラル要素の品質的特性は図４の底部に示される。
内部的に発生された信号q(k)は、しばしば「量子化雑音」と呼ばれる。それは
決定論的な信号であり、その唯一の原因はv(k)の低分解能である。変調器はq(k)
のスペクトラムは白色雑音のそれらに幾分比較できる特性を持つように設計され
る。もしq(k)が縛られたままで止まれば、変調器は安定していると言われる。
それによりq(k)が信号パスに加えられる前にろ波される伝達関数NTF(z)は、変
調器の分離できない部分である。良好に設計された変調器に対して、NTF(z)は信
号帯域中の量子化雑音を効果的に抑圧する。アナログ・フイルタLPF(z)は信号帯
域内に存在しないスペクトラル要素を排除することを意図している。従って、q(
k)の全てのスペクトラル要素はNTF(z)かLPF(z)のいずれかにより排除される。フ
イルタの組み合わせNTF(z)LPF(z)における漏洩は変換器の性能を低下させるであ
ろう；全体的な変換器の誤りe(k)は、NTF(z)LPF(z)によりろ波されたDK（q(k)）
にLPF(z)によりろ波されたs(k)を加えたものであろう（後者の部分は相殺するも
のである）。
デルタ・シグマD/A変換器の理想出力は、フイルタの組み合わせSTF(z)LPF(z)
によりろ波されたDK(q(k))である。一般的にSTF(z)LPF(z)は信号帯域内において
非常に僅かの損失をもたらす。
2.4.3 次数の増加による性能の改善
デルタ・シグマD/A変換器の得ることができる分解能は、q(k)の累乗およびNTF
(z)LPF(z)における漏洩により決定される。
信号帯域内におけるNTF(z)LPF(z)の漏洩を最小にするために、NTF(z)は信号帯
域に対応するＺ平面ユニット・サークルの全てのセグメントに隣接して位置する
１個またはそれ以上のゼロを持たねばならない；Ｚ平面のこの部分は図５におい
て太線の円弧によりマークされている。これを得るのに本質的に２個の方法があ
る：
１．基本帯域を狭くし(高OSR)、且つ中央に１個またはそれ以上のゼロを置
く(z＝１＋0j)。
２．もし１個以上のゼロが利用可能であれば、基本帯域内にゼロを分配する
ことにより漏洩を少なくできる。この漏洩はまだOSRに依存するであろう；一層
オーバサンプリングが高ければ一層漏洩を低くすることが可能である。
第１の解決法は非常に簡単ではあるが、一般的に良い対処方法ではない。使用
された技術とシステムの電力消費の組み合わせはfNを制限する。その結果、狭い
信号帯域による適用のみが高OSRで動作できる。高次数変調器
もし低OSRにおいて高分解能が要求されれば、単一ビットデルタ・シグマD/A変
調器は高次数のものでなければならない(即ち、NTF(z)は信号帯域内に複数のゼ
ロを持たねばならない)。しかし、高次数デルタ・シグマD/A変調器は安定化させ
ることが困難である。不安定性とは、q(k)の大きさが急速に増加し、回路内でア
ルゴリズムのオーバフローを発生させるか、そうでなければ貧弱なシステム性能
の原因となることを意味する。不安定性は避けねばならないが、まだ問題は完全
に解決したわけではない。設計手順は一般的に試行錯誤の原則に基づく。良好な
変調器を探査するのに良い出発点を与える経験則の一つは、NTF(z)を尖頭利得1.
6またはそれ以下のChbyshev-Passbandハイパス・フイルタとして設計することで
ある。出力フイルタ
良好な全体的な性能を得るために、q(k)もまた周波数スペクトラムの残りにお
いて効果的に抑制されねばならない。NTF(z)の限界帯域より非常に狭い通過帯域
を持つLPF(z)を設計することは望ましくない。最適設計においては、LPF(z)は少
なくとも変調器と同程度であるべきであろう。LPF(z)はアナログ・フイルタであ
るので、歪み、スルーレート効果などの誤りをもたらすことは避けられないであ
ろう。フイルタLPF(z)の入力における信号n(k)の電力は一定であるので、そのよ
うな誤りは、一層伝統的なアナログ・システムにおけるように入力d(k)の信号レ
ベルに比例することはないであろう。LPF(z)の設計に関連する回路レベルの困難
は、しばしば高次数単一ビットデルタ・シグマD/A変換器における窮地を構成す
る。
2.4.4 内部マルチビット量子化を使用しての性能の改善
q(k)の電力を減少させることにより、デルタ・シグマD/A変換器の性能は明ら
かに改善される。良好に設計されたシステムに対して、q(k)の電力を顕著に減少
させる唯一の方法はv(k)の分解能を増加させることである。そのようなシステム
は「マルチビット・デルタ・シグマD/A変換器」と呼ばれる。それらは、それに
対応する単一ビットのものに比較して多くの長所を有する；
１．q(k)の電力が減少される。これは、OSRまたはNTF(z)およびLPF(z)の次
数が減少できることを示唆する。
２．変調器を安定化させることが顕著に容易になる；NTF(z)は一層自由に選
択されることができる。
３．LPF(z)は、処理すべき雑音が少ないために、設計が容易になる。
これらの実質的な利点は極めて明確である。そうであったにしても、システムは
最近までこの方法では設計されてこなかった。問題はマルチレベル信号v(k)のD/
A変換の周辺に存在する。例えば、単一エレメントD/A変換器がこの目的のために
使用されれば、s(k)はv(k)の高調波歪みおよびその結果d(k)の高調波歪みを含む
であろう。導出は、マルチビット・デルタ・シグマD/A変換器のTHDは信号パスに
内部的に使用されるD/A変換器のTHDとほぼ同等であろうことを示す。従って、マ
ルチビット・システムのTHDは、優れたマッチングが較正または他の方法
で保証されない限り、-60dBのオーダに存在するであろう。どのような時間無関
係の２レベルD/A変換器は本質的に直線的であるので、単一ビットデルタ・シグ
マD/A変換はTHD問題を克服する方法である。不幸にも、単一ビット動作は、多量
の整形された量子化雑音がビット流v(k)に含まれるであろうことを暗示する。低分解能高直線性D/A変換器(LRHL-DACs)
マルチビット動作はかなりのシステム・レベルの利点を提供するので、低分解
能高直線性D/A変換器(LRHL‐DACs)を設計する努力が行われてきた。実際、v(k)
の分解能を２から丁度３レベルに増加させることは、可成り複雑な内部D/A変換
器の組み込みを正当化できる顕著な特長を持っているであろう。一層高度の内部
分解能は、一層のシステム・レベルの柔軟性および改善された性能を可能にし、
且つそれにより内部D/A変換器の一層複雑な実現も許容される。米国特許第3,982
,172号，第4,125,803号，第4,703,310号，第4,791,406号，第5,134,402号，およ
び第5,534,863号は、この目的に使用できるLRHL-DACsを実施する技術を記述して
いる。いかに有効であっても、そのような技術は使用するに当たって最善のもの
ではないであろう。ダイナミック・エレメント・マッチングD/A変換器
高度の直線性を達成するために低分解能D/A変換器を較正する(LRHL‐DAC)代わ
りに、ダイナミック・エレメント・マッチング(DEM)を使用してエレメント・ミ
スマッチ誤りを克服するのが一層有効に見える。
L.Richard Carleyは、1989年４月発行のIEEE Journal of Solid-State Circui
ts，22巻２号に、誤り信号s(k)はその入力信号v(k)に非相関であるところの、サ
ンプルド・システムに使用される、３ビットD/A変換器を記述する論文を発表し
た。それは、通常入力が書き込む限りの多くのエレメントを集計するユニット・
エレメントD/A変換器である。しかし、集計にどのエレメントが使用されるかは
各入力サンプルに対してランダムに選択される。
そのように行うことにより、この変換器は完全に直線的になる。このD/A変換
器の利得要素はエレメントの平均値であり、且つs(k)は白色雑音信号であろう。
s(k)のNyquist帯域電力は、この技術のマッチング特性に逆比例する。典型的な
技術において、s(k)の電力はフルスケールの下方60dBのオーダであろう。しかし
、
フイルタLPF(z)はこの雑音が出力に到達する以前にその殆ど全てを除去するので
、a(k)における雑音定数はOSRに逆比例する。図６において、"Without"とマーク
された上方の曲線はOSRの関数としてどれほどの雑音が抑圧されるであろうかを
示す。90dBの信号対雑音比(SNR)を達成するために、このシステムは1000オーダ
のOSRにおいて動作しなければならない；これは極めて非実用的なシステム制約
である。それにも関わらず、DEM使用のユニットエレメントD/A変換器は、ミスマ
ッチ整形(mismatch-shaping)D/A変換器の歴史的に重要な最初の例である。
デルタ・シグマD/A変換器の場合と同様に、商業的に有効な概念を作成するに
は一層有効な雑音整形(noise-shaping)が要求される。図６に図示されるように
、第１次または第２次ミスマッチ整形D/A変換器は、ほとんどあらゆる目的に対
して十分であろう。
以下の節は、マルチビットデルタ・シグマD/A変換器に使用するのに適切な低
分解能ミスマッチ整形D/A変換器を記述する。
2.4.5 ミスマッチ整形D/A変換器
DEMを使用するユニットエレメントD/A変換器の利得は、ユニットエレメントの
平均値である。DEMに関連しての問題は、この効果は多数のサンプルに基づく長
い評価(long estimate)を使用して始めて観測できることであり、それは高オー
バサンプリングの要求に直接関連する効果である。個別レベル平均化
洗練の次のレベルに対する解は、Bosco H．LeungおよびSehat Sutarjaにより1
992年１月発行のIEEE's Transactions on Circuits and Systems‐IIにAnalog a
nd Digital Signal Processingのタイトルで記述された。彼等は、彼等が個別レ
ベル平均化(ILA;Individual Lebel Averaging)と呼ぶミスマッチ整形アルゴリズ
ムを記述している。
ILAアルゴリズムは、１例として、４レベル・ユニットエレメントD/A変換器を
使用して記述できる。レベル０は全ての３ユニットエレメントをオフ(off)に変
えることによってのみ発生できる。レベル１は３種類の方法‐３個のエレメント
の何れかの１個を個別にオン(on)に変えること‐により発生できる。レベル２も
また３種類の方法‐３個のエレメントの何れかの１個を個別にオフに変えるこ
と‐により発生できる。レベル３は全ての３個のエレメントをオンに変えること
によってのみ発生できる。従って、D/A変換器は８状態の内の１つでなければな
らない：入力符号が０の時の１状態、入力符号が１の時の３状態、入力符号が２
の時の３状態、および入力符号が３の時の１状態。各入力符号に対して、ILAア
ルゴリズムは過去にどの組み合わせが使用されたかの記録を保ち、且つそれは其
れまでに最も使用が少なかった組み合わせの一つを常に使用する。各入力符号に
対して平均化が行われるので、従って「個別レベル平均化」の名称が使用される
ことを注記する。
DEMIアルゴリズムに比べてのLAアルゴリズムの長所は、全ての組み合わせが同
じ回数使用された時には平均化が完全であることである。これが頻繁に発生する
と想定すると、誤り信号の短期間評価でも値ゼロからの標準偏差が可成り小さい
であろう。この結果は、ILAがDEMアルゴリズムより一層低いOSRで使用できるこ
とである。この効果は、LeungとSutarjaの論文中の図17と18に示されるシミュレ
ーション結果により証明される。これらの図は、D/A変換器の誤り信号はハイパ
ス・フイルタにより整形されることを明瞭に示す。有用ではあるが、ILAアルゴ
リズムはいくつかの重大な欠点を持っている：
・アルゴリズムの複雑性は高度である；ハードウエアへの要求はユニットエレ
メントの数に比例するよりは速く増加する。
・もし或る入力符号が稀にしか使用されねば、平均化およびそれに伴う誤りの
抹消(cancellation)は一層頻繁に発生し、且つオーバサンプリングへの要求
は増加する。
（８ユニットエレメントを制御する）ILAアルゴリズムの成功裏の実施は、Fen
g ChanおよびBosco Ｈ．Leungによって1995年４月発行のIEEEのJournal of Soli
d‐State Circuits，30巻第４号に報告された。データ加重平均
データ加重平均(DWA:Data Weighted Averaging)と呼ばれるアルゴリズムの一
ファミリーは、一層有効なミスマッチ整形を一層低い複雑度で提供する。例は、
米国特許5,138,317においてMichael J．Storyにより；1995年発行のProceedings
to IEEE's International Symposium on Circuits and Systemsの13‐16頁にお
いてBairdおよびFiezにより；米国特許5,221,926においてJacksonにより；米国
特許5,404,142においてAdamsにより；論議されている。
ILAアルゴリズムに比べてDWAアルゴリズムの長所は、平均化が一層頻繁に発生
し、そのためにそれらは一層低いオーバサンプリング比において使用できること
である。また、DWAアルゴリズムはILAアルゴリズムよりは一般的に遙に容易に実
施できる。数学的解析は、DWA D/A変換器からの誤り信号は１次整形(first‐ord
er shaped)即ち（１−z-1）によりフイルタされるバウンデド誤り(bounded erro
r)であることを示す。
図６は、どれほど多くのミスマッチ誤りがOSRの関数および整形(shaping)の次
数に応じて信号帯域中で抑圧されるでろうことを示す。電力は、D/A変換器が使
用される技術の相対的なマッチング性能に対して相対的であることに注目する必
要がある（-60dBと想定）。従って、DWAアルゴリズムを使用して約30倍のオーバ
サンプリングで動作する16ビットD/A変換器は、処理後の較正なしに主流技術に
実施できる。
エレメント回転方式(ERS:element rotation scheme)はDWAアルゴリズムの一例
である。ユニットエレメントは（アナログ時計の数字のように）方向付けされた
円上に配置され、且つ順序に従って使用されると想定する。12ユニットD/A変換
器に対するアナログ時計の類似性を使用して、シーケンス9,5,5,6,…の変換は変
換に当たって下記のエレメントがオンに変える原因となるであろう（各列は１個
のサンプルを変換するのに使用されるエレメントを示す）：
ERSを使用することにより、全てのエレメントは同じ頻度で使用されると想定
する；完全な平均化が完全なサイクルを完了する毎に発生する。このアルゴリズ
ムは非常に有用であり、且つその複雑性は５‐６ビットまでの分解能のD/A変換
器に使用するのには十分に低い。高次ミスマッチ整形
もし速度が重要な関心事であれば、高次ミスマッチ整形(high‐order mismach
shaping)が、変換器の帯域幅を増加させながらOSRを最小にするのに望ましいで
あろう。例えば、ミスマッチ整形を１次から２次に増加させることにより、典型
的な16ビット変換器に対するOSRは大略３の約数(30から10)で減少できるであろ
う；そのような改善は非常に望ましい。
ミスマッチ誤りの少なくとも２次整形を得ることは可能である。しかし、既知
のアルゴリズムは実施するのに極めて複雑である；各ユニットエレメントは自分
自身のデルタ・シグマ変調器を一般的に要求するであろう。そのようなアルゴリ
ズムを記述する論文には：1985年９月28日発行のElectoronics Letters,31巻20
号のR.Schreier及びB.Zangによる"Noise-shaped multibit D/A converter emplo
ying unit elements";1996年発行のProceeding to IEEE's International Sympo
sium on Circuits and Systemsの第１巻でのIan Galtonによる“Noise-Shaping
D/A Converters for Delta-Sigma Modulation"；1997年１月16日発行のElectron
ics Letters,33巻２号のA.Yasuda及びH.Tanimotoにより"Noise Shaping Dynamic
Element Matching Method Using Tree Structure"が含まれる。ミスマッチ整形D/A変換器の分解能
ミスマッチ整形は、狭帯域への適用におけるD/A変換器の性能改善に効果的な
方法である。しかし、ユニットエレメントのみに注目すると分解能はある程度制
限されたままとなる。
分解能が主要な問題である；ユニットエレメント・ミスマッチ整形D/A変換器
は、高分解能D/A変換器を実現するにはデルタ・シグマ変調器とアナログ・フイ
ルタLPF(z)と共に使用されねばならない。既知のDWAアルゴリズムを実施するた
めのハードウエアに対する要求は、少なくともユニットエレメントの数に比例す
る。換言すれば、アルゴリズムの複雑度はビット数で測定される分解能に少なく
とも対数的に関係する。幸運にも、大部分のアルゴリズムは、分解能が低い時に
は実施するのにかなり単純である。記号
図７は、ＮユニットエレメントD/A変換器を駆動するミスマッチ整形符号器を
表すのに使用されるであろう記号を、ミスマッチ整形D/A変換器と組み合わせて
示す。方向付けられた円内の数字は該符号器が実行するミスマッチ整形の次数を
示す。
2.4.6 ２重量子化デルタ・シグマ変換器
他の方法が、Gabor C．TemesおよびShao-Feng Shuによって、米国特許第5,369
,403号に記述されている。それは、v(k)の単一ビット特性を維持し且つそれによ
り関心を払うべき問題としてのs(k)を除去する。この設計の選択結果は良く知ら
れている：
・多量の整形された量子化雑音はv(k)に含まれるであろう。
・変調器は、もしそれが高次であれば、飽和（また、ハード・リミッティング
またはクリッピングと呼ばれる）または内部フイルタ階程のリセットのよう
な非直線性により安定化されねばならないであろう。新機軸(Innovation)
２重量子化のトポロジーは図８に示される。雑音キャンセリング・パスを導入
することにより、このシステムは整形されたアナログ雑音に対してそれがアナロ
グ・フイルタLPF(z)に到達する前に補償する。これの主な特長は、アナログ・フ
イルタLPF(z)を非常に簡単に組み込めることである。理論
簡単な観測により、信号o(k)の下記の表現を簡単に導ける：
O(z)＝K[D(z)STF(z)＋Q(z)NTF(z)]＋S(z)
K・Q(z)NTF(z)を除去するために減算される。この方式の成功は下記の想定に依
存する：
・量子化雑音q(k)は，このシステムから引き出せること。
これは、例えば、変調器を米国特許第5,369,403号に記述されているように
導入することにより得られる。
・q(k)がフイルタされ且つ新規の誤りを導入することなくD/A変換されること
。いずれのマルチビットD/A変換も誤り信号の挿入に関連するであろう。し
かし、もしq(k)がNTF(z)によりフイルタされる前にD/A変換されれば、内部
マルチビットD/A変換器からの誤りm(k)はシステムの信号帯域内で効果的に
抑圧されるであろう。
度、例えば-50dBで一致すれば、整形された量子化雑音は全周波数スペクト
ラムにおいて50dB減少するであろう。それは重要な改善である。
これは問題である。この要求を望ましい範囲まで満足させることは非常に困
難であることが明らかにされている。これは下記で論議するであろう。第１次フイルタのマッチング
NTF(z)とそのアナログ・レプリカNTF(z)のほぼ理想的なマッチングは、デルタ
・シグマ変調器が１次のものであれば得られることは知られている：NTF(z)=(１
-z-1)。これは、米国特許第5,369,403号の図４に図示されている。それはまた著
作Delta‐Sigma Data Converters;Theory,Design,and Simulationの10.4節に記
述されている。しかし問題は、１次変調器は非常にトーナル(tonal)なので量子
化雑音の50dB減少を伴っても、高性能を得るには高オーバサンプリング比が要求
されるであろう。
換器後の単一微分の間に分割することにより得られるであろう（米国特許第5,3
NTF(z)のマッチングを維持する。これは、いくらかの追加のハードウエアを必要
とするであろう。更に、説明されるように、もしOSRが低ければ、その場合それ
は良好な動作をしないであろう。第２次フイルタのマッチング
低いオーバサンプリング比で高性能を得るには、出力を２次または高次アナロ
グ・フイルタを持つマルチビットD/A変換器からフイルタすることが必要である
。そのようなフイルタは、該システム中での顕著な非理想性の原因となることが
避けられないであろう。
問題は、非直線性誤り信号m(k)の抑圧ではない；それは、フイルタの実行が極
端に貧弱でない限り十分に抑圧されるであろう。問題は、雑音伝達関数NTF(z)と
れば、整形された量子化雑音の補償は信号帯域外では良好に働くが信号帯域内で
はそうでないことを示す。
一般的に知られていないことは、上記の問題は解決できることである。もし信
号帯域量子化雑音が補償により除去できなければ、システムをこれに依存しない
ように設計すべきである。必要な不感応性を得る一つの方法は、v(k)における信
号帯域量子化雑音を減少させること、即ち変調器の次数を増加させることである
。そうすることにより、システムの信号帯性能は（単純な単一ビット動作に比べ
て）約3dB劣化するかも知れない；しかし信号帯域外量子化雑音は顕著に、例え
ば50dB減少するであろう。しかし、多くの欠点が存在する：
ジタル・ドメインに実行されるべきである。これはハードウエアに関する不
利である。
・２以上の高次のデルタ・シグマ変調器は、一般的に量子化装置以外に非直線
性を導入することにより安定化されねばならない。そのような非直線性の例
似は、飽和および内部フイルタ階程のレセット動作を含む。そのような動作
n(k)において遭遇するであろう。
高次２重量子化デルタ・シグマD/A変換器の主要な特長は、LPF(z)が簡単な低
次フイルタであるであろうことである。しかし、フイルタがそのようなスパイク
を除去できねばならないならば、設計することは容易でない。
３．目的および特長
従って、本発明の幾つかの目的および特長を下記にリストする：
・誤り信号が非常に僅かの信号帯域外電力を持つ単純で高分解能オーバサンプ
ルドD/A変換器を供給すること。その場合、アナログ・フイルタLPF(z)は非
常に単純なフイルタとして実施できる。
・アナログ・フイルタLPF(z)を省略できる単純で高分解能オーバサンプルドD/
A変換器を供給すること。これは、D/A変換器が駆動するシステム（例えば、
一組のヘッドフォーン＋人間の耳）が幾つかのフイルタリングを供給するこ
とを要求する。
・高分解能低複雑性スケールド・エレメント・ミスマッチ整形D/A変換器を供
給すること。
・ビットで測定される分解能に比例する複雑性を持つミスマッチ整形D/A変換
器を供給すること。
・２次または高次スケールド・エレメント・ミスマッチ整形D/A変換器を供給
すること。
・D/A変換を検討するのに概念的に新規の方法を供給し且つD/A変換器を導入す
ること。
・（２重量子化のような）誤り補償に基づき且つ
‐変調器の非直線性に敏感になることなく高次数に成しうる；
‐出力にスパイクを発生しない；および
‐１以上の高次のアナログ・フイルタには依存しない；
D/A変換器を供給すること。
・較正をすることなく且つ主流技術を使用して、約10倍のオーバサンプリング
において16ビットの精度を提供するD/A変換器を供給すること。
・信号を遅延させない単純で高分解能ミスマッチ整形D/A変換器を供給するこ
と。従って、それは多くのタイプのA/D変換器中でフィードバック素子とし
て使用できる。
・このリストは更に続く；図18A、18B,および19は、得ることができる優れた
性能を適切に図示するであろう。
その他の目的および特長は図面およびそれに続く記述を考慮すれば明らかになる
であろう。
４．図面
図１は、一般的な（特別ではない）D/A変換器を表すのに使用されるであろう記
号を示す。
図２は、ユニットエレメントD/A変換器を表すのに使用されるであろう記号を示
す。
図３は、２値加重D/A変換器に対する一般的な概念を示す。
図４は、デルタ・シグマD/A変換器の基本概念を説明するのに使用されるモデル
を示す。
図５は、ベースバンド・デルタ・シグマD/A変換器に対して、雑音伝達関数が位
置すべきＺ平面上の位置を示す。
図６は、ミスマッチ整形およびオーバサンプリングが供給できる信号帯域内誤り
の抑圧量を示す。
図７は、ユニットエレメント・ミスマッチ整形D/A変換器を表すのに使用される
であろう記号を示す。
図８は、２重量子化D/A変換器に対する一般的概念を示す。
図９は、本発明により実現されるD/A変換器の一般的概念を示す。
図10は、本発明により実現されるD/A変換器の簡単な第１の実施例を示す。
図11は、第１および他の実施例において使用される基本的な分離器の実現方法を
示す。
図12は、第２の実施例における分離器の実現方法を示す。
図13は、第３の実施例における分離器の実現方法を示す。
図14は、第４の実施例における分離器の実現方法を示す。
図15は、第４の実施例における分離器の実現方法を詳細に示す。
図16は、第４の実施例における分離器を一層単純化して実現する方法を詳細に示
す。
図17は、第４の実施例において使用される内部D/A変換器およびアナログ・スイ
ッチド・キャパシタ・フイルタ(analog switched‐capacitors filter)の実現方
法を詳細に示す。
図18Aおよび18Bは、のこぎり波が入力信号として加えられる時に、第４の実施
例からの出力波形を示す。
図19は、第４の実施例における誤り信号の電力・密度スペクトラム（高速フーリ
エ変換）を示す（図18Aおよび18Bにおけるのと同じシミュレーションからデータ
は来ている）。
図20は、第５の実施例の実現方法を示す。
５．図面における参照番号
100 総合的D/A変換器
102 総合的分離器
104 主D/A変換器
106 主アナログ・フイルタ
108 D/A変換器のアレー
110 アナログ・フイルタのアレー
112 アナログ加算器
114 アナログ信号帯域フイルタ
116,118,120,122,124,126 内部D/A変換器
200 D/A変換器システム
202 分離器（主）
204 主D/A変換器（２値）
208 D/A変換器
210 アナログ・フイルタ(SC)
212 アナログ加算器
214 アナログ信号帯域フイルタ
230 デジタル減算器
232 第１フイルタ階程
234 第２フイルタ階程
236 第３フイルタ階程
238 第４フイルタ階程
240 制御器
242 量子化装置
302 分離器（主）
330 デジタル減算器
332 第１フイルタ階程
334 第２フイルタ階程
336 第１単純副分離器
338 第２単純副分離器
340 末尾フイルタ・セクション
342 制御装置
402 分離器（主）
404 第１副分離器（基本）
406 単純分離器の縦続接続
408 デジタル・フイルタのアレー
502 分離器（主）
504 第１副分離器（基本）
506 第２副分離器（単純）
508 第３副分離器（基本）
510 第４副分離器
512 デジタル・フイルタのアレー
530 デジタル減算器
532 第１フイルタ階程
534 第２フイルタ階程
540 制御装置
542 量子化装置
550 デジタル加算器
552 単純分離器（量子化装置）
554 遅延素子
560 共通ノード
562 動作増幅器
564 フィードバック・エレメント
566 主D/A変換器（２値）
568 ２値重み付けキャパシタ
570 キャパシタ対のアレー
572 同一キャパシタのアレー
574 DWA符号器のアレー
576 DWA符号器
602 分離器（主）
604 第１副分離器（基本）
606 第２副分離器（基本）
608 第３副分離器（基本）
610 主ミスマッチ整形DAC
612,614,616 ミスマッチ整形DAC
618,620,622,624 DWA符号器
626,628,630,632 ユニット・エレメント電流DAC
634 負荷
６．本発明の要約
本発明により、D/A変換は下記の階程を含む：複数の信号への分離、これらの
信号の個々のD/A変換（多分、ミスマッチ整形D/A変換器による）、複数の信号の
個々のろ波、複数のD/A変換され且つろ波された信号の集計、および必要とあれ
ば最後のアナログろ波。
７．好ましい実施例の記述
先ず、全体的な構成を記述する。これは、開示されたD/A変換器システムの性
格についての一般的な理解を読者に与えるためになされる。設計およびシステム
の最適化に対するガイドラインが与えられる。次いで、５個の好ましい実施例が
記述されるであろう。これらの実施例は、設計のガイドラインに合致するために
次第に一層複雑になっている。
第１の実施例は２重量子化D/A変換器にある程度類似の単純なシステムを記述
する。しかし、重要な差異と長所が存在する。キー・エレメントである基本分離
器は詳細に記述される。
第２の実施例は基本分離器の一般化を示す。この実施例の目的は、特別な必要
に適合する分離器を設計するための特別なツールを設計者に与えることである。
第３および第４の実施例は、スイッチド・キャパシタ回路に基づく２次スケー
ルド・エレメント・ミスマッチ整形D/A変換器システムが基本集積回路技術にお
いて実現される方法を記述する。これらの実施例は集積回路への適用において非
常に有用であることが判明する。
第５の実施例は、僅かの設計上の選択しかないシステム（例えば、高電力シス
テム）において本発明の使用が可能になる方法を記述する。
7.1 定義および用語
この節では、用語「ビット番号(bit number)」および「分離器(separator)」
を定義するであろう。これらの用語は本発明の記述において繰り返し使用される
であろう。
7.1.1 用語「分離器」の定義
分離器とは、入力信号d(k)を主信号v(k)および１または複数の補償信号b0(k)
，b1(k),…,bN（k）に分離するシステムである。唯一の要求は、下記の等式(1)
が満足される一組のフイルタHD(z)，HV(z)，HB:O(z),HB:l(z)，…,HB:N（z）が
存在することである：
等式(1)は１個の分離器を完全には記述していないことに注意が必要である。異
なる分離器も同じ等式(1)により記述できる。
7.1.2 信号中でビットと参照される時の用語
各種の大きさと分解能の信号が繰り返し論議されるであろう。混乱を防ぐため
に、首尾一貫した用語が導入されるであろう。２進数システムは一例として使用
されるが、他の数値システムも同様に使用できることが理解されるべきである。
論議される実施例において発生する全ての信号は、２進数システムで表現され
る。もし負数が表現されねばならなければ、その場合２の補数が適切である。こ
こでの実施例におけるどのような信号において発生するどのようなデジタルも２
の累乗である重みを持ち、１=2Oが使用される最低の重みである。デジットの用
語は使用しないであろう。信号は、それらのビットにより表現されるでろう。従
って、いずれの信号におけるいずれのビットも、ｉが整数またはゼロである時に
、０または2iの２個の可能な値の１個を常に表す。唯一の例外は、２の補数（こ
こで可能な値はｏおよび−2iである）により表現される信号における最上位のビ
ットである。
ここの文章では、ビット番号(bit's number)はその非ゼロ値において２の累乗
として参照する。例えば、「第３ビット」は、２個の値の０または±８のみを持
っことのできるビットを呼ぶ。ビット番号は信号中の最下位のビットに対するそ
の位置を呼ぶのではない。用語の「最下位のビット」(LSB)および「最上位のビ
ット」(MSB)は、それらが特定の信号を参照する時に意味がある。ある信号のMSB
は最高のビット番号を持つ（その信号における）ビットである。ある信号のLSB
は最底のビット番号を持つ（その信号における）ビットである。従って、用語の
MSBおよびLSBは特定のビット番号を呼ぶのではない。
7.2 全体的な構成の記述
図９は本発明によるオーバサンプルドD/A変換器システムの全体的な構成[100]
を示す。分離器[102]は、入力信号d(k)を主信号v(k)および１または複数の補償
信号b0(k),b1(k),…,bN(k)に分離する。この分離器[102]の動作は等式(2)により
表現できる：
主信号v(k)は主D/A変換器[104]により変換され且つそこで主アナログ信号o(k)が
発生される主アナログ・フイルタ[106]によりろ波される。補償信号ｂ0(k)，b1(
k),…,bN(k)はD/A変換器のアレー(array)[108]により個別にD/A変換され、次い
でアナログ・フイルタのアレー[110]によりろ波され、そこでアナロ
グ補償信号p0(k),p1(k),…,pN(k)が発生される。
伝達関数Hv(z)は、等式(2)に記述のように、分離器[102]のＨv(z)に一致するよ
うに設計されねばならない。同様に、アナログ・フイルタのアレー[110]
［102］の伝達関数HB:0(z),HB:1(z),…，ＨB:Nに一致するように設計されねばな
らない。
主アナログ信号o(k)およびアナログ補償信号b0(k),b1(k),…,bN(k)は、アナロ
グ加算器[112]により加算される。アナログ加算器[112]からの出力は、アナログ
評価信号n(k)と呼ばれ、総合アナログ出力信号a(k)を作成するためにアナログ・
フイルタ[114]によりろ波される。
図９は、D/A変換器のアレー[108]における３個のD/A変換器[116][118][120]お
よび、従ってアナログ・フイルタのアレー[110]における３個のフイルタ[122][1
24][126]を示す。
全体的な構成[100]およびそのような本発明は下記の変形を含むことが理解さ
れるべきである：
・単一の補償信号および複数の補償信号が存在しうる。
・アナログ・フイルタ[106][110][114]のいくつか又は全ては単純な信号パス
であろう。
・アナログ補償信号のいくつかは発生されないか、またはアナログ評価信号n(
k)に含まれないであろう。
7.3 全体的な構成の動作
主デジタル信号v(k9およびデジタル補償信号b0(k),b1(k),…,bN(k)は個別にD/
A変換され、且つ主アナログ信号o(k)およびアナログ補償信号p0(k),p1(k),…，pN
（k）を整形するためにろ波される。信号o(k),b0(k),b1(k)，…,bN（k）のスケ
ーリングおよびろ波は、信号o(k),p0(k),p1(k)，…,pN(k),アナログ評価信号n(k
)の集計は理想的な場合にはデジタル入力信号d(k)のアナログ・レプリカである
ように、等式(2)により選択される。
7.3.1 モデル化誤り
回路の不完全性のために、誤りがこのシステム[100]に注入され且つアナログ
評価信号n(k)の一部になる。分離の目的は、信号帯域内の誤りが評価信号n(k)に
含まれる前に、それらの誤りのろ波または他の手段による抑圧を実行するためで
ある。下記の論議は、アナログ信号帯域フイルタは単純な信号パス（即ち、LPF(
z)=1）であると想定する。設計者は単純なフイルタ[114]を導入することを選択
するかもしれないが、それは立証されるように、多くの場合それは必要でない。
記述されるように、主D/A変換器[104]は殆ど常にこのシステム[100]の利得を
定義する。この利得Ｋを参照として使用し、分離器[102]を記述する等式(2)は、
理想的な場合におけるアナログ評価信号n(k)を記述する等式(3)に導く：しかし、エレメント・ミスマッチのためにアナログ評価信号はそれに代わって：
により記述され、ここで、s(k)は主D/A変換器[104]からの誤り信号であり且つmi
(k)は他のD/A変換器[108]からの誤り信号である。
等式(4)から等式(3)を差し引くことによりD/A変換器システム[100]の誤り信号
を表す等式(5)が得られる：
この誤り信号の第１の部分
は、特に主アナログ・フイルタ[106]が単純な信号パスである典型的な場合には
重大ではない。
この誤り信号の第２の部分
は下記において「利得ミスマッチ誤り」と呼ばれるであろう。この誤り信号の第
３の部分
は「非直線性誤り」と呼ばれるであろう。これらの定義は、このシステム[100]
が設計され且つ評価される時に非常に有用であることが判明するであろう。この
モデルは多くの可能なモデルの１個に過ぎないことに注目する必要がある。
非直線性誤り：非直線性誤りは、各D/A変換器[104][108]内のエレメント・ミス
マッチに起因する。換言すれば、それは対象としている特定のD/A変換器に
関して定義されるローカル・ミスマッチである。
利得ミスマッチ誤り：一方、利得ミスマッチ誤りは全体的に定義される。それら
は、D/A変換器のアレー[106]内の個別のD/A変換器の利得の主D/A変換器[104
]の利得に対するミスマッチにより発生する。
分離器[102]により実行される分離の目的は、信号帯域内の全ての誤りの抑圧
を可能にするためである。以下にこれが達成される方法を記述する。
7.3.2 利得ミスマッチ誤りの抑圧
全ての利得ミスマッチ誤りは、補償信号bi（k）および２個のフイルタ間の差
り定義される伝達関数KHB:i（z）へのマッチングは非常に困難な設計業務である
。一般的に、変換器の動作をそのようなマッチングに重点を置き過ぎるのは賢明
で
ない。しかし、一つの例外がある；もしフイルタが１次数の差であれば、HB:i(z
)=(1-z-1)であり、その時はHB:i(z)=(1-z-1)のスイッチド・キャパシタ実行は非
常に良くマッチすることが期待できる。これは、好ましい実施例において例示さ
れるであろう。
当業者は、与えられた回路を評価する時に、最悪の場合の伝達関数
を評価できるであろう。この評価は、誤り源としての補償信号bi（k）の抑圧を
評価するのに使用できる。
主要な関心事である。しかし、もし誤り信号がフルスケールの出力に対して参照
されれば、関心は利得ファクタの相対的なマッチングである。結論 スマッチング誤りは50−60dB（主流技術が使用される時に利得ファクタの相対的
マッチングに対する典型的な期待される値）抑圧されているろ波された補償信号
HB:i(z)Bi（z）としてモデル化できる。
例え高次数フイルタの良好なマッチングが補償できなくとも、利得ミスマッチ
ング誤りの内容が信号帯域内では非常に低いものが、デジタル補償信号が信号帯
域内で非常に少ない電力を持つように（即ち、整形された補償信号を使用して）
分離器[102]を設計することにより、得られる。明らかに、小さな補償信号は小
さな全体的な電力を持つであろう；従って、それは大きな補償信号と同程度まで
整形される必要はない。２重量子化D/A変換器に関するコメント
一般的な構成[100]は２重量子化D/A変換器もモデル化できる。それらは、量子
化雑音である唯一の補償信号を持っていて、従って唯一の利得ミスマッチ誤り
由は補償信号が整形されていないことである（それは通常、白色雑音としてモデ
NTF(z)にマッチするかに深く依存している。
7.3.3 非直線性誤りの抑圧
２種類の非直線性誤りが存在する：主D/A変換器[104]からの主非直線性誤り
性誤り 利得ミスマッチ誤りを抑圧するために、１個の信号は入力信号d(k)の主部分（
信号帯域内の内容）を運ぶことが要求される。これが主デジタル信号v(k)の目的
著に抑圧しないことを意味する。従って、主非直線性誤りs(k)のいずれの信号帯
域内の部分は評価信号n(k)の方へ直接流れるであろう。その結果、主D/A変換器
［104］は２レベルまたはミスマッチ整形D/A変換器のいずれかとして設計されね
ばならない。
２次ミスマッチ整形D/A変換器は、１つの好ましい実施例として提示されるで
あろう。２次ユニット・エレメント・ミスマッチ整形D/A変換器を導入する複雑
性を避けるために、主D/A変換器[104]は２レベル機器として選ばれるであろう。
はデジタル補償信号を変換するD/A変換器[108]が原因となるであろう。これらの
誤りは、信号帯域を抑圧するように設計できるアナログ・フイルタ[110]により
ろ波されるであろう。結論 して選択することにより避けることができる。もしv(k)がマルチレベル信号であ
れば、主D/A変換器[104]はミスマッチ整形でなければならない。
他の非直線性誤りは２種類の方法で抑圧できる：ミスマッチ整形D/A変換器を
使用するか、またはアナログ・フイルタ[110]が信号帯域を抑圧するように分離
器[102]を設計するかのいずれか。これらの２種類の技術は組み合わせることが
できる；第１次ミスマッチ整形D/A変換器[108]に続く第１次アナログ・フイルタ
[110]は、２次整形非直線性誤りと言う結果となる。
明らかに、もし補償信号が小さければ、その時はそれぞれの非直線性誤りは小
さな全体的な電力を持つであろう。従って、大きな補償信号からの非直線性誤り
ほどの整形は必要としない。
7.3.4 設計戦略
分離器は多くの方法により且つ各種の要求に適合するように設計できることが
示されるであろう。下記のリストは、低コストで良好な性能を得るために成すこ
とができることとすべきことを要約する：
・主D/A変換器[104]は全体のシステム仕様[100]と同程度に良好でなければな
らない。それは、２レベルまたはミスマッチ整形D/A変換器[104]として実施
されねばならない。
・大きな補償信号は、利得ミスマッチ誤りを抑圧することを助けるために整形
（shape）されねばならない。
・非直線性誤りはアナログ・フイルタ[110]により整形できる。
・非直線性誤りはミスマッチング整形D/A変換器[108]を使用して整形できる。
・大きな補償信号は、（ミスマッチング整形D/A変換器[108]を単純に保つため
に）低分解能を持つべきである。
・小さな補償信号は小さな誤りの原因となるであろう。ハードウエアは、これ
らの信号を少なくすることにより、節約されるであろう。
7.4 第１実施例
図10は全体的な構成[100]の第１実施例を示す。図10および他の実施例を図示
するそれに続く図は、図９に使用されているのとは異なる数字を使用する。
7.4.1 第１実施例の記述
図10における分離器[202]は全体的な構成[100]における分離器[102]を実施す
る。それは、デジタル入力信号d(k)を主デジタル信号v(k)と唯１個のデジタル補
償信号b0（k）とに分離する。この主デジタル信号v(k)は全体的な構成[100]にお
ける主D/A変換器[104]を導入している主D/A変換器[204]により変換され
る。主アナログ・フイルタ[106]は単純な信号パスであるから、主D/A変換器[204
]からの出力は主アナログ信号o(k)である。デジタル捕償信号b0（k）はD/A変換
器[208]により変換され、且つアナログ補償信号p0（k）のみを供給するアナログ
・フイルタ[210]により引き続きろ波される。該主アナログ信号o(k)および該ア
ナログ補償信号p0（k）は、アナログ補償信号n(k)を供給するアナログ加算器[21
2]に加えられる。該アナログ補償信号n(k)は随意にアナログ・フイルタ[214]に
よりろ波され信号帯域外の誤りが除去される。
分離器[202]を除いて、このシステム[200]は前記の技術に記述される２重量子
化D/A変換器と同等である。この実施例においては、２個のD/A変換器[204]と[20
5]、アナログ・フイルタ[210]と[214]、およびアナログ加算器[212]は前記の技
術により実施される。米国特許第5,369,403号の図４、著書"Delta-Sigma Data C
onverters;Theory,Design,and Simulation"における図10.18及び図10.33、並び
にこれらの図に付随する文章は、この目的のための適切な技術を示している。し
かし、分離器[202]は新規の改善された方法で導入されている。
7.4.2 第１実施例の動作
全体的な構成[100]およびその動作は前の節に記述された。主要コンポーネン
トは分離器[202]であり、等式(6)により入力信号d(k)を分離する：
D(z)＝V(z)＋B0(z)HB:0(z) （6）
これに基づきシステム[200]の残りの部分が設計される。
主デジタル信号v(k)の発生において、分離器[202]はデルタ・シグマ変調器と
して動作する。しかし、該変調器から追加の信号を抽出することにより、それは
分離器となる。デルタ・シグマ変調器が伝達関数HB:0(z)に多くの注意を払うこ
となく設計できることは重要なポイントである。その結果、該分離器[202]は、
信号帯域内において入力信号d(k)と主出力信号v(k)との間に非常に僅かの差が存
在するように設計できる。２個の信号間の差はB0(z)HB:0(z)により表現される。
その結果、もしデルタ・シグマ変調器が伝達関数HB:0（z）の次数より高次に設
計されれば、補償信号b0（k）は（それが整形されている）信号帯域内にお
いて相対的に少ない電力を持つであろう。利得ミスマッチ誤り
全体的な構成[100]の記述により、補償信号b0（k）は整形(shape)されている
いるのが長所である。この長所は、利得ミスマッチ誤り
に依存する度合いが低い。換言すれば、システム[200]の信号帯域性能は、アナ
ログ・フイルタ[200]が正確な伝達関数HB:0（z）を持っているか又はそれはほぼ
マッチしているに過ぎないか、についてあまり敏感でない。従って、与えられた
性能は理想度が比較的少ない回路技術を使用して得ることができる。実際の場合
、高性能システムがとにかく動作するようにすることが要請である。非直線性誤り
主D/A変換器[204]は２レベルまたはミスマッチ整形D/A変換器であると想定す
れば、非直線性誤りs(k)は信号帯域内では小さいであろう。
補償信号b0（k）の分解能は高いので、それは例えばスケールド・エレメントD
/A変換器である非ミスマッチ整形D/A変換器[208]によりD/A変換されねばならな
いであろう。m(k)の電力は、アナログ評価信号n(k)の電力よりかなり小さい、例
えば60dB、ので、それは十分に整形する必要はない。従って、アナログ・フイル
タ[210]の次数は低くできる。一つの実例
分離器[202]は２次数であり、一方アナログ・フイルタは１次数であると想定
する。
基本技術は、一般的に大規模な構成に対しては約-60dBの相対的なマッチング
を提供する。そのような技術においては、システムは、-60dB Nyquist帯域・電
力を持つ１次整形誤りにより表現される性能を提供するでろう。図６によれば、
それは30倍のオーバサンプルイングにおける16ビットの正確度とほぼ同等である
。
このシステムは２次雑音整形を提供するための設計も可能であるが、一層有効
なトポロジーが他の実施例として論議されるであろう。以下に分離器[202]を詳
細に記述する。
7.4.3 基本分離器の記述
図11は、デルタ・シグマD/A変換器の手段により、分離器[202]が実現できる方
法を示す。この分離器[202]は繰り返し使用されるであろう基本的なビルディン
グ・ブロックである。それは「基本分離器」として参照されるであろう。
この基本分離器[202]は、入力信号d(k)の関数として２個の出力信号v(k)とb0
（k）を作り出す。信号v(k)とd(k)は、図10と11において同一である。図10にお
ける補償信号b0(k)は、図11に示される３個の信号c0(k),c1(k),c2(k)の内の１個
でることができる。該基本分離器[202]の実現ではなく動作は、補償信号ｂ0(k)
としてこれらの３個の信号のいずれの１個が使用されるかに依存する。この選択
は等式(6)により記述されるように分離器[202]を特長付ける伝達関数HB:0(z)を
決定する。構造
デジタル減算器[230]はデジタル入力信号d(k)から主デジタル信号v(k)を減ず
る。この減算からの結果は第１フイルタ階程[232]への入力として使用される。
この第１フイルタ階程[232]からの出力は第２フイルタ階程[234]への入力として
使用される。この第２フイルタ階程[234]からの出力は制御器[240]により供給さ
れる信号r3(k)に加えられ、且つその結果は第３フイルタ階程[236]への入力とし
て使用される。この第３フイルタ階程[236]からの出力は、これも制御器［240］
により供給される信号r4(k)に加えられ、且つその結果は第４フイルタ階程[238]
への入力として使用される。
制御器[240]は３個の信号u1(k),r3(k)およびr4(k)を発生する。これらの３個
の信号は５個の入力信号の関数として発生される：それらは分離器[202]の入力
信号d(k)と同様のｉ0(k),並びに４個のフイルタ階程[232][234][236][238]から
の出力信号、i1(k)，i2(k)，i3(k),およびi4(k)である。
制御器[240]から発生される信号u1(k)は量子化装置[242]へ供給される。この
量子化装置[242]からの出力は分離器[202]の主出力v(k)である。信号c0(k)はデ
ジタル減算器[230]からの出力である；信号c1(k)は第１フイルタ階程[232]から
の出力であり；信号c2(k)は第２フイルタ階程[234]からの出力である。変形物(Variations)
分離器も一層少ないフイルタ階程に基づくことが可能であることが理解される
べきである。量子化装置[242]を通過しない補償信号b0(k)への信号パスを持つ連
鎖状のフイルタ[232][234][236][238]内のいずれのノードへもd(k)およびv(k)以
外の信号は供給されないことに注目することは重要である。例えば、c1(k)が補
償信号b0(k)として使用されれば、第２フイルタ階程[234]の入力へ制御器[240]
からの信号r2(k)を加えることが許される。しかし、これは、もしc2(k)が補償信
号b0(k)として使用されれば、許されない。第２の実施例により示されるように
、この法則は侵されるデジットあろうが、しかしデジタル入力信号d(k)は主デジ
タル信号v(k)および補償信号bi（k）を基にどのように再構築できるかについて
の注意深い配慮が要求される。
7.4.4 基本分離器の動作
入力d(k)から主出力v(k)までが考慮される基本分離器[202]は、当業者によっ
て、（しばしば、「カスケーデド・インテグレータ・フイードフォーワード(Cas
caded integrators Feed‐Forward)」またはCIFEトポロジーと呼ばれる）特定の
トポロジーにおいて実現される一般的なデルタ・シグマ変調器として、認識され
るであろう。例えば、図11を、著書Delta‐Sigma Data Converters;Theory，Des
ign，and Simulation中の図5.6および5.7と比較しよう。そこでは制御器[240]が
u1(k),r3(k),r4(k)をi0(k)，i1(k),i2(k),i3(k),i4(k)のスケールド和として発
生することを識別できる。多くのデルタ・シグマ変調器はこの方法で設計できる
。これらのスケールド和における係数は、例えばRichard Schreirerにより書か
れたThe Delta-Sigma Toolboxのような設計ツールを使用して得ることができる
。これを記述している時に、この優れたツール・ボックスが無料で提供され、且
つインターネット上で
(匿名のFTP)“next242.ece.orst.edu/pub/delsig.tar.Z”
において発見できる。分析
基本分離器[202]に動作は（制御器はシステムの安定性を保証すると想定した
上で）解析するのに極めて簡単である。減算の定義により、減算器[230]の動作
は次のように表現できる：
c0(k)＝d(k)−υ(k)i.e．D(z)＝V(z)＋C0(z) （7）
定義により、c0(k)が補償信号b0(k)としてのみ使用されれば、システムは分離器
である。
他の１つの分離は、第１実施例より一層有用であり、もしc1(k)が補償信号ｂ
。
（k）としてのみ使用されれば、次のようになる：
基本分離器[202]に対して、および一般的なデルタ・シグマ変調器に対して、ル
ープにおけるフイルタ階程[232][234][236][238]は信号帯域内において高利得を
持つ。その結果、この分離器[202]により実行される分離は、c1(k)のスペクトラ
ル・コンポーネントをどのような誤りも含め、それらがアナログ出力信号に含ま
れる前に信号帯域内において、希望通りに、抑圧されるようにする。
例えば、基本帯域変調器に対して、第１フイルタ階程は積分器；
であろう。この場合、下記の非常に有効な分離が実行されるであろう：
D(z)＝V(z)＋C1(z)(1−z-1） （9）
第１階程を遅延積分器；
として実現することは、時には一層簡単であり安価であろうが、必要なものでは
決してない。ソフトウエアのような場合、c1(k)＝b0(k)と想定して、下記の分離
が実行されるであろう：
z-1D(z)＝z-1V(z)＋C1(z)(1−z-1) （10）
この等式は、１サンプル遅延するd(k)を整形するために、v(k)とc1(k)を組み合
わせることができることを表現している。コンパクトディスク・プレーバック・
ユニットなどのような、いくつかの適用において、遅延は完全に許容できる。そ
の他の適用に対して、例えばA/D変換器におけるフィードバック素子として使用
される時には、遅延は許されないであろう。幸いにも、制御器[240]を再設計し
、且つ遅延するフイルタ階程[232][234][236][238]を非遅延階程と取り替えるこ
とは常に可能である。結論
連鎖状のフイルタ階程[232][234][236][238]のいずれの位置から補償信号b0
（k）が抽出されても、分離は次の形式で書くことができる：
D(z)＝V(z)＋C(z)HB:0(z) （11）
この等式において、HB:0(z)は、減算器[230]とそこからb0（k）が抽出されるノ
ードとの間のフイルタ階程[232][234]の伝達関数の積の逆数である。
もし１または複数のフイルタ階程が遅延していれば、等式(11)はｗ個のサンプ
ルの遅延に対応してz-w倍して、HB:0(z)z-wが実施できるようにしなければなら
ないであろう。制御器は直線性でなかればならないか？
上記の分析でなされた唯一の想定は、HB:0（z）の表現に使用されるフイルタ
階程[232][234]は信号帯域に対して高利得を持ち且つ変調器は安定的であるとい
うことであった。下記に説明するように、量子化雑音は配慮すべきパラメータで
はない。
量子化雑音は、量子化装置[242]の入力および出力において発生する信号に関
係する。そこで制御器[240]がその入力信号の直線的結合として制御信号を発生
するデルタ・シグマ変調器を解析する時にこの概念が導入された。分析において
、量子化装置[242]は利得エレメントとそこへ量子化雑音と呼ばれる信号が注入
される加算器とから構成される直線的モデルによって置き換えられた。そのよう
にすることにより、変調器は直線的になる；それはd(k)と量子化雑音との２個の
入力信号を持つ直線性フイルタである。
この方法は、それに対して変調器[202]は安定であるところの制御器[240]内で
使用するための直線的結合を決定するのに、ある程度の成功をもって、使用され
てきた。しかし、高次の変調に対して、この方法は失敗しがちである。この変調
器[202]の安定性を保証するには、いくつかのフイルタ階程[236[[238]の時々の
飽和またはリセットが必要と思われる。換言すれば、安定性を保つためには、制
御器[240]は少なくとも何らかの非直線性をその中に組み込まねばならない。第
３および第４フイルタ階程[236[[238]の飽和およびリセットは、信号r3（k）お
よびr4（k）によりそれぞれ表される。
米国特許第5,369,403号に記載されているような、２重先端切断(dual-truncat
ion)原理は、制御器[240]が非直線性である時には失敗する。もし制御器[240]が
非直線性であれば、その場合雑音伝達関数NTF(z)は非直線性であろう。量子化
z)のそれらと同様の非直線性を持たねばならない。不可能ではないが、そのよう
な非直線性を実現することは非常に困難である。上記のように、その結果は出力
中の大きなスパイクである。
分離が、制御装置の導入の方法に全く依存しないのが基本分離器の重要な特徴
である。それが直線性であろうと非直線性であろうと無関係である。関連するこ
とは、補償信号がバウンド(bound)されたままであることである。安定性
全てのフイルタ階程[232][234][236][238]が積分器である基本帯域変調器を取
り上げる。既存の技術においては、信号r3(k)およびr4(k)は臨界状態において変
調器[202]を安定させるためのみに使用される。著書Delta-Sigma Data Converte
rs;Theory,Design,and Simulationの図5.7は、変調器のゼロを信号帯域内
に分布することを発生させるためのi4(k)からr3(k)への少量のフィードバックを
示している。しかし、しかしこの変形は以下の論議を満足させない。その結果、
正常動作中、制御器[240]はv(k)の手段によってのみ分離器[202]の安定性を保証
する。
安定性とは本質的にフイルタ階程[232][234][236][238]のそれぞれおよび全て
からの室力が大きさにおいてバウンドされたままであることを意味する。縦続接
続のＮ個の積分器を一端から制御することは、Ｎ個のトレイラーを持つ１台のト
ラックを後ろから押すのに比較できる；各トレイラーの方向は対応する積分器の
出力である。明らかに、安定性は、高次の変調器または分離器に対して保証する
のは容易でない。この類似性を考慮して、安定性を維持するには、時々、１個ま
たは２個の積分器をリセット（トレイラーの配列）のような何らかの抜本的なこ
とを行うことが要求されるであろうことが理解される。
しかし、安定性は最初の２個のフイルタ階程[232][234]をリセットも飽和もす
ることなく保証できる。これにより基本分離器[202]の動作を制御器[240]中の非
直線性に感応しないように留めるであろう。非直線性制御器
基本分離器[202]の設計における主要な優先事項は補償信号b0(k)の大きさを可
能な限り小さく保つことである。全体的なシステムのチップ・エリアおよび電力
消費はb0(k)の最大値に大きく依存するから、それが優先する。また、このシス
テム[200]の性能はb0(k)の最大値の逆数に比例するから、同様に重要でもある。
分離器[202]の設計における第２の主要な優先は、連続するフイルタ階程[236]
［238］をあまり度々リセットまたは飽和させないことである（そうでなければ
、それらは殆どまたは全く役に立たない）。
7.5 第２実施例
図12は、基本分離器[202]の変形である分離器[302]を示す。全体的構成[100]
により実施されるD/A変換器における分離器[102]として使用することを意図して
いる。それは、デジタル入力信号d(k)を主デジタル信号v(k)および３個のデジタ
ル補償信号b0(k),b1(k),b2(k)に分離する。
7.5.1 第２実施例の記述
図12に示される分離器[302]として導入される分離器[102]のみを論じる。該シ
ステム[100]の残りの部分は上記の技術により実施されると考える。
この分離器[302]は、すでに論議された基本分離器[202]の一般化である。「単
純分離器」と呼ばれる２個のブロックのみが新規のコンポーネントである。単純
分離器は信号を最上位の部分と最下位の部分に分離するシステムとして定義され
る。この最上位の部分は入力の最上位のビットの１個または複数である。最下位
の部分は最上位の部分でない部分の信号中のビットである。最上位の部分と最下
位の和は入力である。単純分離器は簡単なハード線により実現できる。単純分離
器を表すのに使用される記号は[336][338]であることに注意されたい。
第１単純分離器[336]は減算器[330]からの出力を分離する。最上位の部分は第
１フイルタ階程[332]への入力として使用され、一方、最下位の部分は第１補償
信号b0（k）である。
第２単純分離器[338]は第１フイルタ階程[332]からの信号を分離する。最上位
の部分は第２フイルタ階程[334]への入力として使用され、一方、最下位の部分
は第２補償信号b1(k)である。
第２フイルタ階程[334]からの出力は第２補償信号b2(k)である。後尾のフイル
タ部分[340]は、基本分離器[202]における第３および第４フイルタ階程[236［23
8］の代わりをするものであり且つ分離器[302]の次数に応じてゼロまたは多くの
階程から構成されるであろう。
7.5.2 第２実施例の動作
もし２個の単純分離器[336][338]がそれらに続くすべてのフイルタ階程へすべ
ての信号を供給すれば、その時、その動作は上記の基本分離器[202]の動作と同
じである。分離器[302]により実施されるd(k)の分離は、この回路を単純な観察
から導かれる。等式(13)は分離を記述する。
この結果、全般的構成[100]のD/A変換システムに対して望まれたように、入力
d(k)は，主信号v(k)および大きさと既述のろ波の次数が増加する一組の補償信号
b0(k),b1(k),b2(k)とに分離される。
この分離の利点は、第１実施例で使用される分離器に比較して、最大の補償信
号b2(k)が低から中の分解能であることである。従って、それはミスマッチ整形D
/A変換器[108]によりD/A変換ができる。そのようにすることにより、このシステ
ム[100]は非直線性誤りに関し極めて無反応にできる。利得ミスマッチ誤り
もし分離器[302]が第３次またはそれ以上であれば（即ち、後尾のフイルタ部
分[340]が少なくとも第１次であれば）、最大信号b2(k)が整形されるであろう。
単純分離器[336][338]により実行される単純な分離のために。他の２個の補償信
号b0(k),b1(k)は（白色雑音のように）整形されていないであろう。しかし、そ
れらは大きな補償信号b2(k)より幾らか小さいであろう；従って、それらは同次
数の整形を必要としないだろう。
このシステムの長所は、それが非常に単純であることである。しかし、第３実
施例、第４実施例および第５実施例は、いかに遙に良好な分離が得られるかを示
すであろう。
7.6 第３実施例
第３実施例も全般的構成[100]により導入される。デジタル入力信号d(k)は、
２レベル主デジタル信号v(k)および複数の１次整形３レベル補償信号に分離され
る。この補償信号は、１次２ユニットエレメント・ミスマッチ整形D/A変換器[l0
8]によりD/A変換される。その結果、非直線性および利得ミスマッチ誤りの両者
の準理想２次整形が得られる。
全ての補償信号が低分解能を持つために、ミスマッチ整形D/A変換器[108]は実
施するのに簡単である。分離器[402]は導入するのに３次デルタ・シグマ変調器
と同程度に簡単である。従って、２次整形されている非常に小さなNyquist帯誤
り信号を供給する高分解能D/A変換器を実施するのは容易である。
7.6.1 第３実施例の記述
第３実施例は、図９に示される全般的構成[100]に基づく。分離器[102]は図
13に示される分離器[402]として実施される。この分離器[402]は、デジタル入力
信号d(k)を２レベル主デジタル信号v(k)およびP+1 ３レベル補償信号b0(k),b1(k
),…,bP（k）に分離する。主デジタル信号v(k)は、単純２レベルD/A変換器[104]
によりD/A変換される。補償信号は、３レベル１次ミスマッチ整形D/A変換
ルタ[110]によりろ波される。アナログ回路
前述の技術によれば、伝達関数(1−ｚ-1)を持つアナログ・フイルタ[110]は、
スイッチド・キャパシタ技術が使用される時に殆ど理想的に実施できる。従って
、このシステム[100]のすべてのアナログ部分[104][106][108][110][112][114]
はスイッチド・キャパシタ回路として実施される。一層の詳細は第４実施例の既
述において論じられるであろう。分離器
図13は分離器[402]の実現の方法を示す。第１副分離器[404]は入力信号d(k)を
主デジタル信号v(k)および一時的（「中間的」の意味）信号t(k)に分離する。第
１副分離器[404]は、図11に示され且つ上記で論じられた基本分離器[202]として
実施される。図13の一時的信号t(k)は図11の第２フイルタ階程[234]からの出力
信号c2(k)である。第１副分離器[404]は２次数のものである（即ち、後尾のフイ
ルタ階程[236][238]は省略されている）。量子化装置[242]は２レベル機器であ
る。
一次的信号t(k)は縦続接続の単純分離器[406]により個別のビットに分離され
る。一次的信号t(k)の各ビットはデジタル・フイルタのアレー[408]により個別
にろ波される；各フイルタ[408]は伝達関数（１−ｚ-1）を持つ。その場合、デ
ジタル補償信号b0(k),b1(k),…,bP（k）は一次的信号t(k)の各ビットの１次数差
として発生される。
7.6.2 第３実施例の動作
第１副分離器[404]を取り込んでいる全般的構成[100]および基本分離器[202]
の動作は、既に記述されている。以下は非線形性および利得ミスマッチの抑圧を
評価する。１次整形デジタル補償信号
一次的信号t(k)は広帯域信号である。それをビットごとに分離することは、多
数の広帯域信号を発生するであろう。しかし、デジタル・フイルタ[408]により
実行される１次数差ろ波のために、デジタル補償信号b0(k)，b1(k),…,bP（k）
は１次数整形をされているであろう。非直線性誤りの抑圧
主D/A変換器[104]は、それが２レベル機器であるので、本質的に直線性である
。従って、それは良くて相殺(offset)の原因となる。他の非直線性誤りは
として定義される。D/A変換器は１次ミスマッチ整形であるので、エレメント・
ミスマッチ信号mi（k）は１次数整形をされているであろう。アナログ・フイル
タ[110]により実行される更に続くろ波は、信号帯域内の誤りを更に１次数抑圧
するであろう。その結果、非直線性誤りは、全て２次数整形をされているであろ
う。利得ミスマッチ誤りの抑圧 として定義される。１次数差フイルタの良好なスイッチド・キャパシタ実施とそ
のデジタル同等品との間のミスマッチは、（キャパシタとキャパシタ板間の絶縁
材料を通しての漏洩電流で定義される）RC時定数およびシステム動作周波数に逆
比例することが示すことができる。技術が非常に貧弱であるかまたは周辺温度が
非常に高くないかぎり、これは問題ではないであろう。従って、利得ミスマッチ
誤りは
により近似できる。補償信号bi（k）は全て１次整形であるので、利得ミスマッ
チ誤りは２次整形であろう。第３実施例の評価
第３実施例は単純であり且つ非常に良好に機能する。それは、基本的技術にお
いて実行できる高性能の２次ミスマッチ整形D/A変換器である。しかし、説明さ
れたように、改良の余地がまだ存在する。性能の改善
非直線性および利得ミスマッチ誤りは、それらが参照する補償信号の大きさに
比例するであろう。もし技術が-60dB相対マッチングを提供すれば、その場合、
これらの誤りのNyquist帯電力量はそれらが参照する補償信号の最大量の下方約6
0dBであろう。追加の抑圧が（図６に示されるように）整形およびオーバサンプ
リングの手段により得られる。
それらの低電力量のために、最下位補償信号のいくつかは性能の低下なしに単
純な非ミスマッチ整形D/A変換器によりD/A変換できる。最小の補償信号も導入す
る必要はないであろう。
不幸にも、もし補償信号が例えばフルスケール出力より10倍大きければ、-60d
BのNyquist帯電力量はその大きなレベルに比肩するであろう。従って、100dBの
信号対雑音比を得るためには、40dBの信号波帯抑圧に代わり、60dBの信号波帯抑
圧を整形およびオーバサンプリングの手段により得なければならないであろう。
図６は、２次数整形に関し、僅か10倍の代わりに約30倍のオーバサンプリングが
要求されるであろうことを明らかにしている。
これより前の技術に比べて、これはなお優れた設計である。しかし、第４実施
例は、補償信号の最大値をフルスケール出力値の２倍以下にできる方法を示すで
あろう。
7.7 第４実施例
図４に示される第４実施例は、図９に示される全般的構成[100]に基づく。そ
れは、そこでは全ての大きな誤り信号は２次整形である実施例である。第３に比
べての第４実施例の長所は、補償信号の最大値がほぼ４倍小さいことである。
小さな補償信号は、主デジタル信号v(k)の分解能を増加させることにより第３
実施例でも得られる。しかし、全ての大きな誤り信号の２次整形を維持するには
、主D/A変換器[104]は２次整形であることが要求されるであろう。第４実施例は
、この複雑性を避ける。
7.7.1 大きな補償信号を避ける方法
分離の第１階程は、図11に示されるように基本分離器[202]により実行される
であろう。ろ波された補償信号の合計は、デジタル入力信号d(k)と主デジタル信
号v(k)との間の差に対して補償する。この差のピーク間の値である図11に示され
るc0（k）は量子化装置[242]の最小ステップ・サイズの少なくとも２倍であろう
。もし量子化装置[242]が２レベル機器として設計されれば、c0（k）の大きさは
、それに対して基本分離器[202]が安定であるデジタル入力信号d(k)の最大値の
少なくとも２倍の大きさである。
上記の結果は、ろ波された補償信号Bi(z)HB:i（z）の合計と呼ばれる。それは
補償信号そのものに適用する必要はない。かなりの程度に良好であると知られて
いる直線制御器[240」を使用する基本分離器[202]のシミュレーションは、第１
フイルタ階程からの出力c1(k)は量子化装置[242]のステップ・サイズに比較でき
る程度のピーク間の値を一般的に持つであろうこと示す。また、信号がフイルタ
[234][236][238]の連鎖を伝搬するに連れてその信号レベルは増加するのは一般
的な性質である。その結果、補償信号を最小化するために、それらは第１フイル
タ階程[232]の出力の副分離として発生されるべきである。オーバフローは避けられねばならない
基本分離器[202]の動作を特徴付けるフイルタにおいての（即ち、もしc1(k)が
出力として使用されれば第１フイルタ階程においての）オーバフローを避けるこ
とは重要であり且つ必要である。オーバフローはアナログ出力n(k)=a(k)におい
てスパイクを発生するであろうから、オーバフローは受容できない。第１フイル
タ階程[232]からの出力c1(k)および他のフイルタ階程[234][236][238]からの出
力は「確率論的」に分散される。良好に設計された直線制御器[240]が使用され
る時に、c1(k)の分布はガウス分布のそれより遥に突然である上部および下部境
界を持つであろう。従って、オーバフローは、c1(k)を表すデータバスを十分に
広く設計することにより効率的に避けられる。しかし、それは効果な解決法
である；その場合。チップエリアは増加し且つ性能は低下するであろう。
１次基本分離器[202]に対して、c1(k)のピーク間の値は量子化装置[242]のス
テップサイズであることが保証できる。i1(k)のみを強調して制御器[240]を設計
することにより、いかなる次数の基本分離器[202]に対しても同様な関係が得ら
れる。しかし、c1(k)の合理的な整形を得るためには、他のフイルタ階程[234][2
36][238]の状態を考慮しなければならない。それに従って、c1(k)の大きさは増
加するであろう。
殆どどのような次数の基本分離器[202]に対して、良好に設計された直線制御
器[240]はc1(k)のピーク間の値を量子化装置[242]のステップサイズに比較でき
る程度に、大部分の時間、保つであろう。時に応じて、信号c1(k)にスパイクが
存在するであろう。非直線制御器
c1(k)における大きなスパイクは、もしオーバフローが発生しようとしている
（事前にc1(k)を計算することにより決定できる）ならば、次のc1(k)の値をその
前のものより小さくするようにv(k)が選ばれるように制御器[240]を設計するこ
とにより避けられる。この効果は常に得られるが、しかし、それに通銑フイルタ
階程[234][236][238]においての安定化問題を起こすことになりそうそうである
。リセット、飽和、又は他の手法が安定動作を回復するには必要であろう。c1（
k）にスパイクを避けることにより、信号はn(k)中のスパイクの危険なしに狭い
範囲(range)に表されるであろう。
下方に行くにつれて、この方法においてn(k)中のスパイクを避けるために、利
得ミスマッチ誤りの信号帯域内量が増加するであろう（c1(k)の整形が少なくな
るから）。
全体的な結論は、制御器[240]を賢明に設計すればする程に、信号帯域内の利
得ミスマッチ誤りの抑圧を犠牲にすることなく、c1(k)の大きさを低下できるこ
とである。
7.7.2 第４実施例の全般的記述
図14の第４実施例は、図９に示される全体的な構成[100]により実現される。
分離器[102]は、デジタル入力信号d(k)を２レベル主デジタル信号v(k)および７
個の補償信号b0(k),b1(k),b2(k),b3(k),b4(k),b5(k),b6(k)に分離する。これら
の８個の信号はD/A変換器[104][108]によりD/A変換され、続いてアナログ・フイ
ルタ[106][108]によりろ波される。主アナログ・フイルタ[106]は単純な信号パ
ス（即ち、信号の加工はされない）である。全ての補償信号は、伝達関数(1−ｚ-1
）を持つフイルタ[110]によりアナログ・ドメインにおいて、ろ波される。ア
ナログ・フイルタ[106][110]からの信号o(k),p0(k),p1(k),p2(k),p3(k),p4(k),p5
(k),p6(k)はアナログ評価信号n(k)を作成するために加算される。必要とあれば
、このアナログ評価信号n(k)は、アナログ・ローパス・フイルタ[114]によりろ
波されるであろう。
7.7.3 第４実施例の全般的動作
この動作は第３実施例に非常に類似している。第２から第７補償信号b1(k),b2
(k),b3(k),b4(k),b5(k),b6(k)は、一次整形信号として発生される。第１補償信
号b0(k)は整形されないが、小さくされるのば望ましい。
補償信号のアナログ・スイッチド・キャパシタ・フイルタ[110]により１次ろ
波することにより、全ての大きな補償信号からの利得ミスマッチ誤りは２次整形
される。第１デジタル補償信号b0（k）からの利得ミスマッチ誤りは、小さく且
つ１次整形されるであろう。
１次ミスマッチ整形D/A変換器[110]を使用することにより、全ての大きな補償
信号からの非直線性誤りは２次整形される。第１デジタル補償信号ｂ0（k）は、
スケールド・エレメントD/A変換器によりD/A変換される；この非直線性誤りは小
さく且つ１次整形されている。
この実施例の長所は、補償信号が第３実施例におけるより小さなことである。
この減少は、分離器[502]を下記のように設計することにより得られる。
7.7.4 第４実施例に使用の分離器の記述
分離器[102]は図14に図示の分離器[502]として、実施される。この分離器[502
]は、第１副分離器[504]、第２副分離器[506]、第３副分離器[508]、第４副分離
器[510]、およびデジタル・フイルタのアレー[512]から構成される。
第１副分離器[504]は２次基本分離器[202]である。それは、デジタル入力信号
d(k)を主デジタル信号v(k)および第１一次的信号tI（k）に分離する。この第
１−次的信号ｔI（k）は、基本分離器[202]の第１フイルタ階程[232]からの出力
である。第１副分離器[504]の動作は等式(14)により表される：
D(z)＝V(z)＋TI(z)(1−z-1) （14）
第２副分離器[506]は、第１一次的信号tI（k）を第２−次的信号tII(k)および
第１デジタル補償信号b0(k)に分離する単純分離器である。Ｎをデジタル入力信
号d(k)の最上位のビットの番号と定義しよう。第２−次的信号tII(k)は、ビット
番号Ｎ−６から開始する、第１一次的信号tI（k）の最上位のビットから構成さ
れる。第１デジタル補償信号b0(k)は、tI（k）のＮ−６上位からのビット（即ち
、ビット番号０からＮ−7)で構成される。
第３副分離器[508]は、１次基本分離器[202]である。それは、第２−次的信号
tII(k)を、第３一次的信号tIII（k）および第７デジタル補償信号b6(k)に分離す
る。第３一次的信号tIII（k）は、基本分離器[202]の最初でフイルタ階程[232]
のみからの出力である。第３副分離器[508]の動作は等式(15)により表現される
：
TII(z)＝B6(z)＋TIII(Z)(1−z-1) （15）
第４副分離器[510]は、第３−次的信号tIII（k）をそれの個々のビットに分離
する単純分離器の縦続接続である。第３−次的信号tIII（k）の各ビットはデジ
タル・フイルタのアレー[512]により個別にろ波される。このアレー[512]中の各
フイルタは伝達関数(1−ｚ-1)を持つ。これらのフイルタにより発生される３レ
ベル信号は、第２、第３、第４、第５および第６デジタル補償信号b1(k),b2(k),
b3(k),b4(k),b5(k)である。
7.7.5 第４実施例に使用の分離器の動作
第２から第６デジタル補償信号b1(k),b2(k),b3(k),b4(k),b5(k)の和は、伝達
関数(1−ｚ-1)を持つフイルタによりろ波される第３−次的信号tIII（k）に等し
いであろう。これは等式(16)により表現される：
TIII(Z)(1−z-1)＝B1(z)＋B2(z)＋B3(z)＋B4(z)＋B5(z) （16）
等式(16)および(16)を組み合わせることにより、第１から第６補償信号の和は第
２−次的信号tII(k)に等しいことを誘導できる。これは等式(17)により表現でき
る：
TII(z)＝BI(z)＋B2(z)＋B3(z)＋B4(z)＋B5(z)＋B6(z) （17）
第２副分離器[506]により実行される単純分離を考慮において、全てのデジタル
補償信号の和は第１一時的信号tI（k）に等しいであろうことが誘導できる。こ
れは等式(18)により表現される・
TI(z)＝B0(z)＋B1(z)＋B2(z)＋B3(z)＋B4(z)＋B5(z)＋B6(z) （18）
等式(18)および(14)を組み合わせることにより、分離器[502]は２個の等式(19)
および(20)により表される分離を実行することが明らかになる：
補償信号は整形される
第１一時的信号ｔI（k）は１次整形である。これは、tI（k）を積分する第２
フイルタ階程[234]からの出力はバウンドされたままである性質の結果である。bO
(k)およびtII(k)のbO(k)へのD/A変換の利得ミスマッチを参照することにより、
第２一次的信号tII(k)は１次整形であることを示すことができる。
第２副分離器[506]により実施される単純分離は、第１補償信号b0(k)を整形
しないであろう。しかし、副分離器[506]の設計により、ｂ0(k)は望ましいだけ
小さくできる。その場合、アナログ評価信号n(k)中の１次のみ整形された(only-
first-order-shaped)誤りは、いずれのレベルへもミュート(mute)できる。
デジタル・フイルタ[512]におけるろ波により、第２から第６デジタル補償信
号b1(k),b2(k),b3(k),b4(k),b5(k)は１次整形される。
第７補償信号b6(k)は、両者ともに１次整形されるtII(k)と
との間の差である。その結果、第７補償信号b6(k)も１次整形される。補償信号は小さい
第１−時的信号tI（k）は、２次基本分離器[202]の第１フイルタ階程[232]か
らの出力である。使用された直線制御器[240]は、この信号のピーク間値を２レ
ベル量子化装置[242]のステップ・サイズの1.5倍に頭部追随メカニズム44持つこ
とができる。既に論議したように、制御器[240]の非直線性を含むことにより、
この範囲はフルスケールの入力に対してすら100％の確率において保証できる。
それを単純に維持するために、この実施例は入力中のスパイクに対し非常に小さ
な確率しか許さない。入力d(k)をフルスケールの90%以内に保ちながらの、長い
シミュレーション中も１個のスパイクも発生させなかった。
第２−次的信号tII(k)の大きさは、第１一時的信号tI（k）の大きさより僅か
に低いであろう。第７および最大補償信号b6(k)は、第２一次的信号tII(k)の大
きさと同じであろう。従って、この実施例において、最大補償信号のピーク間値
は、第１副分離器[504]に使用される２レベル量子化装置[242]のステップサイズ
の1.5倍であろう。
他の補償信号の大きさは、第３副分離器[508]に使用される量子化装置[242]の
ステップサイズと同等またはそれより小さいであろう。低い大きさは第３副分離
器を１次に設計することにより得られる。
上記の記述を組み合わせることにより、第３副分離器[508]に使用される量子
化装置[242]が７レベル機器として設計される利用が理解されるであろう。選択
されたレベルは-1.5,-1.0,-0.5,0,0.5,1.5の2N倍である。これらのレベルは主デ
ジタル信号v(k)のレベル；-2Nおよび2Nに基づく。
7.7.6 分離器を実装する方法の詳細記述
図15は分離器[502]の実現方法を詳細に示す。信号を表すのに２の補数符号法
が使用されると想定する。従って、入力信号d(k)の範囲は-2Nから2N-1であろう
。前述のように、アナログ評価信号n(k)中にスパイクを防止するために、入力は
僅かに小さくあるべきである。第１副分離器
第１副分離器[504]は基本分離器[202]として実現される；全体のトポロジーは
図11に示される。この分離器は２次である（第３[236]および第４[238]フイルタ
階程は省略される）。第１フイルタ階程[532]は伝達関数1/(1-z-1)（非遅延積分
器）を持つ。第２フイルタ階程[534]は伝達関数z-1/(１−ｚ-1)（遅延積分器）
を持つ。
使用された制御器は直線性である。それは唯１個の出力、量子化装置[542]へ
供給される信号u1(k)を持つ。この出力u1(k)は、〔デジタル入力信号d(k)〕プラ
ス〔第１フイルタ階程[532]からの遅延出力〕プラス〔第２フイルタ階程からの
出力の1/4〕である。
量子化装置[542]は２レベル機器である。その出力v(k)は入力u1(k)と常に同じ
極性を持つであろう。２個の可能な出力値は-2Nから２N-1である。
全システムを再設計して、アナログ評価信号n(k)中にスパイクの危険を増加さ
せることなく入力d(k)に全範囲-2Nおよび2Nを使用することを許しながら、量子
化装置[542]のレベル例えば-1.25・2Nおよび1.25・2Nを選択することは可能であ
る。第１副分離器の安定性
デルタ・シグマ変調器の設計に対して、設計された制御器[540]は保守的過ぎ
ると通常考えられるであろう。量子化雑音の一層良好な抑圧を得るために、第２
フイルタ階程からの出力の大きな部分がu1(k)に含まれることができる。しかし
、量子化雑音の抑圧は、この型のD/A変換器システムに対してのみの関心事では
ない。示唆された設計は、小さく且つ整形されたデジタル補償信号を得るために
同
様に重要な設計目標が考慮に入れられることを反映する。第３副分離器
図15は、図11に示される基本分離器に対し、一般的なトポロジーにより第３副
分離器[508]が実施される方法を示す。しかし、この１次基本分離器は実施する
のが類似する等価のものを持つ。図16はこの同等な実施を示す。
同じようなものの実施において、第３副分離器[508]は、加算器[550]、単純分
離器[552]、および１サンプル遅延ブロック[554]から構成される。加算器[550]
は第２一次的信号tII（副分離器[508]の入力信号）と遅延ブロック[554]からの
出力とを加算する。単純分離器[552]は加算器[550]からの出力を第７補償信号b6
（k）と第３一次的信号tIII（k）とに分離する。第７捕償信号b6（k）は加算器[
550]からの出力の３個の最上位のビット（ビット番号N-1からN+1）から構成され
る。第３一次的信号tIII（k）は加算器[550]からの出力の残りのビット（ビット
番号N-6からN-2)から構成される。遅延ブロック[554]は第３一次的信号tIII（k
）から加算器[550]へ接続される。
第７補償信号b6(k)を表す３ビットは、正常動作中は発生してはならない符号
「100」を持つであろう。
7.7.7 D/A 変換器およびアナログ回路の実施
図17は、図９に示される全体的な構成におけるD/A変換器[104][108]およびア
ナログ回路[110][112][114]のスイッチド・キャパシタ実施を示す。既述の分離
器[502]と共に、それはこの発明によるD/A変換器の完全な実施である。第３実施
例も同様に実施できることに注意する必要がある。D/A 変換器およびアナログ回路の記述
主変換器[566]は、入力として主デジタル信号v(k)を受け取る。各サンプルに
対して、主変換器[566]は、出力として、v(k)に比例すると考えられる電荷o(k)
を発生する。この主変換器[566]からの出力は、電荷が流入される共通ノード[56
0]に接続される。この共通ノード[560]は、動作増幅器(opamp)[562]逆電位入力
端子へ接続される。opamp[562]の非・逆電位入力端子はグランドに接続される。
フィードバック・ネットワーク[564]は、opamp[562]の逆電位入力端子と出力端
子の間に接続される。ここに示されるフィードバック・ネットワーク[564]はRC
ネットワークのスイッチド・キャパシタによる実現であり、それにより電荷の連
続流を共通ノード[560]への流入を可能にする。
第１補償信号b0(k)のD/A変換およびろ波は、スケールド・キャパシタ[568]に
より実現される。これらのキャパシタ[568]の上面板は共通ノード[560]に接続さ
れている。第１補償信号b0（k）の各１ビットを表す信号はスケールド・キャパ
シタ[568]のそれぞれの底面板に接続されている。
第２から第６補償信号b1(k),b2(k),b3(k),b4(k),b5(k)は、D/A変換され且つキ
ャパシタのスケールド対のアレー[570]を駆動する３レベルDWA符号器のアレー[5
74]によりろ波される。全てのキャパシタ[570]の上面板は共通ノード[560]に接
続される。
第７補償信号b6(k)は、D/A変換され且つ６個の等しいと想定されるキャパシタ
[572]のアレーを駆動する７レベルDWA符号器[576]によりろ波される。このDWA符
号器[576]は、６個のキャパシタ[572]の底面板に接続される６個の出力端子を持
つ。キャパシタ[572]の上面板は全て共通ノード[560]に接続される。
7.7.8 D/A 変換器およびアナログ回路の動作
アナログ回路の実現はデリケートな事柄である。実現の成功は、設計過程にお
いて記述された数学的表現にいかに良好に対応するかに掛かっている。本発明に
よるD/A変換器システムは、アナログ信号を加算する回路の非理想性および補償
信号を整形するアナログ・フイルタの非理想性に対して適用できるであろう。こ
の実施例は両方の態様においてほぼ完全な性能を提供する。アナログ信号の加算
主アナログ信号o(k)およびアナログ補償信号p6(k),p5(k),p4(k),p3(k),p2(k),
p1(k),p0(k)は荷電の伝達により表される。それらを単純に１個の共通ノード[56
0]に供給することにより、アナログ評価信号n(k)を形成するために加算されるで
あろう。この加算は全ての実際的な目的に対して理想的であろう。出力階程
共通ノード[560]の電圧は、opamp[562]により仮想グランドに維持される。ア
ナログ評価信号n(k)の荷電伝達表示はフィードバック・ネットワーク[564]の電
圧表示に変換される。このフィードバック・ネットワーク[564]は、好都合にも
信号帯域外誤りを抑圧するためのフイルタ機能も供給する。当業者はこのフィー
ドバック・ネットワーク[564]の設計方法も知っているであろう。主D/A変換器
主D/A変換器[566]は、第１クロック信号Φ1の上昇縁(risingedge)において、
電荷o(k)を共通ノード[560]へ流入させる。この電荷は、正または負の参照電圧Vref
にキャパシタンスＣを乗じたものであろう。流入された電荷o(k)の極性は主
デジタル信号v(k)の極性と同じであろう。このD/A変換器[566]は慎重に設計され
ねばならない。良好な設計技術は記述の技術中に見つけ出せる。微分D/A変換器
補償信号の準理想的アナログ１次差分ろ波は、D/A変換器[108]およびアナログ
・フイルタ[110]を非リセット・キャパシタ[572][570]として実施することによ
り得られる。アナログ補償信号は電荷伝達により表されるので、発生しうる唯一
の非整形誤りは１個のキャパシタ板から他のキャパシタ板へ流れる漏えい電流で
ある。これは近代的な技術では一般的に問題ではない。
一例として、第１デジタル補償信号b0(k)の変換とろ波を考えよう。全ての論
理信号は第１クロック信号Φ1の上昇縁においてクロックされ、且つそれらはプ
ラスとマイナスVref（論理信号は、それらがキャパシタを制御するのに使用され
る前にそれらの値を得るためにバッファ(buffer)されねばならない）の理想論理
レベルを持つと想定する。信号b0(k)中の各ビットは個別に処理される（即ち、b0
(k)は非ミスマッチ整形エレメントD/A変換器により変換される）ので、ここの
例はこれらのビットの内のただ１個を考慮するように狭めることができる。検討
対象のビットを表す信号はキャパシタC*［568］の底面板に直接接続され、上面
板は共通ノード[560]へ接続される。クロック信号Φ1の上昇縁において電荷は共
通ノード[560]へ流入されるデジットあろう。もし検討対象のビットを表す信号
が-Vrefから+Vrefへの過渡を経験中であれば、その時は電荷2VrefC*が流入され
るであろう。もし信号が+Vrefから-Vrefへの過渡を経験中であれば、その時は電
荷-2VrefC*が流入されるであろう。もし信号が、その前のサンプルから変化しな
いならば、電荷は流入されない。従って、流入された電荷は、検討対象のビット
により表される値の１次導関数に比例するであろう。
このシステムを設計するためには、比例性(proportionality)が正確な因子を
モスようにすることが必要である。ビット番号Ｐにより表せられるレベルは０と
2Pである。従って、第１次差の可能な値は-2P,0および2Pである。主D/A変換器[5
66]に使用されるキャパシタＣの大きさは、VrefC=2Nにより表現されるようにシ
ステム[100]の番号から電荷への変換に対する参照を設定する。これは、ビット
番号Ｐに対して有効な下記の一般的な結果へ導く：
Ｃ*＝2(P-H-1)Ｃ （21）
従って、b0(k)の最上位のビット（ビット番号N-7）に接続されるキャパシタの理
想的なキャパシタンスは、参照キャパシタンスＣの2n+1-(N-7)＝256倍小さい。３レベル・ミスマッチ整形D/A変換器
第２から第６補償信号b1(k),b2(k),b3(k),b4(k),b5(k)は１次ミスマッチ整形D
/A変換器により変換される。それらの信号のそれぞれは-2P,0，及び2Pという３
個の値を持つ。それらは続いて微分されるので、定数を加えることができる：0
，2Pおよび2P+1。それは違いがないが、２ユニット・エレメントD/A変換器がこ
れらの信号をD/A変換するのに使用できることを明確に示す。要求されるろ波を
得るために、これらのD/A変換器はリセットされない等質と思われるキャパシタ
対[570]の要求されたキャパシタンスは、等式(21)により決定でき、そこではＰ
はそれぞれの補償信号における最下位のビットの番号である。
要求されるミスマッチ整形を得るために、キャパシタ[570]は３レベルDWAによ
り制御される。各DWA符号器[574]は２個の出力端子を持ち、それぞれ電圧+Vref
または-Vrefを供給する。電圧+Vrefを持つ出力端子の数は、それが変換する0，2P
および2p+1により表される補償信号に比例するであろう。温度計符号化(thermo
meter coding)の他に、DWA符号器[574]は唯１個の端子が高電圧を持つ度に出力
端子を交互に替える。ここに記述されたアルゴリズムはData-Weighted-Averagin
gアルゴリズムのファミリーの一つである。そのようなアルゴリズムは文献に十
分に記述されている。７レベル・ミスマッチ整形D/A変換器
第７補償信号b6(k)も１次ミスマッチ整形D/A変換器により変換される。定数
が加えられる時に、信号は７個の可能なレベルを持つ：0，2N-1，2・2N-1，3・2N-1
，4・2N-1，5・2N-1，6・2N-1。従って、信号は６ユニット・エレメントDWA
ミスマッチ整形D/A変換器によるD/A変換に適している。前述の論議に完全に類似
して、この変換および一次差ろ波は６箇の非リセット・キャパシタ[572]により
実行され、それぞれが参照キャパシタンスの４分の１を持つ。これらの６個のキ
ャパシタ[572]は、既述の３レベルDWA符号器[574]の一般化された７レベルDWA符
号器[576]により制御される。一般化は多くの方法で実行できる；米国特許第5,4
04,142号および第5,221,926号は２方法を記述する。シミュレーション結果
第４実施例はシミュレーションされ、その結果は理論的予測と一致することが
判明した。
大きな誤りは２次整形であることを明確に示すことができるように、第４実施
例は、第２副分離器[506]が第２−次的信号tIIを第１一時的信号ｔI（k）の12個
の最上位のビットとして形成するバージョンにおいてシミュレーションもなされ
た。（大きなジオメトリーに対し）0.1％（３シグマ）相対マッチングが確認さ
れた。デジタル入力信号d(k)として、フルスケールの90%ののこぎり波が使用さ
れた。
図18Aおよび18Bは評価信号n(k)を示す。これは、どのような低域ろ波も実行さ
れる前であることに注意すべきである。図18Aは全体の信号を示し、一方図18Bは
図18Aにマークされる小さな箱形の部分の拡大図である。明らかに、アナログ評
価信号n(k)は少量の雑音を含む。雑音（デジタル入力信号d(k)と適切にスケール
された評価信号n(k)との間の差）の（dBにおける）FFTは図19に示される。この
システムは２次整形（ディケード(decade)毎に40dB）を実行することを明確に示
す。図19における他の線は、dBで示される信号帯電力をオーバサンプリング比の
関数として示す。このシミュレーションによれば、このシステムは16ビットD/A
変換を約10倍のオーバサンプリングにおいて実行させられる。
7.8 第５実施例
スイッチド・キャパシタ回路技術は高正確性を提供する；特に、それは伝達関
数により正確に定義されるフイルタの実現を可能にする。第３および第４実施例
において例示されたように、この発明による高性能D/A変換器は、この回路技術
を使用して容易に実現できる。
しかし、本発明は、たの環境にも使用できる。（必ずしも電気的でない）物理
的システムも適切によく定義されたフイルタ機能を提供するものと思われ、且つ
それにより、それらはシステム・プラットフォームとしても適切であろう。
下記に記述の第５実施例は、この発明を使用するためにはアナログ・フイルタ
を全く必要としないことを示すであろう。一層正確には、単純にエレメントを加
算することにより出力を発生するミスマッチ整形D/A変換器が記述されるであろ
う。それらのエレメントは同一サイズは持たない。従って、第５実施例は、真に
スケールド・エレメント・ミスマッチ整形D/A変換器システムとして記述される
であろう。それは集積回路のみでなく無数の適用に使用されるので、非常に重要
な実施例である。
7.8.1 第５実施例の記述
図20はこの第５実施例を示す。基本分離器[604][606][608]の連鎖として実現
される分離器[602]は、デジタル入力信号d(k)を主デジタル信号v(k)と３個のデ
ジタル補償信号b0(k),b1(k),b2(k)とに分離する。分離器[602]は、どのような数
の副分離器[604][606][608]から構成されるであろう；図20は一例として、３個
の副分離器を示す。
第１副分離は第１副分離器[604]により実行される。それは、入力d(k)を主信
号v(k)と第１一時的信号tI（k）とに分離する。第２副分離は第２副分離器[606]
により実行される。それは、第１一時的信号tI（k）を第１補償信号ｂ0(k)と第
２−次的信号tII(k)とに分離する。第３、この場合は最終の副分離は、第３副分
離器[608]により実施される。それは、第２一次的信号tIIを第２補償信号bI（k
）および第３補償信号b2(k)とに分離する。副分離器
副分離器[604][606][608]は、この実施例においては少なくとも１次であり、
且つ図11に示される全体的なトポロジーにより実施される。量子化装置[242]は
マルチビット機器であり、この実施例においては４ビットが想定される。副分離
器[604][606][608]の量子化装置[242]はシステムの主デジタル信号v(k)および
第１と第２デジタル補償信号b0(k)とb1(k)をそれぞれ形成する。副分離器[604][
606][608]の減算器[230]からの出力は、一時的信号tI（k）、tII(k)および第３
補償信号b2(k)をそれぞれ供給する。D/A 変換器
デジタル入力信号d(k)が分離された４個のデジタル信号v(k),b0(k),b1(k),b2(
k)は、ミスマッチ整形D/A変換器[610][612][614][616]により個別にD/A変換され
る。これらのD/A変換器からの出力電流は、負荷[634]を駆動する単一ノードに接
続される。
前記の技術により、ミスマッチ整形D/A変換器[610][612][614][616]は、等質
と考えられるアレー構成の電流源[626][628][630][632]を駆動するミスマッチ整
形符号器[618][620][622][624]として実現できる。
7.8.2 第５実施例の動作
各副分離器[604][606][608]は、２個の出力信号の合計が入力に等しい分離を
実行する。従って、全体的な分離は等式(22)を満足するでろう：
d(k)＝v(k)＋b0(k)＋b1(k)＋b2(k) （22）
同一の利得因数を持つD/A変換器[610][612][614][616]を実施することにより、
それらの出力電流o(k),p0(k),p1(k),p2(k)の合計n(k)は同一の利得因数を持っデ
ジタル入力信号d(k)のアナログ・レプリカであろう。
基本分離器[604][606][608]はマルチレベル量子化装置[242]に基づくために、
v(k),b0(k),b1(k),b2(k)の信号レベルは（この順序で）増加するであろう。４ビ
ット量子化装置[242]を使用する時に、信号レベルは階程ごとに約３ビットの割
合で増加するであろう。従って、最大[626]電流源と最小[632]電流源との比は50
0のオーダーであろう。その結果、このシステムはスケールド・エレメントD/A変
換器である。
もし副分離器[604][606][608]が１以上の高次数であれば、シミュレーション
は、この量子化装置[242]は僅かに24＝16レベル以上で設計されねばならないこ
とを示す；20レベルは一般的に良好な選択である。それぞれのD/A変換器[610][6
12][614][616]は、発生するこれらの値を組み込まねばならないに過ぎない。非直線性誤り
等式(5)に戻り、非直線性誤りに対する下記の表現が思いだされる：
第５実施例は、アナログ・フイルタを使用しないために、非直線性誤りは各D/A
変換器[610][612][614][616]からの非直線性誤りの合計に過ぎないであろう：従って、各D/A変換器[610][612][614][616]におけるミスマッチ整形符号器[618]
[620][622][624]は、全体的なシステムとして、同じ次数のミスマッチ整形を提
供しなけれがならない。利得ミスマッチ誤り
等式(5)に戻り、利得ミスマッチ誤りに対する下記の表現が思いだされる：
第５実施例は、アナログ・フイルタを使用しないために、利得ミスマッチ誤りは
D/A変換器[610][612][614][616]の相対的な利得ミスマッチにより抑圧される補
償信号b0(k),b1(k),b2（k）に過ぎないであろう：
ミスマッチ誤り整形の或る次数を得るには、各補償信号b0(k),b1(k),b2(k)はこ
の次数の整形を持たねばならない。補償信号は整形されている
各副分離器[604][606][608]は第１次または高次の基本分離器[202]である。基
本分離器[202]の動作は、図11に示されるが、既に上記で論議された。減算器
［230］からの信号の整形は、基本分離器[202]の次数（即ち、フイルタ階程[232
][234][236][238]の数）と同じ次数の整形を持つであろうとのことが論議された
。
その結果、一時的信号tI(k)、tII(k)および第３補償信号b2(k)は、少なくとも
１次整形されるであろう。第１補償信号b0(k)は、両方ともに１次整形されてい
る２個の一時的信号tI(k)、tII(k)の間の差であるので、第１補償信号b0(k)も同
様に少なくとも１次整形されるであろう。同様の論議が、第２補償信号b1(k)も
また少なくとも１次整形されるであろうことを示すであろう。
7.8.3 実施例の最適化
当業者は特定の要求に合致するためにシステムを最適化することができるであ
ろう。以下にいくつかのガイドラインを示す。非直線性誤り
２次またはそれより高次の整形を持つD/A変換器を得るには、各D/A変換器[610
][612][614][616]は、この次数の整形を供給しなければならないであろう。高次
のミスマッチ整形符号器[618][620][622][624]は知られているが、それらは一般
的に実施するのに極めて複雑である。従って、実施するのに極めて単純な１次ミ
スマッチ整形符号器[618][620][622][624]を使用するのが望ましい。
設計者は、整形の次数は、システムのオーバサンプリング比と共に、信号帯域
内の誤りの抑圧の或る要素を表現することを理解すべきである。この抑圧は、図
６を基に評価できる。しかし、それは追加の抑圧であり、且つ信号帯域内に過ぎ
ない。主抑圧は平面マッチングから来て、Nyquist帯非直線性誤りがそれ自体で
かなり小さくなるようにする（例えば、それぞれのD/A変換器[618][620][622][6
24]のフルスケールより60dB下）。例示
10倍のオーバサンプリングで動作し、100dBの信号対雑音比のシステムを設計
することを考慮しよう。もし１次ミスマッチ整形符号器[618]が主D/A変換器[616
]に使用されれば、その時は、電流源のアレー[626]は、-25db-100dB=-75dBの相
対的精度で整合しなければならない。この種の整合は、標準の技術から期待でき
るものよりも良好である。しかし、-25dbの相対精度は、もし事後処理、電力増
加またはバックグランド較正が実施されれば、達成することは比較的簡単で
ある。この較正の複雑性は、それに代わる方法‐余分に10dBの抑圧を提供できる
であろう２次ミスマッチ整形符号器[618]を実施すること‐の複雑性に比較され
るべきである。第２最上位D/A変換器[612]は、３ビットで主D/A変換器[610]より
18dB低いフルスケール出力を持つ。その結果、それぞれのミスマッチ整形符号器
[620]は１次整形であればよい。もし相対的精度が-60dB程度を期待されれば、電
流源[628]は較正を必要としないであろう。従って、最下位D/A変換器[616]はミ
スマッチ整形を全く供給する必要はないことが明瞭になるであろう。それは、ス
ケールド・エレメントD/A変換器[616]として実施でき且つ符号器[624]は省略で
きる。利得ミスマッチ誤り
ユニット・エレメントは、一般的にスケールド・エレメントがそれらが意図し
た比にマッチするよりは良好に、ユニティ比(unity ratio)をマッチさせる。従
って、利得ミスマッチ誤りのNyquist帯電力は、非直線性誤りのNyquist帯電力よ
り大きいことが期待できる。その結果、最適設計において、利得ミスマッチ誤り
は、非直線性誤りよりは一層の整形を必要とするであろう。もし、電流源[626][
628][630][632]が各アレー内でのみ較正されれば、一層そのようになる。幸運に
も、この整形手法は容易に実施できる。
利得ミスマッチ誤りは補償信号b0(k),b1(k),b2(k)と同じ字数に整形される。
高次の整形補償信号を得ることは極めて容易であるので、利得ミスマッチ誤りは
容易に２次と３次整形にできる。従って、大部分の場合、各D/A変換器[610][612
][614][616]内の電流源[626][628][630][632]を較正すれば足りる。
例えば、第１副分離器[604]が２次基本分離器[202]として設計されると仮定し
よう。その場合、第２副分離器[606]は１次基本分離器[202]として設計できる。
第１補償信号b0(k)の１次整形された部分の電力は第２一次的信号tII(k)の電力
に比例し、従って一般的に重要でない。第３副分離器[608]は極めて低い大きさ
のレベルで動作するので、それは（最上位および最下位ビットに分割する）単純
分離器として設計できるであろう。
7.8.4 非減算源
ゼロに対して対称的な範囲を持つユニット・エレメント電流源D/A変換器を設
計することは平凡な事柄である。電流源は単に第５実施例が制御できるアナログ
変数の一例に過ぎない。しかし、他のアナログ変数が使用されれば、負数値を発
生することは可能ではないであろう。例えば、もし源[626][628][630][632]が光
源であれば、どのようにして負の光の強さを発生できるであろうか。
高電力への適用は非減算環境での一例である。負の電流を発生できるユニット
・エレメント電流源D/A変換器を実施することは可能であるが、しかしもし電流
が大きければ、それはエネルギーの浪費である。この場合、源[626][628][630][
632]から引き渡される全ての電力が負荷[634]へ伝達されることが重要である。
アナログ・ドメインにおいて減算を必要としない分離器[602]を設計するには
多くの方法がある。それは、本質的に基本分離器[202]において使用される制御
装置[240]の再設計の問題である。下記は、この問題を検討する容易な方法であ
る。第１一時的信号tI(k)の範囲は、それに定数値を加えることにより、どのよ
うなオフセットへもシフトできる。もし同じ値が主信号v(k)から減算されれば、
これは許容される動作である。この手法を繰り返して使用することにより、主デ
ジタル信号v(k)およびデジタル補償信号b0(k),b1(k),b2(k)を非負数にすること
は可能である。
7.9 他の実施例（変形）
全ての可能で、さらに有用な、変形を全て記述するのは、不可能であろう。こ
の節は、一層関係が深いものの幾つかを述べるが、それはオプションのすべてを
含むリストとして解釈されるべきではない。
上述の論議は、非常に単純な回路を使用して非常に高い性能を生じるD/A変換
器構成の最適化に焦点を合わせた。しかし、ある場合は、設計者は更に単純なミ
スマッチ整形D/A変換器を希望するかも知れない。この目標は、この発明によるD
/A変換器を設計することにより実際に満足できる。１次ミスマッチ整形で十分で
ある、即ち30またはそれ以上のオーバサンプリングが許される、と仮定する。記
述されるD/A変換器の利点は、合理的な複雑性を持つ１次ミスマッチ整形ユニッ
ト・エレメントD/A変換器で得られるものより顕著に分解能が高いものである。
その結果、それらは、マルチビット・デルタ・シグマ変調器と組み合わせて使用
する必要はなく且つアナログ出力フイルタ[114]は省略しないにしても非常に単
純である。
7.9.1 単純スイッチド・キャパシタD/A変換器
記述された第３実施例は構造的に非常に単純である；その不利は補償信号が可
成り大きかったことであった。しかし、１次ミスマッチ整形が十分な時は、それ
は良い設計方法であろう。下記に２例を示す。第１変形
図13における第１副分離器[404]を図15における第１分離器[504]として設計し
よう。換言すれば、HT(z)=(1-z-1)とし、且つ主デジタル信号v(k)を２値信号と
しよう。デジタル・フイルタのアレー[408]は省略される。v(k)に図17における
主D/A変換器[566]に類似の２値D/A変換器を駆動させ、且つ各補償信号b0(k),b1(
k),b2(k),,…bP(k)に図17中のキャパシタ・アレーに類似のキャパシタ・アレー
中の１個のキャパシタを駆動させよう。図17における素子[570][572][574][576]
は省略されるが、opamp[562]およびフィードバック素子[564]は電荷から電圧へ
の変換を提供するために含まれるべきである。
この結果のシステムは、図10に示される第１実施例と同等である。第２変形
１次ミスマッチ整形D/A変換器を実施する一層良好ではあるが僅かに一層複雑
な方法を、ここで記述する。
もし図13の第３実施例における第１副分離器[404]を実現する図11中の基本分
離器[202]における量子化装置[242]が、例えば３ビットのマルチビット機器であ
れば、補償信号b0(k),b1(k),b2(k),…,bP（k）はほぼ８倍小さいであろう。この
変化の外に、この実施例に使用の分離器は第３実施例に使用の分離器[402]と同
等である。主デジタル信号v(k)は、少なくとも１次ミスマッチ整形D/A変換器に
よりD/A変換される。補償信号は図17中の素子[570]と[574]に類似の回路によりD
/A変換される。
補償信号からの誤りは全て２次整形されるので、それらは、例えキャパシタ[5
70]が良好にマッチしなくても、信号帯域内において有効に抑圧される。主D/A変
換器からの誤りは、（２次ミスマッチ整形符号器が使用されない限り）単に１次
整形される。しかし、主D/A変換器中の８個の大きなキャパシタを極めて正確
にマッチさせることが可能であるので、この誤りは相対的に小さい。従って、こ
のD/A変換器システムは単純性と性能との間で良好な妥協を提供する。
補償信号の利得ミスマッチ誤りは、それらの非直線性誤りの中でおおきな割合
を占めると考えられている。従って、DWA符号器[574]は僅かに一層単純な温度計
符号器により置き換えられるであろう。単純電流源D/A変換器
第５次実施例は、実施するには幾分複雑な回路に見える。この複雑性は、その
一般的な構造と高性能による。１次ミスマッチ整形電流源D/A変換器は実際上一
層簡単に実施できる。
第１[504]および第２副分離器[506]が省略されている図16を見てみよう。tII(
K)をデジタル入力信号とし、b6(k)を主デジタル信号とし、且つb1(k),b2(k),…,
b5(k)をデジタル補償信号としよう。主デジタル信号b6(k)およびデジタル補償信
号b1(k),b2(k),…,b5(k)は、１次ミスマッチ整形D/A変換器により個別にD/A変換
され、且つアナログ信号がアナログ出力信号を形成するためにアナログ・ドメイ
ンに加えられる。
b1(k),b2(k),…,b6(k)の合計はtII(K)に等しいことは示されているので、分離
器は要求されたように機能する。デジタル・フイルタのアレー[512]は、各デジ
タル補償信号は１次整形されることを保証する。従って、アナログ出力信号はデ
ジタル入力信号tII(K)を表し、且つ１次整形誤りのみを含む。
デジタル入力信号がビュズイ(busy)でない限り、トーナル動作(tonal behavie
r)が期待できる。それは量子化装置[552]をディザー(dither)させること（即ち
、ランダム雑音信号を加えること）により避けられる。これは、デルタ・シグマ
D/A変換器の設計にしばしば使用される良く知られた技術であり、必要とあれば
上記の全ての実施例に使用されるであろう。しかし、１次以上の単純分離器に対
しては要求されないであろう。いずれにしても、主信号デジタル信号におけるト
ーナル現象は補償信号により補償されるので、本発明によるD/A変換器中のトー
ナル問題は、それらがデルタ・シグマD/A変換器におけるよりは遙に少なく表明(
pronounce)される。
８ 本発明の集約、展開(ramification)，および範囲
当業者は、この発明は提示した実施例により排他的に記述されないことを理解
するであろう。誤り整形D/A変換を考えるためのここに記述された新規の方法は
、各種の変形(varieties)の誤り整形D/A変換器の実施に使用できるであろう。第
１実施例は、従前の技術に記述される２重量子化D/A変換器の高度に改良された
バージョンを示す。第１実施例の長所はそれの一層単純な構造と一層高度の性能
である。第２、第３、第４および第５実施例により更に良好なトポロジーが示さ
れた。集積回路
第３実施例およびそれより優れた同等のものである第４実施例は、どのように
して極度に良好な性能のD/A変換器が主流VLSI技術に簡単に実現できるかを示す
。非常に低いオーバサンプリング比において得られる高機能は、誤り整形D/A変
換がまだ自由選択(option)でなかった応用に適用できるようにする。
範囲(scale)の他端において、低オーバサンプリング比は、全体のシステムの
電力消費を減少させるであろう。例えば、補聴器またはコンパクトディスク・プ
レーバック・ユニットに使用される時に、電池の寿命は顕著に延ばされるであろ
う。オーディオ装置
オーディオおよび他の装置に対して、D/A変換器システムは歪みを発生しない
スケールド・エレメントD/A変換器と比較しうる。かって歪みであったものは、
現在は信号が人間の耳で検出できない周波数に移った。これは、残留する小さな
誤りを除去するためのアナログ事後フイルタ(post filter)に対する必要がない
ことを示唆する；オーディオ・スピーカ、および特に人間の耳はこの機能を維持
するであろう。これらのD/A変換器の高分解能により、伝送された高周波エネル
ギは非常に小さいので人間の耳を傷めることはないであろう。分解能
従来の技術の主問題はミスマッチ整形D/A変換器が制限を受ける低分解能であ
る。読者は第５実施例がこの問題を、これを最後に、解決することを理解したで
あろう。第５実施例において、補償信号の大きさは各副分離器に対して或る因数
で低下するでろう。これは、アルゴリズムの複雑度はビットで測定される分解能
に比例することを示唆する。従来の技術は、最善の場合でも同じ測度に対して対
数的に関係する複雑性を持つ。高分解能D/A変換器に対して、これは複雑性の大
幅な減少をもたらす。
もし単純な高次ユニット・エレメント・ミスマッチ整形符号器が発明されれば
、その場合に第５実施例は同じ次数のスケールド・エレメントミスマッチ整形符
号器を提供するであろう。換言すれば、本発明は発展(evolution)に歩調を合わ
せるであろう。提示された理論への関連
実施例の記述と平行して、なぜおよびいかにこの概念が機能するに関しての多
くの理論的論議がされた。これは新規の概念であり、その結果、理論はまだ熟し
ていない。従って、この特許の範囲は、提示した理論の正確性に一部または全体
的に依存していない。それは、本発明を最善の可能な方法であると考えられるも
のについて教え且つ設計者に将来本発明の十分な使用を可能にすることを含む。発明の範囲
論議は信号帯域として、基本帯域に焦点を合わせた。提示された理論を基に、
当業者は、誤り整形帯域通過D/A変換器(error-shaping band-pass D/A converte
r)も同様に設計し且つ実施できるであろう。また、実施例はシングルエンデッド
回路として記述されたが、完全に異なるバージョンも実施できるであろう。
本発明によるD/A変換器システムは、特にこの発明が非直線性と取り組むのに
理想的な方法を提供できるバランスド・フォース・センサ・システム(balanced-
force sensor system)を含む、各種のアナログ・デジタル変換におけるフィード
バック素子として使用できる。
ここでの記述は多くの詳細と仕様を含むが、これらは本発明の範囲を限定する
ものと解釈されるべきではなく、本発明の好ましい実施例の幾つかに関してのイ
リュージョンを与えるに過ぎない。他の好ましい実施例は；各線輪が２個の電圧
の１個に適用されている複数の線輪のスケールド・アレーを持つラウド・スピー
カ（真にデジタルな、ラウド・スピーカ）；または同一シャフト上で動作する一
組のスケールド・トルク・モータなど、を含む。また確かに、多くの適用が光学
分野にも見つけられるであろう。
このようにして、本発明の範囲は、与えられた例示によるよりは、付属する請
求項およびそれらの法的に同等のものにより決定されるべきである。