JP4302672B2 - Ａｄ変換器 - Google Patents

Ａｄ変換器 Download PDF

Info

Publication number
JP4302672B2
JP4302672B2 JP2005206104A JP2005206104A JP4302672B2 JP 4302672 B2 JP4302672 B2 JP 4302672B2 JP 2005206104 A JP2005206104 A JP 2005206104A JP 2005206104 A JP2005206104 A JP 2005206104A JP 4302672 B2 JP4302672 B2 JP 4302672B2
Authority
JP
Japan
Prior art keywords
converter
sampling
output
input signal
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005206104A
Other languages
English (en)
Other versions
JP2007028101A (ja
Inventor
義久 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2005206104A priority Critical patent/JP4302672B2/ja
Priority to US11/485,330 priority patent/US7439889B2/en
Publication of JP2007028101A publication Critical patent/JP2007028101A/ja
Application granted granted Critical
Publication of JP4302672B2 publication Critical patent/JP4302672B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
    • H03M3/37—Compensation or reduction of delay or phase error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0836—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of phase error, e.g. jitter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
    • H03M3/416—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type all these quantisers being multiple bit quantisers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
    • H03M3/424—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a multiple bit one
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Description

本発明は、入力信号をサンプリングしてＡＤ変換するデルタシグマＡＤ変換器またはパイプライン型ＡＤ変換器に関するものである。
従来、デルタシグマ（以下「ΔΣ」と表記する）変調器を用いるアナログデジタル変換器（以下「ＡＤ変換器」と表記する）が、広く使われている（例えば、非特許文献１、非特許文献２参照）。このようなΔΣＡＤ変換器は、入力信号をＡＤ変換部に与え、このＡＤ変換部の出力をＤＡ変換し、このＤＡ変換した信号を、入力信号から減算して積分し、この積分し信号をＡＤ変換部に与える構成を有しており、高精度、低歪及び低電圧動作を実現しやすいため、オーディオ用だけではなく、無線通信レシーバ等にも用いられている。また、オーバサンプリング率が高いため、ΔΣＡＤ変換器の前段に必要となるアンティエイリアス（Ａｎｔｉ−Ａｌｉａｓ）フィルタの要求性能を緩和できる。
図１３は、従来のΔΣＡＤ変換器９０を示す概略ブロック図である。ΔΣＡＤ変換器９０は、入力信号Ｘをスイッチトキャパシタ型のサンプリング部９２及び加算器９７に供給するバッファ回路９１を備える。サンプリング部９２は、バッファ回路９１から供給された入力信号Ｘをサンプリングして減算器９３に出力する。
加算器９７は、バッファ回路９１から供給された入力信号Ｘにループフィルタ９６の出力信号Ｙ１を加えてＡＤ変換部９５に出力する。ＡＤ変換部９５は、加算器９７の出力信号をＮビットのデジタル値へ変換して出力信号Ｖとして出力するとともにＤＡ変換部９４に与える。ＤＡ変換部９４は、ＡＤ変換部９５の出力をアナログ値に変換して減算器９３に与える。減算器９３は、サンプリング部９２の出力からＤＡ変換部９４の出力を減算してループフィルタ９６に与え、ループフィルタ９６は減算器９３の出力を積分した出力信号Ｙ１を加算器９７に出力する。
図１４は、ΔΣＡＤ変換器９０におけるループフィルタ９６の次数が１次である線形モデルを示す詳細ブロック図である。図１４において、ＡＤ変換部９５（図１３）は加算器９８としてモデル化され、量子化ノイズＥ（ｚ）と、ＡＤ変換部９５（図１３）に供給される加算器９７の出力信号との和がＡＤ変換部９５（図１３）の出力信号となる。このとき、下記の（数１）及び（数２）が成り立つ。
Figure 0004302672
Figure 0004302672
上記（数１）及び（数２）より、ループフィルタ９６には、入力信号Ｘ（ｚ）は入力されず、フィルタリングされた量子化ノイズＥ（ｚ）のみが入力されることとなる。つまり、ループフィルタ９６は、オペアンプ等のアクティブ素子により構成されるが、扱う信号は量子化ノイズＥ（ｚ）のみであるため、入力信号に起因する歪が生じない。従って、低歪なΔΣＡＤ変換器を実現できる。
また、入力信号をＡＤ変換部に与え、このＡＤ変換部の出力をＤＡ変換した信号を、入力信号から減算して増幅し、次段のパイプラインステージに与える構成のパイプライン型ＡＤ変換器が広く使われている（例えば非特許文献３参照）。
また、スイッチトキャパシタ型の増幅器が種々の用途に広く使用されている（例えば特許文献１、図５参照）。
特開２００３−２４３９４９号公報（平成１５年８月２９日公開） Ｊ．Ｓｉｌｖａ，Ｕ．Ｍｏｏｎ，Ｊ．Ｓｔｅｅｎｓｇａａｒｄ ａｎｄ Ｇ．Ｔｅｍｅｓ，"Ｗｉｄｅｂａｎｄ ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ ｄｅｌｔａ ｓｉｇｍａ ＡＤＣ ｔｏｐｏｌｏｇｙ"，Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ，７ｔｈ Ｊｕｎｅ ２００１，Ｖｏｌ．３７，Ｎｏ．１２ Ｊ．Ｓｉｌｖａ，Ｕ．Ｍｏｏｎ， ａｎｄ Ｇ．Ｔｅｍｅｓ，゛Ｌｏｗ−ｄｉｓｔｏｒｔｉｏｎ ｄｅｌｔａ−ｓｉｇｍａ ｔｏｐｏｌｏｇｉｅｓ ｆｏｒ ＭＡＳＨ ａｒｃｈｉｔｅｃｔｕｒｅｓ，゛ＩＥＥＥ Ｉｎｔ．Ｓｙｍｐ．Ｃｉｒｃｕｉｔｓ Ｓｙｓｔ．，ｖｏｌ．Ｉ，ｐｐ．１１４４−１１４７，Ｍａｙ ２００４． Ｅ．Ｓｉｒａｇｕｓａ，"Ａ ｄｉｇｉｔａｌｌｙ Ｅｎｈａｎｃｅｄ １．８−Ｖ １５−ｂｉｔ ４０−ＭＳ／ｓ ＣＭＯＳ Ｐｉｐｅｌｉｎｅｄ ＡＤＣ"，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３９，Ｎｏ．１２，Ｄｅｃ．２００４ ｐｐ．２１３２
しかしながら、上記従来のΔΣＡＤ変換器９０では、ループフィルタ９６には、入力信号Ｘ（ｚ）は入力されないので、信号パス８１及び信号パス８２を通ってＡＤ変換部９５によりデジタル値へ変換される入力信号Ｘ成分は、信号パス８３を通ってＤＡ変換部９４によりアナログ値へ変換され、サンプリング部９２によりサンプリングされて出力される入力信号Ｘ成分と減算器９３において相殺される必要がある。このため、入力信号Ｘ成分は、信号パス８１、信号パス８２及び信号パス８３を遅延なく通過して減算器９３に到達する必要がある。従って、信号パス８１、信号パス８２及び信号パス８３には、遅延を設けることができず、ＡＤ変換部９５の遅延量及びＤＡ変換部９４の遅延量を、ΔΣＡＤ変換器９０の動作周波数に比べて無視できる程度に十分小さくする必要がある。
また、ＤＡ変換部９４は多値出力であるため、このＤＡ変換部９４を構成する素子のバラツキに起因する歪が生じる。この歪を低減するため、ミスマッチシェーピング技術がしばしば使われるが、このミスマッチシェーピングを実現するデジタル回路も信号パス８３上に配置されるため、このミスマッチシェーピング用デジタル回路の遅延量も小さくする必要がある。
このようにＡＤ変換部９５の遅延量、ＤＡ変換部９４の遅延量及びミスマッチシェーピング用デジタル回路の遅延量を低減しようとすると、ＡＤ変換部９５、ＤＡ変換部９４及びミスマッチシェーピング用デジタル回路の回路規模及び消費電力が増大するという問題点を従来のΔΣＡＤ変換器は有している。
パイプライン型ＡＤ変換器においても同様に、ＡＤ変換部の遅延量及びＤＡ変換部の遅延量を、全体の動作周波数に比べて十分小さくする必要があり、ＡＤ変換部、ＤＡ変換部は、全体の動作周期に対して十分短い時間で信号処理を終える必要がある（非特許文献３、Ｆｉｇ．１１参照）。このため、ＡＤ変換部、ＤＡ変換部等の遅延量を小さくする必要が生じ、回路規模及び消費電力が増大するという問題点を従来のパイプライン型ＡＤ変換器は有している。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、回路規模及び消費電力を低減し得るＡＤ変換器を提供することにある。
本発明のＡＤ変換器は、上記課題を解決するために、入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、前記入力信号をＡＤ変換するＡＤ変換部と、前記ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を積分して前記ＡＤ変換部に出力するループフィルタとを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
上記構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。このため、周期Ｔｓを一定に保った状態で、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
本発明の他のＡＤ変換器は、入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、前記入力信号をＡＤ変換する第１ＡＤ変換部と、前記第１ＡＤ変換部の出力をＤＡ変換する第１ＤＡ変換部と、前記サンプリング部の出力から前記第１ＤＡ変換部の出力を減算した差を積分して前記第１ＡＤ変換部に出力する第１ループフィルタと、前記第１ループフィルタの出力をＡＤ変換する第２ＡＤ変換部と、前記第２ＡＤ変換部の出力をＤＡ変換する第２ＤＡ変換部と、前記第１ループフィルタの出力から前記第２ＤＡ変換部の出力を減算した差を積分して前記第２ＡＤ変換部に出力する第２ループフィルタとを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
この構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。このため、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、周期Ｔｓを一定に保った状態で、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
本発明のさらに他のＡＤ変換器は、前記入力信号を周期Ｔｓ毎にＡＤ変換する第１ＡＤ変換部と、前記第１ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を増幅する増幅器と、前記増幅器の出力をＡＤ変換する第２ＡＤ変換部と、前記第２ＡＤ変換部の出力を増幅するデジタル増幅器と、前記第１ＡＤ変換部の出力に前記デジタル増幅器の出力を加算して出力する加算器とを備え、前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、前記複数個のサンプリング回路は、互いに時間的にずれて動作し、各サンプリング回路は、前記入力信号を遅延させて出力することを特徴とする。
この構成によれば、サンプリング部に複数個のサンプリング回路が互いに並列に配置され、これらの並列に配置されたサンプリング回路は互いに時間的にずれて動作し、各サンプリング回路は入力信号を遅延させて出力する。このため、入力信号を遅延させて出力する複数個のサンプリング回路を、周期Ｔｓだけずらして動作させて、周期Ｔｓ毎にサンプリングするサンプリング部を構成することができる。従って、周期Ｔｓ毎にサンプリングするサンプリング部に遅延を設けることができ、このサンプリング部の遅延量に応じて、ＡＤ変換部、ＤＡ変換部等に遅延を設けることができる。従って、ＡＤ変換部、ＤＡ変換部等の動作速度を下げることができ、その結果、ＡＤ変換器に設けたＡＤ変換部、ＤＡ変換部等の回路規模及び消費電力を減少させることができる。
本発明のＡＤ変換器では、前記複数個のサンプリング回路は、２個のスイッチトキャパシタ型サンプリング回路であり、各サンプリング回路は、前記周期Ｔｓの２分の１だけ前記入力信号を遅延させることが好ましい。簡単な構成により、サンプリング部に遅延を設けることができる。
本発明のＡＤ変換器では、前記ＡＤ変換部と前記ＤＡ変換部とを通る信号パスの信号遅延量が、前記サンプリング部により生じた入出力間の遅延量と等しいことが好ましい。サンプリング部の遅延量と等しくなるまで、ＡＤ変換部、ＤＡ変換部等に遅延を設けるので、より一層動作速度を低くすることができ、回路規模及び消費電力をより一層減少させることができる。
本発明のＡＤ変換器では、前記サンプリング部と前記ＤＡ変換部とが共通の１つのスイッチトキャパシタ回路により構成され、各サンプリング回路は、スイッチとキャパシタとから構成され、前記複数のサンプリング回路は、前記入力信号を遅延させて出力するとともに、前記ＡＤ変換部の出力をＤＡ変換することが好ましい。サンプリング容量を削減することができ、サンプリングに起因するノイズ（ｋＴＣノイズ）を低減することができる。
本発明によれば、回路規模及び消費電力を低減し得るＡＤ変換器を提供することができるという効果を奏する。
（実施の形態１）
本発明の一実施形態について図１ないし図８に基づいて説明すれば、以下の通りである。図１は、本発明におけるＡＤ変換器の実施の一形態を示す概略ブロック図である。
本実施の形態のΔΣＡＤ変換器１は、入力信号Ｘをサンプリング部２及び加算器７に供給するバッファ回路３８を備える。
サンプリング部２は、入力信号Ｘをダブルサンプリングするために設けられ、互いに並列に配置された２個のサンプリング回路８ａ・８ｂを有する。サンプリング回路８ａ・８ｂは、互いに時間的にずれて動作し、各サンプリング回路８ａ・８ｂは、入力信号Ｘをそれぞれ遅延させて減算器３に出力する。
加算器７は、バッファ回路３８から供給された入力信号Ｘにループフィルタ６の出力信号を加えてＡＤ変換部５に出力する。ＡＤ変換部５は、加算器７の出力信号をＮビットのデジタル値へ変換して出力信号Ｖとして出力するとともにＤＡ変換部４に与える。ＤＡ変換部４は、ＡＤ変換部５の出力をアナログ値に変換して減算器３に与える。減算器３は、サンプリング部２の出力からＤＡ変換部４の出力を減算してループフィルタ６に与える。ループフィルタ６は減算器３の出力を積分した出力信号を加算器７に出力する。
図２は、サンプリング部２の構成を説明するための回路図である。前述した図面を参照して説明した構成要素と同一の構成要素には同一の参照符号を付し、その詳細な説明は省略する。以下の図面も同様である。
入力信号Ｘは、実際には差動入力信号ｖｉｎｐ・ｖｉｎｍにより与えられ、実際の回路では、差動入力信号ｖｉｎｐ・ｖｉｎｍにそれぞれ対応する２個のサンプリング部２と２個のＤＡ変換部４とが、図２において上下対称に配置されている。ループフィルタ６には、積分器１５が設けられている。積分器１５は、オペアンプ１６を有する。サンプリング部２の一方とＤＡ変換部４の一方とは、オペアンプ１６の反転入力端子に接続され、サンプリング部２の他方とＤＡ変換部４の他方とは、オペアンプ１６の非反転入力端子に接続されている。積分器１５には、２個のキャパシタ１７が設けられる。２個のキャパシタ１７の一方の一端は、オペアンプ１６の反転入力端子に接続され、その他端はオペアンプ１６の非反転出力端子に接続されている。キャパシタ１７の他方の一端は、オペアンプ１６の非反転入力端子に接続され、その他端は、オペアンプ１６の反転出力端子に接続されている。
図３は、ΔΣＡＤ変換器１の動作を説明するためのタイミングチャートである。図２及び図３を参照すると、差動入力信号ｖｉｎｐがバッファ回路３８から供給される方のサンプリング部２のサンプリング回路８ａは、容量値Ｃｓのキャパシタ９ａを有する。周期Ｔｓの矩形波を有してΔΣＡＤ変換器１の動作の基準となる基本クロックＰ１・Ｐ２が生成され、その基本クロックＰ１・Ｐ２に基づいてダブルサンプリングを行うサンプリング回路８ａ・８ｂに必要なサンプリングクロックＳ１・Ｈ１・Ｓ２・Ｈ２が生成される。
サンプリングクロックＳ１がハイの間はオンになり、ローの間はオフになるスイッチ１０が、キャパシタ９ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ９ａに導いて電荷として蓄積させ、下流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになってキャパシタ９ａを基準電位ｖｂ１の端子に接続する。
また、サンプリングクロックＨ１がハイの間はオンになり、ローの間はオフになるスイッチ１１が、キャパシタ９ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１１は、サンプリングクロックＨ１がハイの間オンになってキャパシタ９ａを基準電位ｖｒの端子に接続し、下流側のスイッチ１１は、サンプリングクロックＨ１がハイの間オンになってキャパシタ９ａに蓄積された電荷をループフィルタ６に放出させる。
サンプリング回路８ｂも、サンプリング回路８ａと同様に、容量値Ｃｓのキャパシタ９ｂを有する。サンプリングクロックＳ２がハイの間にオンになり、ローの間にオフになるスイッチ１２が、キャパシタ９ｂの上流側及び下流側にそれぞれ設けられ、また、サンプリングクロックＨ２がハイの間にオンになり、ローの間にオフになるスイッチ１３が、キャパシタ９ｂの上流側及び下流側にそれぞれ設けられている。
キャパシタ９ａ・９ｂは、Ｔｓ×２周期毎にサンプリングクロックＳ１・Ｓ２の立下りエッジのタイミング（図３において上矢印で示す）で入力信号（差動入力信号ｖｉｎｐまたは差動入力信号ｖｉｎｍ）をサンプリングする。各キャパシタ９ａ・９ｂにサンプリングされた電荷は、サンプリングクロックＨ１がハイとなる期間またはサンプリングクロックＨ２がハイとなる期間に、ループフィルタ６を構成する積分器１５にそれぞれ交互に転送される。キャパシタ９ａの積分器１５への電荷転送タイミング及びキャパシタ９ｂの積分器１５への電荷転送タイミングは、ともに、入力信号のサンプリングタイミングよりも１／２Ｔｓだけ遅延する。このため、入力信号Ｘが１／２Ｔｓだけ遅延してループフィルタ６に入力されることになる。
図４は、ΔΣＡＤ変換器１の線形モデルを示す詳細ブロック図である。ＤＡ変換部４は理想特性を示すとして、ここでは省略している。また、前述した図１５では説明の簡潔のため１次のループフィルタの例を示したが、実施の形態１のループフィルタ６の次数は、２次とする。
入力信号Ｘはダブルサンプリングを行うサンプリング部２の遅延段３７により、１／２Ｔｓだけ遅延されると共にゲインが１であるゲイン段を通って減算器３に入力される。また、入力信号Ｘはゲインが１であるゲイン段及び加算器７を通ってＡＤ変換部５に入力される。このＡＤ変換部５の出力は遅延段３７により１／２Ｔｓだけ遅延して出力されると共にゲインが１であるゲイン段を通って減算器３にフィードバックされる。このように、ＡＤ変換部５とＤＡ変換部４（図１）とを通る信号パス３９ａ・３９ｂ・３９ｃの信号遅延量は、ＡＤ変換部５の出力側に設けた遅延段３７による遅延量の１／２Ｔｓであり、サンプリング部２の遅延段３７により生じた入出力間の遅延量の１／２Ｔｓと等しくなっている。
ループフィルタ６は、それぞれ遅延量が１／２Ｔｓである２個の離散時間積分器と遅延量が１／２Ｔｓの１個の遅延段と複数のゲイン段とを有する。
このように、サンプリング部２に入力信号を遅延させる遅延段３７を設けたので、これに応じて追加の遅延段３７をＡＤ変換部５の出力側に設けることができる。この追加の遅延段３７の遅延量は、ＡＤ変換部５の遅延量と、ＤＡ変換部４の遅延量と、ミスマッチシェーピング用デジタル回路の遅延量とに割り当てることができる。つまり、ＡＤ変換部５の遅延量、ＤＡ変換部４の遅延量及びミスマッチシェーピング用デジタル回路の遅延量を増大させて、それぞれに要求される動作速度を下げることができる。従って、ＡＤ変換部５、ＤＡ変換部４及びミスマッチシェーピング用デジタル回路の回路規模及び消費電力を低減することができる。
図４に示すＡＤ変換部５を、図１４を参照して前述したように加算器によりモデル化し、ＡＤ変換部５に混入する量子化ノイズをＥ（ｚ）とすると、入力信号Ｘ、出力信号Ｖ及び量子化ノイズＥについて下記の（数３）が成り立つ。
Figure 0004302672
上記（数３）を整理すると下記の（数４）となる。
Figure 0004302672
上記（数４）より、入力信号Ｘは１／２Ｔｓだけ遅延して出力され、量子化ノイズＥは２次微分型フィルタを通してシェーピングされて出力されることが分かる。また、ループフィルタ６への入力信号Ｙ０は、下記の（数５）により表される。
Figure 0004302672
上記（数５）より、図４のようにループ内のＡＤ変換部５の出力側に１／２Ｔｓだけ遅延させる遅延段３７を追加しても、図１４を参照して前述した従来技術の構成と同様に、ループフィルタ６には、入力信号Ｘは入力されず、フィルタリングされた量子化ノイズＥのみが入力される。このため入力信号Ｘに起因する歪は生じず、従って低歪なΔΣＡＤ変換器を実現できる。
図５は、ΔΣＡＤ変換器１の具体的な構成を示す回路図である。図５では、簡単化のため、フル差動回路の一方のみを表示している。例えば、図５には、差動入力信号ｖｉｎｐが供給されてオペアンプ１６の反転入力端子に接続されるサンプリング部２と、オペアンプ１６の反転入力端子に接続されるＤＡ変換部４とを示しているが、実際には図２で前述したように、差動入力信号ｖｉｎｍが供給されてオペアンプ１６の非反転入力端子に接続されるサンプリング部２と、オペアンプ１６の非反転入力端子に接続されるＤＡ変換部４とが設けられている。また、コモンモードフィードバック回路等は省略している。
ループフィルタ６は、積分器１５の差動積分信号ｖｉｎｔ１ｐおよび差動積分信号ｖｉｎｔ１ｍ（図２）を積分する積分器１８を有する。積分器１８は、オペアンプ２２を有する。オペアンプ１６の非反転出力端子とオペアンプ２２の反転入力端子との間には、容量値Ｃｕ２のキャパシタ１９が設けられる。
基本クロックＰ１がハイの間はオンになり、ローの間はオフになるスイッチ２０が、キャパシタ１９の上流側及び下流側にそれぞれ設けられている。上流側のスイッチ２０は、基本クロックＰ１がハイの間オンになって積分器１５の差動積分信号ｖｉｎｔ１ｐをキャパシタ１９に導いて電荷として蓄積させ、下流側のスイッチ２０は、基本クロックＰ１がハイの間オンになってキャパシタ１９を基準電位ｖｂ１の端子に接続する。
また、基本クロックＰ２がハイの間はオンになり、ローの間はオフになるスイッチ２１が、キャパシタ１９の上流側及び下流側にそれぞれ設けられている。上流側のスイッチ２１は、基本クロックＰ２がハイの間オンになってキャパシタ１９を基準電位ｖｒの端子に接続し、下流側のスイッチ２１は、基本クロックＰ２がハイの間オンになってキャパシタ１９に蓄積された電荷を、オペアンプ２２の反転入力端子と非反転出力端子とに接続された容量値Ｃｕ２のキャパシタ２３に放出させる。オペアンプ１６の反転出力端子とオペアンプ２２の非反転入力端子との間にも、容量値Ｃｕ２のキャパシタ１９が設けられる（図示せず）。
ΔΣＡＤ変換器１は、後述する１５個の１ビットＡＤ変換回路２４に供給する比較電位である差動レファレンスレベルｖｒｐ［１：１５］・ｖｒｍ［１：１５］を生成するレファレンス生成回路２５を有する。
ＡＤ変換部５は、１５個の１ビットＡＤ変換回路２４を有する。各１ビットＡＤ変換回路２４は、入力信号Ｘの差動入力信号ｖｉｎｍ・ｖｉｎｐと、積分器１５の差動積分信号ｖｉｎｔ１ｐ・ｖｉｎｔ１ｍと、積分器１８の差動積分信号ｖｉｎｔ２ｐ・ｖｉｎｔ２ｍとをそれぞれ加算してＡＤ変換する。本実施の形態では、ＡＤ変換部５の解像度が、４ビット（１６レベル）の例を示すが、本発明はこれに限定されず、ＡＤ変換部５の解像度は他の値でもよい。
各１ビットＡＤ変換回路２４は、２個の加算器２８ａ・２８ｂと、１個のコンパレータ３６とを有する。加算器２８ａは、容量Ｃｃｏｍｐ１のキャパシタ２９ａと容量Ｃｃｏｍｐ２のキャパシタ３０ａと容量Ｃｃｏｍｐ３のキャパシタ３１ａとを有する。キャパシタ２９ａの上流側には、基本クロックＰ１がハイの間は差動レファレンスレベルｖｒｍ［ｉ］側端子に接続され、基本クロックＰ２がハイの間は差動入力信号ｖｉｎｍ側端子に接続されるスイッチ３２ａが設けられる。キャパシタ３０ａの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ１ｐ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３３ａが設けられる。キャパシタ３１ａの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ２ｐ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３４ａが設けられる。キャパシタ２９ａ・３０ａ・３１ａの下流側は、コンパレータ３６の入力端子の一方に共通に接続され、また、基本クロックＰ２がハイの間はオンになってグランドに接地され、ローの間はオフになるスイッチ３５ａにも共通に接続されている。
加算器２８ｂも、加算器２８ａと類似に構成され、容量Ｃｃｏｍｐ１のキャパシタ２９ｂと容量Ｃｃｏｍｐ２のキャパシタ３０ｂと容量Ｃｃｏｍｐ３のキャパシタ３１ｂとを有する。キャパシタ２９ｂの上流側には、基本クロックＰ１がハイの間は差動レファレンスレベルｖｒｐ［ｉ］側端子に接続され、基本クロックＰ２がハイの間は差動入力信号ｖｉｎｐ側端子に接続されるスイッチ３２ｂが設けられる。キャパシタ３０ｂの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ１ｍ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３３ｂが設けられる。キャパシタ３１ｂの上流側には、基本クロックＰ１がハイの間は差動積分信号ｖｉｎｔ２ｍ側端子に接続され、基本クロックＰ２がハイの間はグランド側端子に接続されるスイッチ３４ｂが設けられる。キャパシタ２９ｂ・３０ｂ・３１ｂの下流側は、コンパレータ３６の入力端子の他方に共通に接続され、また、基本クロックＰ２がハイの間はオンになってグランドに接地され、ローの間はオフになるスイッチ３５ｂにも共通に接続されている。
加算器２８ａは、差動入力信号ｖｉｎｍ、差動レファレンスレベルｖｒｍ［ｉ］と差動積分信号ｖｉｎｔ１ｐと差動積分信号ｖｉｎｔ２ｐとをキャパシタ２９ａ・３０ａ・３１ａにより重み付けして加算し、その結果を差動入力電圧ｖｘｐとしてコンパレータ３６に供給する。加算器２８ｂは、差動入力信号ｖｉｎｐ、差動レファレンスレベルｖｒｐ［ｉ］と差動積分信号ｖｉｎｔ１ｍと差動積分信号ｖｉｎｔ２ｍとをキャパシタ２９ｂ・３０ｂ・３１ｂにより重み付けして加算し、その結果を差動入力電圧ｖｘｍとしてコンパレータ３６に供給する。
ここで、
入力信号ｖＩＮ＝ｖｉｎｐ−ｖｉｎｍ、
レファレンスレベルｖＲ［ｉ］＝ｖｒｐ［ｉ］−ｖｒｍ［ｉ］、
積分信号ｖＩＮＴ１＝ｖｉｎｔ１ｐ−ｖｉｎｔ１ｍ、
積分信号ｖＩＮＴ２＝ｖｉｎｔ２ｐ−ｖｉｎｔ２ｍ、
とすると、
基本クロックＰ１がハイの間におけるコンパレータ３６へのコンパレータ入力電圧ｖＸ＝ｖｘｐ−ｖｘｍ（図３）は、下記の（数６）により与えられる。
Figure 0004302672
上記（数６）において、３個のキャパシタの容量をＣｃｏｍｐ１：Ｃｃｏｍｐ２：Ｃｃｏｍｐ３＝１：２：１と選ぶことにより、図４の加算器７と同様の機能を実現できる。ただし、上記（数６）では、ＡＤ変換部５を構成する１５個の１ビットＡＤ変換回路２４に設けられたスイッチトキャパシタ（容量Ｃｃｏｍｐ１〜容量Ｃｃｏｍｐ３のキャパシタと複数のスイッチ）によって生じる１／４の減衰がさらに含まれている。
１５個のコンパレータ３６のそれぞれは、基本クロックＰ２をΔＴｓ遅延させたラッチクロックＰ２ｌａｔの立下りエッジにおいて、差動入力電圧ｖｘｐ・ｖｘｍを比較した結果を「０」または「１」のデジタル値としたコンパレータ出力信号（図３）を出力する。
ΔΣＡＤ変換器１には、ロジック回路（ＬＯＧＩＣ ｂｕｂｂｌｅ ｃｏｒｒｅｃｔｉｏｎ ｄｅｃｏｄｅｒ）２６と、ロジック回路（Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ Ｂｌｏｃｋ）２７とが設けられている。ロジック回路２６は、１５個の１ビットＡＤ変換回路２４により生成された１５ビットのサーモメータコード（ＴＨＥＲＭＯＭＥＴＥＲ ＣＯＤＥ）をバイナリコード（ＢＩＮＡＲＹ ＣＯＤＥ）に変換したデジタル出力信号ｄｏｕｔを出力する。ロジック回路２７は、上記１５ビットのサーモメータコードをデータ重み付け平均（Ｄａｔａ Ｗｅｉｇｈｔｅｄ Ａｖｅｒａｇｉｎｇ）して、１５ビットのデジタルデータＤ[１：１５]・ＤＢ[１：１５]をＤＡ変換部４に与える。
ＤＡ変換部４は、１５個の１ビットＤＡ変換回路１４を有する。各１ビットＤＡ変換回路１４は、容量値Ｃｓ／１５のキャパシタ４６を有する。キャパシタ４６には、スイッチ４７・４８とスイッチ２１とが、その上流側に接続されている。スイッチ４７は、基本クロックＰ１とデジタルデータＤ［ｉ］との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐ（＝Ｖｒｐ［１５］）の端子をキャパシタ４６に接続して電荷を蓄積させる。スイッチ４８は、基本クロックＰ１とデジタルデータＤＢ［ｉ］との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍ（＝Ｖｒｍ［１５］）の端子をキャパシタ４６に接続して電荷を蓄積させる。スイッチ２１は、基本クロックＰ２がハイの間オンになって、基準電位ｖｒの端子をキャパシタ４６に接続する。キャパシタ４６には、スイッチ２０・２１が、その下流側に接続されている。下流側のスイッチ２０は、基本クロックＰ１がハイの間オンになって、基準電位ｖｂ１の端子にキャパシタ４６を接続する。スイッチ２１は、基本クロックＰ２がハイの間オンになって、キャパシタ４６に蓄積された電荷をループフィルタ６に放出させる。
図３を参照すると、基本クロックＰ２の立下りから次のラッチクロックＰ２ｌａｔの立下りまでの間に、ＡＤ変換部５が差動入力信号ｖｉｎｍ・ｖｉｎｐと各積分器が出力する差動積分信号ｖｉｎｔ１ｐ・ｖｉｎｔ２ｐ・ｖｉｎｔ１ｍ・ｖｉｎｔ２ｍとの和をデジタル値に変換し、ラッチクロックＰ２ｌａｔの立下りから基本クロックＰ２の立上りまでにロジック回路２７がデータ重み付け平均の処理を完了させればよい。この基本クロックＰ２の立上りから、ＤＡ変換部４によるＤＡ変換が開始される。
図６は、ΔΣＡＤ変換器１に設けられたバッファ回路３８の動作を説明するための回路図である。サンプリング部２のキャパシタ９ａ・９ｂの容量値Ｃｓが、１ビットＡＤ変換回路２４のキャパシタ２９ｂの容量Ｃｃｏｍｐ１の１５倍よりもはるかに大きい場合、すなわち、
Ｃｓ≫１５×Ｃｃｏｍｐ１、
となる場合は、バッファ回路３８の負荷は、サンプリング部２のキャパシタ９ａ・９ｂの容量値Ｃｓでほぼ決まる。このとき、サンプリング部２に対するセトリング期間（整定時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ））はサンプリングクロックＳ１またはサンプリングクロックＳ２がハイとなる期間であり、その長さは周期Ｔｓである。
従来構成（図１４）では、単一のサンプリング回路によりサンプリング部９２が構成されて、そのサンプリングクロックＳ１・Ｓ２は基本クロックＰ１・Ｐ２に等しい。従って、サンプリングクロックＳ１またはサンプリングクロックＳ２がハイとなる期間の長さは、周期Ｔｓ×（１／２）となる。すなわち、従来構成では、サンプリング部９２に対するセトリング期間は、周期Ｔｓ×（１／２）である。
よって、本実施の形態によれば、セトリング期間を従来構成（図１４）の（１／２）Ｔｓに比べて２倍のＴｓにすることができる。このため、バッファ回路３８の駆動能力を低減することができ、低消費電力化が可能となる。
一方、キャパシタ９ａ・９ｂの容量値Ｃｓが、
Ｃｓ≒１５×Ｃｃｏｍｐ１、
となる場合は、すなわち、サンプリング部２のサンプリング容量が、キャパシタ２９ｂのサンプリング容量の１５個の１ビットＡＤ変換回路２４分の合計と同程度の場合には、バッファ回路３８の負荷に対するキャパシタ２９ｂの容量Ｃｃｏｍｐ１の寄与が大きいため、図６の構成ではバッファ回路３８の駆動能力を低減することが難しい。
この場合には、１５個の１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路のそれぞれを、サンプリング回路８ａ・８ｂのようなダブルサンプリング型にすると、バッファ回路３８の駆動能力及び消費電力を低減可能である。
サンプリング回路８ａ・８ｂはダブルサンプリングするので、サンプリング間隔（ｓａｍｐｌｉｎｇ ｉｎｔｅｒｖａｌ）はＴｓとなるが、１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路は、ダブルサンプリングしないとすると、サンプリング間隔がＴｓ／２であり、基本クロックＰ２がハイとなる期間（Ｔｓ／２）内に差動入力信号ｖｉｎｐをサンプリングする必要がある。したがって、バッファ回路３８は（Ｔｓ／２）以内に差動入力信号をキャパシタ２９ｂに充電しなければならない。サンプリング間隔が短くなればなるほど、セトリング期間が短くなり、バッファ回路３８に流すべき電流が増大する。一方、１ビットＡＤ変換回路２４のキャパシタ２９ｂのサンプリング回路もダブルサンプリング型にすると、サンプリング間隔が（Ｔｓ）に増大するので、これに応じてセトリング期間を長くしてもよくなり、従って、それだけバッファ回路３８の駆動能力及び消費電力を低減できる。
また、サンプリング回路８ａ・８ｂとキャパシタ２９ｂのサンプリング回路とのそれぞれに別個独立にバッファ回路を設けることによっても、バッファ回路の低消費電力化が可能となる。
すなわち、デルタシグマＡＤ変換器の入力部であるキャパシタ２９ｂのサンプリング回路に混入するエラーやノイズは、ノイズシェーピングの効果により、デルタシグマＡＤの出力にほとんど影響を与えない。従って、キャパシタ２９ｂのサンプリング回路は高精度にセトリングさせる必要がない。よって、キャパシタ２９ｂのサンプリング回路を駆動するために別個独立に設けたバッファ回路を低消費電力化できる。
一方、サンプリング回路８ａ・８ｂを駆動するために別個独立に設けたバッファ回路は、キャパシタ２９ｂのサンプリング回路を同時に駆動する必要がないため、セトリング期間を従来構成（図１４）の（１／２）Ｔｓに比べて２倍のＴｓにすることができ、低消費電力化が可能となる。
図７は、ΔΣＡＤ変換器１に設けられたサンプリング部の変形例を示すタイミングチャートである。上記実施の形態では、入力信号を遅延させるために２個のサンプリング回路８ａ・８ｂを設けた例を説明した。しかしながら、本発明はこれに限定されない。Ｎ個（Ｎは３以上の整数）のサンプリング回路を設けても、同様の機能を実現することができる。図７は、Ｎ＝４の場合の図３に相当するタイミングチャートを示している。
サンプリングクロックＳ１・Ｈ１・Ｓ２・Ｈ２・Ｓ３・Ｈ３・Ｓ４・Ｈ４は、互いに並列に配置された４個のスイッチトキャパシタ型のサンプリング回路をそれぞれ動作させるための制御クロックに相当する。このように構成すると、入力信号をサンプリングする期間を増加させることができる(図７ではＴｓ×２)。従って、ΔΣＡＤ変換器のサンプリング部を駆動するバッファ回路の消費電力を低減することができる。また、セトリング期間の増加により、セトリングに起因する誤差を低減でき、高精度ＡＤ変換を実現することができる。
図８は、ΔΣＡＤ変換器に設けられたサンプリング部の他の変形例を示す回路図である。上記実施の形態では、図２および図５を参照して説明したように、入力信号をダブルサンプリングするサンプリング部２と、ＡＤ変換部５の出力をアナログ値に変換してループフィルタ６に入力するＤＡ変換部４とを、互いに別個のスイッチトキャパシタ回路により実現したが、上記サンプリング部とＤＡ変換部とが、キャパシタとスイッチとを共有するように構成することも可能である。図８にその一例を示す。
サンプリング部２とＤＡ変換部４との代わりに、互いに並列に配置された１５個のＤＡ変換サンプリング部４１がΔΣＡＤ変換器に設けられる。１５個のＤＡ変換サンプリング部４１のそれぞれは、入力信号をダブルサンプリングすると同時に１ビットＤＡ変換を行う。各ＤＡ変換サンプリング部４１は、互いに並列に配置された２個のＤＡ変換サンプリング回路４２ａ・４２ｂを備える。
ＤＡ変換サンプリング回路４２ａは、容量値Ｃｓ／１５のキャパシタ４３ａを有する。サンプリングクロックＳ１がハイの間はオンになり、ローの間はオフになるスイッチ１０が、キャパシタ４３ａの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ４３ａに導いて電荷として蓄積させ、下流側のスイッチ１０は、サンプリングクロックＳ１がハイの間オンになってキャパシタ４３ａを基準電位ｖｂ１の端子に接続する。
スイッチ４４ａ・４５ａが、キャパシタ４３ａの上流側に設けられている。スイッチ４４ａは、サンプリングクロックＨ１とデジタルデータＤ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐの端子をキャパシタ４３ａに接続して電荷を蓄積させる。スイッチ４５ａは、サンプリングクロックＨ１とデジタルデータＤＢ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍの端子をキャパシタ４３ａに接続して電荷を蓄積させる。キャパシタ４３ａには、スイッチ１１が、その下流側に接続されている。スイッチ１１は、サンプリングクロックＨ１がハイの間オンになって、キャパシタ４３ａに蓄積された電荷をループフィルタ６に放出させる。
ＤＡ変換サンプリング回路４２ｂは、容量値Ｃｓ／１５のキャパシタ４３ｂを有する。サンプリングクロックＳ２がハイの間はオンになり、ローの間はオフになるスイッチ１２が、キャパシタ４３ｂの上流側及び下流側にそれぞれ設けられている。上流側のスイッチ１２は、サンプリングクロックＳ２がハイの間オンになって差動入力信号ｖｉｎｐをキャパシタ４３ｂに導いて電荷として蓄積させ、下流側のスイッチ１２は、サンプリングクロックＳ２がハイの間オンになってキャパシタ４３ｂを基準電位ｖｂ１の端子に接続する。
スイッチ４４ｂ・４５ｂが、キャパシタ４３ｂの上流側に設けられている。スイッチ４４ｂは、サンプリングクロックＨ２とデジタルデータＤ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｐの端子をキャパシタ４３ｂに接続して電荷を蓄積させる。スイッチ４５ｂは、サンプリングクロックＨ２とデジタルデータＤＢ[ｉ]との論理積が「真」の間オンになって、差動リファレンスレベルｖｒｍの端子をキャパシタ４３ｂに接続して電荷を蓄積させる。キャパシタ４３ｂには、スイッチ１３が、その下流側に接続されている。スイッチ１３は、サンプリングクロックＨ２がハイの間オンになって、キャパシタ４３ｂに蓄積された電荷をループフィルタ６に放出させる。
サンプリングクロックＳ１またはサンプリングクロックＳ２がハイの間、１５個並列接続された２個のキャパシタ４３ａ・４３ｂが差動入力信号ｖｉｎｐを交互にサンプリングする。サンプリングクロックＨ１またはサンプリングクロックＨ２がハイの間、ＡＤ変換部５の出力信号に応じたロジック回路２７からの出力信号に基づいて、上記キャパシタ４３ａ・４３ｂの差動入力信号ｖｉｎｐ側の端子を差動リファレンスレベルｖｒｐの端子または差動リファレンスレベルｖｒｍの端子に接続する。そして、上記サンプリングされた差動入力信号ｖｉｎｐとＤＡ変換された差動リファレンスレベルｖｒｐまたは差動リファレンスレベルｖｒｍとの差がループフィルタ６へ出力される。
このように、図２及び図５のサンプリング回路８ａ・８ｂを、容量値Ｃｓ／１５のキャパシタ４３ａ・４３ｂを設けた１５個のスイッチトキャパシタ回路により置き換え、基本クロックＰ１の代わりにサンプリングクロックＨ１・Ｈ２を用いてデジタルデータＤ[ｉ]・ＤＢ[ｉ]を供給することにより、サンプリング部とＤＡ変換部とでキャパシタとスイッチとを共有することができる。
図５に示す例では、容量値Ｃｓの２個のキャパシタ９ａ・９ｂは、それぞれＴｓの周期により交互に入力信号をサンプリングするので、ノイズを考察する場合には、Ｔｓの周期によりサンプリングする容量値Ｃｓの１個のキャパシタと等価である。また、図８に示す例では、１５個の各ＤＡ変換サンプリング部４１にそれぞれ設けられた容量値Ｃｓ／１５の２個のキャパシタ４３ａ・４３ｂも、それぞれＴｓの周期により交互に入力信号をサンプリングするので、Ｔｓの周期によりサンプリングする容量値Ｃｓ／１５の１個のキャパシタと等価である。
従って、図５に示す例におけるサンプリング容量は、２Ｃｓ（＝Ｃｓ＋（Ｃｓ／１５）×１５）になり、図８に示す例にけるサンプリング容量は、Ｃｓ（＝（Ｃｓ／１５）×１５）になる。よって、図８に示す構成を採用することにより、図５に示す構成に比べて、サンプリング容量を１／２に削減することができる。このため、サンプリングに起因するノイズ（ｋＴＣノイズ）を１／２に低減することが可能となる。
（実施の形態２）
本発明の実施の形態２を図９及び図１０に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。後述する実施の形態３も同様である。
図９は、ＡＤ変換器の他の実施の形態を示す概略ブロック図である。このＡＤ変換器は、ＭＡＳＨ型（Ｍｕｌｔｉ−ｓｔＡｇｅ ｎｏｉｓｅ Ｓｈａｐｉｎｇ型）ΔΣＡＤ変換器５０であり、本実施の形態では２ＳＴＡＧＥの例を説明する。ＭＡＳＨ型ΔΣＡＤ変換器５０は、前記実施の形態１のΔΣＡＤ変換器１の構成のステージ５１に加えて、ステージ５２を有する。
ステージ５２は、ステージ５１のループフィルタ６の積分信号Ｙ２Ａを入力信号とする通常のΔΣＡＤ変換器から構成される。ステージ５１のループフィルタ６は、ステージ５２の減算器３および加算器７に積分信号Ｙ２Ａを供給する。ステージ５２の加算器７は、ステージ５２のループフィルタ６の積分信号Ｙ２Ｂを積分信号Ｙ２Ａに加算してＡＤ変換部５に出力する。ＡＤ変換部５は、加算器７の出力に基づいて出力信号ＶＢを出力してＤＡ変換部４に与える。ＤＡ変換部４は、ＡＤ変換部５の出力信号ＶＢをアナログ変換して減算器３に与える。減算器３は、ステージ５１からの積分信号Ｙ２Ａから、ステージ５２のＤＡ変換部４の出力を減算してループフィルタ６に与える。ループフィルタ６は、減算器３からの出力を積分した積分信号Ｙ２Ｂを加算器７に出力する。
ステージ５１の出力信号ＶＡとステージ５２の出力信号ＶＢとにエラーをキャンセルするための所望の演算処理をすることにより、最終的な出力信号Ｖを得ることができる。また、ステージ５２ではステージ５１で必要となるダブルサンプリング回路（サンプリング部２）は不要である。
ステージ５１のループフィルタ６から出力される積分信号Ｙ２Ａは、図３の差動積分信号ｖｉｎｔ２ｐ・ｖｉｎｔ２ｍの波形に示されるように、基本クロックＰ２がハイとなる期間と次にローとなる期間とで同じ値を保持する。ステージ５２の減算器３に供給するステージ５１のループフィルタ６の出力を、ステージ５２の加算器７に供給するステージ５１のループフィルタ６の出力よりも１／２Ｔｓだけ遅延させると、ステージ５１と同様に、ステージ５２のＡＤ変換部５とＤＡ変換部４において、１／２Ｔｓの遅延を許容することができる。
図１０は、ＭＡＳＨ型ΔΣＡＤ変換器５０の線形モデルを用いた詳細ブロック図である。ステージ５１は図４の構成と同じであるため、説明を省略する。ステージ５２について説明する。ステージ５２のループフィルタ６の前の減算器３へは、ステージ５１の積分器１８の積分信号Ｙ２Ａを１／２Ｔｓだけ遅延した信号を入力する。一方、ステージ５２のＡＤ変換部５の前の加算器７へは、積分信号Ｙ２Ａをそのまま入力する。以上の構成により、ステージ５２においても、ＡＤ変換部５とＤＡ変換部４とに最大１／２Ｔｓの遅延を許容することができる。従って、ＭＡＳＨ型ΔΣＡＤ変換器５０のステージ５２においても、ＡＤ変換部５及びＤＡ変換部４の低消費電力化、低面積化が可能となる。
（実施の形態３）
図１１は、本発明におけるＡＤ変換器のさらに他の実施の形態であるパイプライン型ＡＤ変換器６０を示す概略ブロック図である。パイプライン型ＡＤ変換器６０は、入力信号Ｘをダブルサンプリングするサンプリング部２と、入力信号Ｘをサンプリングしてデジタル値に変換するＡＤ変換部５ａと、ＡＤ変換部５ａからのＮ１ビットの出力をアナログ値に変換するＤＡ変換部４と、サンプリング部２の出力からＤＡ変換部４の出力を減算する減算器３と、この減算器３の出力を増幅して次段のＡＤ変換部５ｂに伝達する増幅器６１と、この増幅器６１の出力信号をＮ２ビットのデジタル値に変換するＡＤ変換部５ｂと、このＡＤ変換部５ｂのデジタル出力信号に所望のゲインを乗算するデジタル増幅器６２と、デジタル増幅器６２の出力をＡＤ変換部５ａからのＮ１ビットの出力に加算してＮビットの出力信号Ｖを出力する加算器７とを備えている。
図１２は、パイプライン型ＡＤ変換器６０の線形モデルを用いた詳細ブロック図である。実施の形態１で示したようにサンプリング部２は、入力信号Ｘを１／２Ｔｓ（クロック）遅延させることができるため、遅延段６３により置き換えることができる。
ここで、本実施の形態のパイプライン型ＡＤ変換器６０においても、実施の形態１と同様に、入力信号Ｘから減算器３までの信号経路として、サンプリング部２を通って減算器３に到達する信号パスと、ＡＤ変換部５ａとＤＡ変換部４とを通って減算器３に到達する信号パスとが設けられており、減算器３にて、両信号パスを経由した信号同士が減算される。従って、実施の形態１と同様に、両信号パスでの遅延時間が相違していると、出力信号の波形に歪が発生するおそれがある。
ところが、本実施の形態のパイプライン型ＡＤ変換器６０においても、実施の形態１と同様に、サンプリング部２が入力信号Ｘをダブルサンプリングすることによって、サンプリング部２を通って減算器３に到達する信号パスに遅延段６３を設けたので、ＡＤ変換部５ａとＤＡ変換部４とを通って減算器３に到達する信号パスにも遅延段６３を追加して配置することができる。なお、両遅延段６３の遅延量を互いに同じに設定すれば、入力信号Ｘに起因する出力信号の波形の歪を最も効果的に抑制することができる。
従って、ＡＤ変換部５ａ及びＤＡ変換部４の動作速度を下げることができる。この結果、ＡＤ変換部５ａ及びＤＡ変換部４の回路規模及び消費電力を低減することができる。
図１２の入力信号Ｘから出力信号Ｖまでの伝達関数は下記の（数７）のようになる。
Figure 0004302672
（数７）に示されるように、出力信号Ｖは、入力信号Ｘと、ＡＤ変換部５ｂから混入する量子化ノイズＥ２を増幅器６１のゲインＧで減衰した信号との和により表される。ＡＤ変換部５ａの量子化ノイズＥ１はキャンセルされ、出力信号Ｖには現れない。このように、パイプライン型ＡＤ変換器６０によれば、入力信号Ｘが若干遅延されて出力されるが、従来のパイプライン型ＡＤ変換器と同様の機能を実現できる。
なお、上記実施の形態１〜実施の形態３においては、入力信号Ｘをサンプリングするサンプリング部に、互いに並列に配置された複数個のサンプリング回路を設けてダブルサンプリングするように構成したが、本発明はこれに限定されない。ループフィルタ、ＡＤ変換部、ＤＡ変換部もダブルサンプリングするように構成してもよい。
また、入力信号をダブルサンプリングするサンプリング回路においては、各スイッチトキャパシタ回路の容量ミスマッチ（ゲインミスマッチ）と、チャージインジェクションミスマッチ（スイッチに起因するオフセットミスマッチ）と、サンプリングを行う制御クロックのＰｈａｓｅ Ｓｋｅｗによるミスマッチとが生じ、これらのミスマッチに起因するトーンが発生して、一般的には性能が劣化する。しかし、無線通信レシーバ等に用いる場合には、サンプリング回路の前段に配置されるアンティエイリアスフィルタ等が、帯域外の信号をある程度低減するため、上記ミスマッチに起因して帯域内に混入するトーンの信号パワーは小さい。従って、上記マッチングに対する要求精度は高くない。特にオーバーサンプリングレシオ（ＯｖｅｒＳａｍｐｌｉｎｇ Ｒａｔｉｏ）が高い場合には、上記各マッチングに対する要求精度は緩くなる。
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、入力信号をサンプリングしてＡＤ変換するデルタシグマＡＤ変換器またはパイプライン型ＡＤ変換器に適用することができる。
本発明におけるＡＤ変換器の実施の一形態を示す概略ブロック図である。 上記ＡＤ変換器におけるサンプリング部の構成を説明するための回路図である。 上記ＡＤ変換器の動作を説明するためのタイミングチャートである。 上記ＡＤ変換器の線形モデルを示す詳細ブロック図である。 上記ＡＤ変換器の具体的な構成を示す回路図である。 上記ＡＤ変換器に設けられたバッファ回路の動作を説明するための回路図である。 本発明におけるＡＤ変換器に設けられたサンプリング部の変形例を示すタイミングチャートである。 本発明におけるＡＤ変換器に設けられたサンプリング部の他の変形例を示す回路図である。 本発明におけるＡＤ変換器の他の実施の形態を示す概略ブロック図である。 上記ＡＤ変換器の線形モデルを用いた詳細ブロック図である。 本発明におけるＡＤ変換器のさらに他の実施の形態を示す概略ブロック図である。 上記ＡＤ変換器の線形モデルを用いた詳細ブロック図である。 従来のΔΣＡＤ変換器を示す概略ブロック図である。 上記ΔΣＡＤ変換器における線形モデルを示す詳細ブロック図である。
符号の説明
１ ΔΣＡＤ変換器（ＡＤ変換器）
２ サンプリング部
４ ＤＡ変換部（第１ＤＡ変換部、第２ＤＡ変換部）
５ ＡＤ変換部（第１ＡＤ変換部、第２ＡＤ変換部）
５ａ ＡＤ変換部（第１ＡＤ変換部）
５ｂ ＡＤ変換部（第２ＡＤ変換部）
６ ループフィルタ（第１ループフィルタ、第２ループフィルタ）
８ａ、８ｂ サンプリング回路
９ａ、９ｂ キャパシタ
１０ Ｓ１スイッチ（スイッチ）
１１ Ｈ１スイッチ（スイッチ）
１２ Ｓ２スイッチ（スイッチ）
１３ Ｈ２スイッチ（スイッチ）
３９ａ、３９ｂ、３９ｃ 信号パス
４１ ＤＡ変換サンプリング部（ＤＡ変換部、サンプリング部、スイッチトキャパシタ回路）
４２ａ、４２ｂ ＤＡ変換サンプリング回路（サンプリング回路）
４３ａ、４３ｂ キャパシタ
４４ａ、４４ｂ スイッチ
４５ａ、４５ｂ スイッチ
５０ ＭＡＳＨ型ΔΣＡＤ変換器（ＡＤ変換器）
６０ パイプライン型ＡＤ変換器（ＡＤ変換器）
６１ 増幅器
６２ デジタル増幅器
Ｘ 入力信号
Ｔｓ 周期

Claims (6)

  1. 入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
    前記サンプリング部と同時に前記入力信号をサンプリングし、サンプリングした前記入力信号をＡＤ変換するＡＤ変換部と、
    前記ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、
    前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を積分して前記ＡＤ変換部に出力するループフィルタとを備え、
    前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
    前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
    各サンプリング回路は、前記入力信号のサンプリングが完了した直後から、前記周期Ｔｓの１／２周期以上、サンプリングされた前記入力信号に相当する電荷を保持した後、前記ループフィルタに当該電荷を転送し、
    前記ＡＤ変換部は、前記電荷を保持している期間に、前記入力信号をＡＤ変換することを特徴とするＡＤ変換器。
  2. 入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
    前記サンプリング部と同時に前記入力信号をサンプリングし、サンプリングした前記入力信号をＡＤ変換する第１ＡＤ変換部と、
    前記第１ＡＤ変換部の出力をＤＡ変換する第１ＤＡ変換部と、
    前記サンプリング部の出力から前記第１ＤＡ変換部の出力を減算した差を積分して前記第１ＡＤ変換部に出力する第１ループフィルタと、
    前記第１ループフィルタの出力をＡＤ変換する第２ＡＤ変換部と、
    前記第２ＡＤ変換部の出力をＤＡ変換する第２ＤＡ変換部と、
    前記第１ループフィルタの出力から前記第２ＤＡ変換部の出力を減算した差を積分して前記第２ＡＤ変換部に出力する第２ループフィルタとを備え、
    前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
    前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
    各サンプリング回路は、前記入力信号のサンプリングが完了した直後から、前記周期Ｔｓの１／２周期以上、サンプリングされた前記入力信号に相当する電荷を保持した後、前記第１ループフィルタに当該電荷を転送し、
    前記第１ＡＤ変換部は、前記電荷を保持している期間に、前記入力信号をＡＤ変換することを特徴とするＡＤ変換器。
  3. 入力信号を周期Ｔｓ毎にサンプリングするサンプリング部と、
    前記サンプリング部と同時に前記入力信号をサンプリングし、サンプリングした前記入力信号をＡＤ変換する第１ＡＤ変換部と、
    前記第１ＡＤ変換部の出力をＤＡ変換するＤＡ変換部と、
    前記サンプリング部の出力から前記ＤＡ変換部の出力を減算した差を増幅する増幅器と、
    前記増幅器の出力をＡＤ変換する第２ＡＤ変換部と、
    前記第２ＡＤ変換部の出力を増幅するデジタル増幅器と、
    前記第１ＡＤ変換部の出力に前記デジタル増幅器の出力を加算して出力する加算器とを備え、
    前記サンプリング部は、互いに並列に配置された複数個のサンプリング回路を有し、
    前記複数個のサンプリング回路は、互いに時間的にずれて動作し、
    各サンプリング回路は、前記入力信号のサンプリングが完了した直後から、前記周期Ｔｓの１／２周期以上、サンプリングされた前記入力信号に相当する電荷を保持した後、前記増幅器に当該電荷を転送し、
    前記第１ＡＤ変換部は、前記電荷を保持している期間に、前記入力信号をＡＤ変換することを特徴とするＡＤ変換器。
  4. 前記複数個のサンプリング回路は、２個のスイッチトキャパシタ型サンプリング回路であり、
    各サンプリング回路は、前記周期Ｔｓの２分の１だけ前記電荷を保持することを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
  5. 前記ＡＤ変換部と前記ＤＡ変換部とを通る信号パスの信号遅延量が、前記サンプリング部により生じた入出力間の遅延量と等しいことを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
  6. 前記サンプリング部と前記ＤＡ変換部とが共通の１つのスイッチトキャパシタ回路により構成され、
    各サンプリング回路は、スイッチとキャパシタとから構成され、
    前記複数のサンプリング回路は、前記入力信号を遅延させて出力するとともに、前記ＡＤ変換部の出力をＤＡ変換することを特徴とする請求項１乃至請求項３のいずれかに記載のＡＤ変換器。
JP2005206104A 2005-07-14 2005-07-14 Ａｄ変換器 Expired - Fee Related JP4302672B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005206104A JP4302672B2 (ja) 2005-07-14 2005-07-14 Ａｄ変換器
US11/485,330 US7439889B2 (en) 2005-07-14 2006-07-13 AD converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005206104A JP4302672B2 (ja) 2005-07-14 2005-07-14 Ａｄ変換器

Publications (2)

Publication Number Publication Date
JP2007028101A JP2007028101A (ja) 2007-02-01
JP4302672B2 true JP4302672B2 (ja) 2009-07-29

Family

ID=37661189

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005206104A Expired - Fee Related JP4302672B2 (ja) 2005-07-14 2005-07-14 Ａｄ変換器

Country Status (2)

Country Link
US (1) US7439889B2 (ja)
JP (1) JP4302672B2 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4829695B2 (ja) * 2006-06-16 2011-12-07 パナソニック株式会社 Ａ／ｄ変換器
US7786911B2 (en) * 2007-11-19 2010-08-31 Teledyne Licensing, Llc Resettable high order delta-sigma analog to digital converter
US7679540B2 (en) * 2007-11-30 2010-03-16 Infineon Technologies Ag Double sampling DAC and integrator
GB2457059A (en) * 2008-01-31 2009-08-05 Chandler Stephen Anthony Gerar Means for sampling in analogue to digital converters
US7760121B2 (en) * 2008-09-03 2010-07-20 Intel Corporation Dual data weighted average dynamic element matching in analog-to-digital converters
US8044711B1 (en) * 2010-02-11 2011-10-25 Pericom Semiconductor Corporation Clock signal noise shaping
TWI395411B (zh) * 2010-02-12 2013-05-01 Novatek Microelectronics Corp 多通道類比數位轉換電路與其類比數位轉換方法
US8106807B2 (en) * 2010-06-07 2012-01-31 Broadcom Corporation Bubble correction in a flash analog-to-digital converter
US8860597B2 (en) 2011-07-06 2014-10-14 Qualcomm Incorporated Digital to-analog converter circuitry with weighted resistance elements
US9143876B2 (en) * 2011-11-17 2015-09-22 Infineon Technologies Ag Glitch detection and method for detecting a glitch
US8896475B2 (en) 2013-03-15 2014-11-25 Analog Devices Technology Continuous-time oversampling pipeline analog-to-digital converter
CN104378115B (zh) * 2013-08-12 2017-06-06 上海辰竹仪表有限公司 一种ad采样的软件滤波方法
KR102086607B1 (ko) * 2014-02-12 2020-03-10 한국전자통신연구원 2차 루프 필터 및 그것을 포함하는 다차 델타 시그마 변조기
US9312840B2 (en) * 2014-02-28 2016-04-12 Analog Devices Global LC lattice delay line for high-speed ADC applications
JP6618701B2 (ja) * 2014-04-08 2019-12-11 アナログ ディヴァイスィズ インク 高分解能アナログ・デジタル変換器
US9762221B2 (en) 2015-06-16 2017-09-12 Analog Devices Global RC lattice delay
JP6532791B2 (ja) * 2015-09-10 2019-06-19 株式会社東芝 Ａｄ変換回路、パイプラインａｄ変換器、及び無線通信装置
US9787316B2 (en) * 2015-09-14 2017-10-10 Mediatek Inc. System for conversion between analog domain and digital domain with mismatch error shaping
JP6792436B2 (ja) * 2016-12-07 2020-11-25 旭化成エレクトロニクス株式会社 インクリメンタル型デルタシグマａｄ変調器およびインクリメンタル型デルタシグマａｄ変換器
JP6945331B2 (ja) * 2017-04-18 2021-10-06 ルネサスエレクトロニクス株式会社 アナログ・ディジタル変換器およびミリ波レーダシステム
DE102018131039B4 (de) * 2017-12-06 2021-09-16 Analog Devices, Inc. Mehreingangs-datenwandler unter verwendung von codemodulation
US10171102B1 (en) 2018-01-09 2019-01-01 Analog Devices Global Unlimited Company Oversampled continuous-time pipeline ADC with voltage-mode summation
CN108418585B (zh) * 2018-03-27 2021-09-07 中国电子科技集团公司第二十四研究所 基于码值预估的逐次逼近型模数转换器
US11133814B1 (en) 2020-12-03 2021-09-28 Analog Devices International Unlimited Company Continuous-time residue generation analog-to-digital converter arrangements with programmable analog delay

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2806547B2 (ja) * 1988-12-08 1998-09-30 横河電機株式会社 高速ａｄ変換器
US5159341A (en) * 1991-03-12 1992-10-27 Analog Devices, Inc. Two phase sampling for a delta sigma modulator
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output
JPH08330967A (ja) * 1995-06-01 1996-12-13 Matsushita Electric Ind Co Ltd デルタ・シグマ変調回路
US5917440A (en) * 1996-12-31 1999-06-29 Lucent Technologies Inc. Implementing transmission zeroes in narrowband sigma-delta A/D converters
US6111531A (en) * 1997-05-30 2000-08-29 Lucent Technologies Parallel architecture for a bandpass sigma-delta modulator
EP0901233B1 (en) * 1997-09-05 2005-03-02 STMicroelectronics S.r.l. Double sampled sigma delta modulator of second order having a semi-bilinear architecture
US6140950A (en) * 1998-08-17 2000-10-31 Linear Technology Corporation Delta-sigma modulator with improved full-scale accuracy
US6538588B1 (en) * 2000-09-18 2003-03-25 Qualcomm, Incorporated Multi-sampling Σ-Δ analog-to-digital converter
US6509790B1 (en) * 2001-07-12 2003-01-21 Cirrus Logic, Inc. Switched-capacitor circuits and methods with improved settling time and systems using the same
US6630898B1 (en) * 2001-08-14 2003-10-07 National Semiconductor Corporation Low voltage, unit delay quantizer with feedforward auto-zero mechanism
US6445331B1 (en) * 2001-08-14 2002-09-03 National Semiconductor Corporation Apparatus and method for common-mode regulation in a switched capacitor circuit
US6617992B2 (en) * 2001-08-15 2003-09-09 National Semiconductor Corporation Capacitor mismatch independent gain stage for differential pipeline analog to digital converters
JP3785361B2 (ja) * 2001-12-25 2006-06-14 株式会社ルネサステクノロジ Δςモジュレータ、ａ／ｄコンバータおよびｄ／ａコンバータ
JP3621385B2 (ja) 2002-02-20 2005-02-16 シャープ株式会社 スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路
US6744394B2 (en) * 2002-05-10 2004-06-01 02Micro International Limited High precision analog to digital converter
US6954159B1 (en) * 2003-07-01 2005-10-11 Impinj, Inc. Low distortion band-pass analog to digital converter with feed forward
US7046046B2 (en) * 2004-03-23 2006-05-16 Microchip Technology Incorporated Switched capacitor signal scaling circuit
JP4219341B2 (ja) * 2004-06-01 2009-02-04 三洋電機株式会社 アナログデジタル変換器、それを用いた信号処理システム、および撮像装置
EP1732229B1 (en) * 2005-06-09 2009-10-21 STMicroelectronics S.r.l. Single-loop switched-capacitors analog-to-digital sigma-delta converter
US7167119B1 (en) * 2005-12-20 2007-01-23 Cirrus Logic, Inc. Delta-sigma modulators with double sampling input networks and systems using the same

Also Published As

Publication number Publication date
US20070013571A1 (en) 2007-01-18
US7439889B2 (en) 2008-10-21
JP2007028101A (ja) 2007-02-01

Similar Documents

Publication Publication Date Title
JP4302672B2 (ja) Ａｄ変換器
US9735797B2 (en) Digital measurement of DAC timing mismatch error
US7893855B2 (en) Delta-sigma analog-to-digital converter
US8077066B2 (en) ΔΣ modulator
US10439634B2 (en) Sigma delta modulator, integrated circuit and method therefor
US7446687B2 (en) Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modulator
Lee et al. A low-power incremental delta–sigma ADC for CMOS image sensors
US7224306B2 (en) Analog-to-digital converter in which settling time of amplifier circuit is reduced
EP3182595A1 (en) Digital measurement of dac switching mismatch error
US8223050B2 (en) Delta-sigma A/D converter
Rajaee et al. Design of a 79 dB 80 MHz 8X-OSR hybrid delta-sigma/pipelined ADC
US7365668B2 (en) Continuous-time delta-sigma analog digital converter having operational amplifiers
US7432840B2 (en) Multi-bit sigma/delta converter
JP3407871B2 (ja) アナログデジタル混在δς変調器
JP5811153B2 (ja) Ａ／ｄ変換装置
US11271585B2 (en) Sigma delta modulator, integrated circuit and method therefor
JP2009260605A (ja) Δς変調器及びδς型ａｄ変換器
JP2007049232A (ja) スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ
US20070109174A1 (en) Amplifier circuit and analog-to-digital circuit using the same
Colodro et al. New continuous-time multibit sigma–delta modulators with low sensitivity to clock jitter
Brewer et al. A 100dB SNR 2.5 MS/s output data rate/spl Delta//spl Sigma/ADC
WO2011021260A1 (ja) パイプライン型ａｄ変換器およびその出力補正方法
US10574255B2 (en) Multiplying digital-to-analog conversion circuit
JP2014022963A (ja) Ａ／ｄ変換器を備えた半導体集積回路及びａ／ｄ変換方法
Larsson et al. A background calibration scheme for pipelined ADCs including non-linear operational amplifier gain and reference error correction

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090205

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090422

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120501

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120501

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130501

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140501

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees