JP2014022963A - Ａ／ｄ変換器を備えた半導体集積回路及びａ／ｄ変換方法 - Google Patents

Abstract

【課題】回路規模が小さく、かつ変換精度の良いＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供すること
【解決手段】疑似乱数生成器４０は、アナログ信号と無相関な乱数値を生成する。コンパレータ２０は、第１動作モードの場合に第１入力端子と第２入力端子に同一レベルの参照電位を入力して比較処理を行うとともに、第２動作モードの場合にアナログ信号の量子化を行う。オフセット算出回路３０は、第１動作モードの場合に、コンパレータ２０の比較結果に基づいてコンパレータ２０のＤＣオフセットを調整するオフセット調整値を算出する。加算器５０は、オフセット調整値と乱数値とを用いた演算を行う。コンパレータ２０は、第２モードの場合に加算器５０が算出した演算値を閾値としてアナログ信号の量子化を行う。
【選択図】図１

Description

本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器を備えた半導体集積回路及びＡ／Ｄ変換方法に関し、例えばＡ／Ｄ変換の精度改善機構を内部に有するＡ／Ｄ変換器を備えた半導体集積回路及びＡ／Ｄ変換方法に関する。

アナログ信号をデジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器が様々な機器（携帯電話、スマートフォン、オーディオ機器等）に使用されている。Ａ／Ｄ変換器内において、変換性能の劣化を引き起こす要因を以下（（１）〜（６））に列挙する。

（１） ナイキストＡ／Ｄ変換器における量子化ノイズの信号依存性による歪み
一般的なナイキストＡ／Ｄ変換器では、微小信号を入力した場合、出力信号に歪みが生じる。入力信号がＬＳＢに対して十分に大きい場合においては、Ａ／Ｄ変換の量子化の過程において発生する雑音（量子化ノイズ）は出力信号に対して相関がほとんどない雑音とみなすことができる。しかし、入力信号がＬＳＢに対して十分に大きくない場合においては、Ａ／Ｄ変換の量子化の過程において発生する雑音（量子化ノイズ）は出力信号に対して大きな相関を持つ。例えば入力信号がＬＳＢ以下の場合、量子化ノイズは入力信号そのものと扱われてしまう。

（２） デルタシグマＡ／Ｄ変換器におけるアイドルトーン
デルタシグマＡ／Ｄ変換器においても、微小信号を入力した場合に（１）とは異なるメカニズムで出力信号に歪みが生じる。デルタシグマＡ／Ｄ変換器は、内部に積分器、量子化器、Ｄ／Ａ変換器からなるループを持つ。デルタシグマＡ／Ｄ変換器に微小信号が入力された場合、回路オフセットに依存した発振現象（リミットサイクル発振）が生じる。この結果、アイドルトーンと呼称されるスプリアス信号が発生してしまう。

（３） 内部積分器の有限ゲインによるデッドゾーン
デルタシグマＡ／Ｄ変換器、インクリメンタルＡ／Ｄ変換器、二重積分型Ａ／Ｄ変換器等の内部に積分器を持つＡ／Ｄ変換器は、積分器の信号リーク量が入力信号レベルを上回った場合にＡ／Ｄ変換が出来なくなる。これにより、微小信号入力時に出力信号が変化しない動作領域（デッドゾーン）が生じる。

（４） マルチステージＡ／Ｄ変換器のミッシングコード
２ステップＡ／Ｄ変換器やパイプラインＡ／Ｄ変換器等は、複数ステージから構成される。これらのＡ／Ｄ変換器では、ステージ間でのゲインエラーやステージ内部でのＤ／Ａ変換器の誤差により、ステージ間のブレークポイントにおいてミッシングコード、ＤＮＬ（Differential Nonlinearity）劣化等の歪み特性劣化が生じる。

（５）同一ステージ内量子化器のオフセットによるＩＮＬ（Integral non linearity）劣化
フラッシュＡ／Ｄ変換器やパイプラインＡ／Ｄ変換器のステージ内にマルチビット量子化器を用いた場合について検討する。この場合、各量子化器（コンパレータ）のオフセットエラーは、ＩＮＬ劣化を引き起こす。なお冗長ビットを持つパイプラインＡ／Ｄ変換器では、オフセットが一定値に収まっていれば性能劣化にはつながらない。

（６）デルタシグマＡ／Ｄ変換器の量子化器オフセットによるダイナミックレンジ低下
上述のようにデルタシグマＡ／Ｄ変換器は、内部に積分器、量子化器、Ｄ／Ａ変換器からなるループを持つ。デルタシグマＡ／Ｄ変換器内の量子化器にＤＣオフセットがある場合、ループフィルタのフィードバックにより、このＤＣオフセットに応じて動作状態が定まる。例えば、量子化器のＤＣオフセットが１００ｍＶである場合、デルタシグマＡ／Ｄ変換器は、量子化器の入力から１００ｍＶを減算した値を中心に量子化動作を行う。このように量子化ＤＣオフセットは、量子化器前段の積分器の出力ダイナミックレンジをＤＣオフセット分だけ劣化させ、Ａ／Ｄ変換の歪み劣化や動作不安定化を引き起こす。

上述の（１）〜（４）に対する対策として、ディザ（dither）信号（入力信号と無相関なランダム信号）をＡ／Ｄ変換器の内部において加算する手法が挙げられる。以下、デルタシグマＡ／Ｄ変換器を例として説明する。共振周波数と無相関なディザ信号を加算することにより、帰還ループにおける発振を防ぎ、アイドルトーンの発生を抑止することができる。

ディザ信号の加算個所として、「ループフィルタ内のアナログ部」、「帰還パス上のデジタル部」が提案されている。しかし、ループフィルタ内のアナログ部においてディザ信号を加算する場合、ループフィルタ内の回路の動作領域を制限してしまう。一方、帰還パス上のデジタル部においてディザ信号を加算する場合、当該デジタル部のビット幅及び帰還Ｄ／Ａコンバータのビット数を増加させなければならない。

特許文献１には、ディザ信号の加算個所を内部Ａ／Ｄ変換器の参照電圧部とするデルタシグマＡ／Ｄ変換器が開示されている。特許文献１に記載のデルタシグマＡ／Ｄ変換器では、ディザ信号の加算個所がループフィルタ外であるため、上述の問題（ループフィルタ内の回路の動作領域の制限、デジタル部のビット幅及び帰還Ｄ／Ａコンバータのビット数を増加）を解消することが出来る。

特許文献２には、上述のアイドルトーン対策として内部の量子化器（コンパレータ）の閾値をランダムに変更できるデルタシグマＡ／Ｄ変換器を開示している。なお特許文献２では、具体的な回路構成は開示していない。

一方、（５）及び（６）に対する対策として、Ａ／Ｄ変換器内部の量子化器（コンパレータ）のキャリブレーションが挙げられる。また、非特許文献１及び非特許文献２にも上述のＤＣオフセットに対する対策手法が開示されている。

特開２００２−１１８４６５号公報 特開２００２−３１４４２５号公報

P.Nuzzo et.al, "A 10.6mW/0.8pJ Power-Scalable 1GS/s 4b ADC in 0.18 um CMOS with 5.8GHz ERBW", DAC 2006, pp 873-878, July 24-28, 2006, San Francisco, California, USA, M.Miyahara et.al, "A Low-Noise Self-Calibrating Dynamic Comparator for High-Speed ADCs", A-SSCC, 9-2, pp 269-272, Japan, Fukuoka, Nov, 2008

上述した手法は、ディザ加算により解決される問題（（１）〜（４））と、オフセットキャリブレーションにより解決される問題（（５）及び（６））と、を別々に取り扱っている。そのため、両問題（すなわち上述の（１）〜（６）の全ての問題）に対する解決を行う場合、ディザ加算に関連する回路、及びオフセットキャリブレーションに関連する回路をＡ／Ｄ変換器内にそれぞれ設ける必要がある。すなわち上述の手法では、回路規模が小さく、かつ変換精度の良いＡ／Ｄ変換器及びＡ／Ｄ変換方法を提供することが出来ないという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置はＡ／Ｄ変換器を含み、Ａ／Ｄ変換器は、第１動作モードにおいて内部のコンパレータの出力値を用いて当該コンパレータのＤＣオフセットを算出し、第２動作モードでは算出したＤＣオフセットとディザ信号に相当する乱数値を用いた算出値を算出し、当該算出値を前記コンパレータによる量子化処理の閾値として用いる。

前記一実施の形態によれば、回路面積を削減し、Ａ／Ｄ変換精度の良好なＡ／Ｄ変換器を備える半導体装置を提供することができる。

実施の形態１にかかるＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の構成例を示すブロック図である。 実施の形態１にかかるループフィルタ１０の構成を示すブロック図である。 実施の形態１にかかるコンパレータ２０の構成を示すブロック図である。 実施の形態１にかかるコンパレータ２０の構成を示すブロック図である。 実施の形態１にかかるコンパレータ２０の構成を示すブロック図である。 実施の形態１にかかるコンパレータ２０の詳細構成を示すブロック図である。 実施の形態１にかかるコンパレータ２０の詳細構成を示すブロック図である。 実施の形態１にかかるＡ／Ｄ変換器１の動作を示すフローチャートである。 実施の形態１にかかるＡ／Ｄ変換器１の動作シーケンスを示す図である。 実施の形態１にかかるコンパレータ２０の閾値変化を示す図である。 実施の形態１にかかるコンパレータ２０の構成を示すブロック図である。 実施の形態１にかかる極性スイッチ回路２４の構成を示すブロック図である。 実施の形態２にかかるコンパレータ２０の構成を示すブロック図である。 実施の形態２にかかるＡ／Ｄ変換器１の動作シーケンスを示す図である。 実施の形態２にかかるコンパレータ２０の閾値変化を示す図である。 実施の形態３にかかるパイプライン型Ａ／Ｄ変換器の構成を示すブロック図である。 実施の形態３にかかる１．５ビットＡ／Ｄ変換器１１０の構成例を示すブロック図である。 実施の形態３にかかるパイプライン型Ａ／Ｄ変換器における各パイプラインステージの入力信号電圧と、残差電圧との関係を示す図である。 実施の形態１〜３にかかるＡ／Ｄ変換器１を適応した無線通信システムを示すブロック図である。

＜実施の形態１＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の処理部や部材には原則として同一符号を付し、その繰り返しの説明は適宜省略する。

図１は、本実施の形態にかかるＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の構成例を示すブロック図である。本実施の形態にかかるＡ／Ｄ変換器は、デルタシグマ型であるものとして説明する。Ａ／Ｄ変換器１は、任意の半導体集積回路内等に備えられる。

なお図１において、Ａ／Ｄ変換器１は説明の便宜のためシングルエンド構成で図示されているが、図２等に示すように差動信号を扱う構成である。Ａ／Ｄ変換器１は、ループフィルタ１０と、コンパレータ２０と、オフセット算出回路３０と、疑似乱数生成器４０と、加算器５０と、を備える。さらに、Ａ／Ｄ変換器１は、スイッチＳＷ０、ＳＷ１、ＳＷ２、ＳＷ３を備える。

Ａ／Ｄ変換器１は、大別すると２つの動作モード（ＤＣオフセットキャリブレーションモード、Ａ／Ｄ変換モード）で動作する。ＤＣオフセットキャリブレーションモード（第１動作モード）の場合、スイッチＳＷ２のみがＯＮ状態となり、他のスイッチＳＷ０、ＳＷ１、ＳＷ３はＯＦＦ状態となる。一方、Ａ／Ｄ変換モード（第２動作モード）の場合、スイッチＳＷ０、ＳＷ１、ＳＷ３はＯＮ状態となり、スイッチＳＷ２はＯＦＦ状態となる。

ループフィルタ１０には、Ａ／Ｄ変換モードの際に、アナログ入力信号（ＩＮ）が入力される。さらに、ループフィルタ１０には、コンパレータ２０からデジタル出力信号（ＯＵＴ）が入力される。

ループフィルタ１０は、例えば、Ｄ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換器、積分器等を有する。一般的にループフィルタ１０は、複数の積分器を持つ、すなわちｎ（ｎは２以上）次構成である。ループフィルタ１０の処理を概略すると以下のようになる。ループフィルタ１０は、コンパレータ２０から出力されたデジタル出力信号（ＯＵＴ）をＤ／Ａ変換し、アナログ信号を生成する。そしてループフィルタ１０は、Ｄ／Ａ変換により生成したアナログ信号と、アナログ入力信号（ＩＮ）と、の差分を算出する。そしてループフィルタ１０は、この演算結果である差分値を積分し、積分値をコンパレータ２０に供給する。

図２は、ループフィルタ１０の詳細構成の一例を示す図である。当該ループフィルタ１０は、差動構成の２次のループフィルタ、すなわち２つの積分器を持つ構成である。当該ループフィルタ１０は、ＤＡＣによりコンパレータ２０の出力デジタル値をアナログ値に変換して積分する構成である。なお、ループフィルタ１０の構成は図２に示す構成に限られず、一般的なデルタシグマ型Ａ／Ｄ変換器に用いられる任意の構成を持つことができる。

再び図１を参照する。コンパレータ２０は、ＤＣオフセットキャリブレーションモードの場合、自身のＤＣオフセットに相当する値を出力する。またコンパレータ２０は、Ａ／Ｄ変換モードの場合、ループフィルタ１０の出力信号を用いた量子化処理を行い、デジタル出力信号（ＯＵＴ）を生成する。この量子化処理の際に、コンパレータ２０は、後述する加算器５０の出力値（閾値制御信号）を量子化の閾値として使用する。

ＤＣオフセットキャリブレーションモードの場合、コンパレータ２０の各入力端子は、それぞれ同一の参照電圧源（例えばＶＤＤ／２（ＶＤＤは電源電圧））と接続される。すなわち、ＤＣオフセットキャリブレーションモードの場合、コンパレータ２０には０レベルの入力信号が入力される。

一方、ＡＤ変換モードの場合、コンパレータ２０の各入力端子はループフィルタ１０の出力端子とそれぞれ接続される。この場合、コンパレータ２０はループフィルタ１０の出力信号を量子化し、デジタル信号（ＯＵＴ）を出力する。

図３は、コンパレータ２０の内部構成を示すブロック図である。図示するように、コンパレータ２０は、プリアンプ２１と、ラッチ２２と、閾値制御部２３と、を備える。このようにコンパレータ２０は、内部構成として一般的なプリアンプ２１及びラッチ２２に加え、量子化の閾値レベルを設定する閾値制御部２３（２３−１、２３−２）を備える構成である。閾値制御部２３には、加算器５０から閾値制御信号が入力される。

閾値制御部２３（２３−１、２３−２）は、例えば図４（Ａ）に示すように可変コンデンサにより構成しても良い。なお実際には、設定する閾値の値域に応じて複数の可変コンデンサが設けられる。また、閾値制御部２３（２３−１、２３−２）は、例えば図４（Ｂ）に示すように可変電流源により構成しても良い。さらにまた、閾値制御部２３（２３−１、２３−２）は、トランジスタにより構成しても良い。同様に図５に示すように、閾値調整部２３は、アナログスイッチと容量素子から構成しても良い。当該構成では、各アナログスイッチのＯＮ／ＯＦＦを制御することにより量子化閾値レベルを変動させる。すなわち、閾値制御部２３（２３−１、２３−２）は、コンパレータ２０の量子化閾値レベルを外部信号である閾値制御信号に応じて変更できる構成であればよい。

図６は、コンパレータ２０の詳細構成例を示すブロック図である。図示するように、コンパレータ２０には、クロック信号ＣＬＫ及びＣＬＫＢ（クロック信号ＣＬＫの反転信号）が入力される。

プリアンプ２１は、入力信号（ＶＩＮ＿Ｔ，ＶＩＮ＿Ｂ）をクロック信号ＣＬＫＢに同期して取り込み、電圧電流変換を行う。ラッチ２２は、プリアンプ２１の出力をクロック信号ＣＬＫに同期して取り込み、出力する。ラッチ２２は、例えば図示するように一般的なダイナミックラッチから構成すればよい。図示するようにダイナミックラッチ（ラッチ２２）の各入力端子に対応する閾値制御部２３（２３−１、２３−２）が設けられている。当該閾値制御部２３には、後述の加算器５０の加算結果に対応した閾値制御信号が入力される。この閾値制御信号に応じて、閾値制御部２３−１の容量値と、閾値制御部２３−２の容量値と、のバランスを調整する。なお、コンパレータ２０は、図７に示すように１ステージ構成としても良い。当該構成では、入力差動対がプリアンプ２１に該当する。当該構成であってもプリアンプ２１及びラッチ２２の機能を構成し、かつ閾値制御部２３による閾値調整が可能である。

再び図１を参照する。オフセット算出回路３０は、内部にレジスタ（図示せず）を有する。レジスタには、ＤＣオフセットを調整するためのＤＣオフセット調整値が保持される。オフセット算出回路３０は、ＤＣオフセットキャリブレーションモードの際に、一定時間毎にコンパレータ２０の出力値の出力回数をカウントする。コンパレータ２０は、出力値として０または１を出力する。例えば出力値として１の出力される頻度が０の出力される頻度よりも多い場合、コンパレータ２０が正のＤＣオフセットを持つことを意味する。この場合、レジスタの保持するＤＣオフセット調整値を１だけ減らす。一方、コンパレータ２０が負のＤＣオフセットを持つ場合にはレジスタの保持するＤＣオフセット調整値を１だけ増やす。オフセット算出回路３０は、このＤＣオフセット調整値の調整を所定回数繰り返し行う。これによりオフセット算出回路３０内のレジスタには、コンパレータ２０に対応するＤＣオフセット調整値が格納される。

オフセット算出回路３０は、Ａ／Ｄ変換モードの場合、このレジスタ内に格納されたＤＣオフセット調整値を読み出して加算器５０に供給する。

疑似乱数生成器４０は、いわゆるディザ（ｄｉｔｈｅｒ）信号に相当する疑似乱数値を生成するデジタル回路である。疑似乱数生成器４０は、一般的なＡ／Ｄ変換器においてディザ信号の生成に用いられる一般的なデジタル回路であればよい。疑似乱数生成器４０は、Ａ／Ｄ変換モードの場合に（スイッチＳＷ３がＯＮの場合に）生成した疑似乱数値を加算器５０に供給する。

加算器５０は、ＤＣオフセットキャリブレーションモードの場合（スイッチＳＷ３がＯＦＦの場合）、オフセット算出回路３０内のレジスタに格納されたＤＣオフセット調整値をそのまま閾値調整信号としてコンパレータ２０に供給する。一方、Ａ／Ｄ変換モードの場合（スイッチＳＷ３がＯＮの場合）、オフセット算出回路３０内のレジスタに格納されたＤＣオフセット調整値と疑似乱数生成器４０の出力した乱数値を加算または減算し、算出値を閾値調整信号としてコンパレータ２０に供給する。詳細には、加算器５０は、オフセット算出回路３０内のレジスタに格納されたＤＣオフセット調整値に対して、所定のタイミングに応じて乱数値の加算と減算を切り替える。好適には、ランダムなタイミングで乱数値の加算と減算を切り替える。なお、ランダムに加算と減算を切り替える必要はなく、数クロック毎（１クロック毎でもよい）に加算と減算を切り替えても良い。

以下の説明では、ディザ信号（乱数値）を加算する期間を第１期間、ディザ信号（乱数値）を減算する期間を第２期間とする。第１期間と第２期間は交互に切り替わる。第１期間と第２期間はランダムで切り替わるものの長時間で平均した場合、第１期間の合計時間と第２期間の合計時間は略等しくなる。なお、ここで減算とはＤＣオフセット調整値とは別の極性をもつ（ＤＣオフセット調整値がプラスの値である場合にはマイナスの）乱数値を加算することと同義である。加算器５０の動作具体例は、後述する図９に示す。

続いて、図８のフローチャートを参照して、本実施の形態にかかるＡ／Ｄ変換器１の動作について説明する。はじめにＡ／Ｄ変換器１は、ＤＣオフセットキャリブレーションモードで動作する。すなわち、Ａ／Ｄ変換器１は、内部のスイッチＳＷ２をＯＮにし、他のスイッチＳＷ０、ＳＷ１、及びＳＷ３をＯＦＦにして動作する。

コンパレータ２０の各入力端子は、参照電圧（例えばＧＮＤ）と接続される。コンパレータ２０は、比較結果である出力値（０または１）を出力する。オフセット算出回路３０は、コンパレータ２０の出力総数と、１が出力された回数と、をカウントする（Ｓ１１）。そして、オフセット算出回路３０は、一定時間内に１が出力された回数が当該一定時間内の出力総数の半数よりも多いか否かを判定する（Ｓ１２）。

１が出力された回数が過半数を超える場合（Ｓ１２：Ｙｅｓ）、オフセット算出回路３０は、内部のレジスタが保持するＤＣオフセット調整値（＄ｖｔｈｃａｌ）をデクリメントする（Ｓ１３）。一方、１が出力された回数が過半数を超えない場合（Ｓ１２：Ｎｏ）、オフセット算出回路３０は、内部のレジスタが保持するＤＣオフセット調整値（＄ｖｔｈｃａｌ）をインクリメントする（Ｓ１４）。

Ａ／Ｄ変換器１は、Ｓ１１〜Ｓ１４の処理が一定回数行われたか否かを判定する（Ｓ１５）。一定回数に満たない場合（Ｓ１５：Ｎｏ）、Ａ／Ｄ変換器１は、Ｓ１１〜Ｓ１４の処理を再度行う。一方、Ｓ１１〜Ｓ１４の処理が一定回数終了した場合（Ｓ１５：Ｙｅｓ）、Ａ／Ｄ変換器１は、ＤＣオフセットキャリブレーションモードでの動作を終了する。ＤＣオフセットキャリブレーションモードが終了した場合、オフセット算出回路３０内のレジスタに格納されたＤＣオフセット調整値は、コンパレータ２０の量子化の際の閾値の中心値（閾値センター値）となる。

Ａ／Ｄ変換器１は、ＤＣオフセットキャリブレーションモードが終了した後に、Ａ／Ｄ変換モードでの動作を開始する。すなわち、Ａ／Ｄ変換器１は、内部のスイッチＳＷ２をオフ状態にし、他のスイッチＳＷ０、ＳＷ１、及びＳＷ３をＯＮにして動作する。

スイッチＳＷ０、ＳＷ１、及びＳＷ３をＯＮにした場合、加算器５０は、オフセット算出回路３０内のレジスタに格納されたＤＣオフセット調整値と疑似乱数生成器４０の出力した乱数値を加算または減算する。そして、加算器５０は、この加減算による算出値に相当する閾値調整信号をコンパレータ２０内の閾値制御部２３に供給する。コンパレータ２０は、この閾値調整信号に応じて量子化に用いる閾値を調整し、デジタル信号（ＯＵＴ）を生成する（Ｓ２１）。

続いて図９を参照して、Ａ／Ｄ変換器１の動作シーケンスを説明する。Ａ／Ｄ変換器１は、はじめにＤＣオフセットキャリブレーションモードで動作する。詳細には、オフセット算出回路３０は、コンパレータ２０の出力をカウントし、内部のレジスタに格納するＤＣオフセット調整値を調整する。このＤＣオフセット調整値は、Ａ／Ｄ変換モードの際に閾値制御信号に反映される。Ａ／Ｄ変換器１は、一定回数（一定時間）だけＤＣオフセット調整値の調整処理を継続して行う。これにより、ＤＣオフセット調整値がコンパレータ２０のＤＣオフセットに相当する値となる。図９の例ではＤＣオフセット調整値は２７となる。

一定回数の調整が終了した場合、Ａ／Ｄ変換器１はＤＣオフセットキャリブレーションモードの動作を終了し、Ａ／Ｄ変換モードの動作を開始する。疑似乱数生成器４０は、ディザ信号に相当する乱数値を生成する。加算器５０は、オフセット算出回路３０がレジスタに保持するＤＣオフセット調整値（コンパレータ２０のＤＣオフセット相当）に対して生成した乱数値を加算、または減算する。ここで加算器５０は、一定のタイミングに応じて乱数の加算と減算を切り替える。コンパレータ２０は、加算器５０の出力信号である閾値調整信号の値を量子化閾値レベルとして用い、デジタル信号（ＯＵＴ）を生成する。

続いて、本実施の形態にかかるＡ／Ｄ変換器１の効果について説明する。上述のようにＡ／Ｄ変換器１は、２つの動作モードで動作する。ここでコンパレータ２０は、ＤＣオフセットキャリブレーションモードではＤＣオフセットの算出を行うとともに、Ａ／Ｄ変換モードではＤＣオフセット及びディザ信号を考慮した閾値を用いた量子化処理を行う。すなわち、コンパレータ２０内のアナログ部（プリアンプ２１、ラッチ２２）と閾値調整部２３は、ＤＣオフセットの算出及び量子化処理の双方の処理に共用することができる。ここでＡ／Ｄ変換器１が予めＤＣオフセットキャンセルの仕組みを有していた場合、新たに必要となる回路ブロックは、デジタル回路からなる疑似乱数生成器４０のみとなる。よって、Ａ／Ｄ変換器１の面積の増大を最小限に抑えることができる。特に微細プロセスにおける面積及び電力のオーバーヘッドを小さくすることができる。

更に詳細に説明する。本実施の形態にかかるＡ／Ｄ変換器１は、閾値調整部２３をＤＣオフセットの算出及び量子化処理の際に共用することができる。例えば閾値調整部２３を複数の容量素子を用いて構成した場合について考える。閾値調整部２３内の各容量素子は、ＤＣオフセットの調整のための充放電に用いることも、ディザ振幅の調整のための充放電に用いることもできる。このように各容量素子を複数用途に共用できることにより電圧を供給する（ＯＮにする）容量素子の数を減らすことができ、消費電力を削減することができる。これに伴い、動作スピードも向上させることができる。

なお、ディザ信号の加算を行う時間（第１期間の合計時間）とディザ信号の減算を行う時間（第２期間の合計時間）を略等しくすることにより、ディザ信号の振幅のタイミングを適切に調整することができる。

＜実施の形態２＞
本実施の形態にかかるＡ／Ｄ変換器１は、コンパレータ２０内に２つの極性スイッチ回路を備えることにより、閾値調整部２３の回路規模を実施の形態１の構成よりも削減できることを特徴とする。以下、本実施の形態にかかるＡ／Ｄ変換器について、実施の形態１と異なる点を説明する。

はじめに、実施の形態１にかかるＡ／Ｄ変換器１では問題が生じるケースについて図１０を参照して説明する。図１０は、コンパレータ２０内の閾値レベルの時間変化を示す図である。以下の説明において、ディザ信号の振幅（すなわち疑似乱数生成器４０が生成する乱数の正の値と負の値）を＋／−ｘ（ｘ≧０）［ｍｖ］、ＤＣオフセット調整前のコンパレータ２０のＤＣオフセットをｙ［ｍｖ］とする。例えば図９の例ではｙ＝"−２７"である。また、閾値制御部２３による調整可能な閾値レンジをｚ（ｚ≧０）［ｍｖ］とする。

ＤＣオフセットキャリブレーションモードにおいて、閾値制御部２３は、−ｙ［ｍｖ］の調整回路を必要とする。そして、Ａ／Ｄ変換モードが開始すると、閾値制御部２３は、ｘ−ｙ［ｍｖ］、−ｘ−ｙ［ｍｖ］の調整を行う必要がある。例えば図９の例では、最大で６９［ｍｖ］幅の調整を行う必要がある。ここで、ｘ−ｙ［ｍｖ］が＋ｚ[ｍｖ]より大きいまたは−ｘ−ｙ［ｍｖ］−ｚ［ｍｖ］よりも小さい場合、加算するディザ信号（疑似乱数生成器４０が生成する乱数値）をｚ−｜ｙ｜［ｍｖ］まで下げる必要がある。換言すると、コンパレータ２０の閾値が＋／−ｚ［ｍｖ］までに制限されてしまう。この場合、所望のアイドルトーンの低減効果を得られないという問題が生じる。または、所望のアイドルトーンの低減効果を得るためには、閾値制御部２３の回路規模を大きくしなければならないという問題が生じる。

上述の問題を解決する実施の形態２のＡ／Ｄ変換器１について説明する。Ａ／Ｄ変換器１内のコンパレータ２０以外の構成は、図１と同様である。しかしながら、本実施の形態にかかる加算器５０は、常に逆極性の値の加算を行う点が実施の形態１と異なる。例えば、図９の例ではＤＣオフセット調整値"２７"に対して乱数値"４２"を加算または減算しているが、本実施の形態にかかる加算器５０は、ＤＣオフセット調整値と乱数値（ディザ信号）を常に異なる極性で加算する。例えばＤＣオフセット調整値がマイナスの値である場合、加算器５０は、正の乱数値（＋４２）を常に加算し、負の乱数値（−４２）は加算しない。

図１１は、上述の問題を解決する本実施の形態のコンパレータ２０の構成を示すブロック図である。本実施の形態にかかるコンパレータ２０は、図１の構成に加えて、第１極性スイッチ回路２４、及び第２極性スイッチ回路２５を有する。第１極性スイッチ回路２４は、Ａ／Ｄ変換モードの場合に、ディザ切替タイミング（第１期間と第２期間の切替タイミング）に応じてコンパレータ２０内のプリアンプ２１の正極性（＋）の入力端子への入力信号と、負極性（−）の入力端子への入力信号と、を入れ替えるアナログ回路である。第１期間においてコンパレータ２０（第１極性スイッチ回路２４、第２極性スイッチ回路２５を含む）に入力換算した見かけ上の閾値調整幅は、第２期間においてコンパレータ２０（第１極性スイッチ回路２４、第２極性スイッチ回路２５を含む）に入力換算した見かけ上の閾値調整幅よりも大きい。例えば図９では、第１期間におけるコンパレータ２０に入力換算した見かけ上の閾値調整幅は６９（｜２７＋４２｜）であり、第２期間におけるコンパレータ２０に入力換算した見かけ上の閾値調整幅は１５（｜２７−４２｜）である。

第１極性スイッチ回路２４の構成例を図１２に示す。第１極性スイッチ回路２４は、４つのスイッチＳ２４０〜ＳＷ２４３を有する。第１期間（φ１とする）である場合、第１極性スイッチ回路２４は、プリアンプ２１の各端子への入力信号を入れ替えて供給する。すなわち、第１期間（φ１）である場合、スイッチＳＷ２４１及びＳＷ２４２がＯＮ状態となり、スイッチＳＷ２４０及びＳＷ２４３がＯＦＦ状態となる。一方、第２期間（ディザ信号を減算する期間）に切り替わった場合、第１極性スイッチ回路２４は、プリアンプ２１の各端子への入力信号をそのまま供給する。すなわち第２期間となった場合、スイッチＳＷ２４１及びＳＷ２４２がＯＦＦ状態となり、スイッチＳＷ２４０及びＳＷ２４３がＯＮ状態となる。

再び、図１１を参照する。第２極性スイッチ回路２５は、ラッチ２２から差動出力された信号をディザ切替タイミング（第１期間と第２期間の切替タイミング）に応じて極性反転して出力するロジック反転回路である。第２極性スイッチ回路２５は、第１期間（φ１）である場合には出力信号の極性を入れ替える。一方、第２極性スイッチ回路２５は、第２期間である場合には出力信号をそのまま出力する。

上述の構成により実施の形態１と同様の動作を行える理由について図６を参照しつつ説明する。以下の説明では、プリアンプ２１、ラッチ２２、及び閾値制御部２３の合計の入力換算オフセットをＶｏ（上述のｙ［ｍｖ］と同義）と記載する。

コンパレータ２０は、２つの入力信号Ｖｉｎ＿Ｔ、Ｖｉｎ＿Ｂの比較を行い、比較結果（＋１，−１）を出力する。第２期間では、第１極性スイッチ回路２４及び第２極性スイッチ回路２５は、入力信号の入れ替え（極性反転）を行わない。そのため、第２期間のコンパレータ２０のファンクション（動作）は以下の［数１］のように示される。

［数１］
if (Vin_T - Vin_B - Vos > 0) then OUT = +1
else if (Vin_T - Vin_B - Vos < 0) then OUT = -1

当該［数１］は、入力信号Ｖｉｎ_Ｔと、Ｖｉｎ＿Ｂ及びオフセットＶｏｓと、の差分が０より大きければ＋１を出力し、０より小さければ−１を出力することを示している。すなわち、右辺がコンパレータ２０からの出力値を示している。

第１期間では、第１極性スイッチ回路２４及び第２極性スイッチ回路２５は、入力信号の入れ替え（極性反転）を行う。第１極性スイッチ回路２４は入力信号Ｖｉｎ_ＴとＶｉｎ＿Ｂの入力先の端子を入れ替え、第２極性スイッチ回路２５は出力値の極性を入れ替える（＋１を−１にし、−１を＋１にする）。そのため、第１期間のコンパレータ２０のファンクション（動作）は以下の［数２］のように示される。

［数２］
if (- (Vin_T - Vin_B) - Vos > 0) then OUT = -1
else if (- (Vin_T - Vin_B) - Vos < 0) then OUT = +1

この［数２］を変形させると以下の［数３］となり、第１期間のコンパレータ２０の動作は、第２期間のコンパレータ２０の動作から入力換算オフセットＶｏを反転させたものと等しいことが分かる。

［数３］
if (Vin_T - Vin_B - (-Vos) > 0) then OUT = +1
else if (Vin_T - Vin_B - (-Vos) < 0) then OUT = -1

図１３は、本実施の形態にかかるＡ／Ｄ変換器１の動作を示すフローチャートである。図１３のフローチャートは、図８と比べてＡ／Ｄ変換モードの際の動作（Ｓ２２）のみが異なる。本実施の形態ではＡ／Ｄ変換モードにおいて、加算器５０はコンパレータ２０のＤＣオフセット調整値と異なる極性の乱数値（ディザ信号に相当する値）を加算し、算出値を閾値調整信号としてコンパレータ２０に供給する（Ｓ２２）。コンパレータ２０は、ディザ切替タイミングに応じて極性反転及び非反転を実行するとともに、閾値調整信号を基に量子化処理を行う（Ｓ２２）。

図１４は、Ａ／Ｄ変換器１の動作シーケンスである。本実施の形態にかかるＡ／Ｄ変換器１は、ＤＣオフセットキャリブレーションモードにおいて、コンパレータ２０のＤＣオフセット調整値"２７"を算出する（図１４）。Ａ／Ｄ変換モードでは、加算器５０は、ＤＣオフセット調整値"２７"からディザ信号に相当する乱数値"−４２"（ＤＣオフセット調整値と異なる極性を持つ乱数値）を常に加算する。また、第１極性スイッチ回路２４及び第２極性スイッチ回路２５は、量子化の前後において上述の極性反転及び非反転処理を行う。第１極性スイッチ回路２４及び第２極性スイッチ回路２５は、上述の極性反転及び非反転を所定のタイミング（例えば数クロック）で切り替える（すなわち第１期間と第２期間を所定のタイミングで切り替える）ことにより、実施の形態１と同様のディザ振幅（ディザ信号の加算と減算による振幅）を実現することができる。

図１５は、本実施の形態にかかるコンパレータ２０内の閾値レベルの時間変化を示す図である。図１５は、閾値調整部２３に与えられる閾値調整信号の値変化を示している。ＤＣオフセット調整前のコンパレータ２０のＤＣオフセットをｙ［ｍｖ］とする。

ＤＣオフセットがｙ［ｍｖ］であるため、閾値制御部２３はＤＣオフセットキャリブレーションモードにおいて−ｙ［ｍＶ］の閾値調整を行う。Ａ／Ｄ変換モードではＤＣオフセット調整値（ｙ）とは逆の極性でディザ信号に相当する乱数値を加算する。図１５の例では、ＤＣオフセットの値がマイナスの値（ｙ＜０）であるため、ＤＣオフセット調整値（−ｙ）は正の値となる。そのため、乱数値−ｘとＤＣオフセット調整値（−ｙ）の加算値が閾値調整信号となる。例えば図９の例では、調整前の閾値（ＤＣオフセットの値）が"−２７"であり、ＤＣオフセット調整値が"＋２７"となり、乱数値が"−４２"であるため、"１５"幅の閾値がＡ／Ｄ変換時に閾値制御部２３に設定される（図中のｘ−｜ｙ｜［ｍＶ］）。

前述の［数１］〜［数３］を参照して説明したように、第１極性スイッチ回路２４及び第２極性スイッチ回路２５が極性反転を行った場合、コンパレータ２０の動作は極性非反転時のコンパレータ２０の動作からオフセット（ｙ）を反転させたものと等しくなる。これにより、実動作上の閾値の変化は図１０と同一とすることができる。

続いて、本実施の形態にかかるＡ／Ｄ変換器１の効果について説明する。上述したように、加算器５０は、ＤＣオフセット調整値と逆の極性を持つ乱数値を加算した演算結果を閾値制御信号として用いる。常にＤＣオフセット調整値と逆の極性を持つ乱数値を加算して算出した算出値を閾値制御信号として用いるため、閾値制御部２３の調整レンジを実施の形態１に比べて小さくすることができる。

具体例を交えて説明する。図１０を参照して説明したように、実施の形態１にかかる閾値制御部２３は、ＤＣオフセットキャリブレーションモードではｙ［ｍｖ］の調整を行う必要があり、Ａ／Ｄ変換モードでは最大で＋ｘ＋｜ｙ｜［ｍｖ］の調整を行う必要がある。

一方、実施の形態２にかかる閾値制御部２３は、ＤＣオフセットキャリブレーションモードではｙ［ｍｖ］幅の調整を行う必要がある。そして、実施の形態２にかかる閾値制御部２３は、Ａ／Ｄ変換モードでは＋ｘ−｜ｙ｜［ｍｖ］幅の調整を行う必要がある。すなわち、実施の形態２にかかる閾値制御部２３は、ｍａｘ（＋ｘ−｜ｙ｜，ｙ）［ｍｖ］の調整レンジを持てばよい。

調整レンジが小さいため、実施の形態２にかかる閾値制御部２３は、実施の形態１にかかる閾値制御部２３よりも回路規模を縮小することができる。また、極性スイッチ回路２４は、図１２に示すように非常に小さい構成でよく、極性スイッチ回路２５も単純なロジック反転回路である。そのため、本実施の形態にかかるＡ／Ｄ変換器１は、実施の形態１と比べて全体的な回路規模を削減することが出来る。

なお、上述の説明では、コンパレータ出力が差動出力である場合について説明したが、必ずしもこれに限られず、コンパレータ出力がシングルエンド出力である場合にも上述の技術を応用することができる。

＜実施の形態３＞
実施の形態３は、上述のＡ／Ｄ変換器１の構成をパイプライン型Ａ／Ｄ変換器内に応用したことを特徴とする。以下、当該パイプライン型Ａ／Ｄ変換器について説明する。

パイプライン型Ａ／Ｄ変換器は、各桁の判定に用いる低分解能のＡ／Ｄ変換処理を複数のステージで並列して動作させるＡ／Ｄ変換器である。図１６は、パイプライン型Ａ／Ｄ変換器の各ステージの構成例を示すブロック図である。当該演算ステージ１００には、１．５ビットＡ／Ｄ変換器１１０と、１．５ビットＤ／Ａ変換器１２０と、加算器１３０と、増幅回路１４０と、が含まれる。なお、第１のステージの前段にアナログ信号Ｖｉｎをサンプリングし、その電圧を保持するサンプルホールド回路が配置される。

１．５ビットＡ／Ｄ変換器１１０は、アナログ信号Ｖｉｎを１．５ビットのビットデータに変換し、変換したビットデータをコード変換回路（図示せず）に出力する。１．５ビットＤ／Ａ変換器１２０は、１．５ビットＡ／Ｄ変換器１１０によりデジタル変換されたデータをアナログ信号に変換する。加算器１３０は、入力アナログ信号から、１．５ビットＤ／Ａ変換器１２０から出力されたアナログ信号を減算し、減算結果（残差信号）を出力する。増幅回路１４０は、加算器１３０から出力される残差信号を増幅率２で電圧増幅し、増幅結果を次ステージに供給する。

図１７は、１．５ビットＡ／Ｄ変換器１１０の構成例を示すブロック図である。１．５ビットＡ／Ｄ変換器１１０は、Ａ／Ｄ変換器１１１と、Ａ／Ｄ変換器１１２と、デコーダ１１３と、を備える。Ａ／Ｄ変換器１１１及び１１２は、実施の形態１または２におけるＡ／Ｄ変換器１と略対応する構成である。なお、図中において"コンパレータ２０−１"のように、"−"を用いた符号を付した回路は、原則として図１の対応する回路と同等の構成とする。

Ａ／Ｄ変換器１１１は、図３と同様にＤＣオフセット及びディザ信号を扱う構成である。なお、図示するように、１．５ビットＡ／Ｄ変換器１１０は、２つのＡ／Ｄ変換器（１１１、１１２）を持つ、すなわち冗長性を持つ構成である。１．５ビットＡ／Ｄ変換器１１０が冗長性を有するため、コンパレータ２０−１及び２０−２のＤＣオフセットは本来変換精度劣化に影響を与えない。そのため閾値調整信号による調整は、主にステージ間ゲインエラー等による歪み特性劣化をディザ信号により補償することを目的とする。しかしながら、コンパレータ２０−１及び２０−２がＤＣオフセットを有する場合、補正可能なディザ信号の値が制限されてしまう。そのため、上述のＤＣオフセット調整値の算出を行う。

図１８は、各パイプラインステージの入力信号電圧と、残差電圧との関係を示す図である。ＤＣオフセットを有する場合、ディザ信号による補正可能な閾値レベルが制限されてしまう。そこでＤＣオフセットをキャンセルするようにＤＣオフセット調整値を算出することにより、精度の良いディザ加算を行うことができる。

（実施の形態１〜３にかかるＡ／Ｄ変換器１の適用システム例）
次に、実施の形態１〜３にかかるＡ／Ｄ変換器１の適応例について説明する。図１９は、実施の形態１〜３にかかるＡ／Ｄ変換器１を適応した無線通信システムを示すブロック図である。当該無線通信システムは、いわゆる携帯電話等の通信装置の総称である。当該無線通信システムは、フロントエンドモジュール３００と、送信用電力増幅器３１０と、アンテナ３２０と、半導体装置４００と、デジタルベースバンドプロセッサ５００と、電力管理ＩＣ６００とを備える。

半導体装置４００は、ＬＮＡ４０１と、受信側ミキサ４０２と、分周器４０３と、受信側ローカル周波数生成部４０４と、受信側ＰＧＡ４０５と、受信側フィルタ４０６と、Ａ／Ｄ変換器１と、デジタルフィルタ４０７と、インターフェイス部４０８と、送信側論理回路４０９と、Ｄ／Ａ変換器４１０と、送信側フィルタ４１１と、送信側ローカル周波数生成部４１２と、送信側分周器４１３と、送信側ミキサ４１４と、送信側ＰＧＡ４１５と、バラン４１６とを備える。なお、ここではデュプレクサーを図示しない。Ａ／Ｄ変換器１は、実施の形態１〜３に示したＡ／Ｄ変換器１のいずれかである。

はじめに、無線アナログ信号受信時の動作について説明する。半導体装置４００は、アンテナ３２０及びフロントエンドモジュール３００を介して無線アナログ信号を受信する。ＬＮＡ４０１は、当該無線アナログ信号を増幅する。受信側ミキサ４０２は、ＬＮＡ４０１の出力信号をベースバンド信号の周波数帯域に変換する。この際に受信側ミキサ４０２は、受信側ローカル周波数生成部４０４が生成したローカル周波数信号を分周器４０３で分周した信号を変換に用いる。受信側ＰＧＡ４０５はミキサ４０２の出力信号のゲイン調節を行い、受信側フィルタ４０６はゲイン調節後のアナログ信号に対して所定のフィルタリング処理を行う。

Ａ／Ｄ変換器１は、受信側フィルタ４０６の出力したアナログ信号をデジタル信号に変換する。ここでＡ／Ｄ変換器１は、実施の形態１〜３に示した構成であるため、小さな面積で高精度な変換処理を実現することができる。

デジタルフィルタ４０７は、Ａ／Ｄ変換器１が出力したデジタル信号に所定のフィルタリング処理を行う。インターフェイス部４０８は、フィルタ済みのデジタル信号をデジタルベースバンドプロセッサ５００に供給する。デジタルベースバンドプロセッサ５００は、供給されたデジタル信号を用いて任意の処理を行う。

続いて無線アナログ信号送信時の動作について説明する。デジタルベースバンドプロセッサ５００は、送信に用いるデジタル信号をインターフェイス部４０８を介して送信側論理回路４０９に供給する。送信側論理回路４０９は、入力デジタル信号を用いた所定の論理演算を行い、演算結果のデジタル信号をＤ／Ａ変換器４１０に供給する。Ｄ／Ａ変換器４１０は、入力されたデジタル信号をアナログ信号に変換する。送信側フィルタ４１１は、変換されたアナログ信号に対して所定のフィルタリング処理を行う。送信側ミキサ４１４は、当該アナログ信号を基に無線通信用の周波数帯域に変換したアナログ信号を生成する。この際に送信側ミキサ４１４は、送信側ローカル周波数生成部４１２が生成したローカル周波数信号を分周器４１３で分周した信号を変換に用いる。送信側ＰＧＡ４１５は、当該アナログ信号のゲイン調整を行う。そしてゲイン調整済みのアナログ信号は、バラン４１６、送信用電力増幅器３１０、フロントエンドモジュール３００、及びアンテナ３２０を介して無線アナログ信号として対向装置に送信される。

電力管理ＩＣ６００は、デジタルベースバンドプロセッサ５００及び半導体装置４００に供給する電力の制御を行う。

なお当該無線通信システムは、実施の形態１〜３のいずれかにかかるＡ／Ｄ変換器１を適応できるシステムの一例にすぎず、他の装置、システムに応用できることは勿論である。例えば実施の形態１〜３のいずれかにかかるＡ／Ｄ変換器１は、各種のオーディオ装置内で用いられても良い。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

上述の説明では、デルタシグマ型Ａ／Ｄ変換器及びパイプライン型Ａ／Ｄ変換器について言及したが、上述の技術はコンパレータを内蔵し、ディザ加算を行う任意のＡ／Ｄ変換器に適用することが可能である。

１ Ａ／Ｄ変換器
１０ ループフィルタ
２０ コンパレータ
２１ プリアンプ
２２ ラッチ
２３ 閾値制御部
２４ 極性スイッチ回路
２５ 極性スイッチ回路
３０ カウンタ
４０ 疑似乱数生成器
５０ 加算器
１００ 演算ステージ
１１０ １．５ビットＡ／Ｄ変換器
１１１，１１２ Ａ／Ｄ変換器
１１３ デコーダ
１２０ １．５ビットＤ／Ａ変換器
１３０ 加算器
１４０ 増幅回路
ＳＷ０〜ＳＷ３ スイッチ
ＳＷ２４０〜ＳＷ２４３ スイッチ
３００ フロントエンドモジュール
３１０ 送信用電力増幅器
３２０ アンテナ
４００ 半導体装置
４０１ ＬＮＡ
４０２ 受信側ミキサ
４０３ 分周器
４０４ 受信側ローカル周波数生成部
４０５ 受信側ＰＧＡ
４０６ 受信側フィルタ
４０７ デジタルフィルタ
４０８ インターフェイス部
４０９ 送信側論理回路
４１０ Ｄ／Ａ変換器
４１１ 送信側フィルタ
４１２ 送信側ローカル周波数生成部
４１３ 送信側分周器
４１４ 送信側ミキサ
４１５ 送信側ＰＧＡ
４１６ バラン
５００ デジタルベースバンドプロセッサ
６００ 電力管理ＩＣ

Claims (8)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換器を備える半導体装置であって、
   前記Ａ／Ｄ変換器は、
   前記アナログ信号と無相関な乱数値を生成する疑似乱数生成器と、
   第１動作モードの場合に第１入力端子と第２入力端子に同一レベルの参照電位を入力して比較処理を行うとともに、第２動作モードの場合にアナログ信号の量子化を行うコンパレータと、
   前記第１動作モードの場合に、前記コンパレータの比較結果に基づいて前記コンパレータのＤＣオフセットを調整するオフセット調整値を算出するオフセット算出回路と、
   前記オフセット調整値と前記乱数値とを用いた演算を行う加算器と、を備え、
   前記コンパレータは、前記第２モードの場合に、前記加算器が算出した算出値を閾値として前記アナログ信号の量子化を行う、半導体装置。
2. 前記加算器は、前記オフセット調整値と、前記オフセット調整値と逆の極性を持つ前記乱数値と、を加算して加算結果を前記算出値とし、
   前記コンパレータは、
   第１期間の場合に前記コンパレータの２つの入力端子への入力信号を入れ替え、第２期間の場合には該入れ替えを行わない第１極性スイッチ回路と、
   前記第１期間の場合に前記コンパレータからの出力信号の極性を反転し、前記第２期間の場合には前記コンパレータからの出力信号の極性の反転を行わない第２極性スイッチ回路と、を備える請求項１に記載の半導体装置。
3. 前記コンパレータは、
   前記第１入力端子への入力信号と前記第２入力端子の入力信号とを電流値に変換して出力するプリアンプと、
   前記プリアンプの出力をクロック信号に同期して保持するラッチ回路と、
   前記プリアンプと前記ラッチ回路との間に設けられ、前記プリアンプの出力信号に対応する第１閾値調整部及び第２閾値調整部と、を備え、
   前記加算器は、前記第１及び第２閾値調整部に、前記算出値に応じた容量または電流量を設定する閾値調整信号を供給する、請求項１に記載の半導体装置。
4. 前記加算器は、前記オフセット調整値と、前記オフセット調整値と逆の極性を持つ前記乱数値と、を加算して加算結果を前記算出値とし、
   前記コンパレータは、
   第１期間の場合に前記プリアンプの前記第１入力端子への入力信号と、前記第２入力端子への入力信号とを入れ替え、第２期間の場合には該入れ替えを行わない第１極性スイッチ回路と、
   前記第１期間の場合に前記ラッチ回路からの出力信号の極性を反転し、前記第２期間の場合には前記ラッチ回路からの出力信号の極性の反転を行わない第２極性スイッチ回路と、を備える請求項３に記載の半導体装置。
5. 前記半導体装置は、
   前記Ａ／Ｄ変換器を並列配置したステージを複数持つパイプライン型Ａ／Ｄ変換器を有する、請求項１に記載の半導体装置。
6. 請求項１乃至請求項５のいずれか１項に記載の半導体装置と、
   無線アナログ信号を送受信するアンテナと、
   前記半導体装置内の前記Ａ／Ｄ変換器により前記無線アナログ信号をデジタル化したデジタル信号を用いて演算を行うベースバンドプロセッサと、
   を備える無線通信システム。
7. アナログ信号をデジタル信号に変換するＡ／Ｄ変換方法であって、
   前記アナログ信号と無相関な乱数値を生成し、
   第１動作モードの場合にコンパレータの第１入力端子と第２入力端子に同一レベルの参照電位を入力して比較処理を行い、当該比較結果に基づいて前記コンパレータのＤＣオフセットを調整するオフセット調整量を算出し、
   前記オフセット調整値と前記乱数値とを加算または減算した算出値を算出し、
   第２の動作モードの場合に前記算出値を前記コンパレータの閾値として前記アナログ信号の量子化を行う、Ａ／Ｄ変換方法。
8. 前記オフセット調整値と、前記オフセット調整値と逆の極性を持つ前記乱数値と、を加算して加算結果を前記算出値とし、
   第１期間の場合に前記コンパレータの２つの入力端子への入力信号を入れ替え、第２期間の場合には該入れ替えを行わず、
   前記第１期間の場合に前記コンパレータからの出力信号の極性を反転し、前記第２期間の場合には前記コンパレータからの出力信号の極性の反転を行わない、請求項７に記載のＡ／Ｄ変換方法。

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