KR100958117B1 - 전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을포함하는 멀티비트 양자화 시그마 델타 변조기 - Google Patents

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Abstract

멀티비트 시그마-델타 변조기(10)에서 동적 요소 정합 DEM(20)과 결합된 멀티레벨 양자화기(14)가 제공된다. DEM 회로는, 적어도 한 전류 모드 DEM 스위치 매트릭스(20B)(SM), 및 DEM 제어 알고리즘(20A)을 구현하고 SM을 제어하는 관련 DEM 결정 로직 블록의 두 주요 성분들로 분리된 방식으로 구현된다. DEM 결정 로직 블록은 지연에 민감한 시그마-델타 피드백 루프로부터 제거되지만, DEM SM은 그 피드백 루프 안에 남는다. 멀티비트 양자화기 내에서 전류 조종 로직을 사용하여, 편리하고 효율적으로 DEM SM을 구축하는 기술 역시 기술된다. 이 경우 N-레벨 양자화기의 N-1개의 디지털 출력 비트들을 재정렬하기 위해, 한 개 이상의 DEM 스위칭 매트릭스들이 제공될 수 있다.

Description

전류 모드 동적 요소 정합 및 동적 요소 정합 결정 로직을 포함하는 멀티비트 양자화 시그마 델타 변조기{Multi-level quantizer delta sigma modulator with current mode DEM and DEM decision logic}
본 발명은 일반적으로 아날로그-디지털 변환(ADC) 회로에 관한 것으로, 보다 상세하게는 시그마-델타(SD) 변조기(SDM), 특히 멀티비트 SDM에 관한 것이다.
ADC 및 기타 어플리케이션에 사용되는 SD 변조기가 이 분야에 잘 알려져 있다. 그에 대한 참조는, 가령, 1997년 뉴욕의 IEEE 출판, S.R.노스워디 등의 "델타-시그마 데이터 변환기"와 1996년 프렌티스 홀에서 출판된 J.G. 프로아키스 등의 "디지털 신호 처리" 세번째 판에서 이뤄질 수 있다. SD 변조기의 일반적인 실시예는 양자화기가 뒤따르는 루프 필터, 및 피드백 경로 내 디지털-아날로그 변환기(DAC)를 포함한다.
단일 비트 SD 변조기들이 아날로그-디지털 변환기(ADC)에 널리 이용되는데, 이는 그 변조기들이 정밀한 부품들을 필요로 하지 않아서 최근의 시모스(CMOS) 프로세스를 이용해 용이하게 구현될 수 있기 때문이다. 피드백 루프 내 싱글-비트 DAC는 본질적으로 선형이기 때문에 특히 그 구축이 용이하다. 그러나, 넓은 동작 범위를 얻기 위해, 싱글 비트 변조기는 높은 오버샘플링율(oversampling ratio, OSR) 또는 변조 차수를 필요로 하고, 이는 터무니없이 거대한 집적 회로 면적 및/또는 전류 소비가 있게 한다. OSR 및/또는 변조기 차수는 양자화 레벨 수를 늘림으로써, 즉 멀티-비트(MB)를 사용함으로써 줄일 수 있다. 그러나, 이러한 접근은피드백 경로 내 멀티비트 DAC를 필요로 하며, 이 멀티비트 DAC는 본질적으로 선형이므로, 고정밀도(가령, 10 또는 11 비트 이상)를 얻기 위해서는 캘리브레이션(calibration) 또는 동적 요소 정합(dynamic element matching, DEM)이 흔히 요구된다.
일반적으로, 멀티비트 DAC들은 캘리브레이션 기술로 선형화되거나, 멀티비트 DAC의 비선형성에서 비롯된 효과가 통상적 디지털 로직으로 구현되는 DEM 회로를 써서 감소된다.
최근의, 그리고 지금 발현하고 있는, GSM/EDGE 및 WCDMA와 같은 이동 통신 프로토콜들 및 시스템들에서는, 아날로그-디지털 변환에 대해 엄격한 요건(동작 범위 및/또는 샘플링 주파수)이 부과된다. 또한, 멀티모드 동작이 흔히 요구되고 있고, 특히 집적 회로 영역을 효율적으로 이용한다는 견지에서, 다양한 모드들에서 공통적인 하드웨어의 사용이 높게 요망되고 있다.
시그마-델타 변조 기술의 강점 중 하나는 요망된 사양에 부합하는 시그마-델타 변조기를 구현하는데 있어 여러 방법이 존재한다는 것이다. 예를 들어, OSR, 변조 차수 및, 양자화 레벨 등은 모두 어플리케이션이나 동작 모드에 따라 달라진다.
또, 멀티모드 동작 중에 최근의 디지털 신호 처리의 이점을 충분히 활용하기 위해, 주로, 모든 동작 모드들에서 범용 무선 주파수(RF) 및 아날로그 기본대역 회로가 사용되고, 그리고 나서 디지털 도메인에서 모든 프로토콜 및 시스템 고유 기능이 수행됨이 바람직하다. 이러한 것은 아날로그-디지털 변환기의 동작 범위 및 샘플링 주파수에 대해 보다 높은 요건을 부과한다. 또한 아날로그-디지털 변환의 동작 범위 및 대역폭이 충분히 크게 될 수 있다면, 필터들과 가변 이득 증폭기들과 같은 RF 및 아날로그 기본대역 블록들 중 몇몇을 없앨 수 있어, 가격, 회로 면적 및 전력 소비에 있어 추가 절약을 실현할 수 있게 된다.
상술한 바와 같이, 넓은 동작 범위의 싱글 비트 변조기들은 높은 OSR 및/또는 변조 차수를 필요로 하며, 그러한 것들은 터무니 없이 큰 회로 면적 및/또는 전류 소비를 야기시킬 수 있다. OSR 및 변조기 차수는 양자화 레벨 개수를 증가시킴으로써, 즉 멀티비트 SD 변조기들을 이용함으로써 감소될 수 있다. 그러나, 멀티비트 SD 변조기의 사용은, 부품 부정합으로 비롯된 피드백 경로 SD 변조기 DAC의 비선형성과 같은 다른 문제들을 야기시킨다.
상술한 것 및 기타의 문제들은 본 발명의 실시예들에 따른 방법과 장치에 의해 극복된다.
시그마-델타 변조기에서, 멀티레벨 양자화기가 멀티비트 동적 요소 정합(DEM) 회로와 결합되어 제공된다. DEM 회로는 집적 회로 영역 및 전력 효율 방식 안에서 구현되며, 또한 DEM 회로의 동작에 부과되는 엄격한 타이밍 구속요건을 완화시키도록 구축된다. 타이밍 제한은 시그마-델타 변조기가 피드백 시스템이 라는 사실로부터 야기되며, DEM 회로는 그 피드백 루프의 한 구성 부분이 된다.
본 발명에 따른 DEM 회로는 두 가지 주요 구성 부분으로, 즉, 적어도 한 DEM 스위치 매트릭스(SM), 바람직하게는 전류 모드 DEM 스위칭 매트릭스, 및 DEM 제어 알고리즘을 구현하고 DEM SM을 제어하는 관련 DEM 결정 로직 블록으로 나눠진다. DEM 결정 로직 블록은 지연에 민감한 시그마-델타 피드백 루프로부터 제거되지만, DEM SM은 피드백 루프 내에 남는다. 이러한 방식에서, DEM 결정 로직 블록은 DEM 알고리즘을 구현하는데 더 많은 시간을 가지며, 결과적으로 이것이 DEM 알고리즘의 설계시 보다 많은 재량 및 융통성을 제공한다. 한 가지 바람직한 결과는, 가령, 보다 복잡한 DEM 알고리즘이 사용되는 것이 그렇지 않을 가능성 보다 크다는 것이다.
멀티비트 양자화기 내에 전류 조종(current steering) 로직을 사용하여, DEM SM을 구현하는 편리하고 효과적인 기술 또한 설명된다. 이 경우, 한 개 이상의 DEM 스위칭 매트릭스가, N-레벨 양자화기의 N-1 개 디지털 출력 비트들을 재정렬(reordering)하기 위해 제공될 수 있다.
멀티비트 DEM의 비선형성에서 비롯된 바람직하지 못한 효과, 즉, 의사 및 고조파 성분의 발생은 그러한 성분들이 주파수 형태의 노이즈로 변환되게 하기 위해 적절한 알고리즘에 따라 비트들을 재정렬하도록 DEM SM을 사용함으로써 감소된다.
DEM 알고리즘의 선택을 제한시키는 타이밍 구속요건은, 지연에 민감한 SDM 피드백 루프 밖에 DEM 알고리즘을 구현하는 DEM 결정 로직 블록을 배치함으로써 극복된다. 이 방식에서, 그 처리율(throughput)은 여전히 클록 위상 당 한 제어 워 드이지만, DEM 알고리즘의 선택시 보다 많은 자유가 주어진다, 즉, 상대적으로 간단한 (가령, 랜덤하거나, 주기적이거나, 데이터 가중 평균화(data weighted averaging, DWA)되는 등의) DEM 알고리즘, 혹은 (소팅-sorting-에 기반한 것과 같은) 보다 복잡한 DEM 알고리즘을 선택할 수 있다. DEM 알고리즘은 멀티모드 통신 기기의 동작 모드와 마찬가지로, 동작 및 신호 조건에 정합되도록 동작 중에 계획적으로 바뀌어질 수 있다.
DEM SM의 필요한 회로 면적, 전력 소비 및 속도는, 별개의 양자화기 및 SM을 사용하는 것과 비교해, 복합 양자화기/SM 구조가 구현하기 간단하고 편리하며, 그 면적, 전력 소비 및 피드백 루프내 지연을 줄일 잠재 능력을 가지고 있기 때문에 당연히 향상된다. DEM SM에 사용되는 바람직한 전류 조종 로직은, 밀집되고, 컴팩트하고 빠르며, 최소 크기의 트랜지스터들로 구현될 때 추가 수용 부하 및 그에 따른 전류 소비의 증가가 미미하다.
본 발명은 또한 시그마-델타 변조기의 양자화기를 동작시키는 방법을 개시한다. 이 방법은 양자화 입력 신호를 샘플링하고 샘플 전류 신호로 변환하는 단계; 디서(dither) 전류 신호를 샘플 전류 신호에 더하여 디서 샘플 전류 신호를 생성하는 단계; 디서 샘플 전류 신호를 N-1개의 비교기 단계들 각각의 입력 단자와 연결시키는 단계; N-1 비교기 단계들 사이에서 디서 샘플 전류 신호를 동등하게 나누는 단계; N-1 비교기 단계들 각각을 동작시켜 디서 샘플 전류 신호의 각 나눠진 부분을 N-1개의 기준 전류 신호들 중 관련된 것과 비교하는 단계; 및 N-1개의 래치들 중 하나로 N-1개 비교기 단계들의 각 출력을 래치하는 단계를 포함한다. 이 방법 은 또한, 적어도 하나의 동적 요소 정합(DEM) 스위칭 매트릭스를 작동시켜, DEM 알고리즘 로직 블록의 제어 하에, 양자화 회로의 N-1개 디지털 출력 단자들에서 나타나는 멀티비트 디지털 신호를 재정렬하도록 한다.
일실시예에서 적어도 한 DEM 스위칭 매트릭스를 동작시키는 단계는 N-1개의 비교기들로의 입력단자에 N-1개의 기준 전류 신호들을 재정렬하는 단계를 포함하지만, 다른 실시예에서 적어도 한 DEM 스위칭 매트릭스를 동작시키는 단계는 N-1개의 비교기 출력 신호들을 래치하기 앞서 N-1개의 비교기 출력 신호들을 재정렬하는 단계를 포함한다. 두 실시예 모두 양자화기에 의해 동시에 사용될 수 있다.
디서 전류 신호를 추가하는 단계는 의사-랜덤하게 변동하는 진폭과, 입력 신호의 크기에 대해 역으로 가변되는 크기를 갖는 디서 신호를 생성하는 단계를 포함한다.
상술하였거나 기타 본 발명의 특징은 첨부된 도면과 관련해 기술된 이하의 바람직한 실시예들에 대한 상세 설명에서 보다 명백하게 보여질 것이다.
도 1은 DEM 회로가 피드백 경로의 멀티비트 DAC의 일부로서 보여지는 멀티비트 시그마-델타 변조기의 일반적 구성을 도시한 것이다.
도 2는 멀티비트 DAC와 분리된 DEM 회로를 포함하는 멀티비트 시그마-델타 변조기를 도시한 것이다.
도 3은 정상적 샘플링을 하는 DEM 회로의 타이밍을 도시한 것이다.
도 4는 정상적 샘플링의 경우에서와 같은 동일한 타이밍 구속요건이 적용되 는, 더블 샘플링을 하는 DEM 회로의 타이밍을 도시한 것이다.
도 5는 본 발명에 따른 분리된 DEM 결정 로직 및 DEM SM을 포함하는 멀티비트 시그마-델타 변조기의 구성을 도시한 것이다.
도 6은 양자화기 내에 포함된 DEM SM이 있는 멀티비트 시그마-델타 변조기의 제1실시예의 구성을 도시한 것이다.
도 7은 양자화기 내에 포함된 DEM SM이 있는 멀티비트 시그마-델타 변조기의 제2실시예의 구성을 도시한 것이다.
도 8은 두 개의 DEM 스위치 매트릭스를 갖는 멀티비트 양자화기의 일반적 구성을 도시한 것이다.
도 9는 DEM 스위치 매트릭스를 갖는 멀티비트 양자화기의 블록도 수준의 구현예를 도시한 것이다.
도 10은 도 9의 두 DEM 스위치 매트릭스 실시예를 보다 상세히 도시한 것이다.
본 발명을 소개하기 위해, 멀티비트 시그마-델타 변조기의 일반적 구성이 도 1에 도시된다. 멀티비트 스위칭된 커패시터(SC) 시그마-델타 변조기(10)의 핵심은 루프 필터(12), 양자화기(14), 부호화기(16) 및, 멀티비트 DAC(18)와 관련 DEM 회로(20)를 포함하는 피드백 경로(17)로 이뤄진다. 루프 필터(12)는 아날로그 입력 신호 및 DAC(18)로부터의 피드백 신호를 처리하고, 루프 필터(12)의 출력 신호는 멀티비트 양자화기(14)에서 양자화된다. 양자화기(14)의 출력은 (가령, 온도 코드 에서 2의 보수 코드로) 부호화되고, 그 멀티비트 부호화된 워드(word)가 SD 변조기(10)의 출력이 된다. 양자화기(14)의 출력은 또한 DEM 회로(20)로 주어지며, 그 출력이 피드백 경로 내 멀티비트 DAC(18)를 제어한다. 특히 의사 및 고조파 성분들의 소자 부정합(element mismatches)에서 비롯된 멀티비트 DAC(18)의 비선형성에서 초래된 효과는 DEM 스위치 매트릭스(SM)를 이용해 적합한 알고리즘에 따라 DAC(18)로위 입력 비트들을 섞거나 재정렬함으로써 감소될 수 있다. 이 방식에서 바람직하지 않은 성분들이 주파수 형태의 노이즈로 변환된다.
또한, 양자화기(14)를 낮은 레벨 입력의 활성 상태로 유지하기 위해 양자화기(14)의 입력단자로 더해질 디서 신호를 생성하기 위한 디서 생성기(22)가 사용될 수 있다. 디서 신호의 사용은 이상적으로는 SDM(10)의 원치않는 성분(본질에서 벗어난 신호)의 생성을 피하게 한다. 디서 생성기(22)는 의사-랜덤 디서 신호 발생기로 공급되는 진폭 측정 블록을 포함할 수 있다.
도 2는 멀티비트 DAC(18)와 분리된 DEM 회로(20)가 있는 멀티비트 시그마-델타 변조기(10)의 실시예를 도시하며, 도 3은 정상 샘플링 중인 DEM 회로(20)의 타이밍을 보인다. 이 경우, 한 클록 사이클은 루프 필터(12)로 공급되는 제1 (필터링) 위상 (위상 A)과, DAC(18)로 공급되는 제2 (디지털-아날로그 변환) 위상 B를 포함한다. 위상 A의 서브-위상(퀀트-quant)이 양자화기(14)로 제공되어, 필터링된 신호의 양자화를 제어한다. DEM 결정 및 스위칭은 양자화 및 다음의 디지털-아날로그 변환 사이의 짧은 주기의 시간에 발생되어야 한다는 것에 유의해야 한다. 특히 고샘플링율을 가질 때 이 짧은 주기의 시간은 DEM 블록(20)에 의해 실행되는 DEM 알고리즘의 복잡도를 제한한다.
도 4는 더블 샘플링을 하는 DEM 회로의 타이밍을 도시하고 있다. 정상 샘플링의 경우에서와 동일한 타이밍 구속요건이 주어진다. 이 예에서, 두 클록 위상들 A 및 B 모두가 루프 필터(12)로 제공되고, 그 반대의 위상들인 B 및 A가 DAC(18)로 제공된다. 퀀트 서브-위상 중에, DEM 회로(20)는 여전히, 양자화기(14)로부터 출력되는 비트들을 처리하고 그에 따라 DEM 스위치들을 세팅하도록 요구된다.
도 5는 본 발명의 한 양상에 따른, DEM SM(20B)과 분리된 DEM 결정 로직 블록(DEM 알고리즘(20A))이 있는 멀티비트 시그마-델타 변조기(10)의 구조를 도시한 것이다. DEM 결정 로직 블록(20A)은 한 위상 안에서 양자화기(14)의 출력을 읽고 다음 위상 중에 DEM SM 제어 신호들을 생성하므로, 양자화기(14)의 출력 비트들을 분해하고 DEM SM 스위치 제어 신호를 결정할 추가 시간을 가지게 된다. DEM 스위칭 동작은 여전히 퀀트 서브-위상 도중 일어나고, 그 처리율 역시 위상 당 한 스위치 제어 동작이 되어야 한다는 것을 주지해야 한다. 안정성 및/또는 적절한 동작을 보장하기 위해 DEM 알고리즘 설계시 한 위상에 대한 추가 지연이 고려된다.
도 6은 양자화기(14) 내에 놓이는 DEM SM(20B)이 있는 멀티비트 시그마-델타 변조기의 제1실시예의 구조를 보인다. 이 경우에서, 아날로그 DEM SM(20B)은 복수개의 전류 비교기들 같은 양자화기 입력단(14A)과, 일반적으로 복수개의 래치들에 해당하는 양자화기 출력단(14B) 사이에 위치한다. 이 실시예에서 DEM 스위칭은 "아날로그" 도메인에서 수행되어 시간 및 회로 면적을 감소시킨다. 타이밍도에서 DEM 스위칭 동작은 퀀트 서브-위상 시작 이전에 일어나고, DEM 알고리즘 블록(20 A)에 의해 수행되는 DEM 결정 동작은 퀀트 서브-위상 중에 개시될 수 있다는 것을 주지해야 한다.
도 7은 양자화기(14) 내에 놓여진 DEM SM을 포함한 멀티비트 시그마-델타 변조기(10)의 제2실시예의 구성을 보인다. 이 실시예에서 아날로그 DEM SM(20B)가 멀티비트 양자화기(14)의 입력단(14A) 앞에 위치한다. DEM 스위칭은 아날로그 도메인에서 수행되어 시간 및 회로 면적을 줄이게 된다는 것과, 타이밍도가 도 7의 제2실시예의 동작이 도 6의 제1실시예의 동작과 동일할 수 있음을 보인다는 것 역시 주지해야 한다.
도 8은 디서 생성기(22) 및 문턱값 생성기(23)에 의해 제공되는 멀티비트 문턱값들에 더하여, 도 6 및 7의 실시예들에 상응하는, 두 개의 DEM 스위치 매트릭스들(20B1 및 20B2)을 포함하는 양자화기(14)를 구비한 멀티비트 SDM(10)의 일반적 구성을 도시한 것이다. 이 실시예에 있어서, 타이밍 및 수용 부하의 관점에서, 복잡한 DEM 알고리즘을, 하나의 공통 DEM 알고리즘 블록(20A)과 두 개의 스위치 매트릭스(SM)(20B1, 20B2)들로 분리시키는 것이 유리할 수 있다. 하나의 DEM SM(20B2)은 문턱값 생성기(23) 및 멀티비트 양자화기(14)의 입력단(14A) 사이에 놓여진다. 이것은 신호 샘플러, 증폭기 및 디서 전류 가산 블록(15A) 및 복수개의 감산 블록들(15B)을 포함하는 양자화 입력 단들을 재배열하는 효과를 가진다. 나머지 DEM SM(20B1)은 입력단들(14A) 및 래치단(14B) 사이에 놓여지고, 양자화 출력 신호들을 재정렬하는 효과를 가진다. SM들(20B1, 20B2)은 동일한 구조 및 토폴로지를 가지거나, 아니면 서로 다른 종류의 비트 재정렬 체계를 보다 효과적으로 구현하기 위 한 서로 다른 구조 및 토폴로지들을 가질 수 있다. 또, SM들(20B1, 20B2)은 사로 다른 동작 주파수를 가질 수 있다. 예를 들어, 한 SM은 각 클록 위상 중에 동작할 수 있고, 나머지 SM은 DEM 알고리즘 블록(20A)의 동작 사양에 입각해 가끔씩 동작할 수 있다.
도 9는 도 8에서와 같은 두 개의 DEM 스위치 매트릭스들(20B1, 20B2)을 가진 멀티비트 양자화기(14)의 보다 상세한 블록도이다. 양자화기(14)의 동작은 다음과 같다. 양자화기(14)의 입력 신호는, 일반3적으로 루프 필터(12)의 마지막 적분기(12A)의 출력으로서, 스위치(SW)를 이용해 작은 커패시터(Cs) 위로 샘플링되는 샘플링단(19A)으로 제공된다. 이러한 기술은 양자화기(14)로부터의 격렬한 반동 노이즈가 루프 필터(12)로 주입되는 것을 막는다. 래치들(14B2)의 출력은 피드백 경로(17)를 거쳐, 클록 로직 및 루프 필터(12)의 버퍼들(17A)로 제공된다. 디지털-아날로그 변환은 클록 로직(17A)의 제어하에, SC 적분기들(12A) 안에서 수행된다. 차동 쌍 증폭기(19B)는 샘플링된 입력 전압을 전류(i)로 변환시키며, 이 전류는 디서 생성기(22)로부터의 디서 전류와 결합되는 가산 접합부(21)로 제공된다.
또, 이와 관련해, SDM(10)으로의 입력 신호가, 의사랜덤 디서 신호 발생 블록(26)에 진폭 제어 신호를 출력하는 진폭 측정 블록(24)을 포함하는 디서 신호 발생 블록(22)으로도 제공된다. 의사랜덤 디서 신호 발생 블록(26)의 출력은, 디서 신호, 바람직하게는 디서 전류(I디서)이고, 이것은 양자화기(14)로의 제2입력단자로 제공된다. 그 효과는 양자화기(14)의 입력단자에 의사랜덤 노이즈, 즉 디서 신호 를 추가하는 것이다. 의사랜덤 노이즈(I디서)의 진폭은 입력 신호의 진폭과 반비례하는 방식으로 제어된다. 즉, 디서 신호의 진폭은 입력 신호의 진폭이 최대일 때 최소가 되고 그 반대의 경우도 성립된다. 디서 신호의 사용은, 입력 신호 진폭이 작을 때 SDM(10)의 출력 신호의 원치않는 성분들의 생성을 줄이고, 그에 따라 SDM(10)의 동작 범위 역시 커지기 때문에 바람직하다. 비한정적 예로서, 의사랜덤 디서 신호 발생 블록(26)은 전류 조종 DAC를 형성하는 복수의 트랜지스터들의 온 및 오프 상태, 및 그에 따른 디서 전류 신호의 진폭(및 극성)을 제어하기 위해, 진폭 측정 블록(24)의 출력에 따라 동작되는 적어도 하나의 선형 피드백 쉬프트 레지스터(LFSR)를 포함할 수 있다.
가산 노드(21)의 가산 전류는 양자화기(14)의 (N-레벨 양자화기 안에서) N-1개의 공통 게이트 입력 트랜지스터들 (캐스코드(cascode) 전류 버퍼들(31))의 소스들로 공급된다. 공통 게이트 트랜지스터들은 출력단(14B)의 동적 래치들(14B1)로부터 입력단을 분리시키므로, 루프 필터(12)로의 반동 노이즈를 줄일 수 있다.
문턱값 발생기(23)는, 일실시예에 있어서, 양과 음의 기준 전압 사이에서 공평하게 나눠진 기준 전압들을 생성하는데 사용되는 (저항들 또는 트랜지스터들로 이뤄진) 저항 스트링(23A)을 포함한다. 차동 쌍 증폭기(23B)는 적합한 문턱 전압을 탭(tap)시키는데 사용되어 이들 전압들을 기준 전류들로 변환한다. 다른 실시예에서, 그 회로(23A, 23B)는 바람직한 기준 전류 신호를 직접적으로 생성하기 위한 복수개의 가중 전류 미러들을 공급하는 트랜스콘덕터(transconductor)로 대체될 수 있다.
아날로그 전류 조종 로직으로 구현되는 제2DEM SM(20B2)은 DEM 결정 로직(20A)에 따라 생성된 제어 신호에 따라 기준 전류를 제2캐스코드 버퍼(25)의 공통 게이트 입력 트랜지스터들의 소스로 가게 한다. 이들 공통 게이트 트랜지스터들은 저항 스트링(23A)이 양자화기(14)의 제2단(14B)의 동적 래치들(14B1)로부터 분리되도록 동작한다.
루프 필터(12)의 출력을 감지하는 입력단들로부터의 전류와, 저항 스트링(23A)에서 생성된 문턱값을 감지하는 입력단들로부터의 전류는 가산 접합부(27)에서 더해지고, 그리고 나서 제1DEM SM(20B1)으로 공급된다.
역시 아날로그 전류 조종 로직으로서 구현됨이 바람직한, DEM SM(20B1)은 DEM 결정 로직(20A)에서 생성된 제어 신호들에 의해, 그 가산 전류들을 출력단(14B)의 래치된 부하들 중 하나로 향하게 한다. 래치된 부하들은 재생 래치 부하들(동적 래치들(14B1)과 정적 래치들(14B2))을 구비한다. 래치들(14B2)의 출력은, 클록 로직(17A)의 제어하에, 피드백 경로(17)를 거쳐 루프 필터(12)의 클록 로직 및 버퍼들(17A)로 공급된다.
래치들(14B2)의 출력은 또한 DEM 결정 로직 블록(20A)으로도 공급되며, DEM 결정 로직 블록(20A)은 선택된 DEM 알고리즘에 따라 DEM 스위치 매트릭스(20B1, 20B2)의 제어 신호를 생성한다. 적절한 DEM 알고리즘은, 꼭 한정된 것은 아니지만, 클록 평균화(clocked averaging, CLA)와 같은 회전-기반 DEM 알고리즘 및 데이터 가중 평균화(DWA)를 포함하는 랜덤 데이터 평균화(RDA) 및 다양한 주기적 알고 리즘들을 포함한다. 소팅에 기반한 DEM 알고리즘과 같은, 보다 복잡한 DEM 알고리즘들이 사용될 수도 있다. 회전 기반 CLA 및 DWA와 같은, 주기적 DEM 알고리즘에 있어서, DAC 유닛 소자들의 부정합 에러는 광대역 노이즈로 변환된다. 선택된 DEM 알고리즘은 멀티모드 유형 디바이스의 동작 모드와 마찬가지로, 신호 상태의 변화를 수용하도록 동작 중에 바뀔 수 있다.
RDA에 관한 일반적 참조는 1989년 4월 반도체 회로에 관한 IEEE 저널 24권 2호에 발표된 L.리차드 칼리의, "15+ 비트 변환기들을 위한 노이즈 형태 부호화 토폴로지"의 개시에서 이뤄질 수 있다. DWA에 관한 일반적 참조는 1995년 12월, 회로와 시스템-2: 아날로그 및 디지털 신호 처리 분과의 IEEE 회보 42권 12호에 발표된 렉스 T. 바이어드, 테리 S. 피에쯔의 "데이터 가중 평균화를 이용한 멀티비트
Figure 112003049473914-pct00001
A/D 및 D/A 변환기들"에 대한 개시에서 이뤄지며, CLA의 참조는 버클리 소재 캘리포니아 대학 출판, Y.사키나의 "동적 배럴 쉬프팅을 이용한 비선형 보정을 수행하는 멀티비트
Figure 112003049473914-pct00002
아날로그-디지털 변환기, M.A.Sc 이론, ERL"을 참조할 수 있다.
정적 래치들(14B)의 출력은 예를 들어 양자화 결과에 대해 2의 보수 디지털 표현을 출력하는 부호화기(16)로 제공될 수도 있다. 다른 멀티비트 디지털 출력 포맷들 역시 사용될 수 있다.
도 10은 도 9의 양자화기(14)에 대한 상세 블록도이다. 도 10은 분리된 양자화기 및 SM을 사용할 때와 비교하여, 상대적으로 구현이 간단하고 용이하다고 보여질 수 있고, 면적, 전력 소비 및 피드백 루프(17)에서의 지연을 줄일 가능성이 있는, 양자화기/SM 구조의 복합 구성을 도시한 것이다. 도시된 SM(20B1)의 구조는 밀집되고, 콤팩트하며 빠른 전류 조종 로직을 이용한다고 보여질 수 있고, 최소 크기의 트랜지스터들로 구현시 추가 수용 부하 및 그에 다른 전류 소비의 증가가 작다. SM(20B1)의 동작은 DEM 알고리즘 블록(20A)에서 선택된 동적 래치들(14B1) 중 한 래치의 입력들로 전류 비교기의 출력을 선택적으로 보냄으로써, 출력 비트들을 재정렬하는 것이다. SM(20B2)의 동작은 이와 유사한 방식으로 구성되며, 전류 비교기들로의 입력단자들에서 추가 재정렬을 수행한다. 바람직한 실시예에 있어서, 가산 접합부(21)의 결합 신호 및 디서 전류는 캐스코드 전류 버퍼(31)를 통해, N-1 전류 비교기들 사이에서 공평하게 분할 또는 분리된다.
전치증폭단(19B)은 샘플링된 입력 전압 신호를 전류 신호로 변환하는 차동 트랜지스터 쌍을 포함한다. N-1개의 비교기들 각각은 N-1개의 래치들로부터 루프 필터(12)의 출력으로의 노이즈 피드백을 억제하도록 동작하는 공통 게이트 구현 트랜지스터들을 포함하도록 구성되는 입력단(31)을 구비한다. 입력단들(31)의 모든 공통 게이트 트랜지스터들이 동일한 규모이고, 그들이 모두 동일한 소스 및 게이트 전압을 가지므로, 이들 트랜지스터들을 통하는 전류는 동일하게 된다. 따라서, 그 전류는 N-1개의 비교기단들 사이에서 똑같이 나눠진다. 비교기들 각각은 관련 기준 신호 전압을 문턱(기준) 전류로 변환하기 위해 다른 차동 입력 트랜지스터 쌍을 이용해 구성된 전치증폭단(23B)을 포함하고, 또한 N-1개의 래치들로부터 기준 신호 발생기(23)로의 노이즈 피드백을 억제하도록 동작하는 제2공통 게이트 형태의 트랜지스터들(29)을 포함한다. 기준 전류는 제2공통 게이트 형태 트랜지스터들(29)을 통해 연결되어 비교기의 출력 노드에서, 신호 입력단(31)의 캐스코드 전류 버퍼를 통해 연결된 입력/디서 전류 신호의 분할된 몫과 합해진다.
개시된 양자화기(14)는 가중 포워드 가산(weighted forward summation)의 적분기(12A)들의 체인으로 구성된 시그마-델타 변조기를 지원하도록 확장될 수 있으며, 이때 모든 적분기(12A)들의 출력은 가산 블록에서 먼저 가산되고, 그리고 나서 그 출력이 양자화기(14)로 보내진다. 적분기 출력 가산 동작은 적분기 당 하나의 선형 전치증폭기를 제공하고 전치증폭기들의 출력을 통째로 연결함으로써, 전류 모드에서 구현될 수 있다. 블록(22)으로부터의 전류 모드 디서 신호는 동일한 가산 노드와 연결된다. 시그마-델타 루프 필터(12)의 각 스위칭 커패시터 적분기(12A)의 출력은 간단한 샘플링 커패시터로 샘플링된다. 예를 들어, 3차 변조기에서는 세 개의 적분기들이 존재하고, 따라서 세 개의 상이한 전압들이 샘플링된다. 이러한 샘플링은 양자화기(14)에서 루프 필터(12)로의 반동 노이즈의 전파를 막기 위해 바람직하게 사용된다. 각각의 샘플링된 전압은 전류 샘플로 변환되고, 그 전류 샘플들은 전류 모드에서 양자화기(14)의 입력단에서 가산 접합부에서의 출력들을 연결함으로써 가산된다. 디서 블록(22)의 출력 전류는 동일한 가산 접합부에서 더해질 것이다. 그리고 나서 가산된 샘플링 전류가 양자화 비교기들의 공통 게이트 입력 트랜지스터들(31)의 소스로 공급된다. 공통 게이트 형태는 낮은 입력 임피던스를 보이므로 전류 가산을 보다 정확하게 이뤄지게 한다. 또 공통 게이트 트랜지스터들은 출력단(14B)의 동적 래치들(14B1)로부터 입력단을 절연시키고 그에 따라 루프 필터(12)로의 반동 노이즈 전파를 줄일 수 있다.
선형 차동 쌍들(23B)은 적합한 문턱 전압들을 탭시키고 그 전압들을 전류로 변환한다. 변환 계수(트랜스콘덕턴스, transconductance)의 비율은 적절한 정합 기술을 사용해 정밀하게 제어될 수 있다.
본 발명의 한 양상에 따르면, 기준 전류들은 DEM 알고리즘 블록(20A)의 제어하에, DEM 스위치 매트릭스(20B2)를 거쳐 N-1개의 비교기들의 공통 게이트 입력 트랜지스터들(29)의 소스들로 공급된다. 공통 게이트 트랜지스터 블록(29)은 문턱값 발생기(23)의 저항 스트링(23B)을 동적 래치들(14B1)로부터 절연시켜 문턱값 발생기(23)로의 반동 노이즈의 전파를 줄일 수 있게 된다. 루프 필터(12)의 적분기들(12A)의 출력들을 감지하는 입력단들(31)로부터의 전류는, 기준 전류 문턱값들을 감지하는 입력단들(29)로부터의 전류와 마찬가지로, 노드(27)에서 가산되고, DEM 스위치 매트릭스(20B1)을 통해, 래치된 재생 부하들(14B1) 중 하나로 공급된다. 래치된 재생 부하(14B1)의 타이밍도 역시 도 10에 도시된다(comp_clock 신호 및 그 지연된 역수).
예시된 실시예들이 DEM 알고리즘 블록(20A)에서의 타이밍 구속요건을 완화시킨다는 것이 주지될 수 있으며, 이는 그 블록이 DAC(18)로 돌아오는 피드백 신호 경로와 더 이상 직렬 연결되지 않기 때문이다. 대신, DEM 알고리즘 블록(20A)은 루프 필터 DAC(18)로의 피드백 경로의 적어도 일부와 병렬로 연결된다. 또, DEM 유닛(20)의 기능을 멀티레벨 양자화기(14)와 병합함으로써, 요망되는 회로 면적, 전력 소비, 및 비용을 줄일 수 있는 잠재성과 같은 다른 잇점들이 실현된다. DEM 기능과 양자화기(14)의 병합은 DEM 스위칭 매트릭스(20B) 또는 전류 조종 트랜지스터들과 같은 매트릭스들(20B1, 20B2)을 구축함으로써 도모되고, 그에 따라 앞서 논 의된 여러 잇점들이 실현될 수 있다.
도 8, 9 및 10에 도시된 실시예들을 고려할 때 DEM 스위치 매트릭스들(20B1 또는 20B2) 가운데 하나가 제거될 수 있고, DEM 재정렬 기능은 단 하나의 스위치 매트릭스로 수행될 수 있음이 주지되어야 한다. 즉, 본 발명은 하나의 SM이 사용될 수도 있기 때문에 두 DEM 스위칭 매트릭스들의 사용에 국한되어서는 안된다.
또, DEM 스위치 매트릭스들은 재생 래치들(14B1) 및 정적 래치들(14B2) 사이와 같은 다른 위치들에 놓여질 수 있고, 전압 모드 로직을 채용할 수도 있다.
따라서, 본 발명이 상술한 바람직한 실시예들과 관련해 도시되고 설명되었지만, 본 분야의 당업자에게는 본 발명의 범주 및 개념으로부터 벗어남이 없이 형태 및 세부사항의 변형이 이뤄질 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 시그마-델타 변조기에 있어서,
    아날로그 신호를 수신하는 입력 노드를 구비한 루프 필터;
    상기 루프 필터의 출력을 입력 신호로서 수신하며, 상기 입력 신호의 크기를 나타내는 멀티비트 디지털 신호를 멀티레벨 양자화기의 복수의 디지털 출력 노드들로부터 출력하는 멀티레벨 양자화기;
    상기 멀티레벨 양자화기의 복수의 디지털 출력 노드들에서 상기 루프 필터까지의 제1 피드백 경로로서, 회로 루프를 형성하는, 제1 피드백 경로;
    상기 멀티 비트 디지털 신호를 재정렬하는 적어도 하나의 동적 요소 정합(DEM) 스위칭 매트릭스로서, 상기 제1 피드백 경로는 상기 회로 루프 내에 상기 적어도 하나의 동적 요소 정합(DEM) 스위칭 매트릭스를 포함하여 상기 재정렬된 멀티 비트 디지털 신호를 상기 루프 필터에 제공하는, 동적 요소 정합 스위칭 매트릭스; 및
    상기 동적 요소 정합 스위칭 매트릭스로부터 상기 재정렬된 멀티 비트 디지털 신호를 수신하는 입력 및 상기 동적 요소 정합 스위칭 매트릭스의 입력들에 연결된 출력들을 구비한 동적 요소 정합 알고리즘 로직 블록을 포함하는 제2 피드백 경로로서, 상기 동적 요소 정합 알고리즘 블록은 상기 적어도 하나의 동적 요소 정합 스위칭 매트릭스의 동작을 제어하는, 제2 피드백 경로를 포함함을 특징으로 하는 시그마-델타 변조기.
  2. 제1항에 있어서, 상기 시그마-델타 변조기는 정상 샘플링 모드 또는 더블 샘플링 모드 중 한 모드에서 동작함을 특징으로 하는 시그마-델타 변조기.
  3. 제1항에 있어서, 디서(dither) 신호를 상기 입력 신호에 도입하는 상기 멀티 레벨 양자화기의 다른 입력으로 신호를 제공하는 의사랜덤(pseudorandom) 디서 신호 발생기를 더 포함함을 특징으로 하는 시그마-델타 변조기.
  4. 제1항에 있어서, 상기 적어도 하나의 동적 요소 정합 스위칭 매트릭스는 상기 멀티레벨 양자화기의 상기 입력 노드 및 상기 복수의 출력 노드들 사이에 위치하는 전류 모드 동적 요소 정합 스위칭 매트릭스임을 특징으로 하는 시그마-델타 변조기.
  5. 제1항에 있어서, 상기 멀티레벨 양자화기는:
    상기 루프 필터의 입력에 연결되고, 샘플링된 입력 전압 신호를 제공하는 샘플링 회로;
    상기 샘플링된 입력 전압 신호를 샘플링된 입력 전류 신호로 변환하는 적어도 하나의 전치증폭기/변환기단;
    각각이 상기 적어도 한 전치증폭기/변환기단의 출력에 연결된 입력을 구비하고, 각각이 상기 샘플링된 입력 전류 신호를 균등하게 나누고 상기 전류 신호를 N-1개의 기준 전류 신호 중 관련된 한 신호와 비교하도록 동작하는 N-1개의 비교기단; 및
    각각이 상기 N-1개의 비교기들 중 하나의 출력 상태를 래치시키고 상기 멀티 레벨 양자화기의 상기 N-1개의 디지털 출력단자들 중 하나와 연결된 출력을 구비하는 N-1개의 래치를 포함하고,
    상기 적어도 하나의 동적 요소 정합 스위칭 매트릭스는 상기 멀티레벨 양자화기의 상기 N-1개의 디지털 출력단자들에서 나타나는 멀티비트 디지털 신호를 재정렬하도록 구성되며, 상기 시그마-델타 변조기에서, 상기 루프 필터는 적어도 하나의 적분기를 포함함을 특징으로 하는 시그마-델타 변조기.
  6. 제5항에 있어서, 상기 적어도 한 전류 모드 동적 요소 정합 스위칭 매트릭스는 상기 N-1 개의 비교기들의 출력들 및 상기 N-1 개의 래치들의 입력들 사이에 연결됨을 특징으로 하는 시그마-델타 변조기.
  7. 삭제
  8. 제5항에 있어서, 상기 N-1 개의 비교기 단들 각각은, 상기 N-1 개의 래치들로부터 상기 비교기들의 나머지와 상기 멀티레벨 양자화기의 입력단으로 노이즈가 피드백되는 것을 억제하는 복수개의 공통 게이트 형태 트랜지스터들을 사용해 구현됨을 특징으로 하는 시그마-델타 변조기.
  9. 삭제
  10. 제5항에 있어서,
    상기 적어도 한 전치증폭기/변환기단은 상기 샘플링된 입력 신호를 상기 샘플링된 입력 전류 신호로 변환하는 제1차동 트랜지스터 쌍으로 이뤄지고,
    상기 N-1개의 비교기 단들 각각은 상기 N-1 개의 래치들로부터 상기 멀티레벨 양자화기의 상기 샘플링 회로의 입력까지의 노이즈 피드백을 억제하는 제1공통 게이트 형태 트랜지스터들로 이뤄지고, 관련 기준 신호 전압을 기준 전류로 변환하는 제2의 차동 입력 트랜지스터 쌍으로 이뤄진 문턱값 입력단을 더 구비하고, 상기 N-1 개의 래치들로부터 상기 기준 신호 발생기까지 노이즈 피드백을 억제하는 제2공통 게이트 형태 트랜지스터들을 더 구비하며,
    상기 기준 전류는 상기 제2공통 게이트 형태 트랜지스터들을 통해 제공되어 상기 비교기의 출력 노드에서 상기 샘플링된 입력 전류 신호와 더해짐을 특징으로 하는 시그마-델타 변조기.
  11. 삭제
  12. 제5항에 있어서, 상기 루프 필터는 적어도 하나의 적분기를 포함하는 것을 특징으로 하는 시그마-델타 변조기.
  13. 삭제
  14. 시그마-델타 변조기 동작 방법에 있어서,
    루프 필터에 의해 아날로그 신호를 수신하는 단계;
    입력 전압 신호를 상기 루프 필터의 출력으로부터 멀티레벨 양자화기 회로의 샘플링 회로에 제공하는 단계;
    상기 샘플링 회로에 의해 상기 입력 전압 신호를 샘플링하여 샘플링된 입력 전압 신호를 제공하는 단계;
    적어도 하나의 전치증폭기/변환기단에 의해 상기 샘플링된 입력 전압 신호를 샘플링된 입력 전류 신호로 변환하는 단계;
    각각이 상기 적어도 한 전치증폭기/변환기단의 출력에 연결된 입력을 구비하는 N-1개의 비교기 단에 의해, 상기 샘플링된 입력 전류 신호를 균등하게 나누는 단계;
    상기 각각의 N-1개의 비교기 단에서 상기 샘플링된 입력 전류 신호를 N-1개의 기준 전류 신호 중 관련된 한 신호와 비교하는 단계로서, 상기 N-1개의 비교기 단 각각은 상기 비교 이전에 상기 균등하게 나누어진 상기 샘플링된 입력 전류 신호를 수신하는 한 쌍의 공통 게이트 트랜지스터를 포함하는, 샘플링된 입력 전류 신호를 N-1개의 기준 전류 신호 중 관련된 한 신호와 비교하는 단계;
    N-1개의 래치들 중 대응하는 하나에 의해 상기 N-1개의 비교기 단들 각각의 출력 상태를 래치시키는 단계; 및
    상기 N-1개의 비교기 단들로부터 상기 멀티레벨 양자화기 회로의 상기 N-1개의 디지털 출력 단들 중 대응하는 하나로 각각의 래치된 출력 상태를 출력하는 단계;를 포함하고,
    적어도 하나의 전류 모드 동적 요소 정합 스위칭 매트릭스에 의해 상기 멀티레벨 양자화기 회로의 상기 N-1개의 디지털 출력단자들에서 나타나는 멀티비트 디지털 신호를 재정렬하고,
    동적 요소 정합 알고리즘 로직 블록에 의해 상기 재정렬된 멀티비트 디지털 신호들을 수신하고,
    상기 적어도 하나의 전류 모드 동적 요소 정합 스위칭 매트릭스의 동작을 제어하기 위해 상기 동적 요소 정합 알고리즘 로직 블록으로부터 상기 적어도 하나의 전류 모드 동적 요소 정합 스위칭 매트릭스로 적어도 하나의 신호를 제공하는 것을 특징으로 하는 시그마-델타 변조기 동작 방법.
  15. 제14항에 있어서, 적어도 하나의 전류 모드 동적 요소 정합 스위칭 매트릭스에 의해 상기 멀티비트 디지털 신호를 재정렬하는 것은 상기 N-1개의 비교기 단들로의 입력들에서 상기 N-1개의 기준 전류 신호를 재정렬하는 것을 포함함을 특징으로 하는 시그마-델타 변조기 동작 방법.
  16. 제14항에 있어서, 적어도 하나의 전류 모드 동적 요소 정합 스위칭 매트릭스에 의해 상기 멀티비트 디지털 신호를 재정렬하는 것은 N-1개의 비교기 출력 신호들을 래치하기 앞서, N-1개의 비교기 출력 신호들을 재정렬하는 것을 포함함을 특징으로 하는 시그마-델타 변조기 동작 방법.
  17. 제14항에 있어서, 상기 샘플링된 전류 신호를 균등하게 나누는 단계 이전에, 디서 전류 신호를 상기 샘플링된 전류 신호에 가산하여 디서되고 샘플링된 전류 신호를 생성하는 단계를 더 포함함을 특징으로 하는 시그마-델타 변조기 동작 방법.
  18. 제17항에 있어서, 상기 디서 전류 신호를 가산하는 것은 진폭에 있어서 의사랜덤 파동들을 가지며 상기 입력 신호의 크기에 반비례하게 변화하는 크기를 갖는 디서 전류 신호를 생성하는 것을 포함함을 특징으로 하는 시그마-델타 변조기 동작 방법.
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