CN1520639A - 用于多比特∑-△调制器的带有电流模式dem开关矩阵和单独dem判决逻辑的多电平量化器 - Google Patents

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Abstract

在多比特∑－Δ调制器内结合动态单元匹配(DEM)电路提供多电平量化器。该DEM电路通过被划分成两个主要的组成部分的方式来实现：至少一个电流模式DEM开关矩阵(SM)；和实现DEM控制算法并控制SM的相关的DEM判决逻辑块。从延迟敏感的∑－Δ反馈环路中去除DEM判决逻辑块，同时在反馈环路中保留DEM SM。还描述了一种使用多比特量化器内的电流导引逻辑来实现DEM SM的方便和高效的技术。在这种情况下，可以在量化器内提供另一个DEM开关矩阵，用于重新排序N电平量化器的N－1个数字输出比特。

Description

用于多比特∑-Δ调制器的带有电流模式DEM开关矩阵 和单独DEM判决逻辑的多电平量化器
技术领域
本发明一般地涉及模数转换器(ADC)电路，并且更具体地说涉及∑-Δ(SD)调制器(SDM)，尤其是多比特SDM。
背景技术
在ADC以及其它应用设备中使用的SD调制器在现有技术中是公知的。例如，可以参考1997年纽约的IEEE出版社出版的S.R.Norsworthy等人的“∑-Δ数据转换器(Delta-Sigma Data Converters)”和1996年Prentice-Hall出版社出版的J.G.Proakis等人的“数字信号处理(Digital Signal Processing)”第三版。SD调制器的典型实施例包括紧跟着量化器之后的环路滤波器以及在反馈路径内的数模转换器(DAC)。
在模数转换器(ADC)中广泛地使用单比特SD调制器，因为它们不需要精确的组件，并因此能够使用现代的CMOS工艺轻易地实现。反馈环路内的单比特DAC尤其容易实现，因为它本身就是线性的。然而，为了获得高动态范围，单比特调制器需要高的过抽样率(OSR)或者调制器阶数(order)，这可能导致极大的集成电路面积和/或电流消耗。通过增加量化电平的数量，即通过使用多比特(MB)调制器，能够降低OSR和/或调制器阶数。然而，这种方法需要反馈环路内的多比特DAC，由于多比特DAC本身不是线性的，因此，为了获得高精确度(例如，大于10或11比特)，通常要求校准或动态单元匹配(dynamic element matching)(DEM)。
通常，使用校准技术来使多比特DAC线性化，或者使用利用常规的数字逻辑实现的DEM电路来降低多比特DAC的非线性所产生的影响。
在现代和不断涌现的移动通信协议和系统中，例如GSM/EDGE和WCDMA，对模数转换设置严格要求(动态范围和/或抽样频率)。此外，通常需要多模式操作，并且非常希望在各种模式中使用公用的硬件，尤其是从有效地使用集成电路面积的立场来看。
∑-Δ(sigma-delta)调制器技术的优点之一是具有配置∑-Δ调制器以使其满足所需规范的多种方式。例如，根据应用设备或操作模式，OSR、调制器阶和量化电平数全都可以改变。
此外，为了在多模式操作期间完全利用现代数字信号处理的优点，经常希望在所有的操作模式中使用公共的射频电路和模拟基带电路，还希望在数字域内执行所有的协议和系统特定的功能。这对模数转换器的动态范围和抽样频率提出了更高的要求。此外，如果能够使模数转换的动态范围和带宽足够大，则有可能省掉一些射频和模拟基带块，例如滤波器和可变增益放大器等，从而进一步节省成本、电路面积和功耗。
如上面所指出的，为了实现很宽的动态范围，单比特调制器需要高的OSR和/或调制器阶数，这可能导致极大的电路面积和/或电流消耗。通过增加量化电平数，即通过使用多比特SD调制器，能够降低OSR和调制器阶数。然而，使用多比特SD引入了其它的一些问题，例如由于组件失配所导致的反馈路径SD调制器DAC的非线性。
发明内容
使用根据教导的一些实施例的方法和设备来克服上述的和其它的问题。
在多比特∑-Δ调制器内结合动态单元匹配(DEM)电路提供了一个多电平量化器。DEM电路以集成电路面积和功率高效的方式来实现，并且也实现为放松对DEM电路操作的严格定时限制。定时限制的原因在于∑-Δ调制器是反馈系统以及DEM电路是反馈环路的一个组成部件的事实。
根据这些教导，将DEM电路划分成两个主要的组成部件：至少一个DEM开关矩阵(SM)，优选地电流模式(current mode)DEM开关矩阵；和相关的DEM判决逻辑块，它实现DEM控制算法和控制DEM SM。将DEM判决逻辑块从对延迟敏感的∑-Δ反馈环路中去除，同时在反馈环路内保留DEM SM。通过这种方式，DEM判决逻辑块有更多的时间来实施DEM算法，这进而又在DEM算法的设计中提供了更高的自由度和灵活性。例如，一个有益的结果是可以使用更复杂的DEM算法，而否则的话，这是不可能的。
同时描述了一种在多比特量化器内使用电流导引(steering)逻辑来实现DEM SM的方便和有效的技术。在这种情况下，可以在量化器内提供一个或多个DEM开关矩阵，以便重新排序N电平量化器的N-1个数字输出比特。
多比特DAC的非线性所产生的不利影响(即寄生音调和谐音的产生)可以通过根据一种合适的算法使用DEM SM重新排序这些比特来降低，从而将这些音调转换成频率形状的噪声。
通过将实现DEM算法的DEM判决逻辑块放在对延迟敏感的SDM反馈环路的外部来克服限制DEM算法选择的定时限制。通过这种方式，吞吐量可能依然是每个时钟相位一个控制字，但是在DEM算法的选择中提供了更多的自由度，即可以选择相对简单的DEM算法(例如随机的、周期的、数据加权平均(DWA)算法等等)或者更复杂的DEM算法(例如基于排序的算法)。在操作期间可以可编程地改变DEM算法，从而匹配操作和信号状态以及多模式通信设备内的操作模式。
与使用单独的量化器和SM相比，改善了所需要的DEM SM的电路面积、功耗和速度，因为复合的量化器/SM结构简单并且易于实现，并具有降低面积、功耗和反馈环路内的延迟的潜力。用在DEM SM中的优选电流导引逻辑是密集的、简单的和快速的，并且如果使用最小的晶体管来实现的话，则附加的电容性负载以及因而提高的电流消耗都不明显。
本发明还公开了一种操作∑-Δ调制器的量化器的方法。该方法包括：将量化器输入信号抽样并转换成抽样电流信号；向抽样电流信号添加高频脉动(dither)电流信号，以生成高频脉动抽样电流信号；将高频脉动抽样电流信号耦合到N-1个比较器级中相应比较器级的输入端；在所述N-1个比较器级之间平均地划分所述高频脉动抽样电流信号；操作N-1个比较器级中的相应比较器级来比较高频脉动抽样电流信号中一个分出的部分与N-1个参考电流信号中相关的一个信号；和使用N-1个锁存器之一锁存N-1个比较器级中每个比较器级的输出。该方法还操作至少一个动态单元匹配(DEM)开关矩阵，以便在DEM算法逻辑块的控制下重新排序在量化器电路的N-1个数字输出端上出现的多比特数字信号。
在一种实施例中，操作至少一个DEM开关矩阵的步骤包括在N-1个比较器的输入上重新排序N-1个参考电流信号，而在另一种实施例中，操作至少一个DEM开关矩阵的步骤包括在锁存N-1个比较器输出信号之前重新排序N-1个比较器输出信号。量化器可以同时使用这两种实施例。
添加高频脉动电流信号的步骤包括以下步骤：生成高频脉动信号以便具有幅度的伪随机波动，并且大小与输入信号的大小逆变化。
附图说明
当结合附图阅读随后的优选实施例详述之后，本发明的上述和其它的特征将更加明显，在附图中：
图1图示了多比特∑-Δ调制器的总体结构，其中将DEM电路图示为反馈路径中的多比特DAC的一部分；
图2图示了多比特∑-Δ调制器，其中DEM电路与多比特DAC是分离的；
图3图示了带有正常抽样的DEM电路的定时；
图4图示了带有二次抽样的DEM电路的定时，其中使用与正常抽样情况相同的定时限制；
图5图示了根据这些教导的一个方面的多比特∑-Δ调制器的结构，其中DEM判决逻辑和DEM SM是分离的；
图6图示了具有包括在量化器内的DEM SM的多比特∑-Δ调制器的第一实施例的结构；
图7图示了具有包括在量化器内的DEM SM的多比特∑-Δ调制器的第二实施例的结构；
图8图示了包含两个DEM开关矩阵的多比特量化器的总体结构；
图9图示了带有两个DEM开关矩阵的多比特量化器的在示意方框图层次上的实施方式；和
图10更详细地图示了图9的两个DEM开关矩阵实施例。
具体实施方式
通过介绍的方式，在图1中图示了多比特∑-Δ调制器10的总体结构。多比特开关电容器(SC)∑-Δ调制器10的核心包括环路滤波器12、量化器14、编码器16和反馈路径17，其中，所述反馈路径包括多比特DAC 18和相关的DEM电路20。环路滤波器12处理模拟输入信号以及来自DAC 18的反馈信号，并且利用多比特量化器14量化环路滤波器12的输出信号。对量化器14的输出进行编码(例如，从tempature温度编码到二进制补码)，并且这个多比特(k比特)编码的字是SD调制器10的输出。量化器14的输出也馈送给DEM电路20，其输出控制反馈路径中的多比特DAC 18。通过使用DEM开关矩阵(SM)根据合适的算法来打乱或重新排列DAC 18的输入比特，降低由于元件失配产生的多比特DAC 18的非线性造成的影响，具体而言即寄生音调和谐音。通过这种方式，将不希望有的音调转换成频率整形的噪声。
此外，能够使用高频脉动生成器22生成一个高频脉动信号，可以将该高频脉动信号添加到量化器14的输入，以使量化器14维持在低电平输入的工作状态上。使用高频脉动信号理想地避免了在SDM 10内生成不希望存在的音调(外来信号)。高频脉动生成器22能够包括向伪随机高频脉动信号生成器提供输入的幅度测量块。
图2图示多比特∑-Δ调制器10的一种实施例，其中DEM电路20与多比特DAC 18是分离的，而图3示出了DEM电路20在正常抽样期间的定时。在这种情况下，一个时钟周期包括应用于环路滤波器12的第一(滤波)相位(相位A)和应用于DAC 18的第二(数模转换)相位B。将相位A的一个子相位(sub-phase)(量化)应用于量化器14，并控制已滤波信号的量化。注意：在量化和下一次数模转换之间的短暂时间周期内需要执行DEM判决和切换。尤其是，使用很高的抽样速率，这个短暂的时间周期限制了DEM块20所执行的DEM算法的复杂度。
图4图示使用二次抽样的DEM电路的定时。应用与正常抽样情况相同的时间限制。注意到在这个例子中，将两个时钟相位A和B都应用于环路滤波器12，并将相反的相位B和A应用于DAC 18。在量化子相位期间，仍旧需要DEM电路20处理量化器14输出的比特，并相应地设置DEM开关。
图5图示了根据本发明一个方面的多比特∑-Δ调制器10的结构，其中，DEM判决逻辑块(DEM算法20A)与DEM SM 20B分离。DEM判决逻辑块20A在一个相位内读取量化器14的输出，并为下一相位生成DEM SM控制信号，因此，具有额外的时间来分析量化器14的输出比特和进行DEM SM切换控制信号判决。注意，DEM切换操作依然在量化子相位期间发生，依然需要每个相位一个切换控制操作的吞吐量。在设计DEM算法时考虑一个相位的额外时延，以确保稳定性和/或正确的操作。
图6图示了多比特∑-Δ调制器的第一实施例的结构，其中，DEM SM 20B位于量化器14内。在这种情况下，模拟DEM SM 20B位于量化器输入级14A和量化器输出级14B之间，所述量化器输入级14A例如是多个电流比较器，所述量化器输出级14B通常是多个相应的锁存器。在这个实施例中，在“模拟”域内执行DEM切换以降低时间和电路面积。注意在定时图内，在量化子相位开始之前执行DEM切换操作，可以在量化子相位期间发起DEM算法块20A所执行的DEM判决操作。
图7图示了多比特∑-Δ调制器第二实施例的结构，其中，DEM SM位于量化器14内。在这个实施例中，模拟DEM SM 20B位于多比特量化器14的输入级14A之前。注意，在模拟域内完成DEM切换以降低时间和电路面积，还要注意，此定时图说明图7中第二实施例的操作与图6中第一实施例的操作可以是相同的。
图8图示了一个多比特SDM 10的总体结构，它除了高频脉动生成器22和阈值生成器23所提供的多比特阈值之外还包括量化器14，该量化器14包括两个DEM开关矩阵20B1和20B2，对应于图6和图7的实施例。在这个实施例中，就定时和电容性负载的观点而言，将这个复杂的DEM算法划分成两个部分是有利的，即一个公用DEM算法块20A和两个开关矩阵(SM)20B1和20B2。一个DEMSM 20B2位于阈值生成器23和多比特量化器14的输入级14A之间。这有重新排列量化器输入级的效果，在这种情况下，所述量化器的输入级包括信号抽样器、放大器、高频脉动电流添加块15A和多个减法块15B。另一个DEM SM 20B1位于输入级14A和锁存器级14B之间，它的作用是重新排列量化器输出信号。SM20B1和20B2可以具有相同的结构和布局，或者它们可以具有用于更有效地实现不同类型的比特重新排列方案的不同结构和布局。此外，SM 20B1和20B2可以具有不同的工作频率。例如，一个SM可以在每个时钟相位期间工作，而另一个SM根据DEM算法块20A的具体操作仅偶尔地工作。
图9是多比特量化器14的更加详细的方框图，其中包括两个DEM开关矩阵20B1和20B2，如图8所示。量化器14的操作如下。将通常是环路滤波器12的最后一个积分器12A的输出的量化器14的输入信号施加给抽样级19A，在此使用开关(SW)将输入信号抽样到一个小电容器(C)上。这种技术避免了将来自量化器14的反冲噪声注入到环路滤波器12内。锁存器14B2的输出通过反馈路径17馈送给环路滤波器12的时钟逻辑和缓冲器17A。在时钟逻辑17A的控制下，在SC积分器12A内执行数模转换。差分对放大器19B将抽样输入电压转换成电流(i)，并将这个电流施加给求和结点(junction)21，其中将它与来自高频脉动生成器22的高频脉动电流组合起来。
此外，在这方面，还将SDM 10的输入信号施加给高频脉动信号生成器块22，它包括将幅度控制信号输出给伪随机高频脉动信号生成块26的幅度测量块24。伪随机高频脉动信号生成块26的输出是高频脉动信号，优选地是高频脉动电流(Idither)，它被作为第二输入施加给量化器14。作用是在量化器14的输入上添加伪随机噪声，即高频脉动信号。以这种来控制为随机噪声(Idither)的幅度以便与输入信号的幅度成反比。即，当输入信号幅度最大时，高频脉动信号的幅度最小，反之亦然。使用高频脉动信号是优选的，因为当输入信号幅度很小时，它减少了SDM 10的输出信号中不希望有的音调的生成，因而提高了SDM 10的动态范围。作为一个非限制性的例子，伪随机高频脉动信号生成块26可以包含至少一个根据幅度测量块24的输出执行操作的线性反馈移位寄存器(LFSR)，用于控制构成一个电流导引DAC的多个晶体管的导通和截止状态，进而控制高频脉动电流信号的幅度(和极性)。
将求和节点21的总电流馈送给量化器14的N-1个(在N电平量化中)共栅输入晶体管(栅地阴地放大器电流缓冲器31)的源极。共栅晶体管将输入级与输出级14B的动态锁存器14B1隔离，因此也降低了到环路滤波器12的反冲噪声。
在一个实施例中，阈值生成器23包括一个电阻串23A(由电阻或晶体管组成)，用于在正负参考电压之间建立均匀分布的参考电压。使用差分对放大器23B来分接合适的阈值电压，并将这些电压转换成参考电流。在另外一个实施例中，可以使用一个馈送多个加权电流镜像以便直接生成所希望的参考电流信号的跨导体来替换电路23A和23B。
根据DEM判决逻辑20A所生成的控制信号，实现为模拟电流导引逻辑的第二DEM SM 20B2将参考电流引导到第二栅地-阴地放大器(cascode)电流缓冲器25的共栅输入晶体管的源极。这些共栅晶体管用于隔离电阻串23A与量化器14的第二级14B的动态锁存器14B1，从而降低引入到阈值生成器23内的反冲噪声。
来自检测环路滤波器12输出的输入级的电流与来自检测电阻串23A所生成阈值的输入级的电流在求和节点27上求和，然后馈送给第一DEM SM 20B1。
优选地，DEM SM 20B1也被实现为模拟电流导引逻辑，它根据DEM判决逻辑20A所生成的控制信号将总电流引导到输出级14B的锁存负载之一。所述锁存负载包括再生性锁存负载(动态锁存器14B1和静态锁存器14B2)。将锁存器14B2的输出通过反馈路径17馈送给环路滤波器12的时钟逻辑和缓冲器17A。在时钟逻辑17A的控制下，在SC积分器12A内执行数模转换。
将锁存器14B2的输出也馈送给DEM判决逻辑块20A，它根据选定的DEM算法生成用于DEM开关矩阵20B1和20B2的控制信号。合适的DEM算法包括但不局限于：随机数据平均(RDA)和各种循环算法，其中包括数据加权平均(DWA)和基于旋转的DEM算法，例如定时平均(CLA)。也可以使用更复杂的DEM算法，例如基于排序的DEM算法。在诸如基于旋转的CLA和DWA之类的循环DEM算法中，DAC单元元件的失配误差被转换成宽带噪声。在操作过程中可以改变选定的DEM算法以适应信号状态的改变以及在多模式的设备中的操作模式的改变。
RDA的相关内容可以参考出版物：1989年4月第2期第24卷IEEE固态电路期刊(IEEE Journal of Solid-State Circuits)中L.Richard Carley的“用于15比特转换器的噪声整形编码器拓扑结构(A Noise-Shaping Coder Topology for 15+BitConventers)”。DWA的相关内容可以参考出版物：IEEE电路与系统学报-II：模拟与数字信号处理(IEEE Transactions on Circuits and Systems-II：Analog andDigital Signal Processing)1995年12月第12期第42卷中Rex T. Baird和Terry S.Fiez的“使用数据加权平均的多比特Δ∑ A/D和D/A转换器的线性增强(LinearityEnhancement of MultibitΔ∑ A/D and D/A Converters Using Data WeightedAveraging)”，而CLA的相关内容可以参考1990年伯克利加利福尼亚大学ERL的Y.Sakina的理学硕士论文，“使用动态桶式移位的带有非线性校正的多比特∑-Δ模数转换器(Multibit ∑-Δ Analog to Digital Converters with NonlinearityCorrection Using Dynamic Barrel Shifting)”。
静态锁存器14B的输出还被馈送给编码器16，所述编码器16输出例如是量化结果的二进制补码的数字表示。也可以使用其它的多比特数字输出格式。
图10是图9的量化器14的更详细的方框图。图10图示了量化器/SM结构的组合特性，可以看出与使用分离的量化器和SM相比，它比较简单并便于实现，并具有减小面积、功耗和反馈环路17内延迟的潜能。可以看出，所图示的SM20B1的结构使用密集、紧凑和快速的电流导引逻辑，并且如果使用最小的晶体管来实现，则附加的电容性负载以及因而产生的电流消耗的增加很小。SM 20B1的功能是选择性地将电流比较器的输出择路发送给DEM算法块20A所选定的动态锁存器14B1之一的输入，从而重新排序输出比特。SM 20B2可以以类似的方式来构建，并在电流比较器的输入上执行另外一次重新排序。在优选实施例中，通过栅地阴地电流缓冲器31将求和节点21上的组合信号和高频脉动电流在N-1个电流比较器之间平均地分割或划分。
前置放大器级19B包括将抽样输入电压信号转换成电流信号的差分晶体管对。N-1个比较器中的每个比较器都包括输入级31，此输入级在结构上包括共栅级配置的晶体管，所述共栅级配置的晶体管用于抑制噪声从N-1个锁存器到环路滤波器12输出的反馈。因为输入级31的共栅晶体管大小可以相同，并且因为它们有相同的源极和栅极电压，因此流经这些晶体管的电流是相同的。因此，电流平均地分配在N-1个比较器级之间。每个比较器都包括前置放大器级23B，它用于将相关参考信号电压转换成一个阈值(参考)电流的另外一个差动输入晶体管对来构建，并且还包括第二共栅级配置的晶体管29，它操作用来抑制噪声从N-1个锁存器到参考信号生成器23的反馈。所述参考电流通过第二共栅级配置的晶体管29来耦合，并在比较器的输出节点上与通过信号输入级31的栅地阴地电流缓冲器耦合的输入/高频脉动电流信号的分出部分相加。
可以扩展所公开的量化器14从而支持包含积分器串12A的∑-Δ调制器结构，所述积分器带有加权前向求和，其中首先在求和块内相加所有积分器12A的输出，然后将所述求和块的输出馈送给量化器14。通过为每个积分器提供一个线性化的前置放大器并将前置放大器的输出连接在一起，可以用电流模式来实现积分器输出求和操作。来自块22的电流模式高频脉动信号可以连接到同一求和节点。∑-Δ环路滤波器12的每个开关电容器积分器12A的输出被抽样到简单的抽样电容器上。例如，在三阶调制器中，存在三个积分器12A，所以抽样三个不同的电压。优选地，该抽样被用来避免反冲噪声从量化器14传播到环路滤波器12中。将每个抽样电压转换成电流抽样，通过在量化器14的输入上连接求和节点上的输出，电流抽样被以电流模式来求和。可以将高频脉动高频脉动块22的输出电流添加在同一求和节点上。然后，将抽样的求和电流馈送给量化器比较器的共栅输入晶体管31的源极。共栅结构具有很低的输入阻抗，它使电流的求和更加精确，共栅晶体管使输入级与输出级14B的动态锁存器14B1隔离，因此降低了反冲噪声到环路滤波器12的传播。
线性化的差分对23B分接(tap)合适的阈值电压，并将这些电压转换成电流。通过正确地使用匹配技术能够精确地控制转换系数的比例(跨导)。
根据本发明的一个方面，在DEM算法块20A的控制下，通过DEM开关矩阵20B2将参考电流馈送给N-1个比较器的共栅输入晶体管29的源极。块29的共栅晶体管使阈值生成器23的电阻串23B与动态锁存器14B1相互隔离，从而减少反冲噪声到阈值生成器23的传播。来自检测环路滤波器12的积分器12A的输出的输入级31的电流以及来自检测参考电流阈值的输入级29的电流在节点27上求和，并通过DEM开关矩阵20B1馈送给锁存再生性负载14B1之一。在图10中还图示了锁存再生性负载14B1的定时图(信号comp_clk和它的延迟反转信号)。
可以理解的是，所图示的实施例放松了对DEM块20A的定时限制，因为它不再与返回DAC 18的反馈信号路径相串联。相反地，DEM算法块20A与与到环路滤波器DAC 18的反馈路径的至少一部分并联耦合。此外，通过集成DEM单元20与多电平量化器14的功能，也可以实现其它的优点，例如潜在地能够降低所需要的电路面积、功耗和成本。通过将DEM开关矩阵20B或矩阵20B1和20B2实现为电流导引晶体管，便于集成DEM功能与量化器14，从而实现先前讨论的多个优点。
应当理解，当考虑图8、图9和图10所示的实施例时，能够消除任一个DEM开关矩阵20B1或20B2，而仅使用一个开关矩阵来执行DEM重新排序功能。也就是说，这些教导并不局限于使用量化器14内的两个DEM开关矩阵，因为也可以使用一个SM。
此外，也可以将DEM开关矩阵设置在其它位置上，例如在再生性锁存器14B1的输出和静态锁存器14B2的输入之间，并且然后使用电压模式逻辑。
因此，虽然已经具体地图示和参考其优选实施例描述了本发明，但是本领域的技术人员应当理解，在不脱离本发明的范围和精神的情况下，可以进行形式和细节上的改变。

Claims (17)

1.一种∑-Δ调制器，包括：
环路滤波器，具有用于接收模拟信号的输入节点和输出节点；
多电平量化器，具有耦合到所述环路滤波器的所述输出节点用于从中接收输入信号的输入节点和输出指示所述输入信号的大小的多比特数字信号的多个数字输出节点；和
从所述量化器的所述多个数字输出节点到所述环路滤波器的反馈路径，所述反馈路径包括：与所述反馈路径串联的用于重新排序所述多比特数字信号的至少一个动态单元匹配(DEM)开关矩阵；和具有耦合到所述DEM开关矩阵的输出用于控制其操作的DEM算法逻辑块，所述DEM算法逻辑块具有耦合到所述量化器的所述多个数字输出节点的输入，并与所述反馈路径的至少一部分并联耦合。
2.如权利要求1的∑-Δ调制器，其中，所述∑-Δ调制器以正常抽样模式或二次抽样模式之一操作。
3.如权利要求1的∑-Δ调制器，还包括高频脉动信号生成器，所述高频脉动信号生成器具有耦合到所述量化器的第二输入节点的输出，用于将高频脉动信号引入到所述输入信号内。
4.如权利要求1的∑-Δ调制器，其中，所述至少一个DEM开关矩阵是位于所述量化器的所述输入节点和所述多个输出节点之间的电流模式DEM开关矩阵。
5.一种N电平量化器电路，所述量化器电路具有模拟输入端和N-1个数字输出端，包括：
抽样电路，耦合到所述输入端，用于提供抽样的输入电压信号；
至少一个前置放大器/转换器级，用于将所述抽样的输入电压信号转换成抽样的输入电流信号；
N-1个比较器级，每个比较器级具有耦合到所述至少一个前置放大器/转换器级的输出的输入，所述的N-1个比较器级之中的各个比较器级用于平均共享所述抽样的输入电流信号，并比较所述电流信号与N-1个参考电流信号之中相关的一个参考电流信号；
N-1个锁存器，各个锁存器锁存所述N-1个比较器之一的输出状态，并且具有耦合到所述量化器电路的所述N-1个数字输出端之一的输出；
至少一个电流模式动态单元匹配(DEM)开关矩阵，用来重新排序在所述量化器电路的所述N-1个数字输出端上出现的多比特数字信号；和
DEM算法逻辑块，具有耦合到所述至少一个电流模式DEM开关矩阵用于控制其操作的输出。
6.如权利要求5的N电平量化器电路，其中，所述至少一个电流模式DEM开关矩阵耦合在所述N-1个比较器的输出和所述N-1个锁存器的输入之间。
7.如权利要求5的N电平量化器电路，还包括输出所述N-1个参考电流信号的阈值信号生成器，其中，所述至少一个电流模式DEM开关矩阵耦合在所述阈值信号生成器的输出和所述N-1个比较器之间，用于重新排序所述N-1个阈值信号。
8.如权利要求5的N电平量化器电路，其中，使用多个共栅级配置的晶体管来构建所述N-1个比较器之中的各个比较器，用于抑制噪声从所述N-1个锁存器到其它的所述比较器和到所述量化器电路的所述输入端的反馈。
9.如权利要求5的N电平量化器电路，还包括高频脉动信号生成器，所述高频脉动信号生成器具有输出耦合到所述至少一个前置放大器/转换器级的所述输出。
10.如权利要求5的N电平量化器电路，其中，所述至少一个转换器级包括第一差动晶体管对，它将所述抽样的输入信号转换成所述抽样的输入电流信号，其中，所述N-1个比较器中的各个比较器包括输入级，所述输入级包括第一共栅级配置的晶体管，操作用来抑制噪声从所述N-1个锁存器到所述量化器电路的所述输入端的反馈，并且所述N-1个比较器中的各个比较器还包括阈值输入级，所述阈值输入级包括第二差动输入晶体管对，用于将相关的参考信号电压转换成参考电流，并且还包括第二共栅级配置的晶体管，操作用来抑制噪声从所述N-1个锁存器到所述参考信号生成器的反馈，其中所述参考电流经由所述第二共栅级配置的晶体管进行耦合，并在所述比较器的输出节点上与所述抽样输入电流信号相加。
11.如权利要求10的N电平量化器电路，其中，所述至少一个电流模式DEM开关矩阵耦合在所述N-1个比较器的每个比较器的所述输出节点与所述N-1个锁存器的输入之间。
12.如权利要求5的N电平量化器电路，其中，所述量化器电路构成多比特∑-Δ调制器的一部分，并且其中所述量化器的所述输入端耦合到构成环路滤波器一部分的至少一个积分器的输出上。
13.如权利要求5的N电平量化器电路，还包括伪随机高频脉动电流信号生成器，它具有耦合到所述至少一个前置放大器/转换器级的所述输出的高频脉动电流输出信号，其中先将所述高频脉动电流输出信号与所述抽样电流信号相加，然后再共享并与所述N-1个参考电流信号之中的所述相关的一个参考电流信号进行比较。
14.一种用于操作∑-Δ调制器的量化器的方法，包括以下步骤：
抽样积分输入信号并将其转换成抽样电流信号；
将高频脉动电流信号添加到所述抽样电流信号上，以生成高频脉动抽样的电流信号；
将所述高频脉动抽样的电流信号耦合到N-1个比较器级中相应比较器级的输入端；
在所述N-1个比较器级之间均分所述高频脉动抽样的电流信号；
操作所述N-1个比较器级中的相应比较器级，以比较所述高频脉动抽样的电流信号中分出的部分与所述N-1个参考电流信号中相关的一个参考电流信号；和
使用N-1个锁存器之一来锁存所述N-1个比较器级中每个比较器级的输出；其中
操作所述N-1个比较器级中的相应比较器级包括：在DEM算法逻辑块的控制下，操作至少一个电流模式动态单元匹配(DEM)开关矩阵，以重新排序在量化器电路的N-1个数字输出端上出现的多比特数字信号。
15.如权利要求14的方法，其中，操作至少一个电流模式DEM开关矩阵的步骤包括在N-1个比较器的输入上重新排序N-1个参考电流信号。
16.如权利要求14的方法，其中，操作至少一个电流模式DEM开关矩阵的步骤包括在锁存所述N-1个比较器输出信号之前重新排序N-1个比较器输出信号。
17.如权利要求14的方法，其中，添加所述高频脉动电流信号的步骤包括以下步骤：生成高频脉动电流信号，以便在幅度中具有伪随机波动，并且大小随着输入信号的大小逆向变化。
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