JP4864145B2 - Ａ／ｄコンバータ及びｄ／ａコンバータ - Google Patents

Description

本発明は、アナログ・デジタルコンバータ（Ａ／Ｄ：Analog-to-Digital Converter）コ及びデジタル・アナログコンバータ（Ｄ／Ａ：Digital-to-Analog Converter）に係り、特にΣΔ変調Ａ／Ｄコンバータ及びΣΔ変調Ｄ／Ａコンバータに関する。

ΣΔ変調Ａ／Ｄコンバータは、オーバーサンプリングとノイズシェーピングの効果により、通過域のビット精度を高めることができる。

オーバーサンプリングとは、通過域に必要なサンプリングレートの数十倍〜数百倍という高いサンプリングレートでアナログ信号をサンプリングすることである。図１は、オーバーサンプリングによる量子化ノイズ（又は、雑音）の分散を説明する図である。図１中、縦軸はノイズレベルを任意単位で示し、横軸はサンプリング周波数を任意単位で示す。ｆｓ_１はオーバーサンプリング前のサンプリング周波数、ｆｓ_２はオーバーサンプリング後のサンプリング周波数を示す。図１において、（ａ）に示すノイズは、オーバーサンプリングにより、総量が一定である量子化ノイズを（ｂ）に示す広い周波数帯域に分散させることで、通過域に含まれるノイズ量を減らす効果がある。

ノイズシェーピングとは、フラットに分布している量子化ノイズを整形して高域にシフトさせることである。ΣΔ変調器では、帰還回路を用いてノイズシェーピングを行うが、ノイズシェーピングの特性、或いは、ノイズシェーピング後のノイズ波形の急峻さは、回路構成により変えることができる。

図２は、ΣΔ変調Ａ／Ｄコンバータに使用される１次のΣΔ変調器の一例を説明する図である。図２において、（ａ）はΣΔ変調器の構成を示し、（ｂ）はΣΔ変調器によるノイズシェーピング後のノイズ波形を示す。図２（ｂ）中、縦軸はノイズレベルを任意単位で示し、横軸はサンプリング周波数を任意単位で示す。ΣΔ変調器は、図２（ａ）に示す如く接続された加算器１，２、積分器３、比較器４及び１ビットのＤ／Ａ変換器５を有する。アナログ入力データＸ（ｚ）に対するΣΔ変調器のデジタル出力データＹ（ｚ）は、Ｙ（ｚ）＝ｚ^−１Ｘ（ｚ）＋（１−ｚ^−１）Ｑ（ｚ）で表され、ノイズシェーピングの値のノイズ波形は（１−ｚ^−１）Ｑ（ｚ）の項に相当する。ここで、Ｑ（ｚ）は量子化ノイズを示す。

図３は、ΣΔ変調Ａ／Ｄコンバータに使用される２次のΣΔ変調器の一例を説明する図である。図３において、（ａ）はΣΔ変調器の構成を示し、（ｂ）はΣΔ変調器によるノイズシェーピング後のノイズ波形を示す。図３（ｂ）中、縦軸はノイズレベルを任意単位で示し、横軸はサンプリング周波数を任意単位で示す。ΣΔ変調器は、図３（ａ）に示す如く接続された加算器１，２，１１，１２、積分器３，１３、比較器４、１ビットのＤ／Ａ変換器５及乗算器１５を有する。アナログ入力信号Ｘ（ｚ）に対するΣΔ変調器のデジタル出力信号Ｙ（ｚ）は、Ｙ（ｚ）＝ｚ^−２Ｘ（ｚ）＋（１−ｚ^−１）^２Ｑ（ｚ）で表され、ノイズシェーピングの値のノイズ波形は（１−ｚ^−１）^２Ｑ（ｚ）の項に相当する。ここで、Ｑ（ｚ）は量子化ノイズを示す。

ΣΔ変調Ａ／Ｄコンバータは、例えば図２又は図３に示すΣΔ変調器と、デジタルローパスフィルタ（図示せず）と、間引き器（又は、デシメータ）を有する構成であっても良い。この場合、デジタルローパスフィルタは、ΣΔ変調器により高域にシフトされた量子化ノイズを除去する。間引き器は、量子化ノイズを除去されたデジタルローパスフィルタの出力データを所望のサンプリングレートへ間引く（又は、デシメーションを行う）ことで、ΣΔ変調器に入力されたアナログデータは高精度なデジタルデータに変換される。

ΣΔ変調器は、ΣΔ変調Ｄ／Ａコンバータにも適用可能である。図４は、ΣΔ変調Ｄ／Ａコンバータに使用される２次のΣΔ変調器の一例を説明する図である。図４において、（ａ）はΣΔ変調器に入力されるデジタルデータを示し、（ｂ）はΣΔ変調器の構成を示す。ΣΔ変調器は、図４（ｂ）に示す如く接続された加算器２１，２２，３１，３２、積分器２，３３、比較器２４、１６ビットのＡ／Ｄ変換器２５及乗算器３５を有する。Ｑ（ｚ）は量子化ノイズを示す。

デジタルデータがΣΔ変調器に入力され、ΣΔ変調器からはアナログデータが出力される。ΣΔ変調Ｄ／Ａコンバータは、例えば図４に示すΣΔ変調器と、補間器（又は、インターポレータ）と、Ｄ／Ａ変換及びローパスフィルタ部を有する構成であっても良い。この場合、ΣΔ変調器に入力されるデジタルデータは、補間器による補間（又は、インターポレーション）により高レートにオーバーサンプリングされる。例えば１６ビットのデジタルデータは、ΣΔ変調器のデジタル処理により１ビット又は数ビットのデータに変換されることで、アナログ素子の特性のバラツキに影響されにくいΣΔ変調Ｄ／Ａコンバータを構成することができる。又、デジタルデータ中の高域のノイズは、Ｄ／Ａ変換及びローパスフィルタ部により容易に除去可能である。

上記の如きΣΔ変調器を用いたΣΔ変調Ａ／Ｄコンバータ及びΣΔ変調Ｄ／Ａコンバータは、オーディオ機器、計測機器等の高精度のＡ／Ｄ変換及びＤ／Ａ変換が求められる様々な分野で利用されている。

図５は、ΣΔ変調器を用いたΣΔ変調Ａ／Ｄコンバータの一例を説明する図である。ΣΔ変調Ａ／Ｄコンバータは、アナログ部４１とデジタル部４２を有する。アナログ部４１は、図５に示す如く接続されたΣΔ変調器４１１、ディレイフリップフロップ（Ｄ−ＦＦ：Delay Flip-Flop）４１２、及びレベルコンバータ４１３１，４１３２を含むレベル変換部４１３を有する。レベルコンバータ４１３１はクロックに対して設けられ、レベルコンバータ４１３２はΣΔ変調データに対して設けられている。又、デジタル部４２は、図５に示す如く接続されたローパスフィルタ４２１とデシメータ４２２を有する。例えば、アナログ部４１には電源電圧Ｖａ＝５．０Ｖが供給され、デジタル部４２には電源電圧Ｖｄ１．８Ｖが供給される。ＧＮＤａはアナログ部用グランド（又は、接地）、ＧＮＤｄはデジタル部用グランドを示す。レベル変換部４１３には、電源電圧Ｖａ及び電源電圧Ｖｄの両方が供給される。

図６は、ΣΔ変調器を用いたΣΔ変調Ｄ／Ａコンバータの一例を説明する図である。ΣΔ変調Ｄ／Ａコンバータは、デジタル部５１とアナログ部５２を有する。デジタル部５１は、図６に示す如く接続されたインタポレータ５１１、ΣΔ変調器５１２及びＤ−ＦＦ５１３を有する。又、アナログ部５２は、図６に示す如く接続されたレベル変換部５２１、Ｄ−ＦＦ５２２及びＤ／Ａ変換及びローパスフィルタ部５２３を有する。レベル変換部５２１は、図５のレベル変換部４１３と同様に、クロックに対して設けられたレベルコンバータと、ΣΔ変調データに対して設けられたレベルコンバータを有する。例えば、デジタル部５１には電源電圧Ｖｄ＝１．８Ｖが供給される。アナログ部５２には電源電圧Ｖａ＝５．０Ｖが供給される。ＧＮＤｄはデジタル部用グランド、ＧＮＤａはアナログ部用グランドを示す。レベル変換部５２１には、電源電圧Ｖａ及び電源電圧Ｖｄの両方が供給される。

図５及び図６に示す如くアナログ部とデジタル部が混在する回路では、ノイズの軽減や省電力の目的で、アナログ部用のグランドＧＮＤａとデジタル部用のグランドＧＮＤｄを分けて設ける場合がある。この場合、インタフェースにはレベル変換部が設けられ、クロック同期のためにＤ−ＦＦ等の遅延回路が設けられる。しかし、レベル変換部やＤ−ＦＦでは、入力されるデータ値が「０」→「１」又は「１」→「０」に変化するデータ変化点で瞬間的に比較的大きな電流が流れるので、電源やグランドの電源ノイズの要因となり得る。

図７は、データ変化点で発生する電源ノイズの一例を説明する図である。図７において、（ａ）はレベル変換部（４１３又は５２１）への入力データとアナログ部（４１又は５２）に対する電源ノイズを示し、（ｂ）はＤ−ＦＦ（４１２又は５１３）へのクロック及び入力データとアナログ部（４１又は５２）に対する電源ノイズを示す。図７（ａ），（ｂ）中、縦軸は信号レベルを任意単位で示し、横軸は時間を任意単位で示す。又、図７（ｃ）は、ΣΔ変調器（４１１又は５１２）から出力されるΣΔ変調データとアナログ部（４１又は５２）に対する電源ノイズ量の相対値を示す。

アナログ部に対する電源ノイズは、ΣΔ変調データとは異なる周波数成分を有するが、この電源ノイズ成分は図８〜図１０からもわかるように入力データ周波数やクロック周波数に依存する。図８は、入力データ周波数が１０２０Ｈｚの場合のΣΔ変調データスペクトルの一例を示す図であり、縦軸は信号レベル、横軸は周波数を示す。図９は、入力データ周波数が１０２０Ｈｚの場合の電源ノイズスペクトルの一例を示す図であり、縦軸はノイズレベルの相対値、横軸は周波数を示す。又、図１０は、入力データ周波数が１０２０Ｈｚの場合の電源ノイズの影響を受けた出力信号スペクトルの一例を示す図であり、縦軸は信号レベル、横軸は周波数を示す。図８等では、一例として３２ｋモードの信号を６４倍オーバーサンプリングしており、２．０４８ＭＨｚのオーバーサンプリングが行われている場合を示す。

ΣΔ変調Ａ／Ｄコンバータでは、上記電源ノイズが入力アナログデータのサンプリング値に誤差を発生させる可能性があり、この場合、ΣΔ変調データに電源ノイズ成分が含まれる可能性がある。

一方、ΣΔ変調Ｄ／Ａコンバータでは、上記電源ノイズが出力アナログデータに回り込む可能性がある。この場合、ΣΔ変調Ｄ／Ａコンバータが例えばオーディオ機器で利用されていると、出力アナログデータに回り込んだ電源ノイズが聴覚上無視できないノイズとして現れる。

ところで、近年、ΣΔ変調器の比較器の出力を「０」又は「１」の２値ではなく、３値以上の多値とする方法が、特にΣΔ変調Ｄ／Ａコンバータにおいて採用されている。比較器の出力を３値以上の多値とすると、例えば図２においてノイズ成分に相当する項（１−ｚ^−１）Ｑ（ｚ）のＱ（ｚ）を小さくすることができる。図１１は、比較器の出力が２値の場合と１１値の場合の量子化ノイズを説明する図であり、ノイズ量は任意単位で示す。図１１において、（ａ）は比較器の出力が２値の場合の量子化ノイズＱを示し、（ｂ）は比較器の出力が１１値の場合の量子化ノイズＱを示す。図１１（ａ），（ｂ）の比較からもわかるように、比較器の出力が２値の場合に比べて比較器の出力が１１値の場合の方が量子化ノイズＱのノイズ量が小さいことがわかる。

しかし、比較器の出力が２値の場合には大きな影響を及ぼさないアナログ素子の特性のバラツキが、比較器の出力が３値以上の多値の場合には無視できない影響を及ぼすので、アナログ素子の特性のバラツキをＤＥＭ（Dynamic Element Matching）等の手法を用いて平均化することが望ましい。ＤＥＭの一例では、使用するアナログ素子を図１２に示すように１つずつシフトする。図１２は、ＤＥＭの一例を説明する図であり、（ａ）はΣΔ変調データを示し、（ｂ）は電源ノイズを示す。図１２では、説明の便宜上、ΣΔ変調データが１０ビットＤＴ０１〜ＤＴ１０で構成されており、ΣΔ変調データの値がＭＤ１→ＭＤ２→ＭＤ３→ＭＤ４、即ち、４→５→５→４と変化するものとする。

ΣΔ変調データの値がＭＤ１→ＭＤ２へ変化すると、論理反転数（又は、データ変化量）はハッチングで示すように３である。ΣΔ変調データの値がＭＤ２→ＭＤ３へ変化すると、論理反転数はハッチングで示すように２である。又、ΣΔ変調データの値がＭＤ３→ＭＤ４へ変化すると、論理反転数はハッチングで示すように１である。図１２（ｂ）は、論理反転数が３，２，１の場合の電源ノイズを示す。図１２（ｂ）中、縦軸はノイズレベルを任意単位で示し、横軸は時間を任意単位で示す。

比較器の出力を３値以上の多値にすると、２値の場合と比べると使用するレベル変換部やＤ−ＦＦ等の数が増えるため、ＤＥＭ等を用いても、回路規模の増大に伴い電源ノイズは増加する傾向にある。比較器の出力を３値以上の多値にした場合の電源ノイズ成分は、比較器の出力が１１値の場合を示す図１３〜図１５からもわかるように、２値の場合と同様に、入力データ周波数やクロック周波数に依存する。図１３は、入力データ周波数が１０２０Ｈｚの場合のΣΔ変調データスペクトルの一例を示す図であり、縦軸は信号レベル、横軸は周波数を示す。図１４は、入力データ周波数が１０２０Ｈｚの場合の電源ノイズスペクトルの一例を示す図であり、縦軸はノイズレベルの相対値、横軸は周波数を示す。又、図１５は、入力データ周波数が１０２０Ｈｚの場合の電源ノイズの影響を受けた出力信号スペクトルの一例を示す図であり、縦軸は信号レベル、横軸は周波数を示す。

特開平６−２３２８５７号公報 特開平３−１０１４１１号公報

従来のＡ／Ｄコンバータ及びＤ／Ａコンバータでは、ノイズを低減することが難しいという問題があった。

そこで、本発明は、比較的簡単な構成でノイズを低減可能なＡ／Ｄコンバータ及びＤ／Ａコンバータを提供することを目的とする。

本発明の一観点によれば、ΣΔ変調器と、入力データに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、前記ΣΔ変調データを供給されるレベル変換部を備え、前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルするＡ／Ｄコンバータが提供される。

本発明の一観点によれば、ΣΔ変調器と、入力デジタルデータに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、前記ΣΔ変調データを供給されるレベル変換部を備え、前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルするＤ／Ａコンバータが提供される。

開示のＡ／Ｄコンバータ及びＤ／Ａコンバータによれば、比較的簡単な構成でノイズを低減可能である。

オーバーサンプリングによる量子化ノイズの分散を説明する図である。 ΣΔ変調Ａ／Ｄコンバータに使用される１次のΣΔ変調Ａ／Ｄコンバータの一例を説明する図である。 ΣΔ変調Ａ／Ｄコンバータに使用される２次のΣΔ変調Ａ／Ｄコンバータの一例を説明する図である。 ΣΔ変調Ｄ／Ａコンバータに使用される２次のΣΔ変調Ａ／Ｄコンバータの一例を説明する図である。 ΣΔ変調器を用いたΣΔ変調Ａ／Ｄコンバータの一例を説明する図である。 ΣΔ変調器を用いたΣΔ変調Ｄ／Ａコンバータの一例を説明する図である。 データ変化点で発生する電源ノイズの一例を説明する図である。 ΣΔ変調データスペクトルの一例を示す図である。 電源ノイズスペクトルの一例を示す図である。 電源ノイズの影響を受けた出力信号スペクトルの一例を示す図である。 比較器の出力が２値の場合と１１値の場合の量子化ノイズを説明する図である。 ＤＥＭの一例を説明する図である。 ΣΔ変調データスペクトルの一例を示す図である。 電源ノイズスペクトルの一例を示す図である。 電源ノイズの影響を受けた出力信号スペクトルの一例を示す図である。 本発明の第１実施例におけるＡ／Ｄコンバータを説明する図である。 本発明の第１実施例におけるＤ／Ａコンバータを説明する図である。 データ変化点で発生する電源ノイズの一例を説明する図である。 本発明の第２実施例におけるＡ／Ｄコンバータを説明する図である。 本発明の第２実施例におけるＤ／Ａコンバータを説明する図である。

開示のＡ／Ｄコンバータは、アナログデータが入力されるΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、ΣΔ変調データを供給されるレベル変換部を備える。レベル変換部は、ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、第２のレベルコンバータによりΣΔ変調データに対するノイズの周波数依存性をキャンセルする。

開示のＤ／Ａコンバータは、デジタルデータが入力されるΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、ΣΔ変調データを供給されるレベル変換部を備える。レベル変換部は、ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、第２のレベルコンバータによりΣΔ変調データに対するノイズの周波数依存性をキャンセルする。

入力データ周波数やクロック周波数に依存するダミーノイズを補間するレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対するノイズの周波数依存性をキャンセルする。

以下に、開示のＡ／Ｄコンバータ及びＤ／Ａコンバータの各実施例を図面と共に説明する。

（第１実施例）
図１６は、本発明の第１実施例におけるＡ／Ｄコンバータを示す図である。図１６中、図５と同一部分には同一符号を付し、その説明は省略する。

図１６は、ΣΔ変調器を用いたΣΔ変調Ａ／Ｄコンバータを示す。ΣΔ変調Ａ／Ｄコンバータは、アナログ部１４１−１とデジタル部１４２−１を有する。アナログ部１４１−１は、図１６に示す如く接続されたΣΔ変調器４１１、電源ノイズを一定にする調整回路６１−１、ディレイフリップフロップ（Ｄ−ＦＦ：Delay Flip-Flop）６２，６３、及びレベル変換部を形成するレベルコンバータ６４，６５，６６を有する。Ｄ−ＦＦ６２は、図５に示すＤ−ＦＦ４１２に相当し、レベルコンバータ６４，６５は、図５に示すレベルコンバータ４１３１，４１３２に相当する。Ｄ−ＦＦ６３は、Ｄ−ＦＦ６２に対して設けられたダミーＤ−ＦＦであり、レベルコンバータ６６は、レベルコンバータ６５に対して設けられたダミーレベルコンバータである。

一方、デジタル部１４２−１は、図１６に示す如く接続されたローパスフィルタ４２１とデシメータ４２２を有する。例えば、アナログ部１４１−１には電源電圧Ｖａ＝５．０Ｖが供給され、デジタル部１４２−１には電源電圧Ｖｄ１．８Ｖが供給される。ＧＮＤａはアナログ部用グランド（又は、接地）、ＧＮＤｄはデジタル部用グランドを示す。

調整回路６１−１は、図１６に示す如く接続されたＤ−ＦＦ７１，７２、排他的論理和否定（ＸＮＯＲ：Exclusive-NOR）回路７３、及び排他的論理和（ＸＯＲ：Exclusive-OR）回路７４を有する。ＸＯＲ回路７４は、後述するダミーデータ（又は、ダミー信号）を出力する。ＸＮＯＲ回路７３は、ΣΔ変調器４１１からのΣΔ変調データの変化量を見るために、現在のΣΔ変調データと、１クロック前のΣΔ変調データとの排他的論理和否定（ＸＮＯＲ）を求めてＸＯＲ回路７４の一方の入力に供給する。ＸＮＯＲ回路７３の出力データは、２つの連続するクロックの期間データ値が「０」又は「１」のまま変化しないとデータ値「１」を出力し、データ値が「０」→「１」又は「１」→「０」に変化するとデータ値「０」を出力する。又、ＸＯＲ回路７４は、ＸＮＯＲ回路７３の出力データと、１クロック前のＸＯＲ回路７４の出力ダミーデータとの排他的論理和（ＸＯＲ）を求めて今回のダミーデータをＤ−ＦＦ６３に供給する。

ΣΔ変調データの変化がない時は、１クロック前のダミーデータの反転値が現在の出力データとなり、ΣΔ変調データの変化がある時は、１クロック前のダミーデータがそのまま出力データとなる。このため、調整回路６１−１は、ΣΔ変調データの変化量とダミーデータの変化量を合わせると、変化量の和が「１」となるような制御を行うことができ、電源ノイズを一定に保つことができる。又、ΣΔ変調器が３値以上の多値のデータを出力する場合にも、上記の如き構成を複数設けることにより電源のノイズを一定に保つことができる。つまり、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

図１７は、本発明の第１実施例におけるＤ／Ａコンバータを示す図である。図１７中、図６と同一部分には同一符号を付し、その説明は省略する。

図１７は、ΣΔ変調器を用いたΣΔ変調Ｄ／Ａコンバータを示す。ΣΔ変調Ｄ／Ａコンバータは、デジタル部１５１−１とアナログ部１５２−１を有する。デジタル部１５１−１は、図１７に示す如く接続されたインタポレータ５１１、ΣΔ変調器５１２、電源ノイズを一定にする調整回路８１−１、及びＤ−ＦＦ８２，８３を有する。Ｄ−ＦＦ８２は、図６に示すＤ−ＦＦ５１３に相当する。Ｄ−ＦＦ８３は、Ｄ−ＦＦ８２に対して設けられたダミーＤ−ＦＦである。

一方、アナログ部１５２−１は、図１７に示す如く接続されたレベル変換部を形成するレベルコンバータ９１，９２，９３、Ｄ−ＦＦ９４，９５、及びＤ／Ａ変換及びローパスフィルタ部５２３を有する。レベルコンバータ９１，９２は、図６に示すレベル変換部５２１内の２つのレベルコンバータに相当する。レベルコンバータ９３は、レベルコンバータ９２に対して設けられたダミーレベルコンバータである。Ｄ−ＦＦ９４は、図６に示すＤ−ＦＦ５２２に相当する。Ｄ−ＦＦ９５は、Ｄ−ＦＦ９４に対して設けられたダミーＤ−ＦＦである。例えば、デジタル部１５１−１には電源電圧Ｖｄ＝１．８Ｖが供給される。アナログ部１５２−１には電源電圧Ｖａ＝５．０Ｖが供給される。ＧＮＤｄはデジタル部用グランド、ＧＮＤａはアナログ部用グランドを示す。

調整回路８１−１は、図１７に示す如く接続されたＤ−ＦＦ７１，７２、排他的論理和否定（ＸＮＯＲ：Exclusive-NOR）回路７３、及び排他的論理和（ＸＯＲ：Exclusive-OR）回路７４を有する。ＸＯＲ回路７４は、後述するダミーデータ（又は、ダミー信号）を出力する。ＸＮＯＲ回路７３は、ΣΔ変調器５１２からのΣΔ変調データの変化量を見るために、現在のΣΔ変調データと、１クロック前のΣΔ変調データとの排他的論理和否定（ＸＮＯＲ）を求めてＸＯＲ回路７４の一方の入力に供給する。ＸＮＯＲ回路７３の出力データは、２つの連続するクロックの期間データ値が「０」又は「１」のまま変化しないとデータ値「１」を出力し、データ値が「０」→「１」又は「１」→「０」に変化するとデータ値「０」を出力する。又、ＸＯＲ回路７４は、ＸＮＯＲ回路７３の出力データと、１クロック前のＸＯＲ回路７４の出力ダミーデータとの排他的論理和（ＸＯＲ）を求めて今回のダミーデータをＤ−ＦＦ８３に供給する。このように、調整回路８１−１の構成は、図１６に示す調整回路６１−１の構成と同じで良い。

ΣΔ変調データの変化がない時は、１クロック前のダミーデータの反転値が現在の出力データとなり、ΣΔ変調データの変化がある時は、１クロック前のダミーデータがそのまま出力データとなる。このため、調整回路８１−１は、ΣΔ変調データの変化量とダミーデータの変化量を合わせると、変化量の和が「１」となるような制御を行うことができ、電源ノイズを一定に保つことができる。又、ΣΔ変調器が３値以上の多値のデータを出力する場合にも、上記の如き構成を複数設けることにより電源のノイズを一定に保つことができる。つまり、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

図１６及び図１７に示す如くアナログ部とデジタル部が混在する回路では、ノイズの軽減や省電力の目的で、アナログ部用のグランドＧＮＤａとデジタル部用のグランドＧＮＤｄを分けて設ける場合がある。この場合、インタフェースにはレベル変換部（又は、レベルコンバータ）が設けられ、クロック同期のためにＤ−ＦＦ等の遅延回路が設けられる。レベル変換部やＤ−ＦＦでは、入力されるデータ値が「０」→「１」又は「１」→「０」に変化するデータ変化点で瞬間的に比較的大きな電流が流れるので、電源やグランドの電源ノイズの要因となり得る。つまり、アナログ部に対する電源ノイズは、ΣΔ変調データとは異なる周波数成分を有するが、電源ノイズは入力データ周波数やクロック周波数に依存する。本実施例では、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

図１８は、データ変化点で発生する電源ノイズの一例を説明する図である。図１８において、（ａ）はレベルコンバータ（６５又は９２）への入力データとアナログ部（１４１−１又は１５２−１）に対する電源ノイズ、レベルコンバータ（６６又は９３）への入力ダミーデータとアナログ部（１４１−１又は１５２−１）に対するダミー電源ノイズ、及び入力データに対する電源ノイズと入力ダミーデータに対するダミー電源ノイズを合わせた合計電源ノイズを示す。図１８において、（ｂ）はＤ−ＦＦ（６２又は９４）へのクロック及び入力データとアナログ部（１４１−１又は１５２−１）に対する電源ノイズ、Ｄ−ＦＦ（６３又は９５）へのクロック及び入力ダミーデータとアナログ部（１４１−１又は１５２−１）に対するダミー電源ノイズ、及び入力データに対する電源ノイズと入力ダミーデータに対するダミー電源ノイズを合わせた合計電源ノイズを示す。図１８（ａ），（ｂ）中、縦軸は信号レベルを任意単位で示し、横軸は時間を任意単位で示す。又、図１８（ｃ）は、ΣΔ変調器（４１１又は５１２）から出力されるΣΔ変調データ、アナログ部（１４１−１又は１５２−１）に対する電源ノイズ量の相対値、ダミーデータ、ダミー電源ノイズ量、及び電源ノイズ量とダミー電源ノイズ量を合わせた合計電源ノイズを示す。図１８からも、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間することで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルできることが確認された。

（第２実施例）
図１９は、本発明の第２実施例におけるＡ／Ｄコンバータを示す図である。図１９中、図１６と同一部分には同一符号を付し、その説明は省略する。

調整回路６１−２は、図１９に示す如く接続されたＤ−ＦＦ７１，７２、排他的論理和（ＸＯＲ：Exclusive-OR）回路７５、及び排他的論理和否定（ＸＮＯＲ：Exclusive-NOR）回路７６を有する。ＸＮＯＲ回路７６は、後述するダミーデータ（又は、ダミー信号）を出力する。ＸＯＲ回路７５は、ΣΔ変調器４１１からのΣΔ変調データの変化量を見るために、現在のΣΔ変調データと、１クロック前のΣΔ変調データとの排他的論理和（ＸＯＲ）を求めてＸＮＯＲ回路７６の一方の入力に供給する。ＸＯＲ回路７５の出力データは、２つの連続するクロックの期間データ値が「０」又は「１」のまま変化しないとデータ値「０」を出力し、データ値が「０」→「１」又は「１」→「０」に変化するとデータ値「１」を出力する。又、ＸＮＯＲ回路７６は、ＸＯＲ回路７５の出力データと、１クロック前のＸＮＯＲ回路７６の出力ダミーデータとの排他的論理和否定（ＸＮＯＲ）を求めて今回のダミーデータをＤ−ＦＦ６３に供給する。

ΣΔ変調データの変化がない時は、１クロック前のダミーデータの反転値が現在の出力データとなり、ΣΔ変調データの変化がある時は、１クロック前のダミーデータがそのまま出力データとなる。このため、調整回路６１−２は、ΣΔ変調データの変化量とダミーデータの変化量を合わせると、変化量の和が「１」となるような制御を行うことができ、電源ノイズを一定に保つことができる。又、ΣΔ変調器が３値以上の多値のデータを出力する場合にも、上記の如き構成を複数設けることにより電源のノイズを一定に保つことができる。つまり、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

図２０は、本発明の第２実施例におけるＤ／Ａコンバータを示す図である。図２０中、図１７と同一部分には同一符号を付し、その説明は省略する。

調整回路８１−２は、図２０に示す如く接続されたＤ−ＦＦ７５，７６、排他的論理和（ＸＯＲ：Exclusive-OR）回路７５、及び排他的論理和否定（ＸＮＯＲ：Exclusive-NOR）回路７６を有する。ＸＮＯＲ回路７６は、後述するダミーデータ（又は、ダミー信号）を出力する。ＸＯＲ回路７５は、ΣΔ変調器５１２からのΣΔ変調データの変化量を見るために、現在のΣΔ変調データと、１クロック前のΣΔ変調データとの排他的論理和（ＸＯＲ）を求めてＸＮＯＲ回路７６の一方の入力に供給する。ＸＯＲ回路７３の出力データは、２つの連続するクロックの期間データ値が「０」又は「１」のまま変化しないとデータ値「０」を出力し、データ値が「０」→「１」又は「１」→「０」に変化するとデータ値「１」を出力する。又、ＸＮＯＲ回路７６は、ＸＯＲ回路７５の出力データと、１クロック前のＸＮＯＲ回路７６の出力ダミーデータとの排他的論理和（ＸＮＯＲ）を求めて今回のダミーデータをＤ−ＦＦ８３に供給する。このように、調整回路８１−２の構成は、図１９に示す調整回路６１−２の構成と同じで良い。

ΣΔ変調データの変化がない時は、１クロック前のダミーデータの反転値が現在の出力データとなり、ΣΔ変調データの変化がある時は、１クロック前のダミーデータがそのまま出力データとなる。このため、調整回路８１−２は、ΣΔ変調データの変化量とダミーデータの変化量を合わせると、変化量の和が「１」となるような制御を行うことができ、電源ノイズを一定に保つことができる。又、ΣΔ変調器が３値以上の多値のデータを出力する場合にも、上記の如き構成を複数設けることにより電源のノイズを一定に保つことができる。つまり、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

図１９及び図２０に示す如くアナログ部とデジタル部が混在する回路では、ノイズの軽減や省電力の目的で、アナログ部用のグランドＧＮＤａとデジタル部用のグランドＧＮＤｄを分けて設ける場合がある。この場合、インタフェースにはレベル変換部（又は、レベルコンバータ）が設けられ、クロック同期のためにＤ−ＦＦ等の遅延回路が設けられる。レベル変換部やＤ−ＦＦでは、入力されるデータ値が「０」→「１」又は「１」→「０」に変化するデータ変化点で瞬間的に比較的大きな電流が流れるので、電源やグランドの電源ノイズの要因となり得る。つまり、アナログ部に対する電源ノイズは、ΣΔ変調データとは異なる周波数成分を有するが、電源ノイズは入力データ周波数やクロック周波数に依存する。本実施例では、入力データ周波数やクロック周波数に依存するダミー電源ノイズを補間するＤ−ＦＦやレベルコンバータ等のダミーデジタル素子を設けることで、ΣΔ変調データに対する電源ノイズの周波数依存性をキャンセルする。

（変形例）
ところで、電源ノイズ量は、素子の電源やグランドからの物理的な距離等によっても異なる。このため、上記各実施例において、アナログ部又はデジタル部内のＤ−ＦＦやレベルコンバータ等のデジタル素子に近接してダミーＤ−ＦＦやダミーレベルコンバータ等のダミーデジタル素子を配置したレイアウトを用いることが望ましい。又、ΣΔ変調データが３値以上の多値の場合には、デジタル素子と対応するダミーデジタル素子を交互に配置したレイアウトを用いることが望ましい。これらの場合、各デジタル素子と対応するダミーデジタル素子は、互いに同じ電源及びグランドを使用することが望ましく、又、電源及びグランドからの配線距離も等しく保つことが望ましい。

以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
ΣΔ変調器と、
入力アナログデータに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、
前記ΣΔ変調データを供給されるレベル変換部を備え、
前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、
前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、Ａ／Ｄコンバータ。
（付記２）
前記調整回路は、前記ΣΔ変調データの変化がない時は１クロック前のダミーデータの反転値を現在のダミーデータとして出力し、前記ΣΔ変調データの変化がある時は１クロック前のダミーデータをそのままダミーデータとして出力する、付記１記載のＡ／Ｄコンバータ。
（付記３）
前記ΣΔ変調器と前記第１のレベルコンバータの間に接続された第１の遅延回路と、
前記調整回路と前記第２のレベルコンバータの間に接続された第２の遅延回路を更に備え、
前記第１の遅延回路と前記第２の遅延回路は、同一のクロックを供給され、
前記第２の遅延回路により前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、付記１又は２記載のＡ／Ｄコンバータ。
（付記４）
前記第１のレベルコンバータ及び前記第２のレベルコンバータは、同一の電源電圧を供給される、付記１乃至３のいずれか１項記載のＡ／Ｄコンバータ。
（付記５）
前記第１のレベルコンバータが出力するデータを供給され、前記ΣΔ変調器により高域にシフトされた量子化ノイズを除去するデジタルローパスフィルタを更に備えた、付記１乃至４のいずれか１項記載のＡ／Ｄコンバータ。
（付記６）
量子化ノイズを除去された前記デジタルローパスフィルタの出力データを所望のサンプリングレートへ間引く間引き器を更に備えた、付記５記載のＡ／Ｄコンバータ。
（付記７）
ΣΔ変調器と、
入力デジタルデータに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量とダミーデータの変化量の合計を一定に調整する調整回路と、
前記ΣΔ変調データを供給されるレベル変換部を備え、
前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給されてダミーノイズを補間する第２のレベルコンバータを有し、
前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、Ｄ／Ａコンバータ。
（付記８）
前記調整回路は、前記ΣΔ変調データの変化がない時は１クロック前のダミーデータの反転値を現在のダミーデータとして出力し、前記ΣΔ変調データの変化がある時は１クロック前のダミーデータをそのままダミーデータとして出力する、付記７記載のＤ／Ａコンバータ。
（付記９）
前記ΣΔ変調器と前記第１のレベルコンバータの間に接続された第１の遅延回路と、
前記調整回路と前記第２のレベルコンバータの間に接続された第２の遅延回路を更に備え、
前記第１の遅延回路と前記第２の遅延回路は、同一のクロックを供給され、
前記第２の遅延回路により前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、付記７又は８記載のＤ／Ａコンバータ。
（付記１０）
前記第１のレベルコンバータ及び前記第２のレベルコンバータは、同一の電源電圧を供給される、付記７乃至９のいずれか１項記載のＤ／Ａコンバータ。
（付記１１）
前記入力アナログデータを補間してから前記ΣΔ変調器に供給する補間器を更に備え、前記ΣΔ変調器にオーバーサンプリングを行わせる、付記７乃至１０のいずれか１項記載のＤ／Ａコンバータ。
（付記１２）
前記第１のレベルコンバータが出力するデータを供給されるＤ／Ａ変換及びローパスフィルタ部を更に備えた、付記７乃至１１のいずれか１項記載のＤ／Ａコンバータ。
（付記１３）
前記第１のレベルコンバータと前記Ｄ／Ａ変換及びローパスフィルタ部の間に接続された遅延回路を更に備えた、付記７乃至１２のいずれか１項記載のＤ／Ａコンバータ。

以上、開示のＡ／Ｄコンバータ及びＤ／Ａコンバータを実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。

４１１，５１２ ΣΔ変調器
４２１ ローパスフィルタ
４２２ デシメータ
５１１ インタポレータ
５２３ Ｄ／Ａ変換及びローパスフィルタ部
６１−１，６１−２，８１−１，８１−２ 調整回路
６４〜６６，９１〜９３ レベルコンバータ
６２，５３，７１，７２，８２，８３，９４，９５ Ｄ−ＦＦ
７３，７６ ＸＮＯＲ回路
７４，７５ ＸＯＲ回路
１４１−１，１４１−２，１５２−１，１５２−２ アナログ部
１４２−１，１４２−２，１５１−１，１５１−２ デジタル部

Claims (6)

1. ΣΔ変調器と、
   ダミーデータを出力すると共に、入力アナログデータに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量と前記ダミーデータの変化量の合計を一定に調整する調整回路と、
   前記ΣΔ変調データを供給されるレベル変換部を備え、
   前記調整回路は、前記ΣΔ変調データの変化がない時は１クロック前のダミーデータの反転値を現在のダミーデータとして出力し、前記ΣΔ変調データの変化がある時は１クロック前のダミーデータをそのままダミーデータとして出力し、
   前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給される第２のレベルコンバータを有し、
   前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、Ａ／Ｄコンバータ。
2. 前記ΣΔ変調器と前記第１のレベルコンバータの間に接続された第１の遅延回路と、
   前記調整回路と前記第２のレベルコンバータの間に接続された第２の遅延回路を更に備え、
   前記第１の遅延回路と前記第２の遅延回路は、同一のクロックを供給され、
   前記第２のレベルコンバータ及び前記第２の遅延回路により前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、請求項１記載のＡ／Ｄコンバータ。
3. 前記第１のレベルコンバータ及び前記第２のレベルコンバータは、同一の電源電圧を供給される、請求項１又は２記載のＡ／Ｄコンバータ。
4. ΣΔ変調器と、
   ダミーデータを出力すると共に、入力デジタルデータに応答して前記ΣΔ変調器が出力するΣΔ変調データの変化量と前記ダミーデータの変化量の合計を一定に調整する調整回路と、
   前記ΣΔ変調データを供給されるレベル変換部を備え、
   前記調整回路は、前記ΣΔ変調データの変化がない時は１クロック前のダミーデータの反転値を現在のダミーデータとして出力し、前記ΣΔ変調データの変化がある時は１クロック前のダミーデータをそのままダミーデータとして出力し、
   前記レベル変換部は、前記ΣΔ変調データのレベルを変換して出力する第１のレベルコンバータと、前記調整回路からのダミーデータを供給される第２のレベルコンバータを有し、
   前記第２のレベルコンバータにより前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、Ｄ／Ａコンバータ。
5. 前記ΣΔ変調器と前記第１のレベルコンバータの間に接続された第１の遅延回路と、
   前記調整回路と前記第２のレベルコンバータの間に接続された第２の遅延回路を更に備え、
   前記第１の遅延回路と前記第２の遅延回路は、同一のクロックを供給され、
   前記第２のレベルコンバータ及び前記第２の遅延回路により前記ΣΔ変調データに対するノイズの周波数依存性をキャンセルする、請求項４記載のＤ／Ａコンバータ。
6. 前記第１のレベルコンバータ及び前記第２のレベルコンバータは、同一の電源電圧を供給される、請求項４又は５記載のＤ／Ａコンバータ。

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