CN112800000B - 一种电路以及电子设备 - Google Patents

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Abstract

本申请公开了一种电路，包括：同步寄存器和电平转换单元，同步寄存器和电平转换单元电连接，电平转换单元采用双电源供电，双电源中的高电压的电源为同步寄存器供电。本申请还提供一种电子设备。通过本申请提供的电路，可以提高同步寄存器消除亚稳态的能力。

Description

一种电路以及电子设备
技术领域
本申请涉及通信技术领域，具体涉及一种电路。
背景技术
随着电子硬件设计规模的增大和片上系统(system on chip，SOC)的出现，现场可编程门阵列(field programmable gate array，FPGA)和专用集成电路(applicationspecific integrated circuit，ASIC)设计中跨时钟域信号电路也相应增多，从而致使电路中由跨时钟域引起的亚稳态的概率也增多。
可以通过同步寄存器采样来降低亚稳态发生的概率，目前经过同步寄存器后亚稳态发生的概率可以用公式描述，其中，MTBF表示平均故障间隔时间(meantime between failures，MTBF)，公式中的t为有效的亚稳态最大分辨时间，用于表示同步寄存器对亚稳态的恢复时间。f为采样时钟频率，即寄存器的时钟频率。α为异步事件触发的频率，即异步输入每秒变化的次数。C1和C2为寄存器参数，是由寄存器的电气特性决定的参数，可用于表征寄存器翻转速度的快慢。通过增加t，或者减小C1，C2，α以及f都可以加大MTBF，使两次故障出现的时间间隔加大。
目前，业界通常的做法都是通过增加t的取值，即通过增加异步采样的寄存器拍数来减小亚稳态发生的概率。但是，增加异步采样寄存器的拍数显著增加了系统延迟，对系统性能影响很大。因此，通过提升同步寄存器消除亚稳态的能力意义重大。
发明内容
本申请实施例提供一种电路，提升同步寄存器消除亚稳态的能力。
为达到上述目的，本申请实施例提供如下技术方案：
本申请第一方面提供一种电路，可以包括：同步寄存器和电平转换单元，同步寄存器和电平转换单元电连接，电平转换单元采用双电源供电，双电源中的高电压的电源为同步寄存器供电。由第一方面可知，可以单独提高同步寄存器的供电电压，进一步提升同步寄存器消除亚稳态的能力。
可选地，结合上述第一方面，在第一种可能的实现方式中，可以包括：1个同步寄存器和N个电平转换单元，同步寄存器包括N个端口，N个端口中的每一个端口与N个电平转换单元中的一个电平转换单元连接，N个端口中的任意两个端口连接的电平转换单元不同，N为正整数。
可选地，结合上述第一方面，在第二种可能的实现方式中，该电路包括M个同步寄存器，该M个同步寄存器采用级联的方式连接，双电源中的高电压的电源为该M个同步寄存器供电。
可选地，结合上述第一方面第二种可能的实现方式，在第三种可能的实现方式中，M的取值为2。
本申请第二方面提供一种电子设备，其特征在于，该电子设备包括一种电路，该电路可以包括：同步寄存器和电平转换单元，同步寄存器和电平转换单元电连接，电平转换单元采用双电源供电，双电源中的高电压的电源为同步寄存器供电。
可选地，结合上述第二方面，在第一种可能的实现方式中，可以包括：1个同步寄存器和N个电平转换单元，同步寄存器包括N个端口，N个端口中的每一个端口与N个电平转换单元中的一个电平转换单元连接，N个端口中的任意两个端口连接的电平转换单元不同，N为正整数。
可选地，结合上述第二方面，在第二种可能的实现方式中，该电路包括M个同步寄存器，该M个同步寄存器采用级联的方式连接，双电源中的高电压的电源为该M个同步寄存器供电。
可选地，结合上述第二方面第二种可能的实现方式，在第三种可能的实现方式中，M的取值为2。
可选地，结合上述第二方面或第二方面第一种或第二方面第二种可能的实现方式中，在第四种可能的实现方式中，该电子设备还可以包括括外围逻辑电路，所述双电源中的低电压为所述外围逻辑电路供电。由第二方面第四种可能的实现方式可知，在为了降低功耗，而使外围逻辑电源电压降低时，同步寄存器的供电电压保持不变，进而可以使同步寄存器消除亚稳态的能力不受影响。
可选地，结合上述第二方面或第二方面第一种或第二方面第二种可能的实现方式中，在第五种可能的实现方式中，还包括双电源存储器，所述电平转换单元采用的双电源为所述存储器采用的双电源。
本申请同步寄存器采用单独电源供电，与外围逻辑电路采用的电源不同。相比于同步寄存器和外围逻辑电路采用同一个电源供电，本申请提供的技术方案可以进一步提升同步寄存器消除亚稳态的能力，此外，在周边逻辑电源的电压降低时，同步寄存器的供电电压可以保持不变，即第二电源的电压保持不变，可以让同步寄存器消除亚稳态的能力不受影响。
附图说明
图1为本申请提供的一种电路的结构示意图；
图2为本申请提供的另一种电路的结构示意图；
图3为本申请提供的一种电子设备的结构示意图。
具体实施方式
本申请实施例提供一种电路，可以提升同步寄存器消除亚稳态的能力。本申请实施例还提供了相应的电子设备。以下分别进行详细说明。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
随着电子硬件设计规模的增大和片上系统(system on chip，SOC)的出现，现场可编程门阵列(field programmable gate array，FPGA)和专用集成电路(applicationspecific integrated circuit，ASIC)设计中跨时钟域信号电路也相应增多，从而致使电路中由跨时钟域引起的亚稳态的概率也增多。跨时钟域在本申请中有时也称为异步时钟域，跨时钟域之间的信号传递时，可以通过同步寄存器采样来降低亚稳态发生的概率，目前经过同步寄存器后亚稳态发生的概率可以用如下公式描述：
其中，MTBF表示平均故障间隔时间(mean time between failures，MTBF)，公式中的t为有效的亚稳态最大分辨时间，用于表示同步寄存器对亚稳态的恢复时间。f为采样时钟频率，即寄存器的时钟频率。α为异步事件触发的频率，即异步输入每秒变化的次数。C1和C2为寄存器参数，是由寄存器的电气特性决定的参数，可用于表征寄存器翻转速度的快慢。通过增加t，或者减小C1，C2，α以及f都可以加大MTBF，使两次故障出现的时间间隔加大。目前，业界通常的做法都是通过增加t的取值，即通过增加异步采样的寄存器拍数来减小亚稳态发生的概率。但是，增加异步采样寄存器的拍数显著增加了系统延迟，对系统性能影响很大。因此，通过提升同步寄存器消除亚稳态的能力意义重大。
如图1所示，为本申请提供的一种电路的结构示意图，如图1所示，该电路包括：同步寄存器和N个电平转换单元(level shifter)，同步寄存器包括N个端口，N为正整数，N个电平转换单元中的任意一个电平转换单元包括两个端口，其中一个端口与同步寄存器的N个端口中的任意一个端口连接，另一个端口与第一电源连接，同步寄存器由第二电源供电。换句话说，同步寄存器的N个端口分别连接一个电平转换单元，第二电源为该同步寄存器供电，电平转换单元采用双电源供电，即该电平转换单元支持双电源供电。该电平转换单元的供电电源包括第一电源和第二电源，其中第一电源为外围逻辑电路供电，外围逻辑电路是指包括有上述电路的设备中除了上述电路之外的其他电路，第二电源为同步寄存器供电，因为电压越高，C1的取值越小，所以在一个具体的实施方式中，第二电源为高电压，第一电源为低电压。本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，并不代表对方案的限制。
需要说明的是，本申请实施例并不对同步寄存器包括的端口的数目进行限制，如图1中所示，同步寄存器包括3个端口，输入D，输出Q以及时钟CP，这3个端口仅为举例说明，并不代表对同步寄存器包括的端口的数目的限制。
由图1所示的电路的结构可知，同步寄存器采用单独电源供电，与外围逻辑电路采用的电源不同。相比于同步寄存器和外围逻辑电路采用同一个电源供电，可能会存在的缺点：比如，很多设计需要通过降低电压来减小功耗，但是降低电压会增加同步寄存器的C1的值，根据上面的论述，C1的值增大，将减弱同步寄存器消除亚稳态的能力，此外，再比如，通常可以通过增加同步寄存器中反馈通路上的反相器的个数来提高同步寄存器消除亚稳态的能力，但是当同步寄存器和外围逻辑电路采用的电源的电压是确定的情况下，仅通过增加同步寄存器的反馈通路上的反相器个数，对提升同步寄存器消除亚稳态的能力的影响会逐渐减小。通过图1所示的电路的结构，可以解决上述同步寄存器和外围逻辑电路采用同一个电源供电，可能会存在的缺点，通过图1所示的电路的结构，可以单独提高同步寄存器的供电电压，即提升上述第二电源的电压，相比于同步寄存器和外围逻辑电路采用同一个电源供电的方案，可以进一步提升同步寄存器消除亚稳态的能力，此外，在周边逻辑电源的电压降低时，即上述提到的第一电源的电压降低时，同步寄存器的供电电压可以保持不变，即第二电源的电压保持不变，可以让同步寄存器消除亚稳态的能力不受影响。
图1所示的电路中，该电路只包括一个同步寄存器，在一个具体的实施方式中，该电路中可以包括多个同步寄存器，如图2所示，为本申请提供的另一种电路的结构示意图。通过增加电路中同步寄存器的个数，可以进一步减小亚稳态发生的概率，本申请实施例并不对电路中可能包括同步寄存器的数目进行限制。如图2所示，以电路中包括2个同步寄存器为例进行说明。两个同步寄存器采用级联的方式连接，级联是指其中一个同步寄存器的输出作为另一个同步寄存器的输入，如图2中所示，第一同步寄存器和第二同步寄存器以级联的方式连接，第一同步器和第二同步器的其他端口分别与一个电路转换单元连接，这里的其他端口是指同步寄存器的所有端口中除用于级联的端口之外的端口。电路中的每一个电路转换单元均支持双电源供电，级联的同步寄存器采用同一个电源供电，外围的逻辑电路采用的供电电源和同步寄存器采用的供电的电源不相同，外围的逻辑电路采用相同的供电电源供电。
在一个具体的实施方式中，本申请还提供一个电子设备，该电子设备包括上面所描述的电路。
在一个具体的实施方式中，该电子设备还包括双电源的存储器。双电源的存储器是当前存储器典型的设计方案，当一个设备中既包括双电源的存储器又包括同步寄存器时，电平转换单元所支持的双电源即为双电源存储器的双电源，可以通过双电源的存储器中的高电源为同步寄存器供电，当提升该电源的电压时，可以达到提升同步寄存器消除亚稳态的能力。如图3所示，以电路中包括一个同步寄存器为例进行说明，假设存储器单元阵列(array)电源为双电源存储器中的高电压电源，存储器外围电路(peripheral)电源为双电源存储器中的低电压电源，则array电源为同步寄存器供电，peripheral电源为外围逻辑电路供电，这里的外围逻辑电路是指该电子设备中除了同步寄存器和双电源存储器之外的其他电路。除了在这种实施方式中列举的通过双电源的存储器中的高电压电源为同步寄存器供电，还有其他方式，比如，只需要在设计中利用一个较高电压的电源，通过该电源为同步寄存器供电，或者或将该电源连接到同步寄存器的高压电源上，就可以达到提高同步寄存器消除亚稳态的目的。
以上对本发明实施例所提供的电路和电子设备进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种电路，其特征在于，包括：同步寄存器和电平转换单元，所述同步寄存器和所述电平转换单元电连接；
其中，所述同步寄存器由第二电源供电，外围逻辑电路和所述电平转换单元由第一电源供电，所述第二电源的电压高于所述第一电源，所述外围逻辑电路和所述电路位于同一设备中；
所述电路用于基于所述同步寄存器的平均故障间隔时间单独提高所述第二电源的电压，或用于所述第一电源的电压降低时，基于所述平均故障间隔时间控制所述第二电源的电压保持不变，所述平均故障间隔时间与所述第二电源的电压成正比。
2.根据权利要求1所述的电路，其特征在于，所述电路包括1个同步寄存器和N个电平转换单元，所述同步寄存器包括N个端口，所述N个端口中的每一个端口与所述N个电平转换单元中的一个电平转换单元连接，所述N个端口中的任意两个端口连接的电平转换单元不同，所述N为正整数。
3.根据权利要求1所述的电路，其特征在于，所述电路包括M个同步寄存器，所述M个同步寄存器采用级联的方式连接，双电源中的高电压的电源为所述M个同步寄存器供电，所述M为正整数。
4.根据权利要求3所述的电路，其特征在于，所述M为2。
5.一种电子设备，其特征在于，包括第一电路和外围逻辑电路，所述第一电路包括同步寄存器和电平转换单元，所述同步寄存器和所述电平转换单元电连接；
其中，所述同步寄存器由第二电源供电，所述外围逻辑电路和所述电平转换单元由第一电源供电，所述第二电源的电压高于所述第一电源；
所述第一电路用于基于所述同步寄存器的平均故障间隔时间单独提高所述第二电源的电压，或用于所述第一电源的电压降低时，基于所述平均故障间隔时间控制所述第二电源的电压保持不变，所述平均故障间隔时间与所述第二电源的电压成正比。
6.根据权利要求5所述的电子设备，其特征在于，所述电路包括1个同步寄存器和N个电平转换单元，所述同步寄存器包括N个端口，所述N个端口中的每一个端口与所述N个电平转换单元中的一个电平转换单元连接，所述N个端口中的任意两个端口连接的电平转换单元不同，所述N为正整数。
7.根据权利要求5所述的电子设备，其特征在于，所述电路包括M个同步寄存器，所述M个同步寄存器采用级联的方式连接，双电源中的高电压的电源为所述M个同步寄存器供电，所述M为正整数。
8.根据权利要求7所述的电子设备，其特征在于，所述M为2。
9.根据权利要求5至7任一项所述的电子设备，其特征在于，还包括外围逻辑电路，双电源中的低电压为所述外围逻辑电路供电。
10.根据权利要求5至7任一项所述的电子设备，其特征在于，还包括双电源存储器，所述电平转换单元采用的双电源为所述存储器采用的双电源。
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