JP4603089B2 - 動的な電源レール選択を有する静的パルス・バス回路及び方法 - Google Patents

Description

本発明は、一般に、電子インターフェース・バス回路に関し、より具体的には、動的な電源レール選択を有するパルス式バス回路及び動作方法に関する。

持ち運び可能なバッテリ動作方式で用いるように設計されたノートブック型コンピュータ、携帯情報端末（ＰＤＡ）及び他の電子装置においてマイクロプロセッサ・システムが用いられるにつれて、大容量パラレル・バスを組み込んだ低電力電子システムがますます普及している。処理能力の増大と、その結果として生じる電力消費の上昇と共に、大規模コンピュータ・システムの設置が多くなることによって、それらのシステムを動作させるために企業及び社会全体が負うコストが上昇するため、電力消費も一般にますます重要な課題となっている。

回路動作周波数及びダイ／回路のサイズが大きくなり、動作電圧が低くなると、高密度電子デバイスにおける相互接続内部回路の増加に比例して、バス・リピータが必要である。リピータは、回路技術が進歩するにつれて、伝搬遅延及び信号スキューを許容レベルに維持するために必要である。しかしながら、多数のバス・リピータを含むことによって、リピータが動作していないときでもリピータを通じてもたらされる供給電力の漏れ経路の数が多くなるため、リピータを含むデバイスの静止バス（quiescent bus）電力消費が大きくなる。動的バスの電力消費もまた、バス上に含まれる付加的な駆動要素によって大きくなる。

インターフェース・バスによって消費される電力を少なくするために実装されてきたバス・リピータの１つのソリューションは、「静的パルス・バス（static pulsed bus）」である。静的パルス・バスは、バス間ラインの結合容量に起因する信号遅延及び電力損失が減少するという点で、望ましい特性を有する。静的パルス・バス回路は、レベルではなくパルスを伝搬することによって動作し、パルスは、パラレル・バス・セグメントの各々の組について一方向であり、バス間ラインの結合容量を充電するのに用いられるエネルギーを少なくする。ある周期の間にパルスが存在することは、特定のバス・ライン上の論理状態が変化することを示し、パルスが存在しないことは、論理状態が変化しないことを示す。寄生的に結合された２つのバス・ラインが同じ方向に遷移する場合は、結合容量の影響はゼロである。１つのバス・ラインのみが遷移する場合は、影響は、非パルス・バス設計において生じるバス・ライン上で逆方向に遷移する最悪条件のときの半分である。標準的なバスもまた、上述の最悪なスイッチング条件を克服するためにリピータに必要な駆動電流が大きくなっており、これが、より大きなデバイスを通る漏れの増大につながっている。

従って、バス間ラインの有効容量の減少による動的な電力消費の低減と、静的な漏れ電流の低減との両方のためには、静的パルス・バス設計が望ましい。しかしながら、静的パルス・バス設計によってバス・リピータ回路の電力消費が小さくなるにもかかわらず、それらの電力消費は、新たに出現する電子デバイスに必要なバス・リピータ数の増加により、依然として大きい。

従って、漏れ及び動的電力消費に起因するバスの電力消費をさらに小さくする静的パルス・バス・アーキテクチャを提供することが望ましい。

本発明は、方法及び装置において、静的パルス・バス・リピータ回路内のバスの電力消費を小さくすることを目的とする。本方法は、複数のバス・リピータを含むバス・インターフェース回路である装置の動作方法である。

バス・リピータは、各々のバス・ライン上で縦続接続されたリピータ内の奇数位置及び偶数位置に対応する、交互に並ぶリピータのグループとして編成される。バス・リピータの第１（偶数）のグループは、第１のグループにおけるバス・リピータの電源レールの１つにおいて、選択可能な電源電圧を有する。電源電圧は、バス・リピータの信号入力の状態に従って選択され、パルスがリピータによって受信されたときには、電源電圧は、（逆の極性の）出力パルスが次のバス・リピータに中継されている間に大きくなる。電源電圧は、リピータの入力部に結合された選択入力部を有するアナログ・セレクタによって選択することができる。リピータの第２（奇数）のグループは、リピータの第１のグループにおいて選択可能な低電源レールによって動作する。

リピータの第２のグループは、リピータの第１のグループにおいて選択可能な電圧を有する電源レールの反対側の電源レール上に、選択可能な電源電圧を含んでもよい。その場合には、リピータの第１のグループは、リピータの第２のグループにおいて選択可能な電圧より高い電圧に設定される、（選択可能な電圧の電源レールの反対側の）第２の電源レールを有する。

本発明の実施形態によるバスの概略図である。 図１のバス内の信号の関係を示す、時間−電圧の図である。 本発明の実施形態によるバスの概略図である。 図３のバス内の信号の関係を示す、時間−電圧の図である。

本発明の前述の及び他の特徴並びに利点は、添付の図面に示されるように、以下の本発明の好ましい実施形態のより具体的な説明から明らかになるであろう。
本発明は、単なる例として、添付の図面を参照して説明される。

ここで図面、特に図１を参照すると、本発明による方法及び装置を具体化するバス回路の概略図が示される。図示されるように、データ信号が、静的パルス・バス回路によって入力ノードＤＡＴＡ ＩＮから出力ノードＤＡＴＡ ＯＵＴに伝達される。インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１によって表される縦続接続されたインバータが、入力ノードＤＡＴＡ ＩＮからのクロック信号ｃｌｋによってラッチ１０Ａによりラッチされたデータ信号の変化に対応してパルスを生成するパルス生成器１２によって与えられたパルス・バス信号を繰り返す。パルスの極性は、インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１までを通して反転するため、示される回路における１つのステージと次のステージとでは、逆である。例示的な実施形態は、インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１としてバス・リピータを示しているが、本発明の他の実施形態においては他の回路をバス・リピータとして用いることができるように意図されている。データ信号は、トグル・フリップ・フロップ１４によってインターフェースの反対端で再構成され、クロック信号ｃｌｋによってラッチ１０Ｂによりラッチされる。

示される実施形態においては、インバータＩ１及びＩ_Ｎによって例示される奇数番号のインバータの第１の電力レールは、電源Ｖ_ＤＬから静的に供給されるが、偶数番号のインバータＩ２及びＩ_Ｎ＋１の両端の電源電圧は、セレクタ１６Ａから１６Ｚによって動的に選択され、インバータＩ２及びＩ_Ｎ＋１の第１の電源レールに印加される。インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１までの全ての第２の電源レールは、示される回路では接地である第３の電源値に接続される。偶数ステージのインバータＩ２及びＩ_Ｎ＋１の入力に下降電圧パルスが存在するときには、インバータＩ２及びＩ_Ｎ＋１の正の電源レールに供給される電源電圧は、電源Ｖ_ＤＬの電圧から電源Ｖ_ＤＨの電圧レベルまで引き上げられる。その結果、インバータＩ２及びＩ_Ｎ＋１の遅延は、パルス伝搬の間、インバータＩ２及びＩ_Ｎ＋１の出力において正のパルスを発生する際に減少するが、電源電圧レベルは、パルスが伝搬された後で低レベルまで迅速に戻される。図示される実施形態においては、Ｉ１及びＩ_Ｎといった奇数インバータの両端の電源電圧は、Ｖ_ＤＬに固定される。Ｖ_ＤＬは、一般におよそ０．７Ｖ_ＤＨに選択され、これによって、本発明においては、標準的な静的パルス・バス回路全体にわたって動的電力消費が３５％のオーダーで節電され、性能が１２−１５％向上することが示された。本発明のインターフェース・バスはまた、バスが動作していないときには、静的電力消費をおよそ６５％削減することができる。

本発明は、一般に静的パルス・バスにおいて実現される際には、インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１までを接続する各々のビット・ライン・セグメントと、他のデータ・ビットを運ぶ他の平行なビット・ライン・セグメント（図示せず）との間の結合容量の影響を低下させることによって、電力消費を小さくする。しかしながら、図示される回路は、バスの他の全てのステージ（例えば、インバータＩ１及びＩ_Ｎの出力）をパルス間の低電圧レベルに維持することによって電力消費をさらに小さくし、パルスが受信されたときにそれらのインバータを反対側の供給レールに切り替えるのに必要なエネルギーを少なくする。さらに、インバータＩ１及びＩ_Ｎは、より低い正の電源Ｖ_ＤＬを供給されるため、電圧が上げられた正のパルスがインバータＩ１及びＩ_Ｎへの入力部において受信されたときに、インバータＩ１及びＩ_ＮのＰＭＯＳデバイスＰ１は、カットオフ状態になるまでさらに駆動され、ＮＭＯＳデバイスＮ１がより高速にオンになることを可能にし、クロス・コンダクション・エネルギーを少なくし、従って全体的な電力消費を小さくし、その一方でバス遅延を減少させる。電圧の低減はまた、クロス・コンダクション・エネルギーを少なくすること、及び、静的バス電圧と関連する蓄積エネルギーを低下させることの両方によって、バス・リピータ・ステージを切り替えることによって生じる電源電流スパイクの大きさを小さくするという更なる利益をもたらす。バスが動作していない場合には、インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１の両端にかかる電源電圧の低減は、それに相当する電力消費を小さくし、偶数インバータ（例えば、インバータＩ２、Ｉ_Ｎ＋１）の出力部に接続されたバス・セグメントに沿って存在するあらゆる付加的な漏れのソースも、バス・セグメント上に存在する静的電圧レベルの低下によって、電流を減少させることになる。

ここで図２を参照すると、図１の回路内の信号が時間−電圧図として示される。パルス生成器Ｉ２への入力は、ＰＧ ＩＮとして示され、クロック信号ｃｌｋの立ち上がりエッジでＤＡＴＡ ＩＮ信号をラッチすることによって、ＤＡＴＡ ＩＮ信号から得られる。信号ＰＧ ＯＵＴは、パルス生成器１２の出力であり、鎖状に縦続接続されたインバータＩ１−Ｉ_Ｎ＋１に与えられる。インバータＩ１、Ｉ２及びＩ_Ｎ＋１の出力部における信号は、それぞれ、Ｉ１ Ｏｕｔ、Ｉ２ Ｏｕｔ及びＩ_Ｎ＋１ Ｏｕｔと示される。図に見ることができるように、信号Ｉ１ Ｏｕｔ及びＩ_Ｎ＋１ Ｏｕｔは、静止値（quiescentvalue）Ｖ_ＤＬ及びパルスピーク値ゼロの下降電圧パルスである。信号Ｉ２ Ｏｕｔは、静止値ゼロ及びパルスピーク値Ｖ_ＤＨを有する。信号Ｔ Ｏｕｔは、トグル・フリップ・フロップ１４の出力部における再構成されたデータ信号である。

ここで図３を参照すると、本発明の別の実施形態によるバス回路が示される。示される実施形態は、図１の回路の実施形態に類似しており、従って両者の相違点のみを以下に説明する。図１の実施形態とは異なり、インバータＩ１、Ｉ２からＩ_Ｎ、Ｉ_Ｎ＋１によって提供されるバス・リピータ・ステージの各々は、選択可能な電源レール電圧を有する。付加的なセレクタ１８Ａから１８Ｚは、接地及びＶ_ＳＨと示される第３及び第４の電源電圧を選択する。図３の回路においては、インバータＩ１及びＩ_Ｎの出力部における静止電圧は図１の回路の場合より大きく、すなわち言い換えれば、Ｉ１及びＩ_Ｎについて電源電圧の大きさは、図１の回路及び図３の回路のいずれの場合もインバータＩ２及びＩ_Ｎ＋１に印加される電源電圧の大きさが小さくなると同様に、選択的に小さくなる。セレクタ１８Ａから１８Ｚの選択入力部は、対応するインバータＩ１及びＩ_Ｎの入力部に接続され、パルスがそれらのインバータの入力部において受信されたときに、それらのインバータのトランジスタＮ１に接続された（低）電源レールはゼロまで小さくなる。インバータの入力部におけるパルスが終了したときには、電源レールは、選択的にＶ_ＳＨに戻される。

インバータＩ２及びＩ_Ｎ＋１の低電源レールは、図１の回路の場合のように接地ではなく、第４の電源Ｖ_ＳＨに接続される。結果として得られる回路は、図１の回路と同様の利点を有し、図１の回路に関して上述された利益は全てのバス・リピータ・ステージまで拡張され、全てのバス・リピータ・ステージにおける静的バス電圧は、Ｖ_ＤＬ−Ｖ_ＳＨの静電圧まで小さくなる。例えば、インバータＩ２及びＩ_Ｎ＋１のトランジスタＮ１は、ゲートのパルスピーク電圧がゼロであるためカットオフ状態になるまでさらに駆動され、ソース電圧Ｖ_ＳＨによって、インバータＩ２及びＩ_Ｎ＋１のトランジスタＰ１は、バスを電圧Ｖ_ＤＨまで高速に充電することを可能にし、インバータＩ２及びＩ_Ｎ＋１におけるクロス・コンダクションのスイッチング・エネルギーが少なくなる。図３の回路は、第４の電源出力を有することによって、複雑さが増し、回路面積が大きくなり、必要な要件が多くなるという欠点はあるものの、静的及び動的な電力消費が図１の回路よりさらに低くなる。

ここで図４を参照すると、図３の回路内の信号が時間−電圧図として示される。パルス生成器１２への入力は、ＰＧ ＩＮとして示され、クロック信号ｃｌｋの立ち上がりエッジでＤａｔａ ＩＮ信号をラッチすることによって、Ｄａｔａ Ｉｎ信号から得られる。信号ＰＧ Ｏｕｔは、パルス生成器１２の出力であり、鎖状に縦続接続されたインバータＩ１−Ｉ_Ｎ＋１に与えられる。インバータＩ１、Ｉ２及びＩ_Ｎ＋１の出力部における信号は、それぞれ、Ｉ１ Ｏｕｔ、Ｉ２ Ｏｕｔ及びＩ_Ｎ＋１ Ｏｕｔと示される。図に見ることができるように、信号Ｉ１ Ｏｕｔ及びＩ_Ｎ＋１ Ｏｕｔは、静止値Ｖ_ＤＬ及びパルスピーク値ゼロの下降電圧パルスである。信号Ｉ２ Ｏｕｔは、静止値Ｖ_ＳＨ及びパルスピーク値Ｖ_ＤＨを有する。信号Ｔ Ｏｕｔは、トグル・フリップ・フロップ１４の出力部における再構成されたデータ信号である。

本発明は、その好ましい実施形態を参照して具体的に示され説明されたが、当業者であれば、形態及び細部における前述の及び他の変更は、本発明の趣旨及び範囲から逸脱することなく、本発明の範囲内で行うことができることが分かるであろう。

１０Ａ、１０Ｂ：ラッチ
１２：パルス生成器
１４：トグル・フリップ・フロップ
１６Ａ、１６Ｚ、１８Ａ、１８Ｚ：セレクタ
Ｉ１、Ｉ２・・・Ｉ_Ｎ、Ｉ_Ｎ＋１：インバータ

Claims (16)

1. パルスを受信して繰り返すための複数の奇数バス・リピータ回路と、
   前記奇数バス・リピータ回路の間に交互に接続された、パルスを受信して繰り返すための複数の偶数バス・リピータ回路と、
   を含み、
   前記奇数バス・リピータ回路の出力部は、前記偶数バス・リピータ回路のうちの対応する１つの入力部に接続され、前記偶数バス・リピータ回路の出力部は、前記奇数バス・リピータ回路のうちの対応する次の１つの入力部に接続され、前記複数のバス・リピータ回路のうちの少なくとも１つの前記バス・リピータ回路は、選択可能な電圧の電源レールを有し、前記選択可能な電圧は、前記バス・リピータ回路の前記入力部の論理状態に従って前記バス・リピータ回路において設定され、前記バス・リピータ回路の電力消費が、前記バス・リピータ回路を通じた漏れを減らすことによって低減される、
   バス回路。
2. 前記複数のバス・リピータ回路のうちの前記少なくとも１つの前記バス・リピータ回路は、前記バス・リピータ回路の前記入力部に接続された選択入力部を有するセレクタを含み、前記セレクタは、第１の電源電圧値を有する第１の電源に接続された第１の入力部と、前記第１の電源電圧値より低い第２の電源電圧値を有する第２の電源に接続された第２の入力部とを有する、請求項１に記載のバス回路。
3. 前記バス・リピータ回路は、前記バス・リピータ回路の前記入力部となる入力部と、前記バス・リピータ回路の前記出力部となる出力部と、前記セレクタの出力部に接続された第１の電源レール接続部と、第３の電源に接続された第２の電源レール接続部とを有するインバータを含む、請求項２に記載のバス回路。
4. 前記複数のバス・リピータ回路のうちの前記少なくとも１つは前記複数の偶数バス・リピータ回路であり、前記複数の奇数バス・リピータ回路は前記第２の電源に接続された第１の電源レール接続部を有する、請求項２に記載のバス回路。
5. 前記複数の偶数バス・リピータ回路はいずれも、選択可能な電圧の電源レールを有し、前記選択可能な電圧は、前記バス・リピータ回路の前記入力部の論理状態に従って前記バス・リピータ回路において設定され、前記複数の偶数バス・リピータ回路の前記選択可能な電圧の電源レールは、前記複数の奇数バス・リピータ回路の前記選択可能な電圧の電源レールとは反対側の電源レールである、請求項１に記載のバス回路。
6. 前記バス・リピータ回路は、前記バス・リピータ回路の前記入力部に接続された選択入力部を有するセレクタを含み、前記複数の奇数リピータ回路において、前記セレクタは、第１の電源電圧値を有する第１の電源に接続された第１の入力部と、前記第１の電源電圧値より低い第２の電源電圧値を有する第２の電源に接続された第２の入力部とを有し、前記複数の偶数リピータ回路において、前記セレクタは、第３の電源電圧値を有する第３の電源に接続された第１の入力部と、前記第３の電源電圧値より低い第４の電源電圧値を有する第４の電源に接続された第２の入力部とを有する、請求項５に記載のバス回路。
7. 前記バス・リピータ回路は、第１の電源レールと、前記第１の電源レールに印加された電圧より低い電圧に接続するための第２の電源レールとを有し、前記複数の奇数バス・リピータ回路において、前記第１の電源レールは前記セレクタの出力部に接続され、前記第２の電源レールは前記第３の電源に接続された、請求項６に記載のバス回路。
8. 前記複数の偶数バス・リピータ回路において、前記第２の電源レールは前記セレクタの出力部に接続され、前記第１の電源レールは前記第２の電源に接続された、請求項７に記載のバス回路。
9. 前記バス・リピータ回路は、前記バス・リピータ回路の前記入力部となる入力部と、前記バス・リピータ回路の前記出力部となる出力部と、第１の電源レール接続部と、第２電源レール接続部とを有するインバータを含み、前記複数の奇数バス・リピータにおいて、前記第１の電源レール接続部は前記セレクタの前記出力部に接続され、前記第２の電源レール接続部は前記第３の電源に接続され、前記複数の偶数バス・リピータにおいて、前記第１の電源レール接続部は前記第２の電源に接続され、前記第２の電源レール接続部は前記セレクタの前記出力部に接続された、請求項８に記載のバス回路。
10. デジタル信号をバス入力として伝送するためにバスを動作させる方法であって、
    交互に接続された一連の複数の偶数バス・リピータ及び複数の奇数バス・リピータを通して、前記デジタル信号のパルス表現を繰り返すことと、
    前記複数の偶数バス・リピータ及び複数の奇数バス・リピータのうちの少なくとも１つの内部で、少なくとも２つの電源電圧の間で選択可能な電源レール電圧を選択することであって、前記デジタル信号が前記バス・リピータ回路に到着したときの前記デジタル信号の論理値に従って実行される、前記選択することと、
    を含み、前記バス・リピータを通じた漏れを減らすことによって電力消費が低減される、前記方法。
11. 前記選択することは、アクティブなパルスが前のバス・リピータ回路から到着したことを前記デジタル信号の前記値が示したときに、前記少なくとも２つの電源電圧のうちの大きい方を選択する、請求項１０に記載の方法。
12. 前記選択することは、さらに、前記アクティブなパルスが終了したことを前記デジタル信号の前記値が示したときに、前記少なくとも２つの電源電圧のうちの小さい方を選択する、請求項１１に記載の方法。
13. 前記選択することは、前記複数の奇数バス・リピータの高電源レールとして、第１及び第２の電源電圧から前記電源レール電圧を選択し、前記第１の電源電圧は前記第２の電源電圧より大きい、請求項１０に記載の方法。
14. 前記複数の偶数バス・リピータの高電源レールとして前記第２の電源電圧を供給することをさらに含む、請求項１３に記載の方法。
15. 前記選択することは、さらに、前記複数の偶数バス・リピータの低電源レールとして、第３及び第４の電源電圧から前記電源レール電圧を選択し、前記第３の電源電圧は前記第４の電源電圧より大きい、請求項１２に記載の方法。
16. 前記複数の奇数バス・リピータの低電源レールとして前記第３の電源電圧を供給することをさらに含む、請求項１５に記載の方法。

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