CN118314942A - 一种移位寄存器、存储器及移位寄存器的工作方法 - Google Patents

Abstract

本发明属于计算机技术领域，其目的在于提供一种移位寄存器、存储器及移位寄存器的工作方法。本发明中，采用脉冲生成单元产生时钟脉冲信号作为移位寄存器的时钟驱动，且n‑1个从锁存器电路和主锁存器电路的时钟采用倒推的方式实现，由此可以确保各个锁存器电路在一个确切的时钟脉冲信号下进行同步操作，通过n‑1个延时单元和脉冲生成单元的递进设置，可保证时钟脉冲信号按照预期顺序传递，实现数据移位传输的功能，可达到移位寄存器的稳定和可靠性，可更加满足移位寄存器的hold time要求；此外，本发明中，采用锁存器电路构建移位寄存器，相比同功能的标准寄存器电路，本发明采用的MOS管的总数量更少，可利于达到降低功耗的目的。

Description

一种移位寄存器、存储器及移位寄存器的工作方法

技术领域

本发明属于计算机技术领域，具体涉及一种移位寄存器、存储器及移位寄存器的工作方法。

背景技术

随着集成电路制造技术的不断发展，对存储芯片功耗和性能也提出了更高的要求。移位寄存器是存储芯片的重要组成部分。

现有技术中的移位寄存器如图1所示，其包括多个顺次连接的寄存器，前一级寄存器的输出为后一级寄存器的输入，且所有的寄存器共用同一个时钟信号（也即图中的CLK信号,CLK为Clock简写，译为“时钟”）。由于寄存器在正常工作中需要满足hold time需求（保持时间需求，即寄存器的时钟端口E端变成高电平后，数据输入端口D端数据必须保持稳定不变的最小时间），即假设在前级寄存器1’的E端由低电平转变为高电平后，前级寄存器1’的D端的数据出现在数据输出端Q端的时间是t1，数据从Q端到后级寄存器2’的D端的时间是t2，时钟高电平到达前级寄存器1’的E端的时间是t3，到达后级寄存器2’的E端的时间是t4，后级寄存器2’的hold time要求是x，则要求t3-t4+t1+t2的值大于或者等于x。

此外，现有技术的移位寄存器中的标准寄存器如图2所示，图中的VDD指代内部工作电压（VDD的全拼为Virtual Device Driver，译为“虚拟设备驱动”，或Voltage DrainDrain，译为“漏极电源电压”），VSS指代公共接地端电压（VSS的全拼为Voltage SourceSupply，译为“源极电源电压”）；图2中，除去与延时单元连接的作为时钟反相器的反相器1”，共设置有20个MOS（Metal Oxide Semiconductor,金属氧化物半导体）管；另外，如公开号为CN105590650A的中国专利公开的移位寄存器电路和包括其的存储器装置中，如其说明书附图的图7和图8中公开的锁存器和触发器的电路原理图，分别设置有8个和12个MOS管。

但是，在使用现有技术过程中，发明人发现现有技术中至少存在如下问题：

现有技术中，由于各个寄存器之间直接连接，且前级寄存器1’和后级寄存器2’的时钟端口E都跟时钟信号接在一起，很容易出现时钟高电平到达后级寄存器2’的时钟端口E的时间大于前级寄存器1’的Q端的数据到达后级寄存器2’的D端口的时间，由此会使得在进行静态时序分析时更容易违反hold time要求，导致后级寄存器2’不能正确采样并存储前级寄存器1’的数据，导致系统出现错误；此外，现有的组成移位寄存器的寄存器中，MOS管（金属氧化物半导体场效应管）的数量过多，导致移位寄存器的整体功耗较高。

发明内容

本发明旨在至少在一定程度上解决上述技术问题，本发明提供了一种移位寄存器、存储器及移位寄存器的工作方法。

为了实现上述目的，本发明采用以下技术方案：

第一方面，本发明提供了一种移位寄存器，包括锁存器电路、脉冲生成单元和延时单元；

所述锁存器电路设置有n级，n级所述锁存器电路分为沿数据输入方向依次设置的n-1个从锁存器电路和一个主锁存器电路，n-1个所述从锁存器电路和一个所述主锁存器电路级联连接；其中，n为大于1的自然数；

所述延时单元设置有n-1个，n-1个所述延时单元和所述脉冲生成单元级联连接，n-1个所述延时单元与n-1个所述从锁存器电路一一对应设置，且n-1个所述延时单元的信号输出端分别与对应的所述从锁存器电路的时钟端口连接，所述脉冲生成单元的信号输出端与所述主锁存器电路的时钟端口连接。

在一个可能的设计中，所述锁存器电路包括门控电路、第一反相器和第二反相器；所述门控电路的输入端作为所述锁存器电路的数据输入端，所述门控电路的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端作为所述锁存器电路的数据输出端，所述第二反相器的输入端作为所述锁存器电路的时钟端口，所述第二反相器的输出端与所述门控电路连接。

在一个可能的设计中，所述门控电路包括第一N型MOS管、第二N型MOS管、第一P型MOS管和第二P型MOS管；所述第一N型MOS管的源极接入内部工作电压，所述第一N型MOS管的漏极与所述第二N型MOS管的源极连接，所述第二N型MOS管的漏极与所述第一P型MOS管的漏极连接，所述第一P型MOS管的源极与所述第二P型MOS管的漏极连接，所述第二P型MOS管的源极接地，所述第一N型MOS管的栅极和所述第二P型MOS管的栅极连接，且所述第一N型MOS管的栅极和所述第二P型MOS管的栅极的结合点作为所述门控电路的输入端，所述第二N型MOS管的漏极和所述第一P型MOS管的漏极的结合点为所述门控电路的输出端；所述第二N型MOS管的栅极与所述第二反相器的输出端连接，所述第一P型MOS管的栅极为所述锁存器电路时钟端口。

在一个可能的设计中，所述第一反相器和所述第二反相器均包括一第五N型MOS管和一第五P型MOS管，所述第五N型MOS管的源极接入内部工作电压，所述第五N型MOS管的漏极与所述第五P型MOS管的漏极连接，所述第五P型MOS管的源极接地，所述第五N型MOS管的栅极与所述第五P型MOS管的栅极连接，所述第五N型MOS管的栅极和所述第五P型MOS管的栅极的结合点作为对应反相器的输入端，所述第五N型MOS管的漏极和所述第五P型MOS管的漏极的结合点作为对应反相器的输出端。

在一个可能的设计中，所述延时单元包括多个级联连接的第一反相器对，所述第一反相器对的数量可调节设置。

在一个可能的设计中，所述脉冲生成单元包括逻辑与门、第四反相器和多个第二反相器对，所述第四反相器与多个所述第二反相器对级联连接，所述逻辑与门的一输入端与所述第四反相器的输出端连接，所述逻辑与门的输出端作为所述脉冲生成单元的输出端。

在一个可能的设计中，每级所述锁存器电路均设置有m位锁存器电路，每级所述锁存器电路中的m位锁存器电路的时钟端口均与对应的延时单元的信号输出端或脉冲生成单元的信号输出端连接，各级所述锁存器电路中的第k位锁存器电路级联连接；其中，m为大于0的自然数，k∈{1,2,……,m}。

第二方面，本发明提供了一种存储器，包括如上述任意一项所述的移位寄存器。

第三方面，本发明提供了一种如上述任意一项所述的移位寄存器的工作方法，包括：

n-1个所述从锁存器电路和所述主锁存器电路，均在其时钟端口为高电平时，将由其数据输入端接收的输入信号输出至其数据输出端，在时钟端口为低电平时，将由其数据输入端接收的输入信号的逻辑值存储在其内部；

所述脉冲生成单元产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路和与其连接的延时单元；

任一所述延时单元在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元及与其对应的从锁存器电路，直至位于首位的从锁存器电路接收到时钟脉冲信号。

本发明的有益效果为：

本发明公开了一种移位寄存器、存储器及移位寄存器的工作方法，可降低功耗，同时可利于满足hold time要求。具体地，本发明在实施过程中，所述脉冲生成单元产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路和与其连接的延时单元；任一所述延时单元在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元及与其对应的从锁存器电路，直至位于首位的从锁存器电路接收到时钟脉冲信号。需要说明的是，本发明中，采用所述脉冲生成单元产生时钟脉冲信号作为移位寄存器的时钟驱动，且n-1个从锁存器电路和主锁存器电路的时钟采用倒推的方式实现，由此可以确保各个锁存器电路在一个确切的时钟脉冲信号下进行同步操作，通过n-1个所述延时单元和所述脉冲生成单元的递进设置，可保证时钟脉冲信号按照预期顺序传递，实现数据移位传输的功能，可达到移位寄存器的稳定和可靠性，可更加满足移位寄存器的hold time要求；此外，本发明中，采用锁存器电路构建移位寄存器，相比同功能的标准寄存器电路，本发明采用的MOS管的总数量更少，可利于达到降低功耗的目的。

本发明的其他有益效果将在具体实施方式中进一步进行说明。

附图说明

图1是现有技术中移位寄存器的模块框图；

图2是现有技术的移位寄存器中的标准寄存器的电路原理图；

图3是实施例1中移位寄存器的模块框图；

图4是实施例1中锁存器电路的模块框图；

图5是图4中门控电路的电路原理图；

图6是图4中第一反相器或第二反相器的电路原理图；

图7是实施例1中延时单元的模块框图；

图8是实施例1中脉冲生成单元的模块框图；

图9是图3中多个从锁存器电路和主锁存器电路对应的时钟相位关系示意图；

图10是实施例1中另一种移位寄存器的模块框图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。

实施例1：

本实施例公开了一种移位寄存器，如图3所示，包括锁存器电路1、脉冲生成单元2和延时单元3；

所述锁存器电路1设置有n级，n级所述锁存器电路1分为沿数据输入方向依次设置的n-1个从锁存器电路11和一个主锁存器电路12，n-1个所述从锁存器电路11和一个所述主锁存器电路12级联连接；其中，n为大于1的自然数；需要说明的是，n-1个所述从锁存器电路11和一个所述主锁存器电路12级联连接，按图3的正序进行说明，也即n-1个所述从锁存器电路11和一个所述主锁存器电路12中，前一锁存器电路1（任一从锁存器电路11）的数据输出端Q与其后一锁存器电路1（所述任一从锁存器电路11后的从锁存器电路11或主锁存器电路12）的数据输入端D连接，以此形成一链式结构。

所述延时单元3设置有n-1个，n-1个所述延时单元3和所述脉冲生成单元2级联连接，n-1个所述延时单元3与n-1个所述从锁存器电路11一一对应设置，且n-1个所述延时单元3的信号输出端分别与对应的所述从锁存器电路11的时钟端口连接，所述脉冲生成单元2的信号输出端与所述主锁存器电路12的时钟端口连接。需要说明的是，n-1个所述延时单元3和所述脉冲生成单元2级联连接，按图3的逆序进行说明，也即任一所述延时单元3的输入端与其前一延时单元3或脉冲生成单元2的输出端连接，任一所述延时单元3的输出端与其后一延时单元3的输入端连接，以此形成一链式结构。

本实施例中的所述锁存器电路1，用于在时钟端口E为高电平时，将由其数据输入端D接收的输入信号输出至其数据输出端Q，也即将由其数据输入端D接收的输入信号输出至其后一锁存器电路1，在时钟端口E为低电平时，将由其数据输入端D接收的输入信号的逻辑值存储在其内部；所述延时单元3，用于将接收的信号加入预定时长的延时后输出；所述脉冲生成单元2，用于产生时钟脉冲信号。

具体地，如图4所示，所述锁存器电路1包括门控电路101、第一反相器102和第二反相器103；所述门控电路101的输入端作为所述锁存器电路1的数据输入端D，所述门控电路101的输出端与所述第一反相器102的输入端连接，所述第一反相器102的输出端作为所述锁存器电路1的数据输出端Q，所述第二反相器103的输入端作为所述锁存器电路1时钟端口E，所述第二反相器103的输出端与所述门控电路101连接。需要说明的是，本实施例中的门控电路101用以控制信号的流通或者输出的开关，第一反相器102和第二反相器103用以将输入信号的逻辑状态取反输出。

具体地，如图4所示，锁存器电路1的使能端口（也可称之为E端口，E的全拼为Enable,译为“使能”）作为时钟端口E，当时钟端口E为高电平时，Eb（Enable Bar,反向使能）端口为低电平，此时门控电路101处于打开状态，将D端口（即所述锁存器电路1的数据输入端D）的数据取反存入门控电路101与第一反相器102之间的寄生电容；同时该数据经过第一反相器102输出到Q端口（即所述锁存器电路1的数据输出端Q）；当时钟端口E为低电平时，Eb为高电平，此时门控电路101处于关闭状态；D端口的数据将不会被存入；此时Q端口的数据仍然保持为上一次存储的数据。

本实施例中，如图5所示，所述门控电路101包括第一N型MOS管a1、第二N型MOS管a2、第一P型MOS管a3和第二P型MOS管a4；所述第一N型MOS管a1的源极接入内部工作电压VDD（VDD的全拼为Virtual Device Driver，虚拟设备驱动，或Voltage Drain Drain，漏极电源电压），所述第一N型MOS管a1的漏极与所述第二N型MOS管a2的源极连接，所述第二N型MOS管a2的漏极与所述第一P型MOS管a3的漏极连接，所述第一P型MOS管a3的源极与所述第二P型MOS管a4的漏极连接，所述第二P型MOS管a4的源极接地VSS，所述第一N型MOS管a1的栅极和所述第二P型MOS管a4的栅极连接，且所述第一N型MOS管a1的栅极和所述第二P型MOS管a4的栅极的结合点作为所述门控电路101的输入端，所述第二N型MOS管a2的漏极和所述第一P型MOS管a3的漏极的结合点为所述门控电路101的输出端；所述第二N型MOS管a2的栅极与所述第二反相器103的输出端连接，所述第一P型MOS管a3的栅极为所述锁存器电路1时钟端口E。

需要说明的是，本实施例中门控电路101采用两个N型MOS管和两个P型MOS管级联构成，可以减少功耗，适合集成电路设计，同时具有很高的噪声免疫特性，不易受外部干扰，具有很高的输入阻抗，使得输入信号能够准确地传递到输出端，且能够在较宽的电压范围内正常工作，适用范围更广。

本实施例中，如图6所示，所述第一反相器102和所述第二反相器103均包括一第五N型MOS管c1和一第五P型MOS管c2，所述第五N型MOS管c1的源极接入内部工作电压VDD，所述第五N型MOS管c1的漏极与所述第五P型MOS管c2的漏极连接，所述第五P型MOS管c2的源极接地VSS，所述第五N型MOS管c1的栅极与所述第五P型MOS管c2的栅极连接，所述第五N型MOS管c1的栅极和所述第五P型MOS管c2的栅极的结合点作为对应反相器的输入端，所述第五N型MOS管c1的漏极和所述第五P型MOS管c2的漏极的结合点作为对应反相器的输出端。本实施例中，本实施例中反相器的结构设置可使得各反相器的输出电阻较小，可以连接到多个逻辑门，且噪声容限较高，能够处理较大的输入噪声。具体地，所述第一反相器102或所述第二反相器103在运行过程中，当输入信号为高电平时，第五N型MOS管c1导通，第五P型MOS管c2截止，此时输出为低电平；当输入信号为低电平时，第五N型MOS管c1截止，第五P型MOS管c2导通，此时输出为高电平。

需要说明的是，本实施例中的锁存器电路1的设置，去除与延时单元3连接的作为时钟反相器的第二反相器103，共包含6个MOS管，其采用的MOS管的总数量更少，少于现有技术中的MOS管数量，从而可进一步减少移位寄存器中的MOS管的总数量，进而可利于达到降低功耗的目的。

如图7所示，所述延时单元3包括多个级联连接的第一反相器对31，所述第一反相器对31的数量可调节设置。需要说明的是，所述延时单元3可延迟输入信号的传输时间，从而实现在输出端产生延迟后的信号；本实施例中，第一反相器对31的数量取决于所需要的延时时长，采用多个级联连接的第一反相器对31构成延时单元3，可利于提高延时单元3的稳定性和可重复性，同时通过增加或减少第一反相器对31的数量，可实现延时单元3的延时时长的灵活调整，进而满足不同应用场景的需求，还可保持输入信号的时序关系，确保在输出端信号的时序正确性。

如图8所示，所述脉冲生成单元2包括逻辑与门21、第四反相器22和多个第二反相器对23，所述第四反相器22与多个所述第二反相器对23级联连接，所述逻辑与门21的一输入端与所述第四反相器22的输出端连接，所述逻辑与门21的输出端作为所述脉冲生成单元2的输出端。需要说明的是，所述脉冲生成单元2能够产生特定频率和占空比的脉冲信号。

基于上述技术方案，可知本发明采用时钟倒推的结构，如图3所示，从锁存器电路11沿数据输入方向依次分为第一从锁存器电路11a、第二从锁存器电路11b和第三从锁存器电路11c，延时单元3沿数据输入方向依次分为第一延时单元3a、第二延时单元3b和第三延时单元3c，其中，第一从锁存器电路11a的时钟端口E连接第一延时单元3a，第二从锁存器电路11b的时钟端口E连接第二延时单元3b,假设hold time的要求的值是x,可知第一从锁存器电路11a的时钟端口E的时钟到达时间比第二从锁存器电路11b的时钟端口E的时钟到达时间晚，如图9所示的clk1、clk2；此处假设当第一从锁存器电路11a的E端由低电平转变为高电平后，第一从锁存器电路11a的D端的数据出现在Q端的时间是T1,数据从Q端到第二从锁存器电路11b的D端的时间是T2，时钟高电平到达第一从锁存器电路11a的E端的时间是T3，到达第二从锁存器电路11b的E端的时间是T4，第二从锁存器电路11b的hold time要求是X，则要求T3-T4+T1+T2的值大于或者等于X，如此可知本实施例中T3的值变大，则T3-T4+T1+T2的值会更容易满足大于或者等于X的要求。从而更容易满足hold time要求。

本实施例可降低功耗，同时可利于满足hold time要求。具体地，本实施例在实施过程中，所述脉冲生成单元2产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路12和与其连接的延时单元3；任一所述延时单元3在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元3及与其对应的从锁存器电路11，直至位于首位的从锁存器电路11接收到时钟脉冲信号。需要说明的是，本实施例中，采用所述脉冲生成单元2产生时钟脉冲信号作为移位寄存器的时钟驱动，且n-1个从锁存器电路11和主锁存器电路12的时钟采用倒推的方式实现，由此可以确保各个锁存器电路1在一个确切的时钟脉冲信号下进行同步操作，通过n-1个所述延时单元3和所述脉冲生成单元2的递进设置，可保证时钟脉冲信号按照预期顺序传递，实现数据移位传输的功能，可达到移位寄存器的稳定和可靠性，可更加满足移位寄存器的hold time要求；此外，本实施例中，采用锁存器电路1构建移位寄存器，相比同功能的标准寄存器电路，本实施例采用的MOS管的总数量更少，可利于达到降低功耗的目的。

此外，本实施例中，每级所述锁存器电路1均设置有m位锁存器电路1，每级所述锁存器电路1中的m位锁存器电路1的时钟端口均与对应的延时单元3的信号输出端或脉冲生成单元2的信号输出端连接，各级所述锁存器电路1中的第k位锁存器电路1级联连接；其中，m为大于0的自然数，k∈{1,2,……,m}。

作为举例，本实施例给出了如图3所示的1位4级移位寄存器。下面进一步说明本实施例中移位寄存器的工作原理，如图3所示，其中的从锁存器电路11沿数据输入方向依次分为第一从锁存器电路11a、第二从锁存器电路11b和第三从锁存器电路11c，延时单元3沿数据输入方向依次分为第一延时单元3a、第二延时单元3b和第三延时单元3c，从锁存器电路11中的第一从锁存器电路11a、第二从锁存器电路11b和第三从锁存器电路11c，以及主锁存器电路12分别对应的时钟clk1、clk2、clk3、clk4的相位关系如图9所示，图中的箭头表示时钟信号的传输方向，时钟每跳转一次，第一从锁存器电路11a锁存其数据输入端D的逻辑值，第二从锁存器电路11b锁存第一从锁存器电路11a的数据输出端Q的逻辑值，第三从锁存器电路11c锁存第二从锁存器电路11b的数据输出端Q的逻辑值，主锁存器电路12锁存第三从锁存器电路11c的数据输出端Q的逻辑值。

如图9所示，标注为1的clk1上升沿，第一从锁存器电路11a锁存端口D的逻辑值；在标注为2的clk2上升沿，第二从锁存器电路11b锁存第一从锁存器电路11a的数据输出端Q的逻辑值；在标注为3的clk3上升沿，第三从锁存器电路11c锁存第二从锁存器电路11b的数据输出端Q的逻辑值；在标注为4的clk4上升沿，主锁存器电路12锁存第三从锁存器电路11c的数据输出端Q的逻辑值；以此类推，进而实现数据移位传输的功能。

此外，图3所示的移位寄存器中的锁存器电路1的电路原理图可参照图4，其包括4个P型MOS管和4个N型MOS管，共8个MOS管，而标准的移位寄存器的对应电路中至少包含22个MOS管，相比现有技术而言，本实施例采用的MOS管的总数量更少，因此本实施例使用锁存器电路1会比使用现有移位寄存器的功耗更低。

作为举例，本实施例还给出了如图10所示的3位4级移位寄存器，其包括12个锁存器电路1、3个延时单元3和一个脉冲生成单元2。本实施例中，可根据应用需求，构建任意深度，任意位宽的移位锁存器链，如可以构建x位/y深度的移位锁存器链，x、y取决于实际应用需求，此处不予限制。

实施例2：

本实施例公开了一种存储器，包括如实施例1中任意一项所述的移位寄存器。

实施例3：

本实施例公开了一种如实施例1中任意一项所述的移位寄存器的工作方法，包括：

n-1个所述从锁存器电路11和所述主锁存器电路12，均在其时钟端口E为高电平时，将由其数据输入端D接收的输入信号输出至其数据输出端Q，在时钟端口E为低电平时，将由其数据输入端D接收的输入信号的逻辑值存储在其内部；

所述脉冲生成单元2产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路12和与其连接的延时单元3；

任一所述延时单元3在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元3及与其对应的从锁存器电路11，直至位于首位的从锁存器电路11接收到时钟脉冲信号。

需要说明的是，本实施例2提供的移位寄存器的工作方法的工作细节和技术效果，可以参见实施例1，于此不再赘述。

最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种移位寄存器，其特征在于：包括锁存器电路（1）、脉冲生成单元（2）和延时单元（3）；

所述锁存器电路（1）设置有n级，n级所述锁存器电路（1）分为沿数据输入方向依次设置的n-1个从锁存器电路（11）和一个主锁存器电路（12），n-1个所述从锁存器电路（11）和一个所述主锁存器电路（12）级联连接；其中，n为大于1的自然数；

所述延时单元（3）设置有n-1个，n-1个所述延时单元（3）和所述脉冲生成单元（2）级联连接，n-1个所述延时单元（3）与n-1个所述从锁存器电路（11）一一对应设置，且n-1个所述延时单元（3）的信号输出端分别与对应的所述从锁存器电路（11）的时钟端口连接，所述脉冲生成单元（2）的信号输出端与所述主锁存器电路（12）的时钟端口连接。

2.根据权利要求1所述的一种移位寄存器，其特征在于：所述锁存器电路（1）包括门控电路（101）、第一反相器（102）和第二反相器（103）；所述门控电路（101）的输入端作为所述锁存器电路（1）的数据输入端，所述门控电路（101）的输出端与所述第一反相器（102）的输入端连接，所述第一反相器（102）的输出端作为所述锁存器电路（1）的数据输出端，所述第二反相器（103）的输入端作为所述锁存器电路（1）的时钟端口，所述第二反相器（103）的输出端与所述门控电路（101）连接。

3.根据权利要求2所述的一种移位寄存器，其特征在于：所述门控电路（101）包括第一N型MOS管（a1）、第二N型MOS管（a2）、第一P型MOS管（a3）和第二P型MOS管（a4）；所述第一N型MOS管（a1）的源极接入内部工作电压，所述第一N型MOS管（a1）的漏极与所述第二N型MOS管（a2）的源极连接，所述第二N型MOS管（a2）的漏极与所述第一P型MOS管（a3）的漏极连接，所述第一P型MOS管（a3）的源极与所述第二P型MOS管（a4）的漏极连接，所述第二P型MOS管（a4）的源极接地，所述第一N型MOS管（a1）的栅极和所述第二P型MOS管（a4）的栅极连接，且所述第一N型MOS管（a1）的栅极和所述第二P型MOS管（a4）的栅极的结合点作为所述门控电路（101）的输入端，所述第二N型MOS管（a2）的漏极和所述第一P型MOS管（a3）的漏极的结合点为所述门控电路（101）的输出端；所述第二N型MOS管（a2）的栅极与所述第二反相器（103）的输出端连接，所述第一P型MOS管（a3）的栅极为所述锁存器电路（1）时钟端口。

4.根据权利要求2所述的一种移位寄存器，其特征在于：所述第一反相器（102）和所述第二反相器（103）均包括一第五N型MOS管（c1）和一第五P型MOS管（c2），所述第五N型MOS管（c1）的源极接入内部工作电压，所述第五N型MOS管（c1）的漏极与所述第五P型MOS管（c2）的漏极连接，所述第五P型MOS管（c2）的源极接地，所述第五N型MOS管（c1）的栅极与所述第五P型MOS管（c2）的栅极连接，所述第五N型MOS管（c1）的栅极和所述第五P型MOS管（c2）的栅极的结合点作为对应反相器的输入端，所述第五N型MOS管（c1）的漏极和所述第五P型MOS管（c2）的漏极的结合点作为对应反相器的输出端。

5.根据权利要求1所述的一种移位寄存器，其特征在于：所述延时单元（3）包括多个级联连接的第一反相器对（31），所述第一反相器对（31）的数量可调节设置。

6.根据权利要求1所述的一种移位寄存器，其特征在于：所述脉冲生成单元（2）包括逻辑与门（21）、第四反相器（22）和多个第二反相器对（23），所述第四反相器（22）与多个所述第二反相器对（23）级联连接，所述逻辑与门（21）的一输入端与所述第四反相器（22）的输出端连接，所述逻辑与门（21）的输出端作为所述脉冲生成单元（2）的输出端。

7.根据权利要求1所述的一种移位寄存器，其特征在于：每级所述锁存器电路（1）均设置有m位锁存器电路（1），每级所述锁存器电路（1）中的m位锁存器电路（1）的时钟端口均与对应的延时单元（3）的信号输出端或脉冲生成单元（2）的信号输出端连接，各级所述锁存器电路（1）中的第k位锁存器电路（1）级联连接；其中，m为大于0的自然数，k∈{1,2,……,m}。

8.一种存储器，其特征在于：包括如权利要求1至7中任意一项所述的移位寄存器。

9.一种如权利要求1至7中任意一项所述的移位寄存器的工作方法，其特征在于：包括：

n-1个所述从锁存器电路（11）和所述主锁存器电路（12），均在其时钟端口为高电平时，将由其数据输入端接收的输入信号输出至其数据输出端，在时钟端口为低电平时，将由其数据输入端接收的输入信号的逻辑值存储在其内部；

所述脉冲生成单元（2）产生时钟脉冲信号，然后将所述时钟脉冲信号发送至主锁存器电路（12）和与其连接的延时单元（3）；

任一所述延时单元（3）在接收到所述时钟脉冲信号后，对所述时钟脉冲信号加入预定时长的延时，然后输出至与其连接的后一延时单元（3）及与其对应的从锁存器电路（11），直至位于首位的从锁存器电路（11）接收到时钟脉冲信号。