CN210745099U - 免保持动态d触发器、数据运算单元、芯片、算力板及计算设备 - Google Patents

Abstract

本实用新型提供一种免保持动态D触发器、数据运算单元、芯片、算力板及计算设备。免保持动态D触发器包括输入端、输出端以及时钟信号端；输入驱动单元，用于反相传输所述输入端的数据；第一锁存单元，用于在时钟信号控制下锁存经所述输入驱动单元反相的所述数据；第二锁存单元，用于锁存所述输出端的数据并在时钟信号控制下将所述第一锁存单元锁存的所述数据反相传输；输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；其中，所述第一锁存单元、所述第二锁存单元在时钟信号控制下通过单一元件实现高电平、低电平和高阻三种状态的输出。可以简化后端布局布线流程，降低设计难度，提高性能，增加实用性。

Description

免保持动态D触发器、数据运算单元、芯片、算力板及计算设备

技术领域

本实用新型涉及一种受时钟控制的存储器件，尤其涉及一种在计算设备中应用的免保持动态D触发器、数据运算单元、芯片、算力板及计算设备。

背景技术

虚拟货币(如比特币、以太币)是一种P2P形式的数字货币，自2009年比特币系统推出以来就受到了广泛关注。该系统是基于区块链构建分布式共享总账，从而保证系统运行的安全、可靠以及去中心化。

在哈希运算和工作量证明上，比特币是基于计算得到的唯一正确的哈希值，来证明工作量从而获得记账打包区块权，因此获得奖励，这就是工作量证明(Pow)。

目前除了暴力计算外，还没有有效的算法进行哈希运算。比特币挖矿开始于CPU或者GPU这种低成本的硬件，不过随着比特币的流行，挖矿的过程出现较大变化。如今，挖矿活动转移到现场可编程门阵列(FPGA)或专用芯片 (ASIC)上来，这种FPGA或ASIC挖矿模式的挖矿效率非常高。

D触发器应用非常广泛，可用做数字信号的寄存，移位寄存，分频和波形发生器等。D触发器具有数据(Data)和时钟(CLK)两个输入，具有一个输出(Q)，可将数据写入到D触发器中或从其中读取数据。

CN1883116A公开了一种如图1所示的正反馈D触发器电路106，包括模拟开关300、反相器302、模拟开关304、反相器306、反相器308、模拟开关 310、反相器312、以及模拟开关314。模拟开关300、304、310以及314是使用P通道/N通道晶体管的模拟开关，通过与CK同相位的CKP以及与CK反相位的CKN进行开关动作。反相器302、306、反相器308以及312是CMOS反相器。由此可以看出，一个传统的D触发器基本上需要16个PMOS/NMOS 晶体管，所占面积较大。

对于新一代用于挖掘虚拟数字货币的计算设备而言，挖矿过程就是进行大量重复性的逻辑计算流水线，这就需要若干个D触发器进行存储数据。这样在需要大量D触发器的计算设备中，就会导致芯片面积增大、运算速度变慢、漏电不好控制的缺点。

CN1883116A还公开了一种如图2所示的动态D触发器电路102，动态D 触发器电路102包括第1模拟开关200、第1反相器202、第2模拟开关204、以及第2反相器206。动态D触发器电路102通过第1模拟开关200与第2模拟开关204的模拟开关、以及第1反相器202与第2反相器206的门电容及布线电容等寄生电容，构成采样保持电路。

由上述动态D触发器构成的寄存器，存在模拟开关不易控制、存取速度慢的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种用于计算设备的免保持动态 D触发器，可以有效降低设计难度，减小芯片面积，降低功耗、实现时钟同步。

为了实现上述目的，本实用新型提供了一种免保持动态D触发器，包括：一输入端、一输出端以及一时钟信号端；一输入驱动单元，用于反相传输所述输入端的数据；一第一锁存单元，用于在时钟信号控制下锁存经所述输入驱动单元反相的所述数据；一第二锁存单元，用于锁存所述输出端的数据并在时钟信号控制下将所述第一锁存单元锁存的所述数据反相传输；一输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；所述输入驱动单元、所述第一锁存单元、所述第二锁存单元以及所述输出驱动单元依次串接在所述输入端和所述输出端之间；其中，所述第一锁存单元、所述第二锁存单元在时钟信号控制下通过单一元件实现高电平、低电平和高阻三种状态的输出。

上述的免保持动态D触发器，其中，所述第一锁存单元和/或所述第二锁存单元为三态反相器。

上述的免保持动态D触发器，其中，所述三态反相器进一步包括第一 PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。

上述的免保持动态D触发器，其中，更包括一时钟缓冲器，用于向所述时钟信号端提供时钟信号，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。

上述的免保持动态D触发器，其中，所述第一锁存单元的所述第一PMOS 晶体管、所述第二锁存单元的所述第二NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第二NMOS晶体管、所述第二锁存单元的所述第一PMOS晶体管根据所述第二时钟信号进行开关控制。

上述的免保持动态D触发器，其中，所述第一锁存单元的所述第一PMOS 晶体管、所述第二锁存单元的所述第一NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第二NMOS晶体管、所述第二锁存单元的所述第二PMOS晶体管根据所述第二时钟信号进行开关控制。

上述的免保持动态D触发器，其中，所述第一锁存单元的所述第二PMOS 晶体管、所述第二锁存单元的所述第一NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第一NMOS晶体管、所述第二锁存单元的所述第二PMOS晶体管根据所述第二时钟信号进行开关控制。

上述的免保持动态D触发器，其中，所述第一锁存单元的所述第二PMOS 晶体管、所述第二锁存单元的所述第二NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第一NMOS晶体管、所述第二锁存单元的所述第一PMOS晶体管根据所述第二时钟信号进行开关控制。

上述的免保持动态D触发器，其中，所述输入驱动单元和/或所述输出驱动单元为反相器。

为了更好地实现上述目的，本实用新型还提供了一种数据运算单元，包括互联连接的控制电路、运算电路、多个免保持动态D触发器，所述多个免保持动态D触发器为串联和/或并联连接；其中，所述多个免保持动态D触发器为上述任意一种所述的免保持动态D触发器。

为了更好地实现上述目的，本实用新型还提供了一种芯片，其采用上述任意一种数据运算单元。

为了更好地实现上述目的，本实用新型还提供了一种用于计算设备的算力板，其采用上述任意一种芯片。

为了更好地实现上述目的，本实用新型还提供了一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其中，所述算力板为上述的任意一种所述算力板。

优选的是，所述计算设备用于挖掘虚拟数字货币的运算。

本实用新型的有益功效在于：可以减小芯片面积，从而降低芯片的生产成本，增加产品竞争力。可以简化后端布局布线设计流程，降低设计难度，提高性能，增加实用性。使用本发明的计算设备，能够更好地节约芯片面积，降低生产成本，进一步降低计算设备的功耗。

以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。

附图说明

图1为现有正反馈D触发器示意图；

图2为现有动态D触发器示意图；

图3A为本实用新型一实施例免保持动态D触发器结构示意图；

图3B为本实用新型一实施例时钟缓冲器结构示意图；

图3C为本实用新型一实施例含有时钟控制的免保持动态D触发器结构示意图；

图4A为本实用新型一实施例免保持动态D触发器电路示意图；

图4B为本实用新型另一实施例免保持动态D触发器电路示意图；

图4C为本实用新型再一实施例免保持动态D触发器电路示意图；

图4D为本实用新型又一实施例免保持动态D触发器电路示意图；

图5A为本实用新型免保持动态D触发器写数据时的等效电路图；

图5B为本实用新型免保持动态D触发器数据保持状态下的等效电路图；

图6为本实用新型免保持动态D触发器时序图；

图7为本实用新型数据运算单元示意图；

图8为本实用新型芯片示意图；

图9为本实用新型算力板示意图；

图10为本实用新型计算设备示意图。

其中，附图标记：

100：寄生电容

102：动态D触发器

106：正反馈D触发器电路

200，204，300，304，310，314：模拟开关

400，500：免保持动态D触发器

401：输入驱动单元

402：第一锁存单元

403：第二锁存单元

404：输出驱动单元

D：输入端

Q：输出端

600：时钟缓冲器

202，206，302，306，308，312，501，504：反相器

502，503：三态反相器

505，506，509，510：PMOS晶体管

507，508，511，512：NMOS晶体管

550，551，650，651：节点

CK，CLKP，CLKN、时钟信号

具体实施方式

下面结合附图对本实用新型的结构原理和工作原理作具体的描述：

图3A为本实用新型一实施例免保持动态D触发器结构示意图。参照图 3A所示，免保持动态D触发器400由输入驱动单元401、第一锁存单元402、第二锁存单元403以及输出驱动单元404所构成。输入驱动单元401、第一锁存单元402、第二锁存单元403以及输出驱动单元404依次串接在免保持动态 D触发器400的输入端D和输出端Q之间。

图3B为本实用新型一实施例时钟缓冲器结构示意图。如图3B所示，时钟缓冲器600包括多级串联连接的反相器。图3B所示的实施例中，以反相器的数量为3进行举例说明，当然，反相器的数量也可以为多个，本实用新型并不以此为限。时钟缓冲器600将输入的时钟信号CK进行缓冲，并向免保持动态D触发器400提供反相的时钟信号CLKN、CLKP。

图3C为本实用新型一实施例含有时钟控制的免保持动态D触发器结构示意图。如图3C所示，时钟信号CK通过时钟缓冲器600缓冲后向免保持动态 D触发器400提供时钟控制信号CLKN、CLKP。

以下对免保持动态D触发器400的电路结构进行具体描述。

实施例一：

图4A为本实用新型一实施例免保持动态D触发器的电路示意图。如图 4A所示，其中，免保持动态D触发器500的输入驱动单元401为反相器501，将从输入端D接收的数据进行反相，并将反相数据向下一级传输。同时，输入驱动单元501还能够提高数据传输的驱动能力。

如图4A所示，其中，免保持动态D触发器500的第一锁存单元402为三态反相器502，三态反相器502包括PMOS晶体管505、506以及NMOS晶体管507、508。PMOS晶体管506和NMOS晶体管507的栅极连接在一起，形成三态反相器502的输入端。PMOS晶体管506和NMOS晶体管507的漏极连接在一起，形成三态反相器502的输出端。PMOS晶体管505的源极连接到电源VDD，NMOS晶体管508的源极连接到地GND。PMOS晶体管506的源极连接到PMOS晶体管505的漏极，NMOS晶体管507的源极连接到NMOS 晶体管508的漏极。

PMOS晶体管505的栅极端受时钟信号CLKP的控制，NMOS晶体管508 的栅极端受时钟信号CLKN的控制，作为三态反相器502的时钟控制端。

当CLKN为低电平时，CLKP为高电平，PMOS晶体管505与NMOS晶体管508均为不导通状态，三态反相器502呈高阻状态，第一节点550处的数据不能通过三态反相器502，第二节点551处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKN为高电平时，CLKP为低电平，PMOS晶体管505与NMOS晶体管508均为导通状态，三态反相器502起到将其输入端数据反相的作用，即将第一节点550处的数据进行反相，并输出到第二节点551，改写第二节点551 处的数据。

如图4A所示，其中，免保持动态D触发器500的第二锁存单元403同样为三态反相器503，三态反相器503包括PMOS晶体管509、510以及NMOS 晶体管511、512。PMOS晶体管510和NMOS晶体管511的栅极连接在一起，形成三态反相器503的输入端。PMOS晶体管510和NMOS晶体管511的漏极连接在一起，形成三态反相器503的输出端。PMOS晶体管509的源极连接到电源VDD，NMOS晶体管512的源极连接到地GND。PMOS晶体管510的源极连接到PMOS晶体管509的漏极，NMOS晶体管511的源极连接到NMOS 晶体管512的漏极。

PMOS晶体管509的栅极端受时钟信号CLKN的控制，NMOS晶体管512 的栅极端受时钟信号CLKP的控制，作为三态反相器503的时钟控制端。

当CLKP为低电平时，CLKN为高电平，PMOS晶体管509与NMOS晶体管512均为不导通状态，三态反相器503呈高阻状态，第二节点551处的数据不能通过三态反相器503，第三节点552处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKP为高电平时，CLKN为低电平，PMOS晶体管509与NMOS晶体管512均为导通状态，三态反相器503起到将其输入端数据反相的作用，即将第二节点551处的数据进行反相，并输出到第三节点552，改写第三节点552 处的数据。

如图4A所示，其中，免保持动态D触发器500的输出驱动单元404为反相器504，将从三态反相器503接收的数据再次反相，以形成与免保持动态D 触发器的输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。

实施例二：

图4B为本实用新型另一实施例免保持动态D触发器电路示意图。如图 4B所示，其中，免保持动态D触发器500的输入驱动单元401为反相器501，将从输入端D接收的数据进行反相，并将反相数据向下一级传输。同时，输入驱动单元501还能够提高数据传输的驱动能力。

如图4B所示，其中，免保持动态D触发器500的第一锁存单元402为三态反相器502，三态反相器502包括PMOS晶体管505、506以及NMOS晶体管507、508。PMOS晶体管506和NMOS晶体管507的栅极连接在一起，形成三态反相器502的输入端。PMOS晶体管506和NMOS晶体管507的漏极连接在一起，形成三态反相器502的输出端。PMOS晶体管505的源极连接到电源VDD，NMOS晶体管508的源极连接到地GND。PMOS晶体管506的源极连接到PMOS晶体管505的漏极，NMOS晶体管507的源极连接到NMOS 晶体管508的漏极。

PMOS晶体管505的栅极端受时钟信号CLKP的控制，NMOS晶体管508 的栅极端515受时钟信号CLKN的控制，作为三态反相器502的时钟控制端。

当CLKN为低电平时，CLKP为高电平，PMOS晶体管505与NMOS晶体管508均为不导通状态，三态反相器502呈高阻状态，第一节点550处的数据不能通过三态反相器502，第二节点551处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKN为高电平时，CLKP为低电平，PMOS晶体管505与NMOS晶体管508均为导通状态，三态反相器502起到将其输入端数据反相的作用，即将第一节点550处的数据进行反相，并输出到第二节点551，改写第二节点551 处的数据。

如图4B所示，其中，免保持动态D触发器500的第二锁存单元403同样为三态反相器503，三态反相器503包括PMOS晶体管509、510以及NMOS 晶体管511、512。PMOS晶体管509和NMOS晶体管512的栅极连接在一起，形成三态反相器503的输入端。PMOS晶体管510和NMOS晶体管511的漏极连接在一起，形成三态反相器503的输出端。PMOS晶体管509的源极连接到电源VDD，NMOS晶体管512的源极连接到地GND。PMOS晶体管510的源极连接到PMOS晶体管509的漏极，NMOS晶体管511的源极连接到NMOS 晶体管512的漏极。

PMOS晶体管510的栅极端受时钟信号CLKN的控制，NMOS晶体管511 的栅极端受时钟信号CLKP的控制，作为三态反相器503的时钟控制端。

当CLKP为低电平时，CLKN为高电平，PMOS晶体管510与NMOS晶体管511均为不导通状态，三态反相器503呈高阻状态，第二节点551处的数据不能通过三态反相器503，第三节点552处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKP为高电平时，CLKN为低电平，PMOS晶体管510与NMOS晶体管511均为导通状态，三态反相器503起到将其输入端数据反相的作用，即将第二节点551处的数据进行反相，并输出到第三节点552，改写第三节点552 处的数据。

如图4B所示，其中，免保持动态D触发器500的输出驱动单元404为反相器504，将从三态反相器503接收的数据再次反相，以形成与免保持动态D 触发器的输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。

实施例三：

图4C为本实用新型再一实施例免保持动态D触发器电路示意图。如图 4C所示，其中，免保持动态D触发器500的输入驱动单元401为反相器501，将从输入端D接收的数据进行反相，并将反相数据向下一级传输。同时，输入驱动单元501还能够提高数据传输的驱动能力。

如图4C所示，其中，免保持动态D触发器500的第一锁存单元402为三态反相器502，三态反相器502包括PMOS晶体管505、506以及NMOS晶体管507、508。PMOS晶体管505和NMOS晶体管508的栅极连接在一起，形成三态反相器502的输入端。PMOS晶体管506和NMOS晶体管507的漏极连接在一起，形成三态反相器502的输出端。PMOS晶体管505的源极连接到电源VDD，NMOS晶体管508的源极连接到地GND。PMOS晶体管506的源极连接到PMOS晶体管505的漏极，NMOS晶体管507的源极连接到NMOS 晶体管508的漏极。

PMOS晶体管506的栅极端受时钟信号CLKP的控制，NMOS晶体管507 的栅极端受时钟信号CLKN的控制，作为三态反相器502的时钟控制端。

当CLKN为低电平时，CLKP为高电平，PMOS晶体管506与NMOS晶体管507均为不导通状态，三态反相器502呈高阻状态，第一节点550处的数据不能通过三态反相器502，第二节点551处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKN为高电平时，CLKP为低电平，PMOS晶体管506与NMOS晶体管507均为导通状态，三态反相器502起到将其输入端数据反相的作用，即将第一节点550处的数据进行反相，并输出到第二节点551，改写第二节点551 处的数据。

如图4C所示，其中，免保持动态D触发器500的第二锁存单元403同样为三态反相器503，三态反相器503包括PMOS晶体管509、510以及NMOS 晶体管511、512。PMOS晶体管510和NMOS晶体管511的栅极连接在一起，形成三态反相器503的输入端。PMOS晶体管510和NMOS晶体管511的漏极连接在一起，形成三态反相器503的输出端。PMOS晶体管509的源极连接到电源VDD，NMOS晶体管512的源极连接到地GND。PMOS晶体管510的源极连接到PMOS晶体管509的漏极，NMOS晶体管511的源极连接到NMOS 晶体管512的漏极。

PMOS晶体管509的栅极端受时钟信号CLKN的控制，NMOS晶体管512 的栅极端受时钟信号CLKP的控制，作为三态反相器503的时钟控制端。

当CLKP为低电平时，CLKN为高电平，PMOS晶体管509与NMOS晶体管512均为不导通状态，三态反相器503呈高阻状态，第二节点551处的数据不能通过三态反相器503，第三节点552处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKP为高电平时，CLKN为低电平，PMOS晶体管509与NMOS晶体管512均为导通状态，三态反相器503起到将其输入端数据反相的作用，即将第二节点551处的数据进行反相，并输出到第三节点552，改写第三节点552 处的数据。

如图4C所示，其中，免保持动态D触发器500的输出驱动单元404为反相器504，将从三态反相器503接收的数据再次反相，以形成与免保持动态D 触发器的输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。

实施例四：

图4D为本实用新型又一实施例免保持动态D触发器电路示意图。如图4D所示，其中，免保持动态D触发器500的输入驱动单元401为反相器501，将从输入端D接收的数据进行反相，并将反相数据向下一级传输。同时，输入驱动单元501还能够提高数据传输的驱动能力。

如图4D所示，其中，免保持动态D触发器500的第一锁存单元402为三态反相器502，三态反相器502包括PMOS晶体管505、506以及NMOS晶体管507、508。PMOS晶体管505和NMOS晶体管508的栅极连接在一起，形成三态反相器502的输入端。PMOS晶体管506和NMOS晶体管507的漏极连接在一起，形成三态反相器502的输出端。PMOS晶体管505的源极连接到电源VDD，NMOS晶体管508的源极连接到地GND。PMOS晶体管506的源极连接到PMOS晶体管505的漏极，NMOS晶体管507的源极连接到NMOS 晶体管508的漏极。

PMOS晶体管506的栅极端受时钟信号CLKP的控制，NMOS晶体管507 的栅极端受时钟信号CLKN的控制，作为三态反相器502的时钟控制端。

当CLKN为低电平时，CLKP为高电平，PMOS晶体管506与NMOS晶体管507均为不导通状态，三态反相器502呈高阻状态，第一节点550处的数据不能通过三态反相器502，第二节点551处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKN为高电平时，CLKP为低电平，PMOS晶体管506与NMOS晶体管507均为导通状态，三态反相器502起到将其输入端数据反相的作用，即将第一节点550处的数据进行反相，并输出到第二节点551，改写第二节点551 处的数据。

如图4D所示，其中，免保持动态D触发器500的第二锁存单元403同样为三态反相器503，三态反相器503包括PMOS晶体管509、510以及NMOS 晶体管511、512。PMOS晶体管509和NMOS晶体管512的栅极连接在一起，形成三态反相器503的输入端。PMOS晶体管510和NMOS晶体管511的漏极连接在一起，形成三态反相器503的输出端。PMOS晶体管509的源极连接到电源VDD，NMOS晶体管512的源极连接到地GND。PMOS晶体管510的源极连接到PMOS晶体管509的漏极，NMOS晶体管511的源极连接到NMOS 晶体管512的漏极。

PMOS晶体管510的栅极端受时钟信号CLKN的控制，NMOS晶体管511 的栅极端受时钟信号CLKP的控制，作为三态反相器503的时钟控制端。

当CLKP为低电平时，CLKN为高电平，PMOS晶体管510与NMOS晶体管511均为不导通状态，三态反相器503呈高阻状态，第二节点551处的数据不能通过三态反相器503，第三节点552处的数据被锁存，保持原来的状态，起到数据寄存的作用。

当CLKP为高电平时，CLKN为低电平，PMOS晶体管510与NMOS晶体管511均为导通状态，三态反相器503起到将其输入端数据反相的作用，即将第二节点551处的数据进行反相，并输出到第三节点552，改写第三节点552 处的数据。

如图4D所示，其中，免保持动态D触发器500的输出驱动单元404为反相器504，将从三态反相器503接收的数据再次反相，以形成与免保持动态D 触发器的输入端D的数据相同相位的数据，并将数据通过输出端Q将数据输出。同时，输出驱动单元还能够提高数据的驱动能力。

以下对本实用新型免保持动态D触发器的工作原理进行具体说明。

图5A为本实用新型免保持动态D触发器写数据时的等效电路图，图5B 为本实用新型免保持动态D触发器数据保持状态下的等效电路图。

结合图4A、图4B、图4C、图4D以及图5A所示，当CLKN为低电平、 CLKP为高电平时，三态反相器503受时钟CLKN、CLKP控制的晶体管导通，从三态反相器502传送过来的数据写入寄生电容100中。当输入数据为“0”时，三态反相器503的PMOS晶体管509、510均为导通状态，形成上拉通路，对寄生电容100进行充电，第三节点552变为高电平，数据变为“1”；当输入数据为“1”时，三态反相器503的NMOS晶体管511、512均为导通状态，形成下拉通路，使得寄生电容100进行放电，第三节点552变为低电平，数据变为“0”。

如图5B所示，当寄生电容100被充电之后，如果三态反相器503在时钟信号的控制下处于高阻状态，则寄生电容100不会被进一步充电，第三节点 552处的数据处于保持状态。另外一方面，由于NMOS晶体管511、512漏电流的影响，寄生电容100上的电荷会逐渐被漏电，第三节点552上的高电平在一定时间长度之后将会反转成低电平，寄生电容100中寄存的数据就会由“1”变为“0”，最终导致数据产生错误。

假设寄生电容100上产生的电荷为Q，寄生电容100的电容值为C，寄生电容极板两端的电压为V，则

Q＝C*V。

如果漏电流为I_leakage，则漏电时间t为

t＝Q/I_leakage＝C*V/I_leakage。

在现有生产工艺下，寄生电容100存储的数据大约能够保持5ns左右。也就是说，如果对寄生电容存储的数据在保持数据期间进行周期性更新，则不会出现数据错误的情况。现有的计算设备的工作频率一般都为500MHz以上，远远超过所需要的数据更新频率，使得本实用新型的免保持动态D触发器能够在计算设备中得以运用。

图6为本实用新型免保持动态D触发器时序图。如图6所示，当CLKN 为高电平、CLKP为低电平时，第一锁存单元402导通，输入端D的数据通过第一锁存单元402，第二锁存单元403不导通，动态D触发器的输出保持原来的状态。当CLKP上升沿来临时，CLKP跳变为高电平、CLKN跳变为低电平时，第一锁存单元402不导通，切断输入端D的数据输入，第二锁存单元403 导通，将保持的输入端D的数据通过输出端Q进行输出。由此可见，本实用新型的动态D触发器输出端的状态变化发生在时钟信号CLKP的上升沿来临时，在CLKN为高电平、CLKP为低电平时，输出状态保持不变。

如图6所示，免保持动态D触发器的建立时间(setup time)是指触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。免保持动态D触发器的保持时间 (hold time)是指触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。

在免保持动态D触发器400中，保持时间增加将会导致免保持动态D触发器400的数据读取速度变慢，严重情况下将会产生数据读取错误的情况。

根据Static Timing Analysis(STA)的分析方法，

Thold＝Cmax-Dmin。其中，Thold为保持时间，Cmax为时钟路径延迟时间，Dmin为数据路径延迟时间。要实现免保持，就需要减小时钟路径延迟时间Cmax，和/或增加数据路径延迟时间Dmin。

为此，本实用新型中的免保持动态D触发器400增加一级锁存单元402，时钟信号通过时钟缓冲器600之后传递给免保持动态D触发器400，从而实现动态D触发器的免保持。

本实用新型上述实施例仅描述了一位数据传输的情况，为实现多路数据同时传输，也可以将上述的免保持动态D触发器400进行并联、串联、或串并联结合使用，这对于本领域的技术人员来说属于常规技术手段，在此不再赘述。

本实用新型还提供一种数据运算单元，图7为本实用新型数据运算单元示意图。如图7所示，数据运算单元700包括控制电路701、运算电路702以及多个免保持动态D触发器500、600。控制电路701对免保持动态D触发器500、 600中的数据进行刷新并从免保持动态D触发器500、600中读取数据，运算电路702对读取的数据进行运算，再由控制电路701将运算结果输出。

本实用新型还提供一种芯片，图8为本实用新型芯片示意图。如图8所示，芯片800包括控制单元801，以及一个或多个数据运算单元700。控制单元801 向数据运算单元700输入数据并将数据运算单元700输出的数据进行处理。

本实用新型还提供一种算力板，图9为本实用新型算力板示意图。如图9 所示，每一个算力板900上包括一个或多个芯片800，对矿池下发的工作数据进行哈希运算。

本实用新型还提供一种计算设备，所述计算设备优选用于挖掘虚拟数字货币的运算，当然所述计算设备也可以用于其他任何海量运算，图10为本实用新型计算设备示意图。如图10所示，每一个计算设备1000包括连接板1001、控制板1002、散热器1003、电源板1004，以及一个或多个算力板900。控制板1002通过连接板1001与算力板900连接，散热器1003设置在算力板900 的周围。电源板1004用于向所述连接板1001、控制板1002、散热器1003以及算力板900提供电源。

需要说明的是，在本实用新型的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

换言之，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。

Claims (14)

1.一种免保持动态D触发器，其特征在于，包括：

一输入端、一输出端以及一时钟信号端；

一输入驱动单元，用于反相传输所述输入端的数据；

一第一锁存单元，用于在时钟信号控制下锁存经所述输入驱动单元反相的所述数据；

一第二锁存单元，用于锁存所述输出端的数据并在时钟信号控制下将所述第一锁存单元锁存的所述数据反相传输；

一输出驱动单元，用于反相并输出从所述第二锁存单元接收到的所述数据；

所述输入驱动单元、所述第一锁存单元、所述第二锁存单元以及所述输出驱动单元依次串接在所述输入端和所述输出端之间；

其中，所述第一锁存单元、所述第二锁存单元在时钟信号控制下通过单一元件实现高电平、低电平和高阻三种状态的输出。

2.如权利要求1所述的免保持动态D触发器，其特征在于：所述第一锁存单元和/或所述第二锁存单元为三态反相器。

3.如权利要求2所述的免保持动态D触发器，其特征在于：所述三态反相器进一步包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及第二NMOS晶体管，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第一NMOS晶体管以及所述第二NMOS晶体管依次串接在电源、地之间。

4.如权利要求3所述的免保持动态D触发器，其特征在于：更包括一时钟缓冲器，用于向所述时钟信号端提供时钟信号，所述时钟信号包括一第一时钟信号及一第二时钟信号，所述第一时钟信号与所述第二时钟信号反相。

5.如权利要求4所述的免保持动态D触发器，其特征在于：所述第一锁存单元的所述第一PMOS晶体管、所述第二锁存单元的所述第二NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第二NMOS晶体管、所述第二锁存单元的所述第一PMOS晶体管根据所述第二时钟信号进行开关控制。

6.如权利要求4所述的免保持动态D触发器，其特征在于：所述第一锁存单元的所述第一PMOS晶体管、所述第二锁存单元的所述第一NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第二NMOS晶体管、所述第二锁存单元的所述第二PMOS晶体管根据所述第二时钟信号进行开关控制。

7.如权利要求4所述的免保持动态D触发器，其特征在于：所述第一锁存单元的所述第二PMOS晶体管、所述第二锁存单元的所述第一NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第一NMOS晶体管、所述第二锁存单元的所述第二PMOS晶体管根据所述第二时钟信号进行开关控制。

8.如权利要求4所述的免保持动态D触发器，其特征在于：所述第一锁存单元的所述第二PMOS晶体管、所述第二锁存单元的所述第二NMOS晶体管根据所述第一时钟信号进行开关控制；所述第一锁存单元的所述第一NMOS晶体管、所述第二锁存单元的所述第一PMOS晶体管根据所述第二时钟信号进行开关控制。

9.如权利要求1所述的免保持动态D触发器，其特征在于：所述输入驱动单元和/或所述输出驱动单元为反相器。

10.一种数据运算单元，包括互联连接的控制电路、运算电路、多个免保持动态D触发器，所述多个免保持动态D触发器为串联和/或并联连接；其特征在于：所述多个免保持动态D触发器为权利要求1-9中任意一种所述的免保持动态D触发器。

11.一种芯片，其特征在于，包括至少一个权利要求10中所述的任意一种数据运算单元。

12.一种用于计算设备的算力板，其特征在于，包括至少一个权利要求11中所述的任意一种芯片。

13.一种计算设备，包括电源板、控制板、连接板、散热器以及多个算力板，所述控制板通过所述连接板与所述算力板连接，所述散热器设置在所述算力板的周围，所述电源板用于向所述连接板、所述控制板、所述散热器以及所述算力板提供电源，其特征在于：所述算力板为权利要求12中所述的任意一种所述算力板。

14.如权利要求13所述的计算设备，其特征在于：所述计算设备用于挖掘虚拟数字货币的运算。

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