JP2003249843A - フリップフロップおよび動作方法 - Google Patents

フリップフロップおよび動作方法

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JP2003249843A JP2003020135A JP2003020135A JP2003249843A JP 2003249843 A JP2003249843 A JP 2003249843A JP 2003020135 A JP2003020135 A JP 2003020135A JP 2003020135 A JP2003020135 A JP 2003020135A JP 2003249843 A JP2003249843 A JP 2003249843A
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イー、ステイス ドナルド
Clive Bittlestone
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カミング ピーター
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    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

Abstract

(57)【要約】 【課題】 フリップフロップの漏洩電流を低減する。 【解決手段】 第１の複数のトランジスタ５４，５６を
含むマスターステージ３４を含むフリップフロップ３０
であって、第１の複数のトランジスタの各々がソースお
よびドレイン間に選択的導電性パスを含んでおり、フリ
ップフロップは第２の複数のトランジスタ６０，６２，
６４，６６を含むスレーブステージ４２も含んでおり、
第２の複数のトランジスタの各々がソースおよびドレイ
ン間に選択的導電性パスを含んでいる。低電力モードに
おいて、フリップフロップは第１の複数のトランジスタ
の各々について選択的導電性パスに接続された第１の電
圧Ｖ DDを受電するように動作し、第２の複数のトランジ
スタの各々について選択的導電性パスに接続された第２
の電圧ＶDDLを受電するように動作する。低電力モード
において第２の電圧は第１の電圧よりも大きい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子回路に関し、特
に、漏洩電流が低減されたフリップフロップに向けられ
ている。
【０００２】
【従来の技術】クロックドフリップフロップは逐次論理
を利用して２つの２進状態、論理“０”または“１”、
の一方を選択的にラッチする。Ｄフリップフロップは２
進データ入力Ｄを入力しそのクロック遷移に応答して２
進データ出力ＤにおいてＤを出力する。この種の典型的
なフリップフロップはマスターおよびスレーブ部を使用
しマスター部は最初にクロック信号の１つのレベルにク
ロックオンして入力Ｄからの論理状態をマスターノード
に記憶し、次に、クロックの次のレベルでこの論理状態
をスレーブノードに転送して記憶し、かつそれをＱ出力
で出力する。このようにして、次のクロックサイクルで
は、スレーブノードに影響を与えることなくもう一つの
論理状態をマスターノードに記憶することができる。
【０００３】さらなる背景として、1993年10月5日に発
行された米国特許第5,250,852号（以後、‘852特許）
“Circuitry And Method For Latching A Logic Stat
e”があり、本開示の一部としてここに組み入れられて
いる。‘852特許は2つの代替フリップフロップを例示し
ており（その図１および２参照）、本出願の図１は‘85
2特許の図１のインプリメンテーションを導入して従来
技術および以下に説明する好ましい実施例の両方をさら
に理解できるようにしている。図１には従来技術のフリ
ップフロップ１０の電気ブロック図が例示されている。
フリップフロップ１０はマスター回路１４のデータ入力
１２においてデータＤを受信し、マスター回路１４はク
ロック入力１６においてクロック信号ＣＬＫ（バー）も
受信する。その補数（すなわち、ＣＬＫ）ではなくＣＬ
Ｋ（バー）を使用するのは、単に‘852特許との一貫性
を維持するためであり、当業者ならばフリップフロップ
１０内の適切な接続および回路を使用して相補クロック
信号に基づいて匹敵する動作を達成できることがお判り
であろう。マスター回路１４の出力はマスター出力ノー
ド１８に接続され、マスター出力ノード１８はスレーブ
回路２２のデータ入力１９に接続されている。スレーブ
回路２２はクロック入力２４においてクロック信号ＣＬ
Ｋ（バー）も受信する。マスター出力ノード１８に戻っ
て、それはマルチプレクサ２０の第１の入力２０1にも
接続されている。マルチプレクサ２０の第２の入力２０
2はスレーブ出力ノード２６に接続されている。以下の
動作説明からよく判るように、マルチプレクサ２０の出
力はフリップフロップ１０のＱ出力を与える。
【０００４】図２は図１の従来技術のフリップフロップ
１０に関連するさまざまな信号のタイミング図を示し、
次に、これらの信号に関してフリップフロップ１０の動
作が説明される。一般的に、入力１２からのデータＤは
フリップフロップ１０を介してクロックされＱ出力に与
えられる。この動作を説明するために、時間ｔ1におけ
るデータＤはＤ1で表わされものと仮定し、以下の検討
はフリップフロップ１０を通るＤ1の経路を追跡する。
ｔ1において、ＣＬＫ（バー）はローからハイへ遷移
し、この遷移によりマスター回路１４が閉じる、すなわ
ち、マスター回路１４を通って入力１２からマスター出
力ノード１８にデータＤ1を通す導電性パスが閉じる。
ここで、マスター回路１４この機能を実施する転送ゲー
トを含んでおり、それはしばしばパスゲート等の他の専
門用語で引用される。したがって、マスター回路１４を
通る導電性パスのデバイスに関連するある遅延後、した
がって時間ｔ1.1において、Ｄ1はマスター出力ノード１
８に生じるように図２に示されている。典型的にはマス
ター回路１４内のラッチ回路により、Ｄ1の状態はマス
ター出力ノード１８に保持される。ｔ2において、ＣＬ
Ｋ（バー）はハイからローに遷移し、この遷移によりス
レーブ回路２２が閉じる、すなわち、スレーブ回路２２
を通ってその入力２０からスレーブ出力ノード２６にデ
ータＤ1を通す導電性パスが閉じ、マスター回路１４と
同様に、スレーブ回路２２は典型的にこの機能を達成す
るための転送ゲートを含んでいる。したがって、スレー
ブ回路２２を通る導電性パスのデバイスに関連するある
遅延後、したがって時間ｔ2.2において、Ｄ1はスレーブ
出力ノード２６に生じるように図２に示されており、Ｄ
1は典型的にスレーブ回路２２内に含まれるラッチ回路
により保持される。スレーブ回路２２を閉じるだけでな
く、ｔ2におけるＣＬＫ（バー）の遷移に続くローレベ
ルによりマルチプレクサ２０はその入力２０1において
データを選択する、すなわち、マルチプレクサ２０はマ
スター出力ノード１８からデータを選択する。その結
果、マルチプレクサ遅延に続く時間ｔ2.1において、フ
リップフロップ１０のＱ出力はＤ1を与える。この従来
技術の方法の顕著な利点として、ｔ2およびｔ2.1間のマ
ルチプレクサ遅延はＤ1がスレーブ回路２２を通過する
のに要するｔ 2およびｔ2.2間の遅延時間よりも短い。す
なわち、マルチプレクサ２０を使用するためにスレーブ
回路だけからの出力としてＱ出力を与える他の従来技術
の方法に比べてフリップフロップ１０の出力はより早く
有効となる。これを説明するもう一つの方法は、フリッ
プフロップ技術においてフリップフロップに対するcloc
k-to-Q時間と呼ばれるもの、すなわち、スレーブクロー
ジングクロック遷移（例えば、ｔ2）とＱ出力が有効で
ある時間（例えば、ｔ2.1）間の所要時間に関してであ
る。フリップフロップ１０について、このclock-to-Qパ
ラメータは‘852特許以前の技術に比べて短く、したが
って、改善されている。
【０００５】図２の全クロック周期の検討を完了する前
に、時間ｔ3においてＣＬＫ（バー）のもう一つのロー
からハイへの遷移があることに注目されたい。それに応
答して、マスター回路１４が再び閉じて次のデータＤ2
をマスター出力ノード１８に転送する、しかしながら、
ＣＬＫ（バー）の遷移後のハイレベルに応答してマルチ
プレクサ２０がスイッチングしてその入力２０2を選択
してＱ出力に与える。したがって、マスター回路１４が
Ｄ2を転送するのと同じ時間に、スレーブ出力ノード２
６においてまだＤ1が得られ、このノードはマルチプレ
クサ２０の入力２０2に接続されているためその時間に
それはＱ出力に接続されている。すなわち、ｔ3におけ
るＣＬＫ（バー）のローからハイへの遷移により再びマ
スター回路１４は閉じるが、その出力はｔ3ＣＬＫ（バ
ー）遷移に応答して変化しないスレーブ出力ノード２６
から取り出されるため、これはフリップフロップ１０の
出力に影響を及ぼさない。
【０００６】
【発明が解決しようとする課題】‘852特許の方法によ
り改善されたフリップフロップデバイスが提供される
が、本発明の発明者はこのような方法は消費電力に関し
てさらに改善できることに気付いていた。特に、エレク
トロニクス産業は次第に電子回路内の消費電力の低減に
焦点を絞ってきている。一般的に、電力はアクティブ動
作中の回路および漏洩により消費され、後者は所与の時
間に完全にはイネーブルされないがそれでも電流を漏洩
してエネルギを消費するさまざまな導電性パスに関連し
ている。漏洩電力は現在はまだ有効電力よりも小さい
が、バッテリ給電装置の重要性が高まるにつれ漏洩電力
は比較に値する問題となってきている。その結果、漏洩
電力損失を含めて、両方のタイプの消費電力を低減する
ことに産業の興味の焦点がある。例えば、一般的に回路
のエリア内で、一つの方法は動作が不要な時間を識別し
てその時間中にデバイスのアクティブ状態を低減するこ
とである。この修正された状態はしばしばあるモードと
呼ばれ、電力低減モード、スリープモード等のさまざま
な名称を含み、他のさまざまな用語が従来技術で使用さ
れている。このような状態におけるフリップフロップに
関して、一つの方法はフリップフロップ内に記憶された
データをメモリ内にシフトし、次に電力低減モードが不
要となるまでフリップフロップ全体の電力を落とすこと
である。不要となったら、フリップフロップ全体に電力
が回復され次にメモリからフリップフロップにデータが
シフトし戻される。このような方法は有用であることが
証明されているが、データをフリップフロップに回復さ
せるのに著しい量の時間を要するしいう欠点がある。し
たがって、本発明の発明者は以下に説明する好ましい実
施例により匹敵するデバイスだけでなくフリップフロッ
プ１０に関する代替方法を提供し、従来技術に比べてそ
のデバイスに対する漏洩消費電力量の低減を達成すべく
努力している。当業者ならば他の利点も確かめられるで
あろう。
【０００７】
【課題を解決するための手段】好ましい実施例にはフリ
ップフロップがある。フリップフロップは第１の複数の
トランジスタを含むマスターステージを含み、第１の複
数のトランジスタの各々がソースおよびドレイン間に選
択導電性パスを含んでいる。フリップフロップは第２の
複数のトランジスタを含むスレーブステージも含んでお
り、第２の複数のトランジスタの各々がソースおよびド
レイン間に選択導電性パスを含んでいる。低電力モード
ではフリップフロップは第１の複数のトランジスタの各
々について選択導電性パスに接続された第１の電圧を受
電するように動作することができる。やはり低電力モー
ドにおいて、フリップフロップは第２の複数のトランジ
スタの各々について選択導電性パスに接続された第２の
電圧を受電するように動作することができる。最後に、
低電力モードにおいて第２の電圧は第１の電圧よりも大
きい。他の回路、システム、および方法も検討され特許
請求される。
【０００８】
【発明の実施の形態】図１および２は従来技術に関して
本明細書の（従来の技術）の章で前に検討しており、読
者はこの検討の原理に精通しているものと仮定する。
【０００９】図３は好ましい実施例のフリップフロップ
３０の電気ブロック図を示す。フリップフロップ３０は
マスター回路３４へのデータ入力３２においてデータＤ
を受信し、マスター回路３４はクロック入力３６におい
てクロック信号ＣＬＫ（バー）も受信する。ＣＬＫ（バ
ー）を使用するのは単なる例にすぎず、当業者ならばフ
リップフロップ３０内の適切な接続およびデバイスを使
用して相補クロック信号（すなわち、ＣＬＫ）に基づい
て匹敵する動作を達成できることがお判りであろう。マ
スター回路３４の出力はマスター出力ノード３８に接続
されており、マスター出力ノード３８はスレーブ回路４
２のデータ入力３９に接続されている。スレーブ回路４
２はクロック入力４４においてクロック信号ＣＬＫ（バ
ー）も受信する。マスター出力ノード３８に戻って、そ
れは後述するインバータを介してマルチプレクサ４０の
第１の入力４０1にも接続されている。マルチプレクサ
４０の第２の入力４０2は、やはり後述するインバータ
を介して、スレーブ出力ノード４６に接続されている。
マルチプレクサ４０の出力はフリップフロップ３０のＱ
出力を与える。前記したことから、当業者ならばフリッ
プフロップ３０はある点で前記したフリップフロップ１
０に似ていることがお判りであろう。しかしながら、後
述するように、電力問題およびインプリメンテーション
に関しては２つのフリップフロップは著しく異なってい
る。
【００１０】次に、好ましい実施例のフリップフロップ
３０内で使用される電力信号を参照する。特に、第１の
電力信号ＶDDがマスター回路３４に加えられ第２の異な
る電力信号ＶDDLがスレーブ回路４２に加えられる。Ｖ
DDに比べてＶDDLの下付き添字に“Ｌ”が付加されるの
は、後述するように、以下スタンバイモードと呼ばれる
節電すなわち低電力モード中のＶDDLはアクティブモー
ド中のＶDDよりも小さいことを示すためである。この相
違をさらに示すために、図３にはＶDDが第１の電圧源Ｖ
Ｓ1により供給され、ＶDDLが第２の電圧源ＶＳ2により
供給されるように示されている。当業者ならばこれらの
別々の電圧源を実現するさまざまな方法を確認できるで
あろう。いずれの場合にも、２つの電力信号ＶDDおよび
ＶDDLは簡単にするために図示しないが、典型的にはＶ
SSと呼ばれかつ典型的には接地である、ある共通低電位
に対するものである。しかしながら、好ましい実施例は
低電圧ＶSSが接地以外の電位であるように実現すること
もできる。
【００１１】次に、フリップフロップ３０の動作を説明
し、それはＶDDおよびＶDDLに対して使用される異なる
値に基づいて少なくとも一つの点で異なる２つの好まし
い代替実施例を説明するものである。いずれの好ましい
実施例でも、フリップフロップ３０の動作はアクティブ
モードとスタンバイモードの両方を特徴としている。以
下に、これらのモードを別々に説明する。
【００１２】アクティブ動作モードはフリップフロップ
３０の外部機構がフリップフロップ３０はデータを受信
しそのデータをその入力からＱ出力にクロッキングする
典型的な感覚で動作しなければならないと決定するよう
な時間に適用され開始される。フリップフロップ３０の
アクティブ動作モード中に、第１および第２の両方の好
ましい実施例について、ＶDDは公称値であり、このよう
な値は典型的な現代の回路では１．２Ｖ程度である。第
１の好ましい実施例では、アクティブモード中にＶDDL
はＶDDに等しい。しかしながら、アクティブモード中の
第２の好ましい実施例では、ＶDDLはＶDDのアクティブ
モード値のほぼ１／２に等しい（すなわち、１／２＊
１．２Ｖ＝０．６Ｖ）、また、１／２以外の因子を使用
することもできそこではいずれの場合にもＶDDLは好ま
しくはそれが電力を供給するスレーブ回路４２内のトラ
ンジスタの閾値電圧よりも大きい。第２の実施例におい
ても、スレーブ出力ノード４６は論理的ハイ値の電圧の
大きさをＶDDLに等しい電圧からＶDDに等しい電圧まで
高めるレベル変換器回路に接続されている。図３が一般
的に第１および第２の好ましい実施例の両方を示すこと
ができるように、このようなレベル変換器は図３には図
示されないが、変換器は後に詳しく図示され説明され
る。第１および第２の実施例の両方について、アクティ
ブモード中に、フリップフロップ３０の出力ノードを介
したデータの送信および記憶に関するフリップフロップ
３０の動作はさまざまな点においてフリップフロップ１
０に関して図２で説明したものに匹敵する。この点につ
いて、第１のクロック遷移（例えば、ＣＬＫ（バー）の
ハイレベル）に応答して、データＤが入力３２からマス
ター出力ノード３８に接続される。第２の反対方向クロ
ック遷移（例えば、ＣＬＫ（バー）のローレベル）に応
答して、データＤがマスター出力ノード３８からスレー
ブ出力ノード４６に接続され、同時にデータＤはマルチ
プレクサ４０によりマスター記憶ノード３８から選択さ
れＱにおいて出力される。したがって、ＣＬＫ（バー）
のこの後者の遷移において、マルチプレクサ４０のスイ
ッチング速度によりフリップフロップ３０のclock-to-Q
速度が決定され、それはデータがスレーブ回路４２を通
ってスレーブ出力ノード４６に達するのを待つのに比べ
て改善される。
【００１３】フリップフロップ３０に対するスタンバイ
動作モードは所与の時間量に対するデータがフリップフ
ロップ３０中を伝播する必要がないとフリップフロップ
３０の外部の機構が決定する時間に適用されて開始さ
れ、当業者ならば電子装置がそのユーザによる非使用期
間を検出していてスリープモード等のモードに入る等の
このような場合の夥しい例を確認することができる。特
定の動作詳細に関して、フリップフロップ３０の両方の
好ましい実施例に対するスタンバイ動作モード中に、Ｖ
DDはＶDDLよりも低いレベルまで低減され、ＶDDの低減
されたレベルは好ましくはＶSSに等しく、それは本発明
では接地である。対照的にかつやはりフリップフロップ
３０の両方の好ましい実施例に対するスタンバイ動作モ
ード中に、ＶDDLはＶDDに対するアクティブモード値の
ほぼ半分に等しく、ＶDDLのスタンバイモード値がＶDDL
が給電するスレーブ回路４２内のトランジスタの閾値電
圧よりも大きい限り、やはり１／２以外の因子を使用す
ることができる。したがって、第１の好ましい実施例に
おいてアクティブモード中はＶDDLはＶDDに等しいこと
を思い出すと、その実施例に対するスタンバイモードに
おいてＶDDはＶSS（接地）まで低減されＶDDLはアクテ
ィブモードＶDDL電圧の半分まで低減される。また、第
２の好ましい実施例においてアクティブモード中はＶ
DDLはアクティブモードＶDD電圧の半分に等しいことを
思い出すと、第２の好ましい実施例のスタンバイモード
においてＶDDLはアクティブモード中と同じままであ
り、ＶDDはＶSS（接地）まで低減される。したがって、
両方の実施例がスタンバイモード中にＶ DDLはアクティ
ブモードＶDDL電圧の半分に等しくＶDDはＶSSに等しい
という属性を共通に有する。スタンバイモードにおける
ＶDDへの（および、第２の好ましい実施例ではＶDDLへ
の）変化について説明してきたので、さらに、好ましく
はこのモード中にクロック信号もマスター回路３４およ
びスレーブ回路４２に対してディセーブルされることに
注目されたい。その結果、ＣＬＫ（バー）はハイ状態に
残され、マルチプレクサ４０はその入力４０2を選択
し、それに応答してスレーブ出力ノード４６における状
態をＱ出力において出力するようにされる。さらに、や
はりスタンバイモード中に、好ましくはマスター回路３
４内の全トランジスタがその各々のソース／ドレイン導
電性パスの両端間に電圧が供給されず、したがって、マ
スター出力ノード１８における状態は不確定でるが、Ｖ
DDLはスレーブ回路４２内でそれが接続されるトランジ
スタの閾値電圧よりも高いままであるため、予めスレー
ブ出力ノード４６に記憶されているデータは有効状態に
維持され、この有効状態はマルチプレクサ４０によりＱ
出力において出力され続ける。スタンバイモード中のＶ
DDの低減によりＶDDが非活動期間中にそのアクティブモ
ードの大きさのままとされる場合に生じる漏洩電流量を
低減することを注目されたい。すなわち、スタンバイモ
ードではフリップフロップ３０は比較的低い漏洩電流で
その論理出力値を無限に維持する。最後に、フリップフ
ロップ３０の外部の機構がアクティブ回路モードが必要
であると決定すると、ＶDDはそのアクティブモードレベ
ルまで高められ、ＶDDLも第１の好ましい実施例に対し
て高められるかあるいは第２の好ましい実施例に対して
放置される。その後、クロック遷移が開始され正規動作
に戻る。その結果、回路の活動は先行するスタンバイモ
ードに入った時に存在したのと同じ論理状態から再開す
ることができる。
【００１４】図４は前記した第２の好ましい実施例の１
つのインプリメンテーションの回路図を示す。一般的
に、回路図内に破線ブロックが図示されておりそれらは
マスター回路３４、スレーブ回路４２、およびマルチプ
レクサ４０を表わす。いくつかの付加インバータも含ま
れている。これらのデバイスの各々について以下に説明
する。
【００１５】図４のマスター回路３４内の回路図を調べ
ると、各ソース／ドレインパスに並列接続されたｐ−チ
ャネルトランジスタ５０ｐおよびｎ−チャネルトランジ
スタ５０ｎを含む転送ゲート５０に接続される入力３２
にデータＤが与えられ、各トランジスタ５０ｐおよび５
０ｎの第１のソース／ドレインは入力３２に接続され各
トランジスタ５０ｐおよび５０ｎの第２のソース／ドレ
インはノード５２に接続される。ノード５２はインバー
タ５４への入力として接続される。図４に示す残りのイ
ンバータだけでなく、インバータ５４はｐ−チャネルト
ランジスタのソースをハイ電圧源に接続し、ｐ−チャネ
ルトランジスタのドレインをｎ−チャネルトランジスタ
のドレインに接続し、ｎ−チャネルトランジスタのソー
スをロー電圧源に接続する等の、当業者ならば確かめら
れるさまざまな技術を使用して行うことができる。さら
に、インバータのｐ−チャネルおよびｎ−チャネルトラ
ンジスタのゲートは一緒に接続されてインバータの入力
を形成し、これらのトランジスタの接続されたドレイン
はインバータの出力を形成する。また、特にインバータ
５４に関して、マスター回路３４の一部としてそれはＶ
DDをそのハイ電圧源として受電し、簡単にするためにそ
の好ましいロー電圧源は図示されておらずＶ SS（例え
ば、接地）に接続されるものと理解される。インバータ
５４の出力はマスター出力ノード３８に接続され、また
マスター回路３４内のインバータ５６の入力にも接続さ
れ、したがって、やはりＶDDにより給電される。インバ
ータ５６の出力はノード５７に接続されそれはさらに転
送ゲート５８に接続される。転送ゲート５８は各ソース
／ドレインパスに並列接続されたｐ−チャネルトランジ
スタ５８ｐおよびｎ−チャネルトランジスタ５８ｎを含
み、各トランジスタ５８ｐおよび５８ｎの第１のソース
／ドレインはノード５７に接続され各トランジスタ５８
ｐおよび５８ｎの第２のソース／ドレインはノード５２
に接続されている。最後に、マスター回路３４内のさま
ざまなデバイスのクロッキングを参照する。特に、ＣＬ
Ｋはｐ−チャネルトランジスタ５０ｐのゲートおよびｎ
−チャネルトランジスタ５８ｎのゲートに接続され、Ｃ
ＬＫ（バー）はｎ−チャネルトランジスタ５０ｎのゲー
トおよびｐ−チャネルトランジスタ５８ｐのゲートに接
続される。
【００１６】図４のスレーブ回路４２内の回路図を調べ
ると、それは４つの２入力ＮＡＮＤゲート６０，６２，
６４および６６を含んでいる。ＮＡＮＤゲート６０はマ
スター回路３４からのノード５２に接続された１つの入
力を有し、それは一度転送ゲート５０を通過するとデー
タＤの値であり、ＮＡＮＤゲート６０のもう１つの入力
はＣＬＫを受信するように接続されている。ＮＡＮＤゲ
ート６０の出力はＮＡＮＤゲート６４への１入力として
接続されている。ＮＡＮＤゲート６２はマスター出力ノ
ード３８に接続された１つの入力を有し、それは一度転
送ゲート５０およびインバータ５４を通過すると（すな
わち、Ｄ（バー））データＤ（バー）の値であり、ＮＡ
ＮＤゲート６２のもう１つの入力はＣＬＫを受信するよ
うに接続されている。ＮＡＮＤゲート６２の出力はＮＡ
ＮＤゲート６６への１入力として接続されている。さら
にＮＡＮＤゲート６４および６６を調べると、それらは
各ＮＡＮＤゲートの出力が他方のＮＡＮＤゲートへの入
力を与える点において交差接続されており、したがっ
て、ＮＡＮＤゲート６４の出力はＮＡＮＤゲート６６の
入力として接続されるノード６８に接続され、ＮＡＮＤ
ゲート６６の出力はＮＡＮＤゲート６４の入力として接
続されるノード７０に接続される。後述するように、ノ
ード６８および７０上の信号は相補的であり、したがっ
て、いずれかのノードがスレーブ回路出力を与えるもの
と考えられる。
【００１７】第２の好ましい実施例におけるスレーブ回
路４２のＮＡＮＤゲート６０，６２，６４および６６に
ついて説明してきたので、図５にこのような各ＮＡＮＤ
ゲートを構成するための好ましい実施例の回路図を示
し、例として図５にＮＡＮＤゲート６２を示す。ノード
３８はｐ−チャネルトランジスタ６２ｐ1のゲートおよ
びｎ−チャネルトランジスタ６２ｎのゲートに接続され
ている。ｐ−チャネルトランジスタ６２ｐ1のソースお
よびバックゲートはＶDDLに接続されｐ−チャネルトラ
ンジスタ６２ｐ1のドレインはｎ−チャネルトランジス
タ６２ｎのドレインに接続されている。ＮＡＮＤゲート
６２はＶDDLに接続されたソースおよびバックゲートを
有するもう一つのｐ−チャネルトランジスタ６２ｐ2も
含んでおり、そのゲートはＣＬＫ信号を受信するように
接続され、そのドレインはｐ−チャネルトランジスタ６
２ｐ1のドレインおよびｎ−チャネルトランジスタ６２
ｎのドレインに接続されている。ｐ−チャネルトランジ
スタ６２ｐ1，６２ｐ2およびｎ−チャネルトランジスタ
６２ｎの共通ドレインはＮＡＮＤゲート６２の出力を与
える。ｎ−チャネルトランジスタ６２ｎのソースはｎ−
チャネルトランジスタ６２ｎｃｌｋのドレインに接続さ
れ、それはｎ−チャネルトランジスタがそのゲートにＣ
ＬＫ信号を受信するためにそのように示される。ｎ−チ
ャネルトランジスタ６２ｎｃｌｋのソースはＶSSに接続
される。
【００１８】しばらく図３に戻って、前にフリップフロ
ップ３０の第２の実施例では、スレーブ出力ノード４６
がレベル変換器回路に接続されそれはアクティブモード
において論理ハイ値をＶDDLに等しい電圧からＶDDに等
しい電圧まで高めると述べたことを思い出していただき
たい。図４の特定の回路図では、このようなレベル変換
器を一般的に７２に例示している。レベル変換器７２は
ソースがＶDDに接続されたｐ−チャネルトランジスタ７
４ｐを含んでおり、やはりソースがＶDDに接続されたｐ
−チャネルトランジスタ７６ｐを含んでいる。ｐ−チャ
ネルトランジスタ７４ｐおよび７６ｐのドレインは対向
するトランジスタゲートに交差接続されている、すなわ
ち、ｐ−チャネルトランジスタ７４ｐのドレインはｐ−
チャネルトランジスタ７６ｐのゲートに接続され、ｐ−
チャネルトランジスタ７６ｐのドレインはｐ−チャネル
トランジスタ７４ｐのゲートに接続されている。さら
に、ｐ−チャネルトランジスタ７４ｐおよび７６ｐのド
レインは各ｎ−チャネルトランジスタに直列接続され、
ｐ−チャネルトランジスタ７４ｐのドレインがｎ−チャ
ネルトランジスタ７４ｎのドレインに接続され、ｐ−チ
ャネルトランジスタ７６ｐのドレインがｎ−チャネルト
ランジスタ７６ｎのドレインに接続されるようにされて
いる。ｎ−チャネルトランジスタ７４ｎおよび７６ｎの
ソースはＶSSに接続されている。ｎ−チャネルトランジ
スタ７４ｎのゲートはノード７０に接続されｎ−チャネ
ルトランジスタ７６ｎのゲートはノード６８に接続され
ている。
【００１９】図４を続けて、そこにはマルチプレクサ４
０の回路図も図示されており、それは２入力４０1およ
び４０2を有する。第１の入力４０1はインバータ８０の
出力に接続されている。インバータ８０の入力はマスタ
ー出力ノード３８に接続されており、インバータ８０は
ＶDDにより給電される。第２の入力４０2はインバータ
８２の出力に接続されインバータ８２はＶDDにより給電
される。インバータ８２の入力はレベル変換器７２の出
力に接続され、その出力はｐ−チャネルトランジスタ７
６ｐのドレインおよびｎ−チャネルトランジスタ７６ｎ
のドレインにより供給される。これらの接続から、当業
者ならばインバータ８２の出力は図３においてスレーブ
出力ノード４６として識別されるものに対応し、したが
って、図５は第２の好ましい実施例に対してその出力を
与えるのにレベル変換器回路７２が包含されることを必
然的に示すことがお判りと思われ、また当業者ならばさ
らに、前記した第１の好ましい実施例を実現する時に、
レベル変換器回路無しにスレーブ回路４２からの匹敵す
る出力を認識できるであろう。入力４０1は転送ゲート
８４に接続される。転送ゲート８４は各ソース／ドレイ
ンパスに並列接続されたｐ−チャネルトランジスタ８４
ｐおよびｎ−チャネルトランジスタ８４ｎを含み、各ト
ランジスタ８４ｐおよび８４ｎの第１のソース／ドレイ
ンは入力４０ 1に接続され各トランジスタ８４ｐおよび
８４ｎの第２のソース／ドレインはＱ出力に接続されて
いる。同様に、入力４０2が転送ゲート８６に接続され
ている。転送ゲート８６は各ソース／ドレインパスに並
列接続されたｐ−チャネルトランジスタ８６ｐおよびｎ
−チャネルトランジスタ８６ｎを含み、各トランジスタ
８６ｐおよび８６ｎの第１のソース／ドレインは入力４
０2に接続され各トランジスタ８６ｐおよび８６ｎの第
２のソース／ドレインはＱ出力に接続されている。
【００２０】前にフリップフロップ３０のアクティブモ
ードについて説明したので、その動作は図４の回路図に
関しても理解できるものと思われ、それは最初にマスタ
ー回路３４に関して考慮される。ＣＬＫ（バー）がハイ
である時は、転送ゲート５０がイネーブルされＤは入力
３２からノード５２に通され、それからインバータ５４
により反転されしたがってＤ（バー）としてマスター出
力ノード３８に出力される。次に、ＣＬＫ（バー）がロ
ーである時は、転送ゲート５８がイネーブルされる。し
たがって、出力ノード３８にあるＤ（バー）はインバー
タ５６により反転され転送ゲート５８を通過してＣＬＫ
（バー）がローである間ノード５２に維持されるように
される。この後者の動作により、当業者ならばインバー
タ５４，５６、および転送ゲート５８の付加動作をラッ
チング回路として参照することができ、それは転送ゲー
ト５０がイネーブルされなくなると（すなわち、ＣＬＫ
（バー）ローに応答して）それらはノード３８および５
２においてデータをラッチするように動作するためであ
る。
【００２１】次に、ＣＬＫ（バー）がハイからローに遷
移する時の図４のマルチプレクサ４０の動作を調べる
と、マルチプレクサ４０の転送ゲート８４がイネーブル
される（かつ転送ゲート８６がディセーブルされる）た
め、マルチプレクサ４０はその入力４０1を選択する。
したがって、マスター出力ノード３８のＤ（バー）はイ
ンバータ８０により反転されてＤとなり、次に転送ゲー
ト８４を通過しＣＬＫ（バー）のロー遷移に応答してＱ
出力にＤを与える。
【００２２】次に、やはりＣＬＫ（バー）がハイからロ
ーに遷移する時の図４のスレーブ回路３８の動作を調べ
ると、より大きい遅延で、マルチプレクサ４０が前記し
たようにその入力４０1の選択を行うのと同じ時間中
に、Ｄ（バー）およびＤはスレーブ回路３８を通過す
る。特に、Ｄ（バー）はＮＡＮＤゲート６２に接続さ
れ、それはＣＬＫのハイ値（すなわち、ローＣＬＫ（バ
ー）の補数）も受信し、ＤはＮＡＮＤゲート６０に接続
され、それはＣＬＫのハイ値も受信する。その結果、Ｄ
およびＤ（バー）の状態に基づいて、これらの信号の各
補数がＮＡＮＤゲート６０および６２により出力され、
これらの補数はそれぞれＮＡＮＤゲート６４および６６
に接続される。したがって、さらに応答して、ＮＡＮＤ
ゲート６４および６６はそれぞれＮＡＮＤゲート６０お
よび６２から受信した信号を反転し、これらの信号はレ
ベル変換器７２に与えられる。したがって、前記したこ
とから、ＮＡＮＤゲート６２および６６または６０およ
び６４の各対はマスター回路３４からの値を２度相補
し、したがって、ＮＡＮＤゲート６６の出力はマスター
出力ノード３８から与えられるＤ（バー）に等しく、Ｎ
ＡＮＤゲート６４の出力はノード５２から与えられるＤ
に等しい。
【００２３】レベル変換器７２はＮＡＮＤゲート６６の
Ｄ（バー）出力により与えられるのと同じ論理状態を出
力するように動作するが、状態がハイであればその値の
大きさがＶDDLからＶDDまで高められるように調節され
る（さもなくば、ＶSSにおいてローに留まる）。特に、
ＮＡＮＤゲート６６のＤ（バー）出力がハイであれば、
ｎ−チャネルトランジスタ７４ｎがイネーブルされ、そ
のｎ−チャネルトランジスタ７４ｎのドレインをＶSSに
接続しそれはさらにｐ−チャネルトランジスタ７６ｐの
ゲートをＶSSに接続し、したがって、ｐ−チャネルトラ
ンジスタ７６ｐをイネーブルする。その結果、イネーブ
ルされたｐ−チャネルトランジスタ７６ｐのソースに接
続されたＶDDの大きさがレベル変換器７２により出力さ
れる。また、この時間中に、ＮＡＮＤゲート６８により
出力されたＤのロー相補値はｎ−チャネルトランジスタ
７６ｎをイネーブルしない。逆に、ＮＡＮＤゲート６６
のＤ（バー）出力がローであれば、ＮＡＮＤゲート６４
の出力は必然的にハイである（それはＮＡＮＤゲート６
６のロー出力の補数であるため）。したがって、ＮＡＮ
Ｄゲート６４のハイ出力はｎ−チャネルトランジスタ７
６ｎをイネーブルし、ｎ−チャネルトランジスタ７６ｎ
のドレインをＶSSに接続する。その結果、イネーブルさ
れたｎ−チャネルトランジスタ７６ｎのドレインに接続
されたＶSS電位がレベル変換器７２により出力される。
この時間中に、ＮＡＮＤゲート６６により出力されたハ
イ値はｎ−チャネルトランジスタ７４ｎをイネーブルし
ない。
【００２４】最後に、ＣＬＫ（バー）がもう一度、すな
わち、ローからハイに遷移する時の図４のマルチプレク
サ４０の動作について考える。その結果、転送ゲート８
４がディセーブルされる間マルチプレクサ４０の転送ゲ
ート８６はイネーブルされるため、マルチプレクサ４０
はその入力４０2を選択する。したがって、レベル変換
器７２の出力におけるＤ（バー）がインバータ８２によ
り反転されてＤとなり次に転送ゲート８６を通過し、Ｃ
ＬＫ（バー）のハイ遷移に応答してＱ出力にＤを与え
る。インバータ８２はレベル変換器がソースまたはシン
クすることができる比較的弱い電流をバァッファする働
きもする。
【００２５】フリップフロップ３０のスタンバイ動作モ
ードについてまえに説明してきたので、その動作は図４
の回路図に関しても理解することができアクティブ動作
モードに関する前の検討に比べてより少ない詳細で済
む。スタンバイモード中に、Ｖ DDはＶSS（例えば、接
地）に等しく、ＶDDLはアクティブモードＶDD電圧の半
分に等しく、ＣＬＫ（バー）はハイ状態のままとされる
（すなわち、ＣＬＫオフしたがってロー状態）。ＶDDは
ＶSSに等しいため、マスター回路３４、レベル変換器７
２、またはインバータ８０および８２内のトランジスタ
のソース／ドレイン導電性パスに電力は加えられない。
ＶDDLはＮＡＮＤゲート６０，６２，６４および６６内
のトランジスタの閾値電圧よりも高いため、これらのデ
バイスはスタンバイモード中は動作可能なままである。
例えば、図５に戻って、ＶDDLはＮＡＮＤゲート６２の
４つのトランジスタに給電し続けることが判る。しかし
ながら、ＣＬＫはローであるため、ｐ−チャネルトラン
ジスタ６２ｐ2がイネーブルされる間ｎ−チャネルトラ
ンジスタ６２ｎｃｌｋはディセーブルされる。したがっ
て、ＮＡＮＤゲート６２の出力はｐ−チャネルトランジ
スタ６２ｐ2を介してＶD DLに接続され、出力はスタンバ
イモード中はハイとなる。同様に、図４に戻って、ＮＡ
ＮＤゲート６０の出力もローＣＬＫ信号により強制的に
ハイとされる。これらのハイ出力はＮＡＮＤゲート６６
および６４に、それぞれ、１入力として与えられる。し
かしながら、各ＮＡＮＤゲート６６および６４は第２の
入力として他方のＮＡＮＤゲートの予め存在する相補出
力も受信する、すなわち、ＮＡＮＤゲート６６はその第
２の入力としてＮＡＮＤゲート６４からの出力を受信
し、ＮＡＮＤゲート６４はその第２の入力としてＮＡＮ
Ｄゲート６６からの出力を受信する。その結果、各ＮＡ
ＮＤゲート６６および６４はスタンバイ動作モード中は
その現在の出力を維持する。さらに、フリップフロップ
３０が次にアクティブモードに戻される時にＶDDが回復
され、レベル変換器７２は動作可能となってスタンバイ
モード中に保存された状態が移転されインバータ８２、
したがって、その後マルチプレクサ４０で利用すること
ができる。さらに、ＣＬＫがローに留まりＶDDが回復さ
れる間にマルチプレクサ４０はその入力４０2を選択
し、したがって、スタンバイ動作モード中に保存された
論理状態をＱ出力において出力する。したがって、当業
者ならばスタンバイモードにおいて漏洩電流低減の利点
が実現されしかもアクティブモードに戻る時にフリップ
フロップ３０に対して受け入れられるclock-to-Q時間を
与えることがお判りであろう。
【００２６】前記したことから、当業者ならばフリップ
フロップ３０がそのアクティブモード中はフリップフロ
ップ動作を行い、スタンバイモード中はその記憶したデ
ータ状態をスレーブ回路４２内に維持することがお判り
であろう。さらに、スタンバイモード中にフリップフロ
ップ３０は従来技術のフリップフロップに比べて漏洩電
流を低減している。漏洩電流の低減は少なくとも２つの
技術を使用して達成される。第１に、フリップフロップ
３０内の選択されたトランジスタへの電圧が選択的にデ
ィセーブルされ、好ましい実施例ではこれらの部分はマ
スター回路３４を含み、さらにレベル変換器７２および
マルチプレクサ４０に接続されたインバータ８０および
８２を含んでいる。第２に、アクティブモードＶDDより
も低い電圧がスレーブ回路４２に供給される。第３に、
好ましい実施例におけるスレーブ回路４２は送信ゲート
を有する典型的なＣＭＯＳとして構成はされず、ＮＡＮ
Ｄゲートにより実現されることに注目されたい。ＮＡＮ
Ｄゲートは典型的なＣＭＯＳラッチ内に存在するインバ
ータおよび送信ゲートによる方法よりも著しく漏洩を低
減する。このような結果のさらなる情報は、本開示の一
部としてここに組み入れられている、IEEE Transaction
on Computer-Aided Design of IntegratedCircuits an
d Systems, Vol. 18, No.6のジョンソン等の論文Models
in Algorithms for Bounds on Leakage in CMOS Circu
itsに記載されている。最後に、好ましくはＮＡＮＤゲ
ートを使用して実現されるスレーブ回路４２は、さら
に、回路の低電圧範囲にロバストさを与える。
【００２７】好ましい実施例は回路内の各トランジスタ
の長さおよび幅に対する適切なサイズを選択することに
よりさらに漏洩電流の少ない実施例を作り出すようにさ
らに改善することができ、例として図４の回路図に関し
て検討する。特に、漏洩電流を低減することが望ましい
トランジスタの長さを長くすることにより１つのトラン
ジスタの漏洩電流を他に比べて低減することができる。
しかしながら、トランジスタの長さを長くすると性能が
低下するためトレードオフが実現される。したがって、
これらの考慮すべき事柄をバランスさせるために、表１
は図４の各トランジスタを識別しこのような各トランジ
スタについて幅／長さの好ましい寸法を指定する。図４
の各インバータに関して、前記したように、このような
各インバータはｐ−チャネルトランジスタおよびｎ−チ
ャネルトランジスタにより構成され、各インバータに対
するこれら２つのトランジスタのサイズも表１に示され
ていることを理解されたい。最後に、図４の各ＮＡＮＤ
ゲートに関して、このような各ＮＡＮＤゲートは図５に
示すＮＡＮＤゲート６２と同様に構成され、したがっ
て、表１はこのようなサイズがＮＡＮＤゲート６０，６
４および６６内の匹敵するトランジスタにも適用される
ことを理解してＮＡＮＤゲート６２内のトランジスタサ
イズを指定していることを理解されたい。
【表１】 表１から、好ましい実施例では、スレーブ回路４２内の
トランジスタに対するトランジスタサイズはフリップフ
ロップ３０内の残りのトランジスタに対する長さよりも
大きい長さを有することが判る。その結果、このような
実施例において漏洩電流はさらに低減される。
【００２８】前記したことから、前記実施例は従来技術
に比べて夥しい利点を有するフリップフロップのさまざ
まなインプリメンテーションを提供することが判る。全
ての実施例において、アクティブモード中もフリップフ
ロップがそのスタンバイモードからそのアクティブモー
ドに戻る時も有益なclock-to-Q時間により漏洩電流が低
減される。このような結果は回路のさまざまな異なる側
面を介して達成され、このような側面は１つの実施例と
して結合されるか、またはこれらの側面のサブセットを
選択することによりさまざまな異なる代替策を作り出す
ことができる。事実、異なる実施例を詳細に例示してき
たが、発明の範囲を逸脱することなく前記した記述にさ
まざまな置換、修正または変更を加えることができる。
例えば、clock-to-Q時間を改善するためにマルチプレク
サを含むことが好ましいが、本発明の他の教示をマスタ
ーおよびスレーブステージを有するフリップフロップ内
に実現し、フリップフロップの出力はスレーブステージ
からしか供給されないようにしてさらにもう１つの実施
例を作り出すことができる。もう１つの例として、図１
は‘852特許の図１のフリップフロップを示し本教示を
使用してそのフリップフロップを改善することができる
が、本教示は従来技術の他のフリップフロップだけでな
く‘852特許の図２に示すのフリップフロップにも適用
することができる。さらに、もう１つの例として、図３
に示すＶDDおよびＶDDLの使用と組み合わせて他の漏洩
電流低減技術を実現することができる。例えば、より高
い閾値電圧を有するトランジスタ前記したトランジスタ
に直列接続することができ、高閾値電圧トランジスタは
スタンバイモード中にディセーブルされて高閾値電圧ト
ランジスタが無い場合に供給されるものよりも大きい漏
洩電流量の限界として作用する。もう１つの例として、
バックゲート制御を使用してフリップフロップ内のある
トランジスタの漏洩電流を低減することができる。当業
者ならば、さらに他の代替策を確かめられるであろう。
したがって、前記した実施例およびそのさまざまなバリ
エーションは、さらに、基本的に特許請求の範囲により
明記される発明の範囲を例示するものである。以上の説
明に関して更に以下の項を開示する。
【００２９】（１）第１の複数のトランジスタを含むマ
スターステージであって、第１の複数のトランジスタの
各々がソースおよびドレイン間に選択的導電性パスを含
むマスターステージと、第２の複数のトランジスタを含
むスレーブステージであって、第２の複数のトランジス
タの各々がソースおよびドレイン間に選択的導電性パス
を含むスレーブステージと、を含むフリップフロップで
あって、低電力モードにおいて、フリップフロップは第
１の複数のトランジスタの各々について選択的導電性パ
スに接続された第１の電圧を受電するように動作するこ
とができ、低電力モードにおいて、フリップフロップは
第２の複数のトランジスタの各々について選択的導電性
パスに接続された第２の電圧を受電するように動作する
ことができ、低電力モードにおいて、第２の電圧は第１
の電圧よりも大きいフリップフロップ。
【００３０】（２）フリップフロップの動作方法であっ
て、フリップフロップは第１の複数のトランジスタを含
むマスターステージを含み、第１の複数のトランジスタ
の各々がソースおよびドレイン間に選択的導電性パスを
含み、フリップフロップはさらに第２の複数のトランジ
スタを含むスレーブステージを含み、第２の複数のトラ
ンジスタの各々がソースおよびドレイン間に選択的導電
性パスを含み、前記方法は、フリップフロップの低電力
モードにおいて、第１の複数のトランジスタの各々につ
いて選択的導電性パスに接続された第１の電圧を接続す
るステップと、フリップフロップの低電力モードにおい
て、第２の複数のトランジスタの各々について選択的導
電性パスに接続された第２の電圧を接続するステップ
と、を含み、第２の電圧は第１の電圧よりも大きいフリ
ップフロップの動作方法。
【００３１】（３）第１項または２項記載のフリップフ
ロップであって、第２の複数のトランジスタの各々につ
いて第２の電圧は閾値電圧を越えるフリップフロップ。
【００３２】（４）第１，２または３項記載のフリップ
フロップであって、アクティブモードにおいて、スレー
ブステージはスレーブ出力ノードにおいてデジタル状態
を出力するように動作することができ、第２の電圧は低
電力モード中にスレーブ出力ノードにおいてデジタル状
態を維持するのに十分であるフリップフロップ。
【００３３】（５）第１−４項のいずれかに記載のフリ
ップフロップであって、アクティブモードにおいて第１
の電圧は第２の電圧以上であるフリップフロップ。
【００３４】（６）第５項記載のフリップフロップであ
って、アクティブモードにおいてスレーブステージはス
レーブ出力ノードにおいてデジタル状態を記憶するよう
に動作することができ、デジタル状態は論理ローまたは
論理ハイのいずれかを含み、さらに、スレーブ出力ノー
ドに接続されてその第１の電圧の論理ハイを受電し第２
の電圧の対応する論理ハイをレベル変換された出力ノー
ドに与えるレベル変換器を含むフリップフロップ。
【００３５】（７）第１−６項のいずれかに記載のフリ
ップフロップであって、アクティブモードにおいて、マ
スターステージは第１のクロック遷移に応答してマスタ
ー出力ノードにデジタル状態を記憶するように動作する
ことができ、アクティブモードにおいて、スレーブステ
ージは第２のクロック遷移に応答してスレーブ出力ノー
ドにデジタル状態を記憶するように動作することがで
き、さらに、マスター出力ノードに接続された第１の入
力およびスレーブ出力ノードに接続された第２の入力を
有するマルチプレクサを含み、マルチプレクサは第１の
クロック遷移に応答してマスター出力ノードに記憶され
たデジタル状態を出力するように動作することができ、
マルチプレクサは第２のクロック遷移に応答してスレー
ブ出力ノードに記憶されたデジタル状態を出力するよう
に動作することができる、フリップフロップ。
【００３６】（８）第１−７項のいずれかに記載のフリ
ップフロップであって、スレーブステージは複数のＮＡ
ＮＤゲートを含み、複数のＮＡＮＤゲートは第２の複数
のトランジスタを含み、第２の複数のトランジスタの各
々の長さが第１の複数のトランジスタの各々の長さより
も大きいフリップフロップ。
【００３７】（９）第１−８項のいずれかに記載のフリ
ップフロップであって、マスターステージは、転送ゲー
トに接続された入力であって、転送ゲートは入力に受信
したデータを第１のマスターノードに出力する入力と、
第１のマスターノードに接続されたラッチング回路であ
って、第１のマスターノードで受信したデータをマスタ
ー出力ノードに出力するラッチング回路と、を含み、複
数のＮＡＮＤゲートは、マスター出力ノードに接続され
た第１の入力およびクロック信号を受信するように接続
された第２の入力を有する第１のＮＡＮＤゲートと、第
１のマスターノードに接続された第１の入力およびクロ
ック信号を受信するように接続された第２の入力を有す
る第２のＮＡＮＤゲートと、第１のＮＡＮＤゲートの出
力に接続された第１の入力を有する第３のＮＡＮＤゲー
トと、第２のＮＡＮＤゲートの出力に接続された第１の
入力、第３のＮＡＮＤゲートの出力に接続された第２の
入力、および第３のＮＡＮＤゲートの第２の入力に接続
された出力を有する第４のＮＡＮＤゲートと、を含むフ
リップフロップ。
【００３８】（１０）第１−９項のいずれかに記載のフ
リップフロップであって、第２の複数のトランジスタの
少なくともいくつかは低電力モード中に漏洩電流を低減
するバックゲート制御電圧を含むフリップフロップ。
【００３９】（１１）第１の複数のトランジスタ（５
４，５６）を含むマスターステージ（３４）を含むフリ
ップフロップ（３０）であって、第１の複数のトランジ
スタの各々がソースおよびドレイン間に選択的導電性パ
スを含んでいる。フリップフロップは第２の複数のトラ
ンジスタ（６０，６２，６４，６６）を含むスレーブス
テージ（４２）も含んでおり、第２の複数のトランジス
タの各々がソースおよびドレイン間に選択的導電性パス
を含んでいる。低電力モードにおいて、フリップフロッ
プは第１の複数のトランジスタの各々について選択的導
電性パスに接続された第１の電圧（ＶDD）を受電するよ
うに動作することができる。また、低電力モードにおい
て、フリップフロップは第２の複数のトランジスタの各
々について選択的導電性パスに接続された第２の電圧
（ＶDDL）を受電するように動作することができる。最
後に、低電力モードにおいて第２の電圧は第１の電圧よ
りも大きい。
【００４０】本出願は2002年1月29日に出願された欧州
特許出願第02290204.3号(TI-31098EU)について優先権を
主張する。
【図面の簡単な説明】
【図１】従来技術のフリップフロップの電気ブロック図
を示す。
【図２】図１のフリップフロップに関連するさまざまな
信号のタイミング図を示す。
【図３】好ましい実施例のフリップフロップの電気ブロ
ック図を示す。
【図４】図３の好ましい実施例のフリップフロップの1
つのインプリメンテーションの回路図を示す。
【図５】図４のスレーブ回路内の各ＮＡＮＤを構成する
好ましい実施例の回路図を示す。
【符号の説明】
１０，３０ フリップフロップ １２，１９，３２ データ入力 １４，３４ マスター回路 １６，２４，３６，４４ クロック入力 １８，３８ マスター出力ノード ２０，４０ マルチプレクサ ２２，４２ スレーブ回路 ２６，４６ スレーブ出力ノード ３９ データ入力 ５０，５８，８４，８６ 転送ゲート ５０ｐ，５８ｐ，６２ｐ1，６２ｐ2，７４ｐ，７６ｐ，
８４ｐ，８６ｐ ｐ−チャネルトランジスタ ５０ｎ，５８ｎ，６２ｎ，６２ｎｃｌｋ，７４ｎ，７６
ｎ，８４ｎ，８６ｎｎ−チャネルトランジスタ ５２，５７，６８，７０ ノード ５４，５６，８０，８２ インバータ ６０，６２，６４，６６ ＮＡＮＤゲート ７２ レベル変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クライブ ビトルストーン アメリカ合衆国 テキサス、ルーカス、 ダンバリー コート 120 (72)発明者 ピーター カミング フランス国 ラ ゴード、レ ジャルダン デ レトワール、ヴィラ ７ (72)発明者 クリストファー バー アメリカ合衆国 テキサス、プレイノー、 クリケット ドライブ 3109 Ｆターム(参考） 5J034 AB00 CB02 DB00 DB02 5J043 AA00 HH02 JJ02 KK00 KK01 KK06

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の複数のトランジスタを含むマスタ
    ーステージであって、第１の複数のトランジスタの各々
    がソースおよびドレイン間に選択的導電性パスを含むマ
    スターステージと、 第２の複数のトランジスタを含むスレーブステージであ
    って、第２の複数のトランジスタの各々がソースおよび
    ドレイン間に選択的導電性パスを含むスレーブステージ
    と、を含むフリップフロップであって、 低電力モードにおいて、フリップフロップは第１の複数
    のトランジスタの各々について選択的導電性パスに接続
    された第１の電圧を受電するように動作することがで
    き、 低電力モードにおいて、フリップフロップは第２の複数
    のトランジスタの各々について選択的導電性パスに接続
    された第２の電圧を受電するように動作することがで
    き、 低電力モードにおいて、第２の電圧は第１の電圧よりも
    大きいフリップフロップ。
  2. 【請求項２】 フリップフロップの動作方法であって、
    フリップフロップは第１の複数のトランジスタを含むマ
    スターステージを含み、第１の複数のトランジスタの各
    々がソースおよびドレイン間に選択的導電性パスを含
    み、フリップフロップはさらに第２の複数のトランジス
    タを含むスレーブステージを含み、第２の複数のトラン
    ジスタの各々がソースおよびドレイン間に選択的導電性
    パスを含み、前記方法は、 フリップフロップの低電力モードにおいて、第１の複数
    のトランジスタの各々について選択的導電性パスに接続
    された第１の電圧を接続するステップと、 フリップフロップの低電力モードにおいて、第２の複数
    のトランジスタの各々について選択的導電性パスに接続
    された第２の電圧を接続するステップと、を含み、 第２の電圧は第１の電圧よりも大きいフリップフロップ
    の動作方法。
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