JP2003133931A - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
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- JP2003133931A JP2003133931A JP2001322375A JP2001322375A JP2003133931A JP 2003133931 A JP2003133931 A JP 2003133931A JP 2001322375 A JP2001322375 A JP 2001322375A JP 2001322375 A JP2001322375 A JP 2001322375A JP 2003133931 A JP2003133931 A JP 2003133931A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 従来のマルチプレクサ回路では、高速動作を
可能とするためにプルアップ抵抗の値を小さくすると消
費電力の増大を招き、また、パラレルデータに直列に挿
入されたトランスファーゲートによる遅延で高速動作が
困難であった。 【解決手段】 マルチプレクサ回路は、パラレルデータ
Ｄが供給された複数のマルチプレクサセル100(10〜13)
を備え、該各マルチプレクサセルは、該パラレルデータ
をクロック信号CLK0,CLK1に同期してシリアルデータに
変換し、第１の電源線Ｖddと第２の電源線Ｖssとの間に
直列に接続された第１の負荷101並びに複数の第１電導
型のトランジスタ103,104、および、前記隣接する第１
電導型トランジスタの接続ノードPNを前記第１の電源線
のレベルに向けて変化させるレベル変化手段105を備え
る。
可能とするためにプルアップ抵抗の値を小さくすると消
費電力の増大を招き、また、パラレルデータに直列に挿
入されたトランスファーゲートによる遅延で高速動作が
困難であった。 【解決手段】 マルチプレクサ回路は、パラレルデータ
Ｄが供給された複数のマルチプレクサセル100(10〜13)
を備え、該各マルチプレクサセルは、該パラレルデータ
をクロック信号CLK0,CLK1に同期してシリアルデータに
変換し、第１の電源線Ｖddと第２の電源線Ｖssとの間に
直列に接続された第１の負荷101並びに複数の第１電導
型のトランジスタ103,104、および、前記隣接する第１
電導型トランジスタの接続ノードPNを前記第１の電源線
のレベルに向けて変化させるレベル変化手段105を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ間や複数の
ＬＳＩで構成した装置間の信号伝送を高速に行うための
技術に関し、特に、パラレルデータをシリアルデータに
変換するマルチプレクサ回路に関する。
ＬＳＩで構成した装置間の信号伝送を高速に行うための
技術に関し、特に、パラレルデータをシリアルデータに
変換するマルチプレクサ回路に関する。
【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＤＲＡＭ（Dynamic Random Access Memory）等の半
導体記憶装置やプロセッサ等の性能向上は目を見張るも
のがある。そして、この半導体記憶装置やプロセッサ等
の性能向上に伴って、各部品或いは要素間の信号伝送速
度を向上させなければ、システムの性能を向上させるこ
とができないという事態になって来ている。
器を構成する部品の性能は大きく向上しており、例え
ば、ＤＲＡＭ（Dynamic Random Access Memory）等の半
導体記憶装置やプロセッサ等の性能向上は目を見張るも
のがある。そして、この半導体記憶装置やプロセッサ等
の性能向上に伴って、各部品或いは要素間の信号伝送速
度を向上させなければ、システムの性能を向上させるこ
とができないという事態になって来ている。
【０００３】近年、ＬＳＩの高速動作に伴って、ＬＳＩ
間や複数のＬＳＩで構成した装置間の信号伝送として、
大容量の信号伝送を高速に行うことのできる信号伝送シ
ステムの提供が必要とされている。具体的に、例えば、
ネットワークインフラ向けのソリューションでは、ギガ
ビットの高速伝送が要求されるようになり、「ギガビッ
トＳｅｒＤｅｓ（Serializer and Deselializer）」と
いったデバイスが注目されている。そして、例えば、装
置間の信号伝送を目的としたインターフェース回路で用
いられるＬＳＩにおいて、パラレルデータをクロック信
号に同期したシリアルデータに高速に変換することので
きるマルチプレクサ回路の提供が要望されている。
間や複数のＬＳＩで構成した装置間の信号伝送として、
大容量の信号伝送を高速に行うことのできる信号伝送シ
ステムの提供が必要とされている。具体的に、例えば、
ネットワークインフラ向けのソリューションでは、ギガ
ビットの高速伝送が要求されるようになり、「ギガビッ
トＳｅｒＤｅｓ（Serializer and Deselializer）」と
いったデバイスが注目されている。そして、例えば、装
置間の信号伝送を目的としたインターフェース回路で用
いられるＬＳＩにおいて、パラレルデータをクロック信
号に同期したシリアルデータに高速に変換することので
きるマルチプレクサ回路の提供が要望されている。
【０００４】
【従来の技術】近年、ＳｅｒＤｅｓ機能を有するインタ
ーフェース回路において、ネットワークスイッチなどの
データ処理を行うロジック回路から受け取る比較的速度
の遅いパラレルデータを、例えば、Ｇｂｐｓレベルの高
速なシリアルデータに変換して出力する必要がある。こ
のようにデータの速度が速くなると、ＬＳＩ回路内の動
作周波数に上限がある部分ついては、別途電流パスを作
るなどにより時定数を改善したり、或いは、ＬＳＩ内部
のデータ処理においても差動信号を用いて電源インダン
タンス分の低減を行うことが必要となって来ている。
ーフェース回路において、ネットワークスイッチなどの
データ処理を行うロジック回路から受け取る比較的速度
の遅いパラレルデータを、例えば、Ｇｂｐｓレベルの高
速なシリアルデータに変換して出力する必要がある。こ
のようにデータの速度が速くなると、ＬＳＩ回路内の動
作周波数に上限がある部分ついては、別途電流パスを作
るなどにより時定数を改善したり、或いは、ＬＳＩ内部
のデータ処理においても差動信号を用いて電源インダン
タンス分の低減を行うことが必要となって来ている。
【０００５】従来、パラレルデータをシリアルデータに
変換するマルチプレクサ回路としては、例えば、W. Dal
ly et al., "DIGITAL SYSTEMS ENGINEERING", Cambridg
e, 1998などの文献（例えば、FIGURE 11-22, FIGURE 11
-25）にあるように、多相クロック信号を用いてデータ
処理を行っている。
変換するマルチプレクサ回路としては、例えば、W. Dal
ly et al., "DIGITAL SYSTEMS ENGINEERING", Cambridg
e, 1998などの文献（例えば、FIGURE 11-22, FIGURE 11
-25）にあるように、多相クロック信号を用いてデータ
処理を行っている。
【０００６】図１は従来のマルチプレクサ回路の一例を
示す回路図であり、また、図２は図１のマルチプレクサ
回路の動作を説明するためのタイミング図である。これ
ら図１および図２は、上述した文献のFIGURE 11-22に対
応する。図１において、参照符号１００１〜１００３，
１０１１〜１０１３，１０２１〜１０２３および１０３
１〜１０３３はｎチャネル型ＭＯＳトランジスタ（ｎＭ
ＯＳトランジスタ）、ＲＴは抵抗、φ０〜φ３は互いに
位相が９０°ずれた四相クロック信号、そして、ｄ０〜
ｄ３はパラレルデータを示している。
示す回路図であり、また、図２は図１のマルチプレクサ
回路の動作を説明するためのタイミング図である。これ
ら図１および図２は、上述した文献のFIGURE 11-22に対
応する。図１において、参照符号１００１〜１００３，
１０１１〜１０１３，１０２１〜１０２３および１０３
１〜１０３３はｎチャネル型ＭＯＳトランジスタ（ｎＭ
ＯＳトランジスタ）、ＲＴは抵抗、φ０〜φ３は互いに
位相が９０°ずれた四相クロック信号、そして、ｄ０〜
ｄ３はパラレルデータを示している。
【０００７】図１に示されるように、各トランジスタ
（入力トランジスタ）１００１，１０１１，１０２１お
よび１０３１のゲートには、それぞれパラレルデータｄ
０，ｄ１，ｄ２，およびｄ３が供給され、また、これら
の入力トランジスタと直列に接続されたトランジスタ１
００２，１００３；１０１２，１０１３；１０２２，１
０２３および１０３２，１０３３には、それぞれクロッ
ク信号φ３，φ０；φ０，φ１；φ１，φ２およびφ
２，φ３が入力され、各クロック信号が共に高レベル
『Ｈ』になるときにデータを取り込むようになってい
る。
（入力トランジスタ）１００１，１０１１，１０２１お
よび１０３１のゲートには、それぞれパラレルデータｄ
０，ｄ１，ｄ２，およびｄ３が供給され、また、これら
の入力トランジスタと直列に接続されたトランジスタ１
００２，１００３；１０１２，１０１３；１０２２，１
０２３および１０３２，１０３３には、それぞれクロッ
ク信号φ３，φ０；φ０，φ１；φ１，φ２およびφ
２，φ３が入力され、各クロック信号が共に高レベル
『Ｈ』になるときにデータを取り込むようになってい
る。
【０００８】すなわち、図２に示されるように、データ
ｄ０は、クロック信号φ３およびφ０が共に高レベル
『Ｈ』のときに取り込まれ、データｄ１は、クロック信
号φ０およびφ１が共に高レベル『Ｈ』のときに取り込
まれ、データｄ２は、クロック信号φ１およびφ２が共
に高レベル『Ｈ』のときに取り込まれ、そして、データ
ｄ３は、クロック信号φ２およびφ３が共に高レベル
『Ｈ』のときに取り込まれ、これにより、パラレルデー
タｄ０〜ｄ３は、例えば、四相クロック信号（φ０〜φ
３）に同期してシリアルデータに変換されて出力ＯＵＴ
に伝えられる。
ｄ０は、クロック信号φ３およびφ０が共に高レベル
『Ｈ』のときに取り込まれ、データｄ１は、クロック信
号φ０およびφ１が共に高レベル『Ｈ』のときに取り込
まれ、データｄ２は、クロック信号φ１およびφ２が共
に高レベル『Ｈ』のときに取り込まれ、そして、データ
ｄ３は、クロック信号φ２およびφ３が共に高レベル
『Ｈ』のときに取り込まれ、これにより、パラレルデー
タｄ０〜ｄ３は、例えば、四相クロック信号（φ０〜φ
３）に同期してシリアルデータに変換されて出力ＯＵＴ
に伝えられる。
【０００９】図３は従来のマルチプレクサ回路の他の例
を示す回路図であり、前述した文献のFIGURE 11-25に対
応する。図３において、参照符号１１１０〜１１１７，
１１２０〜１１２７，１１３１〜１１３３および１１４
１〜１１４３はｎＭＯＳトランジスタ、１１３４，１１
３５および１１４４，１１４５は負荷を示している。な
お、クロック信号φ０〜φ３は前述した互いに位相が９
０°ずれた四相クロック信号であり、また、ｄ０〜ｄ３
はパラレルデータである。
を示す回路図であり、前述した文献のFIGURE 11-25に対
応する。図３において、参照符号１１１０〜１１１７，
１１２０〜１１２７，１１３１〜１１３３および１１４
１〜１１４３はｎＭＯＳトランジスタ、１１３４，１１
３５および１１４４，１１４５は負荷を示している。な
お、クロック信号φ０〜φ３は前述した互いに位相が９
０°ずれた四相クロック信号であり、また、ｄ０〜ｄ３
はパラレルデータである。
【００１０】ここで、クロック信号／φ０〜／φ３およ
びデータ／ｄ０〜／ｄ３は、それぞれクロック信号φ０
〜φ３およびデータｄ０〜ｄ３の反転信号（逆論理の信
号）を示している。従って、例えば、クロック信号／φ
０は、クロック信号φ２と同じ信号であり、また、クロ
ック信号／φ１は、クロック信号φ３と同じ信号であ
る。また、参照符号Ｖｃは、トランジスタ１１３３およ
び１１４３のゲートに印加される所定のバイアス電圧を
示し、さらに、Ｖｒは負荷１１４４および１１４５を介
して出力ＯＵＴ−，ＯＵＴ＋に印加される基準電圧を示
している。
びデータ／ｄ０〜／ｄ３は、それぞれクロック信号φ０
〜φ３およびデータｄ０〜ｄ３の反転信号（逆論理の信
号）を示している。従って、例えば、クロック信号／φ
０は、クロック信号φ２と同じ信号であり、また、クロ
ック信号／φ１は、クロック信号φ３と同じ信号であ
る。また、参照符号Ｖｃは、トランジスタ１１３３およ
び１１４３のゲートに印加される所定のバイアス電圧を
示し、さらに、Ｖｒは負荷１１４４および１１４５を介
して出力ＯＵＴ−，ＯＵＴ＋に印加される基準電圧を示
している。
【００１１】図３に示すマルチプレクサ回路は、差動
（相補）の信号を使用するものであり、正論理のパラレ
ルデータｄ０，ｄ１，ｄ２，ｄ３は、それぞれ対応する
トランジスタ１１１０，１１２０；１１１２，１１２
２；１１１４，１１２４；１１１６，１１２６のゲート
に供給される各２つのクロック信号φ０，／φ１；φ
１，／φ２；φ２，／φ３；φ３，／φ０が共に高レベ
ル『Ｈ』になるときに取り込まれ、シリアルデータｍと
して差動対を構成する一方のトランジスタ１１３２のゲ
ートに供給される。同様に、負論理のパラレルデータ／
ｄ０，／ｄ１，／ｄ２，／ｄ３は、それぞれ対応するト
ランジスタ１１１１，１１２１；１１１３，１１２３；
１１１５，１１２５；１１１７，１１２７のゲートに供
給される各２つのクロック信号φ０，／φ１；φ１，／
φ２；φ２，／φ３；φ３，／φ０が共に高レベル
『Ｈ』になるときに取り込まれ、シリアルデータ／ｍと
して差動対を構成する他方のトランジスタ１１３１のゲ
ートに供給される。
（相補）の信号を使用するものであり、正論理のパラレ
ルデータｄ０，ｄ１，ｄ２，ｄ３は、それぞれ対応する
トランジスタ１１１０，１１２０；１１１２，１１２
２；１１１４，１１２４；１１１６，１１２６のゲート
に供給される各２つのクロック信号φ０，／φ１；φ
１，／φ２；φ２，／φ３；φ３，／φ０が共に高レベ
ル『Ｈ』になるときに取り込まれ、シリアルデータｍと
して差動対を構成する一方のトランジスタ１１３２のゲ
ートに供給される。同様に、負論理のパラレルデータ／
ｄ０，／ｄ１，／ｄ２，／ｄ３は、それぞれ対応するト
ランジスタ１１１１，１１２１；１１１３，１１２３；
１１１５，１１２５；１１１７，１１２７のゲートに供
給される各２つのクロック信号φ０，／φ１；φ１，／
φ２；φ２，／φ３；φ３，／φ０が共に高レベル
『Ｈ』になるときに取り込まれ、シリアルデータ／ｍと
して差動対を構成する他方のトランジスタ１１３１のゲ
ートに供給される。
【００１２】トランジスタ１１３１〜１１３３および負
荷１１３４，１１３５より成る差動増幅器はプリドライ
バを構成し、このプリドライバの差動出力ｐ，／ｐがト
ランジスタ１１４１〜１１４３および負荷１１４４，１
１４５で構成される出力段の差動増幅器の差動入力（差
動トランジスタ１１４１，１１４２のゲート）に供給さ
れる。そして、出力段の差動増幅器は、差動出力ＯＵＴ
＋，ＯＵＴ−を出力する。
荷１１３４，１１３５より成る差動増幅器はプリドライ
バを構成し、このプリドライバの差動出力ｐ，／ｐがト
ランジスタ１１４１〜１１４３および負荷１１４４，１
１４５で構成される出力段の差動増幅器の差動入力（差
動トランジスタ１１４１，１１４２のゲート）に供給さ
れる。そして、出力段の差動増幅器は、差動出力ＯＵＴ
＋，ＯＵＴ−を出力する。
【００１３】
【発明が解決しようとする課題】図１〜図３に示す従来
のマルチプレクサ回路には、次のような解決すべき課題
がある。
のマルチプレクサ回路には、次のような解決すべき課題
がある。
【００１４】まず、図１および図２を参照して説明した
従来のマルチプレクサ回路においては、クロック信号に
より制御される直列接続されたトランジスタが切れた瞬
間、その直上のノードは、そのノードの電位とその直上
のトランジスタに入力されるデータの電位で決まる電流
により充電されて電位が上がることになるが、その時定
数は、ｐＭＯＳトランジスタによる充電と比べると非常
に長くなって、高速動作が難しい。
従来のマルチプレクサ回路においては、クロック信号に
より制御される直列接続されたトランジスタが切れた瞬
間、その直上のノードは、そのノードの電位とその直上
のトランジスタに入力されるデータの電位で決まる電流
により充電されて電位が上がることになるが、その時定
数は、ｐＭＯＳトランジスタによる充電と比べると非常
に長くなって、高速動作が難しい。
【００１５】具体的に、例えば、パラレルデータｄ０に
関して、このデータｄ０が高レベル『Ｈ』であると仮定
すると、クロック信号φ３およびφ０が共に高レベル
『Ｈ』のときには、トランジスタ１００２および１００
３が共にオンして、出力ＯＵＴの電位を低レベル『Ｌ』
（Ｖss）に引き下げる。この後、クロック信号φ３が高
レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、トラ
ンジスタ１００２がオフすると共に、クロック信号φ１
が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がってト
ランジスタ１０１３をオンし（このとき、トランジスタ
１０１１はクロック信号φ０が高レベル『Ｈ』なのでオ
ンしている）、データｄ１に対応したレベルが出力ＯＵ
Ｔに現れる。このとき、パラレルデータｄ１が低レベル
『Ｌ』であると仮定すると、このデータｄ１に応じて出
力ＯＵＴは高レベル『Ｈ』に変化するが、この出力ＯＵ
Ｔを高速に高レベル『Ｈ』（Ｖdd）に立ち上げるには抵
抗（プルアップ抵抗）ＲＴの値を小さくしなければなら
ない。しかしながら、プルアップ抵抗ＲＴの値を小さく
することは、消費電力の増大を招くため、実際には、図
１に示す回路では高速動作が困難となっている。
関して、このデータｄ０が高レベル『Ｈ』であると仮定
すると、クロック信号φ３およびφ０が共に高レベル
『Ｈ』のときには、トランジスタ１００２および１００
３が共にオンして、出力ＯＵＴの電位を低レベル『Ｌ』
（Ｖss）に引き下げる。この後、クロック信号φ３が高
レベル『Ｈ』から低レベル『Ｌ』に立ち下がると、トラ
ンジスタ１００２がオフすると共に、クロック信号φ１
が低レベル『Ｌ』から高レベル『Ｈ』に立ち上がってト
ランジスタ１０１３をオンし（このとき、トランジスタ
１０１１はクロック信号φ０が高レベル『Ｈ』なのでオ
ンしている）、データｄ１に対応したレベルが出力ＯＵ
Ｔに現れる。このとき、パラレルデータｄ１が低レベル
『Ｌ』であると仮定すると、このデータｄ１に応じて出
力ＯＵＴは高レベル『Ｈ』に変化するが、この出力ＯＵ
Ｔを高速に高レベル『Ｈ』（Ｖdd）に立ち上げるには抵
抗（プルアップ抵抗）ＲＴの値を小さくしなければなら
ない。しかしながら、プルアップ抵抗ＲＴの値を小さく
することは、消費電力の増大を招くため、実際には、図
１に示す回路では高速動作が困難となっている。
【００１６】次に、図３を参照して説明した従来のマル
チプレクサ回路においては、パラレルデータ側からプリ
ドライバを駆動するノードに２つのトランスファーゲー
トが存在することになるため、高速で動作させることが
難しい。
チプレクサ回路においては、パラレルデータ側からプリ
ドライバを駆動するノードに２つのトランスファーゲー
トが存在することになるため、高速で動作させることが
難しい。
【００１７】すなわち、例えば、パラレルデータｄ０お
よび／ｄ０は、それぞれクロック信号φ０，／φ１によ
り制御されるトランスファーゲート（トランジスタ）１
１１０，１１２０および１１１１，１１２１を介して、
プリドライバの差動対トランジスタ１１３２および１１
３１のゲートに供給されるが、この直列に挿入された２
つのトランスファーゲートによる遅延のために、高速動
作が困難となっている。
よび／ｄ０は、それぞれクロック信号φ０，／φ１によ
り制御されるトランスファーゲート（トランジスタ）１
１１０，１１２０および１１１１，１１２１を介して、
プリドライバの差動対トランジスタ１１３２および１１
３１のゲートに供給されるが、この直列に挿入された２
つのトランスファーゲートによる遅延のために、高速動
作が困難となっている。
【００１８】本発明は、上述した従来のマルチプレクサ
回路が有する課題に鑑み、パラレルデータをクロック信
号に同期したシリアルデータに高速に変換することので
きるマルチプレクサ回路の提供を目的とする。
回路が有する課題に鑑み、パラレルデータをクロック信
号に同期したシリアルデータに高速に変換することので
きるマルチプレクサ回路の提供を目的とする。
【００１９】
【課題を解決するための手段】本発明によれば、パラレ
ルデータが供給された複数のマルチプレクサセルを備
え、前記パラレルデータをクロック信号に同期してシリ
アルデータに変換するマルチプレクサ回路が提供され、
この各マルチプレクサセルは、第１の電源線と第２の電
源線との間に直列に接続された第１の負荷並びに複数の
第１電導型のトランジスタ、および、前記隣接する第１
電導型トランジスタの接続ノードを前記第１の電源線の
レベルに向けて変化させるレベル変化手段を備える。
ルデータが供給された複数のマルチプレクサセルを備
え、前記パラレルデータをクロック信号に同期してシリ
アルデータに変換するマルチプレクサ回路が提供され、
この各マルチプレクサセルは、第１の電源線と第２の電
源線との間に直列に接続された第１の負荷並びに複数の
第１電導型のトランジスタ、および、前記隣接する第１
電導型トランジスタの接続ノードを前記第１の電源線の
レベルに向けて変化させるレベル変化手段を備える。
【００２０】この本発明のマルチプレクサ回路によれ
ば、各マルチプレクサセルが第１の負荷並びに複数の第
１電導型のトランジスタ、および、レベル変化手段を備
える。第１の負荷並びに複数の第１電導型のトランジス
タは、第１の電源線と第２の電源線との間に直列に接続
され、また、レベル変化手段は、隣接する第１電導型ト
ランジスタの接続ノードに設けられ、この接続ノードを
第１の電源線のレベルに向けて変化させる。
ば、各マルチプレクサセルが第１の負荷並びに複数の第
１電導型のトランジスタ、および、レベル変化手段を備
える。第１の負荷並びに複数の第１電導型のトランジス
タは、第１の電源線と第２の電源線との間に直列に接続
され、また、レベル変化手段は、隣接する第１電導型ト
ランジスタの接続ノードに設けられ、この接続ノードを
第１の電源線のレベルに向けて変化させる。
【００２１】本発明のマルチプレクサ回路によれば、パ
ラレルデータをクロック信号に同期したシリアルデータ
に高速に変換することができる。
ラレルデータをクロック信号に同期したシリアルデータ
に高速に変換することができる。
【００２２】
【発明の実施の形態】以下、本発明に係るマルチプレク
サ回路の各実施例を添付図面を参照して詳述する。
サ回路の各実施例を添付図面を参照して詳述する。
【００２３】図４は本発明に係るマルチプレクサ回路の
全体構成の一例を示すブロック図であり、図５は図４の
マルチプレクサ回路の動作を説明するためのタイミング
図である。図４において、参照符号１０〜１３はマルチ
プレクサセル、ＰＤ０〜ＰＤ３はパラレルデータ、そし
て、ＳＤはシリアルデータを示している。ここで、図４
のマルチプレクサ回路は、４：１のマルチプレクサ回路
の例であるが、本発明は、これに限定されないのはいう
までもない。
全体構成の一例を示すブロック図であり、図５は図４の
マルチプレクサ回路の動作を説明するためのタイミング
図である。図４において、参照符号１０〜１３はマルチ
プレクサセル、ＰＤ０〜ＰＤ３はパラレルデータ、そし
て、ＳＤはシリアルデータを示している。ここで、図４
のマルチプレクサ回路は、４：１のマルチプレクサ回路
の例であるが、本発明は、これに限定されないのはいう
までもない。
【００２４】図４に示されるように、マルチプレクサ回
路は、４つのマルチプレクサセル１０〜１３を備え、各
マルチプレクサセル１０，１１，１２，１３には、それ
ぞれクロック信号φ０，φ１；φ１，φ２；φ２，φ
３；φ３，φ０が供給されている。ここで、図５に示さ
れるように、クロック信号φ０〜φ３は、互いに位相が
９０°ずれた四相クロック信号であり、パラレルデータ
ＰＤ０〜ＰＤ３は、この四相クロック信号φ０〜φ３に
同期してシリアルデータＳＤ０〜ＳＤ３に変換される。
路は、４つのマルチプレクサセル１０〜１３を備え、各
マルチプレクサセル１０，１１，１２，１３には、それ
ぞれクロック信号φ０，φ１；φ１，φ２；φ２，φ
３；φ３，φ０が供給されている。ここで、図５に示さ
れるように、クロック信号φ０〜φ３は、互いに位相が
９０°ずれた四相クロック信号であり、パラレルデータ
ＰＤ０〜ＰＤ３は、この四相クロック信号φ０〜φ３に
同期してシリアルデータＳＤ０〜ＳＤ３に変換される。
【００２５】図６は本発明に係るマルチプレクサ回路に
おけるマルチプレクサセルの第１実施例を示す回路図で
ある。
おけるマルチプレクサセルの第１実施例を示す回路図で
ある。
【００２６】図６に示されるように、本第１実施例のマ
ルチプレクサセル１００（１０〜１３）は、負荷１０
１、ｎＭＯＳトランジスタ１０２〜１０４、および、プ
ルアップスイッチ（プルアップ用トランジスタ）１０５
を備えて構成される。
ルチプレクサセル１００（１０〜１３）は、負荷１０
１、ｎＭＯＳトランジスタ１０２〜１０４、および、プ
ルアップスイッチ（プルアップ用トランジスタ）１０５
を備えて構成される。
【００２７】負荷１０１は、高電位電源線（Ｖdd）と出
力ノード（出力Ｑ）との間に設けられ、さらに、この出
力Ｑと低電位電源線（Ｖss）との間にはトランジスタ１
０２〜１０４が直列に接続されている。
力ノード（出力Ｑ）との間に設けられ、さらに、この出
力Ｑと低電位電源線（Ｖss）との間にはトランジスタ１
０２〜１０４が直列に接続されている。
【００２８】トランジスタ１０２は、そのゲートに入力
デー夕Ｄ（パラレルデータＰＤ０〜ＰＤ３）を受けて出
力Ｑを駆動し、また、トランジスタ１０３および１０４
は、各ゲートに供給されるクロック信号ＣＬＫ０および
ＣＬＫ１に応じてスイッチング動作を行うようになって
いる。ここで、トランジスタ１０２とトランジスタ１０
３との接続ノードＰＮは、プルアップスイッチ１０５を
介して高電位電源線（Ｖdd）に接続されている。
デー夕Ｄ（パラレルデータＰＤ０〜ＰＤ３）を受けて出
力Ｑを駆動し、また、トランジスタ１０３および１０４
は、各ゲートに供給されるクロック信号ＣＬＫ０および
ＣＬＫ１に応じてスイッチング動作を行うようになって
いる。ここで、トランジスタ１０２とトランジスタ１０
３との接続ノードＰＮは、プルアップスイッチ１０５を
介して高電位電源線（Ｖdd）に接続されている。
【００２９】すなわち、駆動用トランジスタ１０２は、
クロック信号ＣＬＫ０およびＣＬＫ１により制御される
スイッチ用（データ確定用）のトランジスタ１０３およ
び１０４がオンするときに、入力データＤに応じて出力
データ（Ｑ）を確定する。ここで、入力データＤは、各
マルチプレクサセル１０〜１３毎にパラレルデータＰＤ
０〜ＰＤ３とされ、また、クロック信号ＣＬＫ０，ＣＬ
Ｋ１は、各マルチプレクサセル１０〜１３毎にクロック
信号φ０，φ１；φ１，φ２；φ２，φ３；φ３，φ０
とされる。
クロック信号ＣＬＫ０およびＣＬＫ１により制御される
スイッチ用（データ確定用）のトランジスタ１０３およ
び１０４がオンするときに、入力データＤに応じて出力
データ（Ｑ）を確定する。ここで、入力データＤは、各
マルチプレクサセル１０〜１３毎にパラレルデータＰＤ
０〜ＰＤ３とされ、また、クロック信号ＣＬＫ０，ＣＬ
Ｋ１は、各マルチプレクサセル１０〜１３毎にクロック
信号φ０，φ１；φ１，φ２；φ２，φ３；φ３，φ０
とされる。
【００３０】図６に示されるように、本第１実施例のマ
ルチプレクサセル１００は、駆動用トランジスタ１０２
とデータ確定用トランジスタ１０３との接続ノードＰＮ
に対して、高電位電源電圧Ｖddにプルアップするプルア
ップスイッチ１０５が接続され、データ入力されるトラ
ンジスタ１０２のノードを直接プルアップするので、前
述した図１の従来例に対して高速動作の面で優位であ
る。さらに、パラレルの入力デー夕ＤがｎＭＯＳトラン
ジスタ１０２のゲートを直接駆動するので、前述した図
３の従来例とは異なり高速動作が可能である。
ルチプレクサセル１００は、駆動用トランジスタ１０２
とデータ確定用トランジスタ１０３との接続ノードＰＮ
に対して、高電位電源電圧Ｖddにプルアップするプルア
ップスイッチ１０５が接続され、データ入力されるトラ
ンジスタ１０２のノードを直接プルアップするので、前
述した図１の従来例に対して高速動作の面で優位であ
る。さらに、パラレルの入力デー夕ＤがｎＭＯＳトラン
ジスタ１０２のゲートを直接駆動するので、前述した図
３の従来例とは異なり高速動作が可能である。
【００３１】図７は本発明のマルチプレクサセルの第２
実施例を示す回路図である。
実施例を示す回路図である。
【００３２】図７と図６との比較から明らかなように、
本第２実施例のマルチプレクサセルは、第１実施例のマ
ルチプレクサセルにおけるプルアップ位置を２個所にし
たものに相当する。すなわち、駆動用トランジスタの１
０２とデータ確定用トランジスタ１０３との接続ノード
ＰＮ１に対して、高電位電源電圧Ｖddにプルアップする
第１のプルアップスイッチ１０５を設け、さらに、デー
タ確定用トランジスタ１０３と１０４との接続ノードＰ
Ｎ２に対して、高電位電源電圧Ｖddにプルアップする第
２のプルアップスイッチ１０６を設けるようになってい
る。
本第２実施例のマルチプレクサセルは、第１実施例のマ
ルチプレクサセルにおけるプルアップ位置を２個所にし
たものに相当する。すなわち、駆動用トランジスタの１
０２とデータ確定用トランジスタ１０３との接続ノード
ＰＮ１に対して、高電位電源電圧Ｖddにプルアップする
第１のプルアップスイッチ１０５を設け、さらに、デー
タ確定用トランジスタ１０３と１０４との接続ノードＰ
Ｎ２に対して、高電位電源電圧Ｖddにプルアップする第
２のプルアップスイッチ１０６を設けるようになってい
る。
【００３３】このように、プルアップ位置を複数個所に
することにより、各ノード（ＰＮ１，ＰＮ２）の初期状
態への遷移時間を短くし、より一層の高速動作が可能に
なる。
することにより、各ノード（ＰＮ１，ＰＮ２）の初期状
態への遷移時間を短くし、より一層の高速動作が可能に
なる。
【００３４】図８は本発明のマルチプレクサセルの第３
実施例を示す回路図であり、図９は図８のマルチプレク
サセルの動作を説明するためのタイミング図である。
実施例を示す回路図であり、図９は図８のマルチプレク
サセルの動作を説明するためのタイミング図である。
【００３５】図８に示されるように、本第３実施例のマ
ルチプレクサセルは、ｐＭＯＳトランジスタ１１１，１
１２、および、ｎＭＯＳトランジスタ１１３〜１１５を
備えて構成される。トランジスタ１１１，１１３，１１
４は、高電位電源線（Ｖdd）と低電位電源線（Ｖss）と
の間に直列に接続され、トランジスタ１１１および１１
４のゲートにはクロック信号ＣＬＫ０が供給されてい
る。駆動用トランジスタ１１３のゲートには入力デー夕
Ｄが供給され、また、トランジスタ１１１と１１３との
接続ノードには、ソースが高電位電源線（Ｖdd）に接続
されゲートに入力デー夕Ｄが供給されたプルアップ用の
トランジスタ１１２のドレインが接続されると共に、ク
ロック信号ＣＬＫ１がゲートに供給されたトランジスタ
１１５が出力Ｑとの間に挿入されている。
ルチプレクサセルは、ｐＭＯＳトランジスタ１１１，１
１２、および、ｎＭＯＳトランジスタ１１３〜１１５を
備えて構成される。トランジスタ１１１，１１３，１１
４は、高電位電源線（Ｖdd）と低電位電源線（Ｖss）と
の間に直列に接続され、トランジスタ１１１および１１
４のゲートにはクロック信号ＣＬＫ０が供給されてい
る。駆動用トランジスタ１１３のゲートには入力デー夕
Ｄが供給され、また、トランジスタ１１１と１１３との
接続ノードには、ソースが高電位電源線（Ｖdd）に接続
されゲートに入力デー夕Ｄが供給されたプルアップ用の
トランジスタ１１２のドレインが接続されると共に、ク
ロック信号ＣＬＫ１がゲートに供給されたトランジスタ
１１５が出力Ｑとの間に挿入されている。
【００３６】次に、この第３実施例のマルチプレクサセ
ルを、例えば、図４におけるマルチプレクサセル１０に
適用した場合を説明する。
ルを、例えば、図４におけるマルチプレクサセル１０に
適用した場合を説明する。
【００３７】図９に示されるように、クロック信号φ０
（ＣＬＫ０）およびφ１（ＣＬＫ１）が共に低レベル
『Ｌ』のとき（期間Ｔ３’）、トランジスタ１１１はオ
ンしてトランジスタ１１４および１１５はオフし、ノー
ドＮ１は高レベル『Ｈ』（高電位電源電圧Ｖdd）にプル
アップされる。ただし、トランジスタ１１５はオフなの
で、ノードＮ１のレベルは出力ＳＤ０（Ｑ）には伝わら
ない。
（ＣＬＫ０）およびφ１（ＣＬＫ１）が共に低レベル
『Ｌ』のとき（期間Ｔ３’）、トランジスタ１１１はオ
ンしてトランジスタ１１４および１１５はオフし、ノー
ドＮ１は高レベル『Ｈ』（高電位電源電圧Ｖdd）にプル
アップされる。ただし、トランジスタ１１５はオフなの
で、ノードＮ１のレベルは出力ＳＤ０（Ｑ）には伝わら
ない。
【００３８】まず、パラレルデータＰＤ０（Ｄ）が高レ
ベル『Ｈ』であると仮定すると、この高レベル『Ｈ』の
データＰＤ０によりトランジスタ１１３がオンしてトラ
ンジスタ１１２がオフし、クロック信号φ０が低レベル
『Ｌ』から高レベル『Ｈ』になると（期間Ｔ０）、トラ
ンジスタ１１４がオンしてトランジスタ１１１がオフ
し、ノードＮ１は低レベル『Ｌ』（低電位電源電圧Ｖs
s）に引き下げられる。続いて、クロック信号φ１も低
レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ
１）、トランジスタ１１５がオンしてノードＮ１のレベ
ルが出力ＳＤ０になる。
ベル『Ｈ』であると仮定すると、この高レベル『Ｈ』の
データＰＤ０によりトランジスタ１１３がオンしてトラ
ンジスタ１１２がオフし、クロック信号φ０が低レベル
『Ｌ』から高レベル『Ｈ』になると（期間Ｔ０）、トラ
ンジスタ１１４がオンしてトランジスタ１１１がオフ
し、ノードＮ１は低レベル『Ｌ』（低電位電源電圧Ｖs
s）に引き下げられる。続いて、クロック信号φ１も低
レベル『Ｌ』から高レベル『Ｈ』になると（期間Ｔ
１）、トランジスタ１１５がオンしてノードＮ１のレベ
ルが出力ＳＤ０になる。
【００３９】一方、パラレルデータＰＤ０（Ｄ）が低レ
ベル『Ｌ』であると仮定すると、この低レベル『Ｌ』の
データＰＤ０によりトランジスタ１１３がオフしてトラ
ンジスタ１１２がオンし、ノードＮ１は高レベル『Ｈ』
に引き上げられ（高レベル『Ｈ』を維持し）、クロック
信号φ０が低レベル『Ｌ』から高レベル『Ｈ』になると
（期間Ｔ０）、トランジスタ１１４がオンしてトランジ
スタ１１１がオフするが、ノードＮ１は高レベル『Ｈ』
を維持する。続いて、クロック信号φ１も低レベル
『Ｌ』から高レベル『Ｈ』になると（期間Ｔ１）、トラ
ンジスタ１１５がオンしてノードＮ１のレベルが出力Ｓ
Ｄ０になる。
ベル『Ｌ』であると仮定すると、この低レベル『Ｌ』の
データＰＤ０によりトランジスタ１１３がオフしてトラ
ンジスタ１１２がオンし、ノードＮ１は高レベル『Ｈ』
に引き上げられ（高レベル『Ｈ』を維持し）、クロック
信号φ０が低レベル『Ｌ』から高レベル『Ｈ』になると
（期間Ｔ０）、トランジスタ１１４がオンしてトランジ
スタ１１１がオフするが、ノードＮ１は高レベル『Ｈ』
を維持する。続いて、クロック信号φ１も低レベル
『Ｌ』から高レベル『Ｈ』になると（期間Ｔ１）、トラ
ンジスタ１１５がオンしてノードＮ１のレベルが出力Ｓ
Ｄ０になる。
【００４０】さらに、続いて、クロック信号φ０が高レ
ベル『Ｈ』から低レベル『Ｌ』になると（期間Ｔ２）、
トランジスタ１１４がオフしてトランジスタ１１１がオ
ンし、ノードＮ１は再び高レベル『Ｈ』にプルアップさ
れる。なお、この期間Ｔ２において、クロック信号φ１
は高レベル『Ｈ』でトランジスタ１１５はオンしてお
り、高レベル『Ｈ』にプルアップされたノードＮ１のレ
ベルは出力Ｑ（ＳＤ１）へ伝えられるが、次に動作する
マルチプレクサセルが低レベル『Ｌ』を出力する場合
（例えば、図４におけるマルチプレクサセル１１に高レ
ベル『Ｈ』のパラレルデータＰＤ１が供給さて出力Ｑに
低レベル『Ｌ』を伝える場合）には、高レベル『Ｈ』に
プルアップされた出力Ｑ（ＳＤ１）のレベルは低レベル
『Ｌ』に引き下げられる。ここで、ｐＭＯＳトランジス
タ１１１および１１２は、小さいサイズのトランジスタ
として構成され、例えば、トランジスタ１１１および１
１２がオンしている状態で、次に動作するマルチプレク
サセルが低レベル『Ｌ』を出力する場合でも、出力ノー
ド（Ｑ）を瞬時に低レベル『Ｌ』に引き下げることがで
きるようになっている。
ベル『Ｈ』から低レベル『Ｌ』になると（期間Ｔ２）、
トランジスタ１１４がオフしてトランジスタ１１１がオ
ンし、ノードＮ１は再び高レベル『Ｈ』にプルアップさ
れる。なお、この期間Ｔ２において、クロック信号φ１
は高レベル『Ｈ』でトランジスタ１１５はオンしてお
り、高レベル『Ｈ』にプルアップされたノードＮ１のレ
ベルは出力Ｑ（ＳＤ１）へ伝えられるが、次に動作する
マルチプレクサセルが低レベル『Ｌ』を出力する場合
（例えば、図４におけるマルチプレクサセル１１に高レ
ベル『Ｈ』のパラレルデータＰＤ１が供給さて出力Ｑに
低レベル『Ｌ』を伝える場合）には、高レベル『Ｈ』に
プルアップされた出力Ｑ（ＳＤ１）のレベルは低レベル
『Ｌ』に引き下げられる。ここで、ｐＭＯＳトランジス
タ１１１および１１２は、小さいサイズのトランジスタ
として構成され、例えば、トランジスタ１１１および１
１２がオンしている状態で、次に動作するマルチプレク
サセルが低レベル『Ｌ』を出力する場合でも、出力ノー
ド（Ｑ）を瞬時に低レベル『Ｌ』に引き下げることがで
きるようになっている。
【００４１】このように、本第３実施例によれば、例え
ば、図３を参照して説明したマルチプレクサ回路と比較
して、クロック信号ＣＬＫ０（φ０）による選択をナン
ド型にすることで出力ノードのプルアップパスに接続さ
れているｎＭＯＳトランジスタをトランジスタ１１５だ
けとして一段削る（例えば、図３におけるトランジスタ
１１１０，１１１１を削る）ことにより、高速動作が可
能になる。
ば、図３を参照して説明したマルチプレクサ回路と比較
して、クロック信号ＣＬＫ０（φ０）による選択をナン
ド型にすることで出力ノードのプルアップパスに接続さ
れているｎＭＯＳトランジスタをトランジスタ１１５だ
けとして一段削る（例えば、図３におけるトランジスタ
１１１０，１１１１を削る）ことにより、高速動作が可
能になる。
【００４２】図１０は本発明のマルチプレクサセルの第
４実施例を示す回路図である。
４実施例を示す回路図である。
【００４３】図１０に示されるように、本第４実施例の
マルチプレクサセルは、ｐＭＯＳトランジスタ１１６，
１１７、および、ｎＭＯＳトランジスタ１１３〜１１５
を備えて構成される。ここで、ｎＭＯＳトランジスタ１
１３〜１１５は、上述した第３実施例と同様に機能する
ものであり、また、ゲートに低電位電源電圧Ｖssが印加
されたｐＭＯＳトランジスタ１１６は負荷素子として機
能し、また、ゲートに低電位電源電圧Ｖssが印加された
ｐＭＯＳトランジスタ１１７はプルアップ素子として機
能する。
マルチプレクサセルは、ｐＭＯＳトランジスタ１１６，
１１７、および、ｎＭＯＳトランジスタ１１３〜１１５
を備えて構成される。ここで、ｎＭＯＳトランジスタ１
１３〜１１５は、上述した第３実施例と同様に機能する
ものであり、また、ゲートに低電位電源電圧Ｖssが印加
されたｐＭＯＳトランジスタ１１６は負荷素子として機
能し、また、ゲートに低電位電源電圧Ｖssが印加された
ｐＭＯＳトランジスタ１１７はプルアップ素子として機
能する。
【００４４】このように、本第４実施例によれば、例え
ば、図３を参照して説明したマルチプレクサ回路と比較
して、クロック信号ＣＬＫ０による選択を行うトランジ
スタ１１４をデータ入力トランジスタ１１３の低電位電
源線（Ｖss）側に配置することにより、出力ノードのプ
ルアップパスに接続されているｎＭＯＳトランジスタを
トランジスタ１１５だけとして一段削る（例えば、図３
におけるトランジスタ１１１０，１１１１を削る）こと
ができ、より高速な動作が可能になる。
ば、図３を参照して説明したマルチプレクサ回路と比較
して、クロック信号ＣＬＫ０による選択を行うトランジ
スタ１１４をデータ入力トランジスタ１１３の低電位電
源線（Ｖss）側に配置することにより、出力ノードのプ
ルアップパスに接続されているｎＭＯＳトランジスタを
トランジスタ１１５だけとして一段削る（例えば、図３
におけるトランジスタ１１１０，１１１１を削る）こと
ができ、より高速な動作が可能になる。
【００４５】図１１は本発明のマルチプレクサセルの第
５実施例を示す回路図であり、差動信号を扱うようにな
っている。
５実施例を示す回路図であり、差動信号を扱うようにな
っている。
【００４６】図１１に示されるように、本第５実施例の
マルチプレクサセルは、ｐＭＯＳトランジスタ１２１，
１２２、および、ｎＭＯＳトランジスタ１２３〜１２６
を備えて構成される。ここで、ゲートに低電位電源電圧
Ｖssが印加されたｐＭＯＳトランジスタ１２１および１
２２は負荷素子として機能する。また、ｎＭＯＳトラン
ジスタ１２３および１２４は差動対トランジスタであ
り、各ゲートに差動（相補）の入力デー夕Ｄ，ＤＸ（パ
ラレルデータＰＤ，ＸＰＤ）が供給される。ここで、入
力データＤＸおよびパラレルデータＰＤＸは、それぞれ
入力データＤおよびパラレルデータＰＤの反転レベルの
信号を示している。
マルチプレクサセルは、ｐＭＯＳトランジスタ１２１，
１２２、および、ｎＭＯＳトランジスタ１２３〜１２６
を備えて構成される。ここで、ゲートに低電位電源電圧
Ｖssが印加されたｐＭＯＳトランジスタ１２１および１
２２は負荷素子として機能する。また、ｎＭＯＳトラン
ジスタ１２３および１２４は差動対トランジスタであ
り、各ゲートに差動（相補）の入力デー夕Ｄ，ＤＸ（パ
ラレルデータＰＤ，ＸＰＤ）が供給される。ここで、入
力データＤＸおよびパラレルデータＰＤＸは、それぞれ
入力データＤおよびパラレルデータＰＤの反転レベルの
信号を示している。
【００４７】トランジスタ１２５および１２６は、差動
増幅部（トランジスタ１２１〜１２４）と低電位電源線
（Ｖss）との間に設けられ、トランジスタ１２５のゲー
トにはクロックＣＬＫ０が供給され、また、トランジス
タ１２６のゲートにはクロックＣＬＫ１が供給されてい
る。なお、本第５実施例は、見方によれば、図６に示す
第１実施例において、負荷１０１をトランジスタ１２１
（１２２）で構成し、プルアップスイッチ１０５をトラ
ンジスタ１２２，１２４（１２１，１２３）で構成した
ものに相当する。
増幅部（トランジスタ１２１〜１２４）と低電位電源線
（Ｖss）との間に設けられ、トランジスタ１２５のゲー
トにはクロックＣＬＫ０が供給され、また、トランジス
タ１２６のゲートにはクロックＣＬＫ１が供給されてい
る。なお、本第５実施例は、見方によれば、図６に示す
第１実施例において、負荷１０１をトランジスタ１２１
（１２２）で構成し、プルアップスイッチ１０５をトラ
ンジスタ１２２，１２４（１２１，１２３）で構成した
ものに相当する。
【００４８】本第５実施例のマルチプレクサセルは、例
えば、図４におけるマルチプレクサセル１０に適用した
場合、クロック信号φ０（ＣＬＫ０）およびφ１（ＣＬ
Ｋ１）が共に高レベル『Ｈ』になると（図９における期
間Ｔ１）、差動増幅部が活性化（パラレルデータＰＤ
０，ＰＤ０Ｘを受け取る差動対トランジスタ１２３，１
２４が動作）して、出力Ｑ，ＱＸ（ＳＤ０，ＳＤ０Ｘ）
が確定する。ここで、トランジスタ１２３のゲートに供
給される入力データＤ（パラレルデータＰＤ）が低レベ
ル『Ｌ』だと出力（シリアルデータ）ＳＤ０は高レベル
『Ｈ』になるが、このとき、入力データＤＸ（パラレル
データＰＤＸ）が高レベル『Ｈ』となりトランジスタ１
２４がオンして、差動対トランジスタ１２３，１２４の
直下のノード（ＰＮ）をプルアップする。
えば、図４におけるマルチプレクサセル１０に適用した
場合、クロック信号φ０（ＣＬＫ０）およびφ１（ＣＬ
Ｋ１）が共に高レベル『Ｈ』になると（図９における期
間Ｔ１）、差動増幅部が活性化（パラレルデータＰＤ
０，ＰＤ０Ｘを受け取る差動対トランジスタ１２３，１
２４が動作）して、出力Ｑ，ＱＸ（ＳＤ０，ＳＤ０Ｘ）
が確定する。ここで、トランジスタ１２３のゲートに供
給される入力データＤ（パラレルデータＰＤ）が低レベ
ル『Ｌ』だと出力（シリアルデータ）ＳＤ０は高レベル
『Ｈ』になるが、このとき、入力データＤＸ（パラレル
データＰＤＸ）が高レベル『Ｈ』となりトランジスタ１
２４がオンして、差動対トランジスタ１２３，１２４の
直下のノード（ＰＮ）をプルアップする。
【００４９】このように、本第５実施例によれば、出力
ノードのプルアップパスに接続されているｎＭＯＳトラ
ンジスタ（例えば、図３におけるトランジスタ１１１
０，１１２０；１１１１，１１２１）を削除して高速動
作を行うことが可能である。また、本第５実施例によれ
ば、見方によっては、入力データが供給されるｎＭＯＳ
トランジスタ１２３の直下のノード（ＰＮ）をトランジ
スタ１２２，１２４および１２１，１２３により相補に
プルアップすることで高速動作が可能になる。
ノードのプルアップパスに接続されているｎＭＯＳトラ
ンジスタ（例えば、図３におけるトランジスタ１１１
０，１１２０；１１１１，１１２１）を削除して高速動
作を行うことが可能である。また、本第５実施例によれ
ば、見方によっては、入力データが供給されるｎＭＯＳ
トランジスタ１２３の直下のノード（ＰＮ）をトランジ
スタ１２２，１２４および１２１，１２３により相補に
プルアップすることで高速動作が可能になる。
【００５０】図１２は本発明のマルチプレクサセルの第
６実施例を示す回路図である。
６実施例を示す回路図である。
【００５１】図１２と図１１との比較から明らかなよう
に、本第６実施例のマルチプレクサセルでは、第５実施
例における負荷素子（トランジスタ１２１，１２２）を
クロスカップル接続したｐＭＯＳトランジスタ１２７お
よび１２８により構成し、差動対トランジスタ１２３お
よび１２４により駆動される出力ノード（Ｑ，ＱＸ）を
相補にプルアップして相補関係を保ちながら高速な動作
を可能とするようになっている。
に、本第６実施例のマルチプレクサセルでは、第５実施
例における負荷素子（トランジスタ１２１，１２２）を
クロスカップル接続したｐＭＯＳトランジスタ１２７お
よび１２８により構成し、差動対トランジスタ１２３お
よび１２４により駆動される出力ノード（Ｑ，ＱＸ）を
相補にプルアップして相補関係を保ちながら高速な動作
を可能とするようになっている。
【００５２】図１３は本発明のマルチプレクサセルの第
７実施例を示す回路図である。
７実施例を示す回路図である。
【００５３】本第７実施例のマルチプレクサセルは、上
述した図１１の第５実施例および図１２の第６実施例に
おけるトランジスタ１２１，１２２および１２７，１２
８を両方とも備えている。
述した図１１の第５実施例および図１２の第６実施例に
おけるトランジスタ１２１，１２２および１２７，１２
８を両方とも備えている。
【００５４】ところで、上述した図１２の第６実施例の
マルチプレクサセルは、例えば、トランジスタの製造ば
らつき等があっても差動（相補）信号の補償を行うこと
ができるが、その分、前述した図１１の第５実施例のマ
ルチプレクサセルよりも動作速度が低下することにな
る。
マルチプレクサセルは、例えば、トランジスタの製造ば
らつき等があっても差動（相補）信号の補償を行うこと
ができるが、その分、前述した図１１の第５実施例のマ
ルチプレクサセルよりも動作速度が低下することにな
る。
【００５５】本第７実施例のマルチプレクサセルは、上
記の第５実施例と第６実施例の両方の長所を備えるよう
にしたものであり、差動対トランジスタ１２３および１
２４により駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭ
ＯＳ負荷１２１，１２２によりプルアップすると共に、
クロスカップル負荷１２７，１２８により相補にプルア
ップすることで、相補関係を保ちながら上述した第６実
施例よりもドレイン負荷を低減することができる。すな
わち、クロスカップル接続されるトランジスタ１２５お
よび１２６のゲートは、それぞれ並列接続された２つの
トランジスタ１２２，１２６および１２１，１２５のド
レインに接続されるため、ドレイン負荷が低減されて、
高速動作に寄与することになる。
記の第５実施例と第６実施例の両方の長所を備えるよう
にしたものであり、差動対トランジスタ１２３および１
２４により駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭ
ＯＳ負荷１２１，１２２によりプルアップすると共に、
クロスカップル負荷１２７，１２８により相補にプルア
ップすることで、相補関係を保ちながら上述した第６実
施例よりもドレイン負荷を低減することができる。すな
わち、クロスカップル接続されるトランジスタ１２５お
よび１２６のゲートは、それぞれ並列接続された２つの
トランジスタ１２２，１２６および１２１，１２５のド
レインに接続されるため、ドレイン負荷が低減されて、
高速動作に寄与することになる。
【００５６】図１４は本発明のマルチプレクサセルの第
８実施例を示す回路図である。
８実施例を示す回路図である。
【００５７】図１４と図１１との比較から明らかなよう
に、本第８実施例のマルチプレクサセルは、前述した第
５実施例のマルチプレクサセルに対して、差動対トラン
ジスタ１２３，１２４の直下のノード（ＰＮ）をプルア
ップするｐＭＯＳトランジスタ１３１，１３２を設けた
ものである。
に、本第８実施例のマルチプレクサセルは、前述した第
５実施例のマルチプレクサセルに対して、差動対トラン
ジスタ１２３，１２４の直下のノード（ＰＮ）をプルア
ップするｐＭＯＳトランジスタ１３１，１３２を設けた
ものである。
【００５８】トランジスタ１３１，１３２のゲートに
は、ｎＭＯＳトランジスタ１２５のゲートに供給される
クロック信号ＣＬＫ０が供給され、クロック信号ＣＬＫ
０が低レベル『Ｌ』となってトランジスタ１２５がオフ
する期間、トランジスタ１３１，１３２がオンしてノー
ドＰＮをプルアップするようになっている。ここで、プ
ルアップ用のトランジスタが１３１，１３２と２つ設け
られているのは、レイアウト上の回路の対称性を維持す
るためである。従って、例えば、レイアウト上、差動増
幅部（トランジスタ１２１〜１２４）の中央部分にプル
アップ用のトランジスタを配置することができれば、こ
のプルアップ用のトランジスタを１つのトランジスタに
より構成することもできる。
は、ｎＭＯＳトランジスタ１２５のゲートに供給される
クロック信号ＣＬＫ０が供給され、クロック信号ＣＬＫ
０が低レベル『Ｌ』となってトランジスタ１２５がオフ
する期間、トランジスタ１３１，１３２がオンしてノー
ドＰＮをプルアップするようになっている。ここで、プ
ルアップ用のトランジスタが１３１，１３２と２つ設け
られているのは、レイアウト上の回路の対称性を維持す
るためである。従って、例えば、レイアウト上、差動増
幅部（トランジスタ１２１〜１２４）の中央部分にプル
アップ用のトランジスタを配置することができれば、こ
のプルアップ用のトランジスタを１つのトランジスタに
より構成することもできる。
【００５９】本第８実施例のマルチプレクサセルは、ト
ランジスタ１２５がオフする期間、トランジスタ１３
１，１３２がオンしてノードＰＮをプルアップすること
により、ノードＰＮの初期状態への遷移時間を短くして
高速動作を可能にする。
ランジスタ１２５がオフする期間、トランジスタ１３
１，１３２がオンしてノードＰＮをプルアップすること
により、ノードＰＮの初期状態への遷移時間を短くして
高速動作を可能にする。
【００６０】図１５は本発明のマルチプレクサセルの第
９実施例を示す回路図である。
９実施例を示す回路図である。
【００６１】図１５と図１４との比較から明らかなよう
に、本第９実施例のマルチプレクサセルは、上述した第
８実施例のマルチプレクサセルに対して、さらに、トラ
ンジスタ１２５および１２６の接続ノード（ＰＮ２）を
プルアップするｐＭＯＳトランジスタ１３３，１３４を
設けたものである。なお、ｐＭＯＳトランジスタ１３
１，１３２は、第８実施例と同様に、差動対トランジス
タ１２３，１２４の直下のノード（ＰＮ１）をプルアッ
プする。また、これらトランジスタ１３１〜１３４の各
ゲートには、トランジスタ１２５のゲートに供給するの
と同じクロック信号ＣＬＫ０が供給されている。
に、本第９実施例のマルチプレクサセルは、上述した第
８実施例のマルチプレクサセルに対して、さらに、トラ
ンジスタ１２５および１２６の接続ノード（ＰＮ２）を
プルアップするｐＭＯＳトランジスタ１３３，１３４を
設けたものである。なお、ｐＭＯＳトランジスタ１３
１，１３２は、第８実施例と同様に、差動対トランジス
タ１２３，１２４の直下のノード（ＰＮ１）をプルアッ
プする。また、これらトランジスタ１３１〜１３４の各
ゲートには、トランジスタ１２５のゲートに供給するの
と同じクロック信号ＣＬＫ０が供給されている。
【００６２】本第９実施例のマルチプレクサセルは、前
述した図７に示す第２実施例のマルチプレクサセルと同
様に、プルアップ位置を２個所（複数個所）にすること
により、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷
移時間を短くして、より一層の高速動作を可能にする。
述した図７に示す第２実施例のマルチプレクサセルと同
様に、プルアップ位置を２個所（複数個所）にすること
により、各ノード（ＰＮ１，ＰＮ２）の初期状態への遷
移時間を短くして、より一層の高速動作を可能にする。
【００６３】図１６は本発明のマルチプレクサセルの第
１０実施例を示す回路図である。
１０実施例を示す回路図である。
【００６４】図１６と図１４との比較から明らかなよう
に、本第１０実施例のマルチプレクサセルは、前述した
第８実施例のマルチプレクサセルにおいて、差動増幅部
の負荷素子（ｐＭＯＳトランジスタ１２１，１２２）を
クロスカップル接続したｐＭＯＳトランジスタ１２７お
よび１２８により構成し、差動対トランジスタ１２３お
よび１２４により駆動される出力ノード（Ｑ，ＱＸ）を
相補にプルアップして相補関係を保ちながら高速な動作
を可能とするものである。なお、トランジスタ１２５が
オフする期間、トランジスタ１３１，１３２がオンして
ノードＰＮをプルアップすることにより、ノードＰＮの
初期状態への遷移時間を短くして高速動作を可能にする
のは第８実施例と同様である。
に、本第１０実施例のマルチプレクサセルは、前述した
第８実施例のマルチプレクサセルにおいて、差動増幅部
の負荷素子（ｐＭＯＳトランジスタ１２１，１２２）を
クロスカップル接続したｐＭＯＳトランジスタ１２７お
よび１２８により構成し、差動対トランジスタ１２３お
よび１２４により駆動される出力ノード（Ｑ，ＱＸ）を
相補にプルアップして相補関係を保ちながら高速な動作
を可能とするものである。なお、トランジスタ１２５が
オフする期間、トランジスタ１３１，１３２がオンして
ノードＰＮをプルアップすることにより、ノードＰＮの
初期状態への遷移時間を短くして高速動作を可能にする
のは第８実施例と同様である。
【００６５】図１７は本発明のマルチプレクサセルの第
１１実施例を示す回路図である。
１１実施例を示す回路図である。
【００６６】本第１１実施例のマルチプレクサセルは、
前述した図１４の第８実施例と図１５の第９実施例との
関係と同様に、図１６の第１０実施例のマルチプレクサ
セルに対して、さらに、トランジスタ１２５および１２
６の接続ノード（ＰＮ２）をプルアップするｐＭＯＳト
ランジスタ１３３，１３４を設けたものである。なお、
ｐＭＯＳトランジスタ１３１，１３２は、第１０実施例
と同様に、差動対トランジスタ１２３，１２４の直下の
ノード（ＰＮ１）をプルアップする。また、これらトラ
ンジスタ１３１〜１３４の各ゲートには、トランジスタ
１２５のゲートに供給するのと同じクロック信号ＣＬＫ
０が供給されている。
前述した図１４の第８実施例と図１５の第９実施例との
関係と同様に、図１６の第１０実施例のマルチプレクサ
セルに対して、さらに、トランジスタ１２５および１２
６の接続ノード（ＰＮ２）をプルアップするｐＭＯＳト
ランジスタ１３３，１３４を設けたものである。なお、
ｐＭＯＳトランジスタ１３１，１３２は、第１０実施例
と同様に、差動対トランジスタ１２３，１２４の直下の
ノード（ＰＮ１）をプルアップする。また、これらトラ
ンジスタ１３１〜１３４の各ゲートには、トランジスタ
１２５のゲートに供給するのと同じクロック信号ＣＬＫ
０が供給されている。
【００６７】本第１１実施例のマルチプレクサセルは、
前述した図７に示す第２実施例（図１５に示す第９実施
例）のマルチプレクサセルと同様に、プルアップ位置を
２個所（複数個所）にすることにより、各ノード（ＰＮ
１，ＰＮ２）の初期状態への遷移時間を短くして、より
一層の高速動作を可能にする。
前述した図７に示す第２実施例（図１５に示す第９実施
例）のマルチプレクサセルと同様に、プルアップ位置を
２個所（複数個所）にすることにより、各ノード（ＰＮ
１，ＰＮ２）の初期状態への遷移時間を短くして、より
一層の高速動作を可能にする。
【００６８】図１８は本発明のマルチプレクサセルの第
１２実施例を示す回路図である。
１２実施例を示す回路図である。
【００６９】本第１２実施例のマルチプレクサセルは、
上述した図１４の第８実施例および図１６の第１０実施
例におけるトランジスタ１２１，１２２および１２７，
１２８を両方とも備えている。ここで、本第１２実施例
のマルチプレクサセルにおける差動増幅部は、図１３を
参照して説明した第７実施例と同様のものである。
上述した図１４の第８実施例および図１６の第１０実施
例におけるトランジスタ１２１，１２２および１２７，
１２８を両方とも備えている。ここで、本第１２実施例
のマルチプレクサセルにおける差動増幅部は、図１３を
参照して説明した第７実施例と同様のものである。
【００７０】すなわち、本第１２実施例のマルチプレク
サセルは、差動対トランジスタ１２３および１２４によ
り駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭＯＳ負荷
１２１，１２２によりプルアップすると共に、クロスカ
ップル負荷１２７，１２８により相補にプルアップする
ことで、相補関係を保ちながら上述した第６実施例より
もドレイン負荷を低減することができる。
サセルは、差動対トランジスタ１２３および１２４によ
り駆動される出力ノード（Ｑ，ＱＸ）を、ｐＭＯＳ負荷
１２１，１２２によりプルアップすると共に、クロスカ
ップル負荷１２７，１２８により相補にプルアップする
ことで、相補関係を保ちながら上述した第６実施例より
もドレイン負荷を低減することができる。
【００７１】すなわち、クロスカップル接続されるトラ
ンジスタ１２５および１２６のゲートは、それぞれ並列
接続された２つのトランジスタ１２２，１２６および１
２１，１２５のドレインに接続されるため、ドレイン負
荷が低減されて、高速動作に寄与することになる。な
お、トランジスタ１２５がオフする期間、トランジスタ
１３１，１３２がオンしてノードＰＮをプルアップする
ことにより、ノードＰＮの初期状態への遷移時間を短く
して高速動作を可能にするのは前述した第８実施例およ
び第１０実施例と同様である。
ンジスタ１２５および１２６のゲートは、それぞれ並列
接続された２つのトランジスタ１２２，１２６および１
２１，１２５のドレインに接続されるため、ドレイン負
荷が低減されて、高速動作に寄与することになる。な
お、トランジスタ１２５がオフする期間、トランジスタ
１３１，１３２がオンしてノードＰＮをプルアップする
ことにより、ノードＰＮの初期状態への遷移時間を短く
して高速動作を可能にするのは前述した第８実施例およ
び第１０実施例と同様である。
【００７２】図１９は本発明のマルチプレクサセルの第
１３実施例を示す回路図である。
１３実施例を示す回路図である。
【００７３】本第１３実施例のマルチプレクサセルは、
前述した図１４の第８実施例と図１５の第９実施例（図
１６の第１０実施例と図１７の第１１実施例）との関係
と同様に、図１８の第１２実施例のマルチプレクサセル
に対して、さらに、トランジスタ１２５および１２６の
接続ノード（ＰＮ２）をプルアップするｐＭＯＳトラン
ジスタ１３３，１３４を設けたものである。なお、ｐＭ
ＯＳトランジスタ１３１，１３２は、第１０実施例と同
様に、差動対トランジスタ１２３，１２４の直下のノー
ド（ＰＮ１）をプルアップする。また、これらトランジ
スタ１３１〜１３４の各ゲートには、トランジスタ１２
５のゲートに供給するのと同じクロック信号ＣＬＫ０が
供給されている。
前述した図１４の第８実施例と図１５の第９実施例（図
１６の第１０実施例と図１７の第１１実施例）との関係
と同様に、図１８の第１２実施例のマルチプレクサセル
に対して、さらに、トランジスタ１２５および１２６の
接続ノード（ＰＮ２）をプルアップするｐＭＯＳトラン
ジスタ１３３，１３４を設けたものである。なお、ｐＭ
ＯＳトランジスタ１３１，１３２は、第１０実施例と同
様に、差動対トランジスタ１２３，１２４の直下のノー
ド（ＰＮ１）をプルアップする。また、これらトランジ
スタ１３１〜１３４の各ゲートには、トランジスタ１２
５のゲートに供給するのと同じクロック信号ＣＬＫ０が
供給されている。
【００７４】本第１３実施例のマルチプレクサセルは、
前述した図７に示す第２実施例（図１５に示す第９実施
例および図１７に示す第１１実施例）のマルチプレクサ
セルと同様に、プルアップ位置を２個所（複数個所）に
することにより、各ノード（ＰＮ１，ＰＮ２）の初期状
態への遷移時間を短くして、より一層の高速動作を可能
にする。
前述した図７に示す第２実施例（図１５に示す第９実施
例および図１７に示す第１１実施例）のマルチプレクサ
セルと同様に、プルアップ位置を２個所（複数個所）に
することにより、各ノード（ＰＮ１，ＰＮ２）の初期状
態への遷移時間を短くして、より一層の高速動作を可能
にする。
【００７５】図２０は本発明に係るマルチプレクサ回路
の全体構成の他の例を示すブロック図である。
の全体構成の他の例を示すブロック図である。
【００７６】図２０に示すマルチプレクサ回路は、前述
した図４のマルチプレクサ回路における各マルチプレク
サ１０〜１３を差動（相補）の信号（パラレル入力デー
タＰＤ０，ＰＤ０Ｘ〜ＰＤ３，ＰＤ３Ｘ、シリアル出力
データＳＤ，ＳＤＸ）を扱えるものとして構成し、さら
に、各マルチプレクサ１０〜１３の出力に２つのＮＡＮ
Ｄゲート２１，２２で構成したフリップフロップ（ラッ
チ）を設けてシリアル出力データＳＤ，ＳＤＸを保持す
るようにしたものである。
した図４のマルチプレクサ回路における各マルチプレク
サ１０〜１３を差動（相補）の信号（パラレル入力デー
タＰＤ０，ＰＤ０Ｘ〜ＰＤ３，ＰＤ３Ｘ、シリアル出力
データＳＤ，ＳＤＸ）を扱えるものとして構成し、さら
に、各マルチプレクサ１０〜１３の出力に２つのＮＡＮ
Ｄゲート２１，２２で構成したフリップフロップ（ラッ
チ）を設けてシリアル出力データＳＤ，ＳＤＸを保持す
るようにしたものである。
【００７７】以上、説明したように、本発明の各実施例
によれば、マルチプレクサセル内部のノードを直接プル
アップするパスを導入することにより、マルチプレクサ
回路の動作帯域を改善することができる。さらに、プル
アップバスのｎＭＯＳトランジスタの段数を減らすこと
により高速動作の点で優位であり、高速のマルチプレク
サを実現することが可能になる。
によれば、マルチプレクサセル内部のノードを直接プル
アップするパスを導入することにより、マルチプレクサ
回路の動作帯域を改善することができる。さらに、プル
アップバスのｎＭＯＳトランジスタの段数を減らすこと
により高速動作の点で優位であり、高速のマルチプレク
サを実現することが可能になる。
【００７８】（付記１） パラレルデータが供給された
複数のマルチプレクサセルを備え、前記パラレルデータ
をクロック信号に同期してシリアルデータに変換するマ
ルチプレクサ回路であって、前記各マルチプレクサセル
は、第１の電源線と第２の電源線との間に直列に接続さ
れた第１の負荷並びに複数の第１電導型のトランジス
タ、および、前記隣接する第１電導型トランジスタの接
続ノードを前記第１の電源線のレベルに向けて変化させ
るレベル変化手段を備えることを特徴とするマルチプレ
クサ回路。
複数のマルチプレクサセルを備え、前記パラレルデータ
をクロック信号に同期してシリアルデータに変換するマ
ルチプレクサ回路であって、前記各マルチプレクサセル
は、第１の電源線と第２の電源線との間に直列に接続さ
れた第１の負荷並びに複数の第１電導型のトランジス
タ、および、前記隣接する第１電導型トランジスタの接
続ノードを前記第１の電源線のレベルに向けて変化させ
るレベル変化手段を備えることを特徴とするマルチプレ
クサ回路。
【００７９】（付記２） 付記１に記載のマルチプレク
サ回路において、前記直列接続された第１の負荷と第１
電導型のトランジスタとの接続ノードから前記各マルチ
プレクサセルの出力を取り出すことを特徴とするマルチ
プレクサ回路。
サ回路において、前記直列接続された第１の負荷と第１
電導型のトランジスタとの接続ノードから前記各マルチ
プレクサセルの出力を取り出すことを特徴とするマルチ
プレクサ回路。
【００８０】（付記３） 付記１に記載のマルチプレク
サ回路において、前記レベル変化手段を、前記隣接する
第１電導型トランジスタの接続ノードの異なる個所に複
数設けたことを特徴とするマルチプレクサ回路。
サ回路において、前記レベル変化手段を、前記隣接する
第１電導型トランジスタの接続ノードの異なる個所に複
数設けたことを特徴とするマルチプレクサ回路。
【００８１】（付記４） 付記１に記載のマルチプレク
サ回路において、前記レベル変化手段を、前記第１の電
源線に接続した少なくも１つの第２電導型のトランジス
タで構成したことを特徴とするマルチプレクサ回路。
サ回路において、前記レベル変化手段を、前記第１の電
源線に接続した少なくも１つの第２電導型のトランジス
タで構成したことを特徴とするマルチプレクサ回路。
【００８２】（付記５） 付記１に記載のマルチプレク
サ回路において、前記第１の負荷を、第２電導型のトラ
ンジスタで構成したことを特徴とするレシーバ回路。
サ回路において、前記第１の負荷を、第２電導型のトラ
ンジスタで構成したことを特徴とするレシーバ回路。
【００８３】（付記６） 付記１に記載のマルチプレク
サ回路において、前記レベル変化手段を、前記第１の電
源線に接続した第２の負荷と該第２の負荷に直列接続し
た少なくも１つの第１電導型のトランジスタで構成した
ことを特徴とするマルチプレクサ回路。
サ回路において、前記レベル変化手段を、前記第１の電
源線に接続した第２の負荷と該第２の負荷に直列接続し
た少なくも１つの第１電導型のトランジスタで構成した
ことを特徴とするマルチプレクサ回路。
【００８４】（付記７） 付記６に記載のマルチプレク
サ回路において、前記第２の負荷を、第２電導型のトラ
ンジスタで構成したことを特徴とするマルチプレクサ回
路。
サ回路において、前記第２の負荷を、第２電導型のトラ
ンジスタで構成したことを特徴とするマルチプレクサ回
路。
【００８５】（付記８） 付記６に記載のマルチプレク
サ回路において、前記第１および第２の負荷を、クロス
カップル接続された第２電導型のトランジスタで構成し
たことを特徴とするマルチプレクサ回路。
サ回路において、前記第１および第２の負荷を、クロス
カップル接続された第２電導型のトランジスタで構成し
たことを特徴とするマルチプレクサ回路。
【００８６】（付記９） 付記６に記載のマルチプレク
サ回路において、前記第１および第２の負荷を、クロス
カップル接続された第２電導型のトランジスタ、およ
び、クロスカップルしていない第２電導型のトランジス
タを並列に設けて構成したことを特徴とするマルチプレ
クサ回路。
サ回路において、前記第１および第２の負荷を、クロス
カップル接続された第２電導型のトランジスタ、およ
び、クロスカップルしていない第２電導型のトランジス
タを並列に設けて構成したことを特徴とするマルチプレ
クサ回路。
【００８７】（付記１０） 付記６に記載のマルチプレ
クサ回路において、前記第１および第２の負荷を、それ
ぞれ第２電導型のトランジスタで構成したことを特徴と
するマルチプレクサ回路。
クサ回路において、前記第１および第２の負荷を、それ
ぞれ第２電導型のトランジスタで構成したことを特徴と
するマルチプレクサ回路。
【００８８】（付記１１） 付記１に記載のマルチプレ
クサ回路において、前記レベル変化手段は、レイアウト
上の回路の対称性を維持するようになっていることを特
徴とするマルチプレクサ回路。
クサ回路において、前記レベル変化手段は、レイアウト
上の回路の対称性を維持するようになっていることを特
徴とするマルチプレクサ回路。
【００８９】（付記１２） 付記１１に記載のマルチプ
レクサ回路において、前記レベル変化手段を、前記第１
の電源線に接続した２つの第２電導型のトランジスタで
構成したことを特徴とするマルチプレクサ回路。
レクサ回路において、前記レベル変化手段を、前記第１
の電源線に接続した２つの第２電導型のトランジスタで
構成したことを特徴とするマルチプレクサ回路。
【００９０】（付記１３） 付記１〜１２のいずれか１
項に記載のマルチプレクサ回路において、前記各マルチ
プレクサセルは、差動の信号を処理する差動回路として
構成されることを特徴とするマルチプレクサ回路。
項に記載のマルチプレクサ回路において、前記各マルチ
プレクサセルは、差動の信号を処理する差動回路として
構成されることを特徴とするマルチプレクサ回路。
【００９１】（付記１４） 付記１〜１３のいずれか１
項に記載のマルチプレクサ回路において、さらに、前記
複数のマルチプレクサセルの出力に設けたラッチ手段を
備えることを特徴とするマルチプレクサ回路。
項に記載のマルチプレクサ回路において、さらに、前記
複数のマルチプレクサセルの出力に設けたラッチ手段を
備えることを特徴とするマルチプレクサ回路。
【００９２】（付記１５） 付記１〜１４のいずれか１
項に記載のマルチプレクサ回路において、前記第１の電
源線は高電位電源線であり、前記第２の電源線は低電位
電源線であり、前記第１導電型トランジスタはｎＭＯＳ
トランジスタであることを特徴とするマルチプレクサ回
路。
項に記載のマルチプレクサ回路において、前記第１の電
源線は高電位電源線であり、前記第２の電源線は低電位
電源線であり、前記第１導電型トランジスタはｎＭＯＳ
トランジスタであることを特徴とするマルチプレクサ回
路。
【００９３】（付記１６） 付記１５に記載のマルチプ
レクサ回路において、前記第２導電型トランジスタはｐ
ＭＯＳトランジスタであることを特徴とするマルチプレ
クサ回路。
レクサ回路において、前記第２導電型トランジスタはｐ
ＭＯＳトランジスタであることを特徴とするマルチプレ
クサ回路。
【００９４】（付記１７） 付記１〜１６のいずれか１
項に記載のマルチプレクサ回路において、前記マルチプ
レクサセルは、四相クロックにより制御される４つのマ
ルチプレクサセルであることを特徴とするマルチプレク
サ回路。
項に記載のマルチプレクサ回路において、前記マルチプ
レクサセルは、四相クロックにより制御される４つのマ
ルチプレクサセルであることを特徴とするマルチプレク
サ回路。
【００９５】
【発明の効果】以上、詳述したように、本発明によれ
ば、パラレルデータをクロック信号に同期したシリアル
データに高速に変換することのできるマルチプレクサ回
路を提供することができる。
ば、パラレルデータをクロック信号に同期したシリアル
データに高速に変換することのできるマルチプレクサ回
路を提供することができる。
【図１】従来のマルチプレクサ回路の一例を示す回路図
である。
である。
【図２】図１のマルチプレクサ回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図３】従来のマルチプレクサ回路の他の例を示す回路
図である。
図である。
【図４】本発明に係るマルチプレクサ回路の全体構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図５】図４のマルチプレクサ回路の動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図６】本発明に係るマルチプレクサ回路におけるマル
チプレクサセルの第１実施例を示す回路図である。
チプレクサセルの第１実施例を示す回路図である。
【図７】本発明のマルチプレクサセルの第２実施例を示
す回路図である。
す回路図である。
【図８】本発明のマルチプレクサセルの第３実施例を示
す回路図である。
す回路図である。
【図９】図８のマルチプレクサセルの動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１０】本発明のマルチプレクサセルの第４実施例を
示す回路図である。
示す回路図である。
【図１１】本発明のマルチプレクサセルの第５実施例を
示す回路図である。
示す回路図である。
【図１２】本発明のマルチプレクサセルの第６実施例を
示す回路図である。
示す回路図である。
【図１３】本発明のマルチプレクサセルの第７実施例を
示す回路図である。
示す回路図である。
【図１４】本発明のマルチプレクサセルの第８実施例を
示す回路図である。
示す回路図である。
【図１５】本発明のマルチプレクサセルの第９実施例を
示す回路図である。
示す回路図である。
【図１６】本発明のマルチプレクサセルの第１０実施例
を示す回路図である。
を示す回路図である。
【図１７】本発明のマルチプレクサセルの第１１実施例
を示す回路図である。
を示す回路図である。
【図１８】本発明のマルチプレクサセルの第１２実施例
を示す回路図である。
を示す回路図である。
【図１９】本発明のマルチプレクサセルの第１３実施例
を示す回路図である。
を示す回路図である。
【図２０】本発明に係るマルチプレクサ回路の全体構成
の他の例を示すブロック図である。
の他の例を示すブロック図である。
１００，１０〜１３…マルチプレクサセル
１０１…負荷
１０２…駆動用トランジスタ
１０３，１０４…データ確定用トランジスタ
１０５，１０６…プルアップスイッチ（プルアップ用ト
ランジスタ） ＰＤ０〜ＰＤ３…パラレルデータ ＰＤ０，ＰＤ０Ｘ；〜ＰＤ３，ＰＤ３Ｘ…差動のパラレ
ルデータ ＳＤ…シリアルデータ ＳＤ，ＳＤＸ…差動のシリアルデータ Ｖdd…高電位電源線（高電位電源電圧） Ｖss…低電位電源線（低電位電源電圧） φ０〜φ３…四相クロック信号
ランジスタ） ＰＤ０〜ＰＤ３…パラレルデータ ＰＤ０，ＰＤ０Ｘ；〜ＰＤ３，ＰＤ３Ｘ…差動のパラレ
ルデータ ＳＤ…シリアルデータ ＳＤ，ＳＤＸ…差動のシリアルデータ Ｖdd…高電位電源線（高電位電源電圧） Ｖss…低電位電源線（低電位電源電圧） φ０〜φ３…四相クロック信号
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Ｆターム(参考） 5J055 AX02 BX03 CX24 DX13 DX14
DX22 DX72 EZ12 EZ22 GX01
GX04
Claims (10)
- 【請求項１】 パラレルデータが供給された複数のマル
チプレクサセルを備え、前記パラレルデータをクロック
信号に同期してシリアルデータに変換するマルチプレク
サ回路であって、前記各マルチプレクサセルは、 第１の電源線と第２の電源線との間に直列に接続された
第１の負荷並びに複数の第１電導型のトランジスタ、お
よび、 前記隣接する第１電導型トランジスタの接続ノードを前
記第１の電源線のレベルに向けて変化させるレベル変化
手段を備えることを特徴とするマルチプレクサ回路。 - 【請求項２】 請求項１に記載のマルチプレクサ回路に
おいて、前記直列接続された第１の負荷と第１電導型の
トランジスタとの接続ノードから前記各マルチプレクサ
セルの出力を取り出すことを特徴とするマルチプレクサ
回路。 - 【請求項３】 請求項１に記載のマルチプレクサ回路に
おいて、前記レベル変化手段を、前記隣接する第１電導
型トランジスタの接続ノードの異なる個所に複数設けた
ことを特徴とするマルチプレクサ回路。 - 【請求項４】 請求項１に記載のマルチプレクサ回路に
おいて、前記レベル変化手段を、前記第１の電源線に接
続した少なくも１つの第２電導型のトランジスタで構成
したことを特徴とするマルチプレクサ回路。 - 【請求項５】 請求項１に記載のマルチプレクサ回路に
おいて、前記レベル変化手段を、前記第１の電源線に接
続した第２の負荷と該第２の負荷に直列接続した少なく
も１つの第１電導型のトランジスタで構成したことを特
徴とするマルチプレクサ回路。 - 【請求項６】 請求項５に記載のマルチプレクサ回路に
おいて、前記第１および第２の負荷を、クロスカップル
接続された第２電導型のトランジスタで構成したことを
特徴とするマルチプレクサ回路。 - 【請求項７】 請求項５に記載のマルチプレクサ回路に
おいて、前記第１および第２の負荷を、クロスカップル
接続された第２電導型のトランジスタ、および、クロス
カップルしていない第２電導型のトランジスタを並列に
設けて構成したことを特徴とするマルチプレクサ回路。 - 【請求項８】 請求項１に記載のマルチプレクサ回路に
おいて、前記レベル変化手段は、レイアウト上の回路の
対称性を維持するようになっていることを特徴とするマ
ルチプレクサ回路。 - 【請求項９】 請求項１〜８のいずれか１項に記載のマ
ルチプレクサ回路において、前記各マルチプレクサセル
は、差動の信号を処理する差動回路として構成されるこ
とを特徴とするマルチプレクサ回路。 - 【請求項１０】 請求項１〜９のいずれか１項に記載の
マルチプレクサ回路において、さらに、前記複数のマル
チプレクサセルの出力に設けたラッチ手段を備えること
を特徴とするマルチプレクサ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322375A JP3810298B2 (ja) | 2001-10-19 | 2001-10-19 | マルチプレクサ回路 |
| US10/107,052 US7154918B2 (en) | 2001-10-19 | 2002-03-28 | Multiplexer circuit for converting parallel data into serial data at high speed and synchronized with a clock signal |
| EP02252331A EP1304802B1 (en) | 2001-10-19 | 2002-03-28 | Multiplexer circuit for converting parallel data into serial data at high speed and synchronized with a clock signal |
| DE60212034T DE60212034T2 (de) | 2001-10-19 | 2002-03-28 | Multiplexerschaltung für einen schnellen getakteten Parallel/Serien-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001322375A JP3810298B2 (ja) | 2001-10-19 | 2001-10-19 | マルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133931A true JP2003133931A (ja) | 2003-05-09 |
| JP3810298B2 JP3810298B2 (ja) | 2006-08-16 |
Family
ID=19139433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001322375A Expired - Fee Related JP3810298B2 (ja) | 2001-10-19 | 2001-10-19 | マルチプレクサ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7154918B2 (ja) |
| EP (1) | EP1304802B1 (ja) |
| JP (1) | JP3810298B2 (ja) |
| DE (1) | DE60212034T2 (ja) |
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2001
- 2001-10-19 JP JP2001322375A patent/JP3810298B2/ja not_active Expired - Fee Related
-
2002
- 2002-03-28 US US10/107,052 patent/US7154918B2/en not_active Expired - Fee Related
- 2002-03-28 DE DE60212034T patent/DE60212034T2/de not_active Expired - Lifetime
- 2002-03-28 EP EP02252331A patent/EP1304802B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE60212034D1 (de) | 2006-07-20 |
| US7154918B2 (en) | 2006-12-26 |
| EP1304802B1 (en) | 2006-06-07 |
| JP3810298B2 (ja) | 2006-08-16 |
| EP1304802A1 (en) | 2003-04-23 |
| US20030076821A1 (en) | 2003-04-24 |
| DE60212034T2 (de) | 2006-10-05 |
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Legal Events
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 5 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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