KR100714392B1

KR100714392B1 - 병렬 데이터 직렬 변환회로 및 방법

Info

Publication number: KR100714392B1
Application number: KR1020060015977A
Authority: KR
Inventors: 전영진
Original assignee: 삼성전자주식회사
Priority date: 2006-02-20
Filing date: 2006-02-20
Publication date: 2007-05-08
Also published as: US20070194956A1; US7460039B2

Abstract

병렬 데이터 직렬 변환장치 및 방법을 개시한다. 본 발명의 회로는 제1전원전압과 출력노드 사이에 연결되고, 제1전류구동능력으로 출력노드를 제1전원전압으로 풀업시키기 위한 제1풀업 소자와, 출력노드에 공통으로 연결되고, 복수의 클록신호들에 의해 복수의 입력 데이터들을 순차적으로 선택하는 복수의 데이터 선택부들을 구비한다. 각 데이터 선택부는 입력 데이터의 제1상태에서는 풀업소자의 제1전류구동능력 보다 더 큰 전류구동능력으로 출력노드를 제2전원전압으로 풀다운시키고, 입력 데이터의 제2상태에서는 풀업소자와 함께 출력노드를 제1전원전압으로 풀업시키는 복수의 데이터 선택부를 포함한다. 따라서 풀업동작시 출력노드를 클록신호에 동기하여 빠르게 풀업시키는 것이 가능하다.

Description

병렬 데이터 직렬 변환회로 및 방법 {Circuits and Method for Converting Parallel Data into Serial Data}

도 1은 종래의 데이터 시리얼라이즈 회로를 나타낸다.

도 2는 도 1의 각부 타이밍도를 나타낸다.

도 3은 본 발명에 의한 데이터 시리얼라이즈 회로를 나타낸다.

도 4는 도 3의 각부 타이밍도를 나타낸다.

본 발명은 병렬 데이터 직렬 변환회로 및 방법에 관한 것으로 특히, 저주파수로 프리페치된 병렬 데이터를 고주파수의 직렬 데이터로 출력하는 데이터 시리얼라이저(Data Serializer)에 관한 것이다.

일반적으로 망 시스템에서는 데이터를 고속으로 전송하기 위하여 네트워크 상에서 저속의 병렬 데이터를 고속의 직렬 데이터로 변환하여 고속 전송하는 방식이 보편화되어 있다.

메모리 시스템에서는 대량의 데이터를 전송하기 위하여 프로세서와 반도체 메모리 사이의 버스구조를 밴드 폭이 넓은 병렬 버스 구조를 채택하고 있다. 프로세서의 동작속도에 비하여 상대적으로 낮은 동작속도를 가진 반도체 메모리의 동작속도 때문에 시스템 전체의 처리속도의 발전이 늦어지고 있다.

메모리의 동작속도를 유지한 상태에서 프로세서와 메모리 사이의 데이터 처리를 고속으로 하기 위해서는 보다 폭이 넓은 버스 시스템이 도입되어야 한다. 버스 폭이 넓어짐에 따라 반도체 메모리 장치의 입출력 핀 수가 수백 핀으로 증가되고 이러한 입출력 핀 수의 증가는 반도체 메모리의 코스트를 상승시키는 큰 요인으로 작용하게 된다.

따라서 고속, 대용량, 고기능화를 만족시키기 위해서는 더 많은 입출력 핀수가 요구되므로 제조 코스트는 더욱 증가하게 될 것이다. 그러나, 사용자는 고속. 대용량 및 고기능화를 만족시키면서도 코스트가 저렴한 반도체 메모리를 요구하고 있다.

그러므로 최근에는 반도체 메모리 분야에서도 메모리 소자와 프로세서 사이의 데이터 전달을 고속으로 하기 위하여 병렬 데이터를 직렬 데이터로 변환하여 전송하는 데이터 시리얼라이즈 기술에 대한 연구가 활발하게 진행되고 있다.

반도체 메모리 장치에서 데이터 시리얼라이즈 장치는 CMOS 회로 설계 기술에 의해 만들어 진다.

미국특허 6,107,946호에서는 차동방식의 10 병렬 데이터를 직렬 데이터로 변환하는 CMOS 회로 기술을 개시한다. 이 특허에서는 출력노드에 풀업소자로 하나의 PMOS 트랜지스터가 연결되고 풀다운소자로 NMOS 트랜지스터로 구성된 10개의 브렌 치 회로들이 공통으로 연결된다. 그러므로, 데이터 하이상태에서는 NMOS 트랜지스터를 포함하는 브렌치 회로를 통하여 빠르게 출력노드가 로우상태로 떨어진다. 그러나 데이터 로우 상태에서는 출력노드에 연결된 10개의 브렌치 회로들이 제공하는 큰 기생 커패시턴스를 하나의 작은 PMOS 트랜지스터를 통해 충전시키기 때문에 출력노드가 하이상태로 상승하는데 상대적으로 많은 시간이 소요된다. 따라서, 출력노드에 나타나는 데이터 하이상태와 데이터 로우상태의 상승천이 시간과 하강천이 시간의 뷸균형으로 인하여 스큐가 발생하고 전체적인 데이터 전송속도가 떨어지는 원인으로 지적되고 있다.

한국등록특허 10-0389985호에서는 출력노드에 연결되는 풀다운소자들의 수를 절반으로 줄여서 기생 커패시턴스를 줄임으로써 풀업속도를 개선시키고자 하는 기술을 개시한다.

미국공개특허2004/0100947호에서는 풀업소자의 수와 풀다운소자의 수를 동일하게 구성하여 출력노드의 풀업 및 풀다운 특성의 균형을 맞추는 기술을 개시한다.

본 발명의 목적은 이와 같은 문제점을 해결하기 위하여 풀업시 별도의 패스를 통해 클록신호에 동기되어 출력노드를 빠르게 풀업시킬 수 있는 병렬 데이터 직렬 변환 회로 및 방법을 제공하는 데 있다.

본 발명의 또 다른 목적은 풀업 동작시에도 클록신호에 동기하여 데이터가 출력되도록 함으로써 데이터 스큐 발생을 억제할 수 있는 병렬 데이터 직렬 변환 회로 및 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 회로는 제1전원전압과 출력노드 사이에 연결되고, 제1전류구동능력으로 출력노드를 제1전원전압으로 풀업시키기 위한 제1풀업 소자와, 출력노드에 공통으로 연결되고, 복수의 클록신호들에 의해 복수의 입력 데이터들을 순차적으로 선택하는 복수의 데이터 선택부들을 구비한다. 각 데이터 선택부는 입력 데이터의 제1상태에서는 풀업소자의 제1전류구동능력 보다 더 큰 전류구동능력으로 출력노드를 제2전원전압으로 풀다운시키고, 입력 데이터의 제2상태에서는 풀업소자와 함께 출력노드를 제1전원전압으로 풀업시키는 복수의 데이터 선택부를 포함한다.

복수의 데이터 선택부들 각각은 출력노드와 제1노드 사이에 연결되어 상기 복수의 클록신호들 중 대응하는 클록신호들에 응답하여 활성화되는 제1액티브 패스와, 출력노드와 제1노드 사이에 연결되어 복수의 클록신호들 중 대응하는 클록신호들에 응답하여 활성화되는 제2액티브 패스와, 제1노드와 제2전원전압 사이에 연결되고 입력 데이터의 제1상태에서 활성화되어 제1 및 제2액티브 패스들 중 적어도 어느 하나를 통하여 출력노드를 제2전원전압으로 풀다운시키기 위한 풀다운 소자와, 제1노드와 제1전원전압 사이에 연결되고 입력 데이터의 제2상태에서 활성화되어 제1 및 제2 액티브 패스들 중 적어도 어느 하나를 통하여 출력노드를 제1전원전압으로 풀업시키기 위한 제2풀업 소자를 포함한다.

본 발명에서 액티브 패스는 액티브 소자로 구성되어 클록신호에 응답하여 활성화되는 전류통로를 정의한다.

풀다운 소자 및 제2 풀업소자의 전류구동능력은 제1풀업소자의 전류구동능력보다 크게 설계한다. 제1풀업소자는 항시 턴온상태로 유지되므로 구동전류를 최소화시켜서 전력소모를 줄이도록 한다.

제1액티브 패스는 직렬로 연결된 2개의 엔모스 트랜지스터들로 구성되고, 2개의 엔모스 트랜지스터들은 대응하는 클록신호들에 응답하여 적어도 일정 시간동안 동시에 턴온된다. 제2액티브 패스는 직렬로 연결된 2개의 피모스 트랜지스터들로 구성되고, 2개의 피모스 트랜지스터들은 대응하는 클록신호들에 응답하여 적어도 일정 시간동안 동시에 턴온된다.

여기서, 엔모스 트랜지스터들이 동시에 턴온되는 동안에 인가되는 클록신호의 위상과 피모스 트팬지스터들이 동시에 턴온되는 동안에 인가되는 클록신호의 위상은 서로 반대 위상으로 된다. 입력 데이터가 하이 상태일 경우에는 풀다운 소자가 활성화되고 입력 데이터가 로우 상태일 경우에는 제2풀업소자가 활성화된다. .

본 명의 방법은 직렬 데이터들을 각각 입력하고, 입력된 각 병렬 데이터의 상태에 응답하여 n 노드들을 각각 풀업 또는 풀다운시킨다. 이어서, 순차적으로 제1주기의 1/n의 위상차를 가진 n 클록신호들의 조합에 응답하여 n 노드들을 출력노드에 순차적으로 연결하고, 출력노드에 순차적으로 연결된 노드들의 상태 값을 1/n주기를 가진 직렬 데이터로 출력한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.

본 발명의 상세한 설명에 앞서서 이해를 돕기 위하여 종래 기술에 대해서 자세히 살펴보기로 한다.

도 1은 종래의 데이터 시리얼라이즈 회로를 나타내고 도 2는 도 1의 각부 타이밍도를 나타낸다.

도 1을 참조하면, 전원전압(VDD)과 출력노드(No) 사이에 PMOS 트랜지스터(PM1)가 연결된다. 피모스 트랜지스터(PM1)의 게이트는 바이어스 전압(Vb)이 인가된다. 바이어스 전압(Vb)에 의해 피모스 트랜지스터는 출력노드(No)를 소정 전류구동능력으로 풀업시킨다.

출력노드(No)와 접지전압(VSS) 사이에는 4개의 풀다운회로들(PDC1, PDC2, PDC3, PDC4)이 병렬로 연결된다. PDC1은 직렬로 연결된 엔모스 트랜지스터들(NM1, NM2, NM3)을 포함한다. NM1의 게이트에는 클록신호(CLK1)가 인가되고 NM2의 게이트에는 클록신호(CLK2)가 인가되고 NM3의 게이트에는 입력 데이터(IN1)가 인가된다. PDC2는 직렬로 연결된 엔모스 트랜지스터들(NM4, NM5, NM6)을 포함한다. NM4의 게이트에는 클록신호(CLK2)가 인가되고 NM5의 게이트에는 클록신호(CLK3)가 인가되고 NM6의 게이트에는 입력 데이터(IN2)가 인가된다. PDC3은 직렬로 연결된 엔모스 트랜지스터들(NM7, NM8, NM9)을 포함한다. NM7의 게이트에는 클록신호(CLK3)가 인가되고 NM8의 게이트에는 클록신호(CLK4)가 인가되고 NM9의 게이트에는 입력 데이터(IN3)가 인가된다. PDC4는 직렬로 연결된 엔모스 트랜지스터들(NM10, NM11, NM12)을 포함한다. NM10의 게이트에는 클록신호(CLK4)가 인가되고 NM11의 게이트에는 클록신호(CLK1)가 인가되고 NM12의 게이트에는 입력 데이터(IN4)가 인가된다. 엔모스 트랜지스터들(NM1~NM12)은 모두 피모스 트랜지스터(PM1)의 전류구동능력보다 큰 전류구동능력을 가지도록 설계된다.

도 2를 참조하면, 클록신호(CLK1~CLK4)는 동일한 주기를 가지며 1/4 위상차만큼 순차적으로 쉬프트된 위상 관계를 유지한다. 즉 CLK1은 CLK2보다 90도 위상이 앞서고 CLK2는 CLK3보다 90도 위상이 앞서며, CLK3은 CLK4보다 90도 위상이 앞선다. 입력 데이터(IN1)는 CLK1의 상승에지에 동기되고, 입력 데이터(IN2)는 CLK2의 상승에지에 동기되고 입력 데이터(IN3)는 CLK3의 상승에지에 동기되고 입력 데이터(IN4)는 CLK4의 상승에지에 동기된다.

그러므로, CLK1, CLK2가 동시에 턴온되는 구간에서 입력 데이터(IN1)가 출력노드(No)에 연결되고, CLK2, CLK3이 동시에 턴온되는 구간에서 입력 데이터(IN2)가 출력노드(No)에 연결되고, CLK3, CLK4가 동시에 턴온되는 구간에서 입력 데이터(IN3)가 출력노드(No)에 연결되고, CLK4, CLK1가 동시에 턴온되는 구간에서 입력 데이터(IN4)가 출력노드에 연결된다.

따라서 입력 데이터의 하이상태에 의한 풀다운 동작시 피모스 트랜지스터(PM1)가 턴온 되더라도 전류구동능력이 더 큰 엔모스 트랜지스터들로 구성된 풀다운 회로(PDC1~PDC4)들 중 어느 하나가 턴온된 상태를 유지하므로 출력노드는 클록신호에 동기하여 접지전압(VSS)으로 풀다운 된다.

그러나, 입력 데이터의 로우상태에 의한 풀업 동작시 풀다운회로(PDC1~PDC4)들 중 어느 하나가 클록신호에 의해 선택되더라도 데이터가 로우상태를 유지하므로 모든 풀다운회로(PDC1~PDC4)들이 모두 턴오프상태로 유지된다. 그러므로 출력노드 (No)는 턴온 상태를 유지하는 피모스 트랜지스터(PM1)에 의해서만 풀업 된다.

따라서 출력노드(No)에 나타나는 데이터의 하강 천이 시간에 비하여 상승 천이 시간이 더 오랜 시간이 소요된다. 또한, 하강 천이는 클록신호에 동기되지만 상승 천이는 클록신호와 무관하게 동작하게 된다. 그러므로 직렬로 변환된 데이터의 상승천이 시간과 하강천이 시간의 차이로 인한 데이터 스큐가 발생되는 문제가 있다.

도 3은 본 발명에 의한 데이터 시리얼라이즈 회로를 나타내고 도 4는 도 3의 각부 타이밍도를 나타낸다.

도 3을 참조하면, 회로는 제1풀업소자(PU1), 데이터 선택부(DS1~DS4)를 포함한다. 제1풀업소자(PU1)는 제1전원전압(VDD)과 출력노드(No) 사이에 연결된 피모스 트랜지스터(PM0)로 구성한다. PM0은 제1전류구동능력으로 출력노드(No)를 제1전원전압(VDD)으로 풀업시킨다.

데이터 선택부(DS1~DS4)들은 출력노드(No)에 공통으로 연결되고, 클록신호들(CLK1~CLK4)에 의해 입력 데이터들(IN1~IN4)을 순차적으로 선택한다.

데이터 선택부(DS1~DS4)각각은 입력 데이터의 제1상태, 하이상태에서는 풀업소자(PU1)의 제1전류구동능력 보다 더 큰 전류구동능력으로 출력노드(No)를 제2전원전압(VSS)으로 풀다운시키고, 입력 데이터의 제2상태, 로우상태에서는 풀업소자(PU1)와 함께 출력노드(No)를 제1전원전압(VDD)으로 풀업시킨다.

데이터 선택부(DS1)는 제1액티브 패스(AP11), 제2액티브 패스(AP12), 풀다운소자(PD11), 제2풀업소자(PU12)를 포함한다. 제1액티브 패스(AP11)는 출력노드(No) 와 제1노드(N1) 사이에 연결되어 클록신호들(CLK3, CLK2)에 각각 응답하여 활성화되는 엔모스 트랜지스터(NM1, NM2)로 구성된다. NM1은 CLK3에 응답하여 구동되고 NM2는 CLK2에 응답하여 구동된다. 제2액티브 패스(AP2)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK4, CLK1)에 각각 응답하여 활성화되는 피모스 트랜지스터(PM1, PM2)로 구성된다. PM1은 CLK4에 응답하여 구동되고 PM2는 CLK1에 응답하여 구동된다. 풀업소자(PU11)는 게이트에 입력 데이터(IN1)가 인가되는 엔모스 트랜지스터(NM3)로 구성되고 풀다운소자(PD12)는 게이트에 입력 데이터(IN1)가 인가되는 피모스 트랜지스터(PM3)로 구성된다.

데이터 선택부(DS2)는 제1액티브 패스(AP21), 제2액티브 패스(AP22), 풀다운소자(PD21), 제2풀업소자(PU22)를 포함한다. 제1액티브 패스(AP21)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK4, CLK3)에 각각 응답하여 활성화되는 엔모스 트랜지스터(NM4, NM5)로 구성된다. NM4은 CLK4에 응답하여 구동되고 NM5는 CLK3에 응답하여 구동된다. 제2액티브 패스(AP22)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK1, CLK2)에 각각 응답하여 활성화되는 피모스 트랜지스터(PM4, PM5)로 구성된다. PM4은 CLK1에 응답하여 구동되고 PM5는 CLK2에 응답하여 구동된다. 풀업소자(PU21)는 게이트에 입력 데이터(IN2)가 인가되는 엔모스 트랜지스터(NM6)로 구성되고 풀다운소자(PD22)는 게이트에 입력 데이터(IN2)가 인가되는 피모스 트랜지스터(PM6)로 구성된다.

데이터 선택부(DS3)는 제1액티브 패스(AP31), 제2액티브 패스(AP32), 풀다운소자(PD31), 제2풀업소자(PU32)를 포함한다. 제1액티브 패스(AP31)는 출력노드(No) 와 제1노드(N1) 사이에 연결되어 클록신호들(CLK1, CLK4)에 각각 응답하여 활성화되는 엔모스 트랜지스터(NM7, NM8)로 구성된다. NM7은 CLK1에 응답하여 구동되고 NM8는 CLK4에 응답하여 구동된다. 제2액티브 패스(AP32)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK2, CLK3)에 각각 응답하여 활성화되는 피모스 트랜지스터(PM7, PM8)로 구성된다. PM7은 CLK2에 응답하여 구동되고 PM8은 CLK3에 응답하여 구동된다. 풀업소자(PU31)는 게이트에 입력 데이터(IN3)가 인가되는 엔모스 트랜지스터(NM9)로 구성되고 풀다운소자(PD32)는 게이트에 입력 데이터(IN3)가 인가되는 피모스 트랜지스터(PM9)로 구성된다.

데이터 선택부(DS4)는 제1액티브 패스(AP41), 제2액티브 패스(AP42), 풀다운소자(PD41), 제2풀업소자(PU42)를 포함한다. 제1액티브 패스(AP41)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK2, CLK1)에 각각 응답하여 활성화되는 엔모스 트랜지스터(NM10, NM11)로 구성된다. NM10은 CLK2에 응답하여 구동되고 NM11은 CLK1에 응답하여 구동된다. 제2액티브 패스(AP42)는 출력노드(No)와 제1노드(N1) 사이에 연결되어 클록신호들(CLK3, CLK4)에 각각 응답하여 활성화되는 피모스 트랜지스터(PM10, PM11)로 구성된다. PM10은 CLK3에 응답하여 구동되고 PM11는 CLK4에 응답하여 구동된다. 풀업소자(PU41)는 게이트에 입력 데이터(IN4)가 인가되는 엔모스 트랜지스터(NM12)로 구성되고 풀다운소자(PD42)는 게이트에 입력 데이터(IN4)가 인가되는 피모스 트랜지스터(PM12)로 구성된다.

도 4를 참조하면, CLK2, CLK3이 동시에 하이상태가 되는 구간에서 AP11이 턴온 되고 CLK4, CLK1이 동시에 로우상태가 되는 구간에서 AP12가 턴온되므로 노드 (N1)가 출력노드(No)와 연결된다. 그러므로 입력 데이터(IN1)의 상태가 하이상태이면 출력노드(No)가 VSS로 풀다운되고 입력 데이터(IN1)의 상태가 로우상태이면 출력노드(No)가 VDD로 빠르게 풀업된다. 그러므로 출력단자(OUT)에 데이터 (D1)가 출력된다.

CLK4, CLK3이 동시에 하이상태가 되는 구간에서 AP21이 턴온 되고 CLK1, CLK2이 동시에 로우상태가 되는 구간에서 AP22가 턴온되므로 노드(N1)가 출력노드(No)와 연결된다. 그러므로 입력 데이터(IN2)의 상태가 하이상태이면 출력노드(No)가 VSS로 풀다운되고 입력 데이터(IN2)의 상태가 로우상태이면 출력노드(No)가 VDD로 빠르게 풀업된다.

CLK1, CLK4가 동시에 하이상태가 되는 구간에서 AP31이 턴온 되고 CLK2, CLK3이 동시에 로우상태가 되는 구간에서 AP32가 턴온되므로 노드(N1)가 출력노드(No)와 연결된다. 그러므로 입력 데이터(IN3)의 상태가 하이상태이면 출력노드(No)가 VSS로 풀다운되고 입력 데이터(IN3)의 상태가 로우상태이면 출력노드(No)가 VDD로 빠르게 풀업된다.

CLK2, CLK1이 동시에 하이상태가 되는 구간에서 AP41이 턴온 되고 CLK3, CLK4가 동시에 로우상태가 되는 구간에서 AP42가 턴온되므로 노드(N1)가 출력노드(No)와 연결된다. 그러므로 입력 데이터(IN4)의 상태가 하이상태이면 출력노드(No)가 VSS로 풀다운되고 입력 데이터(IN4)의 상태가 로우상태이면 출력노드(No)가 VDD로 빠르게 풀업된다.

즉, 본 발명에서는 출려노드(No)에 연결되는 기생 커패시턴스는 증가하지 만 풀업 동작시 제1액티브 패스와 제2액티브 패스를 통하여 출력노드(No)가 빠르게 VDD로 풀업 구동될 수 있으므로 출력신호의 상승 천이시간을 기존 대비 더 빠르게 구동시킬 수 있다. 더구나 하나의 통로가 아니라 두개의 통로를 통하여 출력노드를 빠르게 풀업 또는 풀다운시키는 것이 가능하므로 종래 대비 상승 천이 및 하강 천이를 보다 고속으로 할 수 있다. 또한, 상승천이 시에도 클록신호에 동기되어 동작된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에서는 병렬데이터를 직렬 데이터로 변환할 때 데이터 하이 출력시에 출력노드를 클록신호에 동기하여 빠르게 풀업시킬 수 있으므로 데이터 스큐 문제를 해결하고 고속 동작이 가능하다.

Claims

제1전원전압과 출력노드 사이에 연결되고, 제1전류구동능력으로 상기 출력노드를 상기 제1전원전압으로 풀업시키기 위한 제1풀업 소자; 및

상기 출력노드에 공통으로 연결되고, 복수의 클록신호들에 의해 복수의 입력 데이터들을 순차적으로 선택하는 복수의 데이터 선택부들을 구비하고,

각 데이터 선택부는 입력 데이터의 제1상태에서는 상기 풀업소자의 제1전류구동능력 보다 더 큰 전류구동능력으로 상기 출력노드를 제2전원전압으로 풀다운시키고, 입력 데이터의 제2상태에서는 상기 풀업소자와 함께 출력노드를 제1전원전압으로 풀업시키는 복수의 데이터 선택부를 구비한 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제1항에 있어서, 상기 복수의 데이터 선택부들 각각은

상기 출력노드와 제1노드 사이에 연결되어 상기 복수의 클록신호들 중 대응하는 클록신호들에 응답하여 활성화되는 제1액티브 패스;

상기 출력노드와 제1노드 사이에 연결되어 상기 복수의 클록신호들 중 대응하는 클록신호들에 응답하여 활성화되는 제2액티브 패스;

상기 제1노드와 제2전원전압 사이에 연결되고 입력 데이터의 제1상태에서 활성화되어 상기 제1 및 제2액티브 패스들 중 적어도 어느 하나를 통하여 상기 출력노드를 제2전원전압으로 풀다운시키기 위한 풀다운 소자; 및

상기 제1노드와 제1전원전압 사이에 연결되고 입력 데이터의 제2상태에서 활성화되어 상기 제1 및 제2 액티브 패스들 중 적어도 어느 하나를 통하여 상기 출력노드를 제1전원전압으로 풀업시키기 위한 제2풀업 소자를 구비한 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제2항에 있어서, 상기 풀다운 소자 및 제2 풀업소자의 전류구동능력은 상기 제1풀업소자의 전류구동능력보다 큰 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제2항에 있어서, 상기 제1액티브 패스는

직렬로 연결된 2개의 엔모스 트랜지스터들로 구성되고, 2개의 엔모스 트랜지스터들은 대응하는 클록신호들에 응답하여 적어도 일정 시간동안 동시에 턴온되는 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제4항에 있어서, 상기 제2액티브 패스는

직렬로 연결된 2개의 피모스 트랜지스터들로 구성되고, 2개의 피모스 트랜지스터들은 대응하는 클록신호들에 응답하여 적어도 일정 시간동안 동시에 턴온되는 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제5항에 있어서, 상기 엔모스 트랜지스터들이 동시에 턴온되는 동안에 인가 되는 클록신호의 위상과 상기 피모스 트팬지스터들이 동시에 턴온되는 동안에 인가되는 클록신호의 위상이 반대인 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
제6항에 있어서, 상기 입력 데이터가 하이 상태일 경우에는 상기 풀다운 소자가 활성화되고 상기 입력 데이터가 로우 상태일 경우에는 상기 제2풀업소자가 활성화되는 것을 특징으로 하는 병렬 데이터 직렬 변환회로.
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