KR102534155B1 - 직렬화기, 이를 포함하는 반도체 장치 및 시스템 - Google Patents

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Abstract

본 발명의 실시예는 제 1 데이터 출력 회로 및 제 2 데이터 출력 회로를 포함할 수 있다. 상기 제 1 데이터 출력 회로는 제 1 및 제 2 위상 클럭에 동기하여 제 1 데이터를 출력 노드로 제공할 수 있다. 상기 제 2 데이터 출력 회로는 제 2 및 제 3 위상 클럭에 동기하여 제 2 데이터를 상기 출력 노드로 제공할 수 있다. 상기 제 1 데이터 출력 회로는 상기 제 3 위상 클럭에 동기하여 상기 제 2 데이터 출력 회로에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다.

Description

직렬화기, 이를 포함하는 반도체 장치 및 시스템 {SERIALIZER, SEMICONDUCTOR APPARATUS AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 직렬화기, 이를 포함하는 반도체 장치 및 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 컴퓨터 시스템 구성하는 반도체 장치들은 클럭에 동기하여 데이터를 전송할 수 있고, 직렬 통신을 수행할 수 있다. 상기 반도체 장치들은 반도체 장치 내부에서 많은 용량의 데이터를 빠르게 처리하기 위해서 다른 반도체 장치로부터 직렬로 입력되는 데이터를 수신하여 병렬 형태로 변환한다. 또한, 상기 반도체 장치들은 병렬 형태의 내부 데이터를 직렬 형태로 변환하고, 변환된 데이터를 다른 반도체 장치로 출력할 수 있다. 즉, 상기 반도체 장치들은 데이터 버스를 통해 직렬 통신을 수행할 수 있도록 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하는 직렬화기를 포함할 수 있다.
상기 직렬화기는 클럭의 에지에 동기하여 복수의 데이터를 순차적으로 출력하는 구성을 갖는 것이 일반적이다. 현재, 컴퓨터 시스템 및 반도체 장치의 개발경향은 고속화 및 저전력화이다. 시스템의 동작 속도가 높아지면서 클럭의 속도는 계속해서 빨라지고 있고, 시스템이 저전력화되면서, 클럭 및 데이터의 진폭이 감소하고 있다. 따라서, 최근 기술 경향에 맞춰 정확하게 데이터를 변환할 수 있는 직렬화기가 필요하다.
본 발명의 실시예는 최소한의 회로 및 로드를 추가하여 데이터 출력 회로가 프리차지 동작을 통해 상호 보완적으로 동작할 수 있는 구조를 갖는 직렬화기, 이를 포함하는 반도체 장치 및 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 데이터를 출력 노드로 제공하며, 제 3 위상 클럭에 동기하여 제 2 노드를 프리차지하는 제 1 데이터 출력 회로; 및 상기 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭 및 상기 제 3 위상 클럭에 동기하여 상기 제 2 데이터를 상기 출력 노드로 제공하는 제 2 데이터 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 입력 노드를 통해 제 1 데이터를 수신하고, 상기 제 1 데이터를 버퍼링하는 제 1 입력 버퍼; 제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 버퍼의 출력을 출력 노드로 제공하며, 제 3 위상 클럭에 동기하여 제 2 입력 노드를 프리차지하는 제 1 데이터 출력 회로; 상기 제 2 입력 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 데이터를 버퍼링하는 제 2 입력 버퍼; 및 상기 제 2 위상 클럭 및 상기 제 3 위상 클럭에 동기하여 상기 제 2 버퍼의 출력을 상기 출력 노드로 제공하는 제 2 데이터 출력 회로를 포함할 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 데이터를 출력 노드로 제공하는 제 1 데이터 출력 회로; 및 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭 및 제 3 위상 클럭에 동기하여 상기 제 2 데이터를 상기 출력 노드로 제공하는 제 2 데이터 출력 회로를 포함하고, 상기 제 1 데이터 출력 회로는 상기 제 3 위상 클럭에 동기하여 상기 제 2 데이터 출력 회로에 대한 엠파시스 동작을 수행할 수 있다.
본 발명의 실시예는 반도체 장치 및 시스템의 데이터 통신의 속도 및 정확성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 트랜시버 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 직렬화기의 동작을 보여주는 파형도,
도 5는 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면이다. 도 1에서, 본 발명의 실시예에 따른 시스템(1)은 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)를 포함할 수 있다. 상기 제 1 반도체 장치(110) 및 제 2 반도체 장치(120)는 서로 통신하는 전자 구성요소일 수 있다. 일 실시예에서, 상기 제 1 반도체 장치(110)는 마스터 장치일 수 있고, 상기 제 2 반도체 장치(120)는 상기 제 1 반도체 장치(110)에 의해 제어되어 동작하는 슬레이브 장치일 수 있다. 예를 들어, 상기 제 1 반도체 장치(110)는 프로세서와 같은 호스트 장치일 수 있고, 프로세서는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한 어플리게이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩(System On Chip)의 형태로 구현될 수 있다. 상기 제 2 반도체 장치(120)는 메모리일 수 있고, 상기 메모리는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 1 및 제 2 반도체 장치(110, 120)는 신호 전송 라인(130)을 통해 서로 연결될 수 있다. 상기 제 1 반도체 장치(110)는 패드(111)를 포함하고, 상기 패드(111)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 제 2 반도체 장치(120)는 패드(121)를 포함하고 상기 패드(121)가 상기 신호 전송 라인(130)과 연결될 수 있다. 상기 신호 전송 라인(130)은 채널, 링크 또는 버스일 수 있다. 상기 제 1 반도체 장치(110)는 트랜시버 회로(TX, 112) 및 리시버 회로(RX, 113)를 포함할 수 있다. 상기 트랜시버 회로(112)는 상기 제 1 반도체 장치(110)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로 전송할 수 있다. 상기 리시버 회로(113)는 상기 신호 전송 라인(130)을 통해 상기 제 2 반도체 장치(120)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다. 마찬가지로, 상기 제 2 반도체 장치(120)는 트랜시버 회로(TX, 122) 및 리시버 회로(RX, 123)를 포함할 수 있다. 상기 트랜시버 회로(122)는 상기 제 2 반도체 장치(120)의 내부 신호에 따라 출력 신호를 생성하고, 상기 출력 신호를 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로 전송할 수 있다. 상기 리시버 회로(123)는 상기 신호 전송 라인(130)을 통해 상기 제 1 반도체 장치(110)로부터 전송된 신호를 수신하여 내부 신호를 생성할 수 있다.
상기 신호 전송 라인(130)은 데이터 버스일 수 있다. 상기 제 1 반도체 장치(110)의 트랜시버 회로(112)는 상기 제 1 반도체 장치(110)의 내부 데이터를 상기 제 2 반도체 장치(120)로 전송하고, 상기 리시버 회로(113)는 상기 제 2 반도체 장치(120)로부터 전송된 데이터를 수신할 수 있다. 상기 제 2 반도체 장치(120)의 트랜시버 회로(122)는 상기 제 2 반도체 장치(120)의 내부 데이터를 상기 제 1 반도체 장치(110)로 전송하고, 상기 리시버 회로(123)는 상기 제 1 반도체 장치(110)로부터 전송된 데이터를 수신할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 직렬 통신을 수행할 수 있고, 상기 신호 전송 라인(130)은 직렬 형태의 데이터를 전송할 수 있다. 상기 제 1 및 제 2 반도체 장치(110, 120)는 큰 용량의 데이터를 빠르게 처리하기 위해 상기 직렬 형태의 데이터를 병렬 형태의 데이터로 변환하여 사용할 수 있다. 상기 리시버 회로(113, 123)는 직렬 형태의 데이터를 수신하여 병렬 형태의 데이터로 변환하기 위한 병렬화기를 포함할 수 있다. 상기 트랜시버 회로(112, 122)는 병렬 형태의 데이터를 직렬 형태의 데이터로 변환하기 위한 직렬화기를 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 트랜시버 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 트랜시버 회로(200)는 도 1에 도시된 상기 제 1 및 제 2 반도체 장치(110, 120)의 트랜시버 회로(112, 122)로 적용될 수 있다. 상기 트랜시버 회로(200)는 파이프 래치 회로(210) 및 직렬화기(220)를 포함할 수 있다. 상기 파이프 래치 회로(210)는 파이프 라이닝(pipe-lining) 동작을 수행하여 복수의 병렬 형태의 데이터를 순차적으로 저장할 수 있다. 상기 파이프 래치 회로(210)는 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 수신할 수 있다. 상기 파이프 래치 회로(210)는 파이프 래치 제어신호를 사용하여 상기 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 순차적으로 저장할 수 있다. 상기 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)은 병렬 형태의 데이터일 수 있다. 상기 파이프 래치 회로(210)는 저장된 데이터를 제 1 내지 제 4 데이터(D1, D2, D3, D4)로서 출력할 수 있다.
상기 직렬화기(220)는 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4) 및 복수의 클럭(CLK0, CLK90, CLK180, CLK270)을 수신할 수 있다. 상기 복수의 클럭(CLK0, CLK90, CLK180, CLK270)은 서로 다른 위상을 가질 수 있다. 상기 직렬화기(220)는 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)를 상기 복수의 클럭(CLK0, CLK90, CLK180, CLK270)에 동기하여 출력 데이터(OUT)로서 출력할 수 있다. 도 2에서, 일 예시로, 상기 트랜시버 회로(200)는 복수의 내부 데이터 그룹(IND1<0:n>, IND2<0:n>, IND3<0:n>, IND4<0:n>)을 정렬하여 4개의 데이터를 순차적으로 출력하는 파이프 라이닝 동작을 수행하고, 4개의 클럭(CLK0, CLK90, CLK180, CLK270)에 동기하여 4개의 데이터를 순차적으로 상기 출력 데이터(OUT)로서 출력할 수 있다. 따라서, 상기 출력 데이터(OUT)는 직렬 형태의 데이터가 될 수 있다. 상기 복수의 클럭은 제 1 위상 클럭(CLK0), 제 2 위상 클럭(CLK90), 제 3 위상 클럭(CLK180) 및 제 4 위상 클럭(CLK270)을 포함할 수 있고, 상기 제 1 내지 제 4 위상 클럭(CLK0, CLK90, CLK180, CLK270)은 서로 90도의 위상 차이를 가질 수 있다. 하지만, 위와 같은 경우에 한정하는 것은 아니다. 상기 파이프 래치 회로(210)는 8개의 내부 데이터 그룹을 순차적으로 출력하는 파이프 라이닝 동작을 수행할 수 있고, 상기 직렬화기(220)는 서로 45도의 위상 차이를 갖는 8개의 위상 클럭을 이용하여 출력 데이터(OUT)를 생성할 수 있다.
본 발명의 실시예에서, 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 각각 상기 제 1 내지 제 4 위상 클럭(CLK0, CLK90, CLK180, CLK270)의 주기에 대응하는 윈도우 또는 듀레이션을 가질 수 있다. 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 더블 데이터 레이트 동작을 위해, 서로 상기 제 1 내지 제 4 위상 클럭(CLK0, CLK90, CLK180, CLK270)의 1/4주기에 대응하는 위상 차이를 가질 수 있다.
도 3은 본 발명의 실시예에 따른 직렬화기(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 직렬화기(300)는 도 2의 직렬화기(220)로 적용될 수 있다. 도 3을 참조하면, 상기 직렬화기(300)는 제 1 데이터 출력 회로(310) 및 제 2 데이터 출력 회로(320)를 포함할 수 있다. 상기 제 1 데이터 출력 회로(310)는 제 1 노드(a1)를 통해 제 1 데이터(D1)를 수신할 수 있다. 상기 제 1 데이터 출력 회로(310)는 제 1 위상 클럭(CLK0), 제 2 위상 클럭(CLK90) 및 제 3 위상 클럭(CLK180)을 수신할 수 있다. 상기 제 1 데이터 출력 회로(310)는 상기 제 1 및 제 2 위상 클럭(CLK0, CLK90)에 동기하여 상기 제 1 데이터(D1)를 출력 노드(ON)로 제공할 수 있다. 상기 제 2 데이터 출력 회로(320)는 제 2 노드(b1)를 통해 제 2 데이터(D2)를 수신할 수 있다. 상기 제 2 데이터 출력 회로(320)는 제 2 위상 클럭(CLK90) 및 제 3 위상 클럭(CLK180)을 수신할 수 있다. 상기 제 2 데이터 출력 회로(320)는 상기 제 2 및 제 3 위상 클럭(CLK90, CLK180)에 동기하여 상기 제 2 데이터(D2)를 상기 출력 노드(ON2)로 제공할 수 있다. 상기 제 1 데이터 출력 회로(310)는 제 2 노드(b1)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 1 데이터 출력 회로(310)는 상기 제 3 위상 클럭(CLK180)에 동기하여 상기 제 2 노드(b1)를 프리차지할 수 있다. 상기 제 1 데이터 출력 회로(310)는 상기 제 3 위상 클럭(CLK180)에 동기하여 상기 제 1 노드(b1)로 추가적인 전하를 제공하거나, 상기 제 1 노드(b1)를 추가적으로 디스차지하여 상기 제 2 데이터 출력 회로(320)로부터 상기 출력 노드(ON)로 정확한 신호가 출력될 수 있도록 한다.
상기 직렬화기(300)는 제 3 데이터 출력 회로(330) 및 제 4 데이터 출력 회로(340)를 더 포함할 수 있다. 상기 제 3 데이터 출력 회로(330)는 제 3 노드(c1)로부터 제 3 데이터(D3)를 수신하고, 상기 제 3 위상 클럭(CLK180), 제 4 위상 클럭(CLK270) 및 상기 제 1 위상 클럭(CLK0)을 수신할 수 있다. 상기 제 3 데이터 출력 회로(330)는 상기 제 3 및 제 4 위상 클럭(CLK180, CLK270)에 동기하여 상기 제 3 데이터(D3)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 2 데이터 출력 회로(320)는 상기 제 4 위상 클럭(CLK270)을 더 수신할 수 있다. 상기 제 2 데이터 출력 회로(320)는 제 3 노드(c1)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 2 데이터 출력 회로(320)는 상기 제 4 위상 클럭(CLK270)에 동기하여 상기 제 3 노드(c1)를 프리차지시킬 수 있다. 상기 제 2 데이터 출력 회로(320)는 상기 제 4 위상 클럭(CLK270)에 동기하여 상기 제 3 노드(c1)로 추가적인 전하를 제공하거나, 상기 제 3 노드(c1)를 추가적으로 디스차지하여 상기 제 3 데이터 출력 회로(330)로부터 상기 출력 노드(ON)로 정확한 신호가 출력될 수 있도록 한다.
상기 제 4 데이터 출력 회로(340)는 제 4 노드(d1)로부터 제 4 데이터(D4)를 수신하고, 상기 제 4 위상 클럭(CLK270), 상기 제 1 위상 클럭(CLK0) 및 상기 제 2 위상 클럭(CLK90)을 수신할 수 있다. 상기 제 4 데이터 출력 회로(340)는 상기 제 4 및 제 1 위상 클럭(CLK270, CLK0)에 동기하여 상기 제 4 데이터(D4)를 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 3 데이터 출력 회로(330)는 상기 제 4 노드(d1)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 3 데이터 출력 회로(330)는 상기 제 1 위상 클럭(CLK0)에 동기하여 상기 제 4 노드(d1)를 프리차지시킬 수 있다. 상기 제 3 데이터 출력 회로(330)는 상기 제 1 위상 클럭(CLK0)에 동기하여 상기 제 4 노드(d1)로 추가적인 전하를 제공하거나 상기 제 4 노드(d1)를 추가적으로 디스차지하여 상기 제 4 데이터 출력 회로(340)로부터 상기 출력 노드(ON)로 정확한 신호가 출력될 수 있도록 한다. 상기 제 4 데이터 출력 회로(340)는 상기 제 1 노드(a1)에 대해 프리차지 동작 및 엠파시스 동작을 수행할 수 있다. 상기 제 4 데이터 출력 회로(340)는 상기 제 2 위상 클럭(CLK90)에 동기하여 상기 제 1 노드(a1)를 프리차지시킬 수 있다. 상기 제 4 데이터 출력 회로(340)는 상기 제 2 위상 클럭(CLK90)에 동기하여 상기 제 1 노드(a1)로 추가적으로 전하를 제공하거나 상기 제 1 노드(a1)를 추가적으로 디스차지하여 상기 제 1 데이터 출력 회로(310)로부터 상기 출력 노드(ON)로 정확한 신호가 출력될 수 있도록 한다.
도 3을 참조하면, 상기 제 1 데이터 출력 회로(310)는 제 1 패스 게이트(311), 제 2 패스 게이트(312) 및 제 1 프리차지 회로(313)를 포함할 수 있다. 상기 제 1 패스 게이트(311)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 1 패스 게이트(311)는 상기 제 1 위상 클럭(CLK0)에 응답하여 상기 제 1 노드(a1)와 제 1 중간 노드(n0)를 연결하고, 상기 제 1 데이터(D1)를 상기 제 1 중간 노드(n0)로 출력할 수 있다. 상기 제 2 패스 게이트(312)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 2 패스 게이트(312)는 상기 제 2 위상 클럭(CLK90)에 동기하여 상기 제 1 중간 노드(n0)와 상기 출력 노드(ON)를 연결하고, 상기 제 1 패스 게이트(311)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 1 프라차지 회로(313)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 1 프리차지 회로(313)는 상기 제 3 위상 클럭(CLK180)에 응답하여 상기 제 1 중간 노드(n0)와 상기 제 2 노드(b1)를 연결할 수 있다. 상기 제 1 프리차지 회로(313)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 상기 제 1 패스 게이트(311)의 출력을 상기 제 2 노드(b1)로 제공하여 상기 제 2 노드(b1)로 추가적인 전하를 제공하거나, 상기 제 2 노드(b1)를 추가적으로 디스차지시킬 수 있다. 상기 제 1 프리차지 회로(313)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 상기 제 1 중간 노드(n0)와 상기 제 2 노드(b1)를 연결하는 패스 게이트로 구성될 수 있다. 상기 직렬화기(300)는 제 1 입력 버퍼(351)를 더 포함할 수 있다. 상기 제 1 입력 버퍼(351)는 제 1 입력 노드(a2) 및 상기 제 1 노드(a1) 사이에 연결될 수 있다. 상기 제 1 입력 버퍼(351)는 상기 제 1 데이터(D1)를 수신하여 버퍼링하고, 상기 제 1 데이터(D1)를 상기 제 1 노드(a1)로 제공할 수 있다.
상기 제 2 데이터 출력 회로(320)는 제 3 패스 게이트(321), 제 4 패스 게이트(322) 및 제 2 프리차지 회로(323)를 포함할 수 있다. 상기 제 3 패스 게이트(321)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 3 패스 게이트는(321) 상기 제 2 위상 클럭(CLK90)에 응답하여 상기 제 2 노드(b1)와 제 2 중간 노드(n90)를 연결하고, 상기 제 2 데이터(D2)를 상기 제 2 중간 노드(n90)로 출력할 수 있다. 상기 제 4 패스 게이트(322)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 4 패스 게이트(322)는 상기 제 3 위상 클럭(CLK180)에 동기하여 상기 제 2 중간 노드(n90)와 상기 출력 노드(ON)를 연결하고, 상기 제 3 패스 게이트(321)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 2 프라차지 회로(323)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 2 프리차지 회로(323)는 상기 제 4 위상 클럭(CLK270)에 응답하여 상기 제 2 중간 노드(n90)와 상기 제 3 노드(c1)를 연결할 수 있다. 즉, 상기 제 2 프리차지 회로(323)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 상기 제 3 패스 게이트(321)의 출력을 상기 제 3 노드(c1)로 제공하여 상기 제 3 노드(c1)로 추가적인 전하를 제공하거나, 상기 제 3 노드(c1)를 추가적으로 디스차지시킬 수 있다. 상기 제 2 프리차지 회로(323)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 상기 제 2 중간 노드(n90)와 상기 제 3 노드(c1)를 연결하는 패스 게이트로 구성될 수 있다. 상기 직렬화기(300)는 제 2 입력 버퍼(352)를 더 포함할 수 있다. 상기 제 2 입력 버퍼(352)는 제 2 입력 노드(b2) 및 상기 제 2 노드(b1) 사이에 연결될 수 있다. 상기 제 2 입력 버퍼(352)는 상기 제 2 데이터(D2)를 수신하여 버퍼링하고, 상기 제 2 데이터(D2)를 상기 제 2 노드(b1)로 제공할 수 있다.
상기 제 3 데이터 출력 회로(330)는 제 5 패스 게이트(331), 제 6 패스 게이트(332) 및 제 3 프리차지 회로(333)를 포함할 수 있다. 상기 제 5 패스 게이트(331)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 5 패스 게이트(331)는 상기 제 3 위상 클럭(CLK180)에 응답하여 상기 제 3 노드(c1)와 제 3 중간 노드(n180)를 연결하고, 상기 제 3 데이터(D3)를 상기 제 3 중간 노드(n180)로 출력할 수 있다. 상기 제 6 패스 게이트(332)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 6 패스 게이트(332)는 상기 제 4 위상 클럭(CLK270)에 동기하여 상기 제 3 중간 노드(n180)와 상기 출력 노드(ON)를 연결하고, 상기 제 5 패스 게이트(331)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 3 프라차지 회로(333)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 3 프리차지 회로(333)는 상기 제 1 위상 클럭(CLK0)에 응답하여 상기 제 3 중간 노드(n180)와 상기 제 4 노드(d1)를 연결할 수 있다. 즉, 상기 제 3 프리차지 회로(333)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 상기 제 5 패스 게이트(331)의 출력을 상기 제 4 노드(d1)로 제공하여 상기 제 4 노드(d1)로 추가적인 전하를 제공하거나, 상기 제 4 노드(d1)를 추가적으로 디스차지할 수 있다. 상기 제 3 프리차지 회로(333)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 상기 제 3 중간 노드(n180)와 상기 제 4 노드(d1)를 연결하는 패스 게이트로 구성될 수 있다. 상기 직렬화기(300)는 제 3 입력 버퍼(353)를 더 포함할 수 있다. 상기 제 3 입력 버퍼(353)는 제 3 입력 노드(c2) 및 상기 제 3 노드(c1) 사이에 연결될 수 있다. 상기 제 3 입력 버퍼(353)는 상기 제 3 데이터(D3)를 수신하여 버퍼링하고, 상기 제 3 데이터(D3)를 상기 제 3 노드(c1)로 제공할 수 있다.
상기 제 4 데이터 출력 회로(340)는 제 7 패스 게이트(341), 제 8 패스 게이트(342) 및 제 4 프리차지 회로(343)를 포함할 수 있다. 상기 제 7 패스 게이트(341)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 7 패스 게이트(341)는 상기 제 4 위상 클럭(CLK270)에 응답하여 상기 제 4 노드(d1)와 제 4 중간 노드(n270)를 연결하고, 상기 제 4 데이터(D4)를 상기 제 4 중간 노드(n270)로 출력할 수 있다. 상기 제 8 패스 게이트(342)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 8 패스 게이트(342)는 상기 제 1 위상 클럭(CLK0)에 동기하여 상기 제 4 중간 노드(n270)와 상기 출력 노드(ON)를 연결하고, 상기 제 7 패스 게이트(341)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 4 프라차지 회로(343)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 턴온될 수 있다. 상기 제 4 프리차지 회로(343)는 상기 제 2 위상 클럭(CLK90)에 응답하여 상기 제 4 중간 노드(n270)와 상기 제 1 노드(a1)를 연결할 수 있다. 즉, 상기 제 4 프리차지 회로(343)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 상기 제 7 패스 게이트(341)의 출력을 상기 제 1 노드(a1)로 제공하여 상기 제 1 노드(a1)로 추가적인 전하를 제공하거나, 상기 제 1 노드(a1)를 추가적으로 디스차지시킬 수 있다. 상기 제 4 프리차지 회로(343)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 상기 제 4 중간 노드(n270)와 상기 제 1 노드(a1)를 연결하는 패스 게이트로 구성될 수 있다. 상기 직렬화기(300)는 제 4 입력 버퍼(354)를 더 포함할 수 있다. 상기 제 4 입력 버퍼(354)는 제 4 입력 노드(d2) 및 상기 제 4 노드(d1) 사이에 연결될 수 있다. 상기 제 4 입력 버퍼(354)는 상기 제 4 데이터(D4)를 수신하여 버퍼링하고, 상기 제 4 데이터(D4)를 상기 제 4 노드(d1)로 제공할 수 있다.
상기 직렬화기(300)는 출력 버퍼(360)를 더 포함할 수 있다. 상기 출력 버퍼(360)는 상기 출력 노드(ON)와 연결되고, 상기 출력 노드(ON)의 전압 레벨을 버퍼링하여 출력 데이터(OUT)를 생성할 수 있다.
도 4는 도 3에 도시된 직렬화기(300)의 동작을 보여주는 파형도이다. 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 직렬화기(300)의 동작을 설명하면 다음과 같다. 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 교대로 하이 레벨 및 로우 레벨을 갖는 경우를 예시한다. 상기 제 1 내지 제 4 데이터(D1, D2, D3, D4)는 상기 제 1 내지 제 4 위상 클럭(CLK0, CLK90, CLK180, CLK270)의 한 주기에 대응하는 윈도우 또는 듀레이션을 가질 수 있다. 상기 제 1 및 제 2 위상 클럭(CLK0, CLK90)이 하이 레벨일 때, 하이 레벨을 갖는 제 1 데이터(D1)는 상기 제 1 및 제 2 패스 게이트(311, 312)를 통해 상기 출력 노드(ON)로 제공될 수 있다. 이 때, 상기 제 4 프리차지 회로(343)는 상기 제 2 위상 클럭(CLK90)에 동기하여 하이 레벨을 갖는 제 4 데이터(D4)를 상기 제 1 노드(a1)로 제공할 수 있다. 이에 따라, 상기 제 1 노드(a1)로 더 많은 전하가 유입될 수 있고, 상기 제 1 중간 노드(n0) 및 상기 출력 노드(ON)의 전압 레벨은 종래기술보다 빠르게 상승할 수 있다.
상기 제 2 및 제 3 위상 클럭(CLK90, CLK180)이 하이 레벨일 때, 로우 레벨을 갖는 제 2 데이터(D2)는 상기 제 3 및 제 4 패스 게이트(321, 322)를 통해 상기 출력 노드(ON)로 제공될 수 있다. 이 때, 상기 제 1 프리차지 회로(313)는 상기 제 3 위상 클럭(CLK180)에 동기하여 로우 레벨을 갖는 제 1 데이터(D1)를 상기 제 2 노드(b1)로 제공할 수 있다. 이에 따라, 상기 제 2 노드(b1)는 더 빠르게 디스차지될 수 있고, 상기 제 2 중간 노드(n90) 및 상기 출력 노드(ON)의 전압 레벨은 종래기술보다 빠르게 하강할 수 있다.
상기 제 3 위상 클럭(CLK180) 및 제 4 위상 클럭(CLK270)이 하이 레벨일 때, 하이 레벨을 갖는 제 3 데이터(D3)는 상기 제 5 및 제 6 패스 게이트(331, 332)를 통해 상기 출력 노드(ON)로 제공될 수 있다. 이 때, 상기 제 2 프리차지 회로(323)는 상기 제 4 위상 클럭(CLK270)에 동기하여 하이 레벨을 갖는 제 2 데이터(D2)를 상기 제 3 노드(c1)로 제공할 수 있다. 이에 따라, 상기 제 3 노드(c1)로 더 많은 전하가 유입될 수 있고, 상기 제 3 중간 노드(n180) 및 상기 출력 노드(ON)의 전압 레벨은 빠르게 상승할 수 있다.
상기 제 4 위상 클럭(CLK270) 및 상기 제 1 위상 클럭(CLK0)이 하이 레벨일 때, 상기 제 7 및 제 8 패스 게이트(341, 342)를 통해 로우 레벨을 갖는 제 4 데이터(D4)가 상기 출력 노드(ON)로 제공될 수 있다. 이 때, 상기 제 3 프리차지 회로(333)는 상기 제 1 위상 클럭(CLK0)에 동기하여 로우 레벨을 갖는 제 3 데이터(D3)를 상기 제 4 노드(d1)로 제공할 수 있다. 이에 따라, 상기 제 4 중간 노드(n270) 및 상기 출력 노드(ON)의 전압 레벨은 빠르게 하강할 수 있다. 위와 같이, 상기 제 1 내지 제 4 프리차지 회로(313, 323, 333, 343)는 각각 제 1 내지 제 4 노드(a1, b1, c1, d1)로 추가적인 전하를 제공하거나 제 1 내지 제 4 노드(a1, b1, c1, d1)를 추가적으로 디스차지하여 상기 출력 노드(ON)의 전압 레벨 변화의 슬로프 또는 슬루 레이트를 더 증가시킬 수 있다. 따라서, 상기 직렬화기(300)로부터 출력되는 출력 데이터(OUT)는 더 넓은 유효 윈도우 또는 듀레이션을 가질 수 있고, 고속에서 클럭 주기가 짧아지더라도 정확한 출력 신호를 생성할 수 있다.
도 5는 본 발명의 실시예에 따른 직렬화기(500)의 구성을 보여주는 도면이다. 상기 직렬화기(500)는 도 2에 도시된 직렬화기(220)로 적용될 수 있다. 도 5를 참조하면, 상기 직렬화기(500)는 제 1 입력 버퍼(551), 제 1 데이터 출력 회로(510), 제 2 입력 버퍼(552) 및 제 2 데이터 출력 회로(520)를 포함할 수 있다. 상기 제 1 입력 버퍼(551)는 제 1 입력 노드(a2)를 통해 제 1 데이터(D1)를 수신하고, 버퍼링된 신호를 제 1 노드(a1)로 출력할 수 있다. 상기 제 1 데이터 출력 회로(510)는 상기 제 1 노드(a1)를 통해 상기 제 1 입력 버퍼(551)의 출력을 수신할 수 있다. 상기 제 1 데이터 출력 회로(510)는 제 1 위상 클럭(CLK0), 제 2 위상 클럭(CLK90) 및 제 3 위상 클럭(CLK180)을 수신할 수 있다. 상기 제 1 데이터 출력 회로(510)는 상기 제 1 및 제 2 위상 클럭(CLK0, CLK90)에 동기하여 상기 제 1 입력 버퍼(551)의 출력을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 1 데이터 출력 회로(510)는 상기 제 3 위상 클럭(CLK180)에 동기하여 상기 제 2 데이터 출력 회로(520)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다.
상기 제 2 입력 버퍼(552)는 제 2 입력 노드(b2)를 통해 제 2 데이터(D2)를 수신하고 버퍼링된 신호를 제 2 노드(b1)로 출력할 수 있다. 상기 제 2 데이터 출력 회로(520)는 상기 제 2 노드(b1)를 통해 상기 제 2 입력 버퍼(552)의 출력을 수신할 수 있다. 상기 제 2 데이터 출력 회로(520)는 제 2 위상 클럭(CLK90) 및 제 3 위상 클럭(CLK180)을 수신할 수 있다. 상기 제 2 데이터 출력 회로(520)는 상기 제 2 및 제 3 위상 클럭(CLK90, CLK180)에 동기하여 상기 제 2 입력 버퍼(552)의 출력을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 1 데이터 출력 회로(510)는 상기 제 3 위상 클럭(CLK180)에 동기하여 상기 제 2 입력 노드(b2)로 추가적인 전하를 제공하거나 상기 제 2 입력 노드(b2)를 추가적으로 디스차지하여, 상기 제 2 입력 노드(b2)를 프리차지시킬 수 있다.
상기 직렬화기(500)는 제 3 입력 버퍼(553), 제 3 데이터 출력 회로(530), 제 4 입력 버퍼(554) 및 제 4 데이터 출력 회로(540)를 더 포함할 수 있다. 상기 제 3 입력 버퍼(553)는 제 3 입력 노드(c2)를 통해 제 3 데이터(D3)를 수신하고 버퍼링된 신호를 제 3 노드(c1)로 출력할 수 있다. 상기 제 3 데이터 출력 회로(530)는 상기 제 3 노드(c1)를 통해 상기 제 3 입력 버퍼(553)의 출력을 수신할 수 있다. 상기 제 3 데이터 출력 회로(530)는 제 3 위상 클럭(CLK180) 및 제 4 위상 클럭(CLK270)을 수신할 수 있다. 상기 제 3 데이터 출력 회로(530)는 상기 제 3 및 제 4 위상 클럭(CLK180, CLK270)에 동기하여 상기 제 3 입력 버퍼(553)의 출력을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 2 데이터 출력 회로(520)는 상기 제 3 데이터 출력 회로(530)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 2 데이터 출력 회로(520)는 상기 제 4 위상 클럭(CLK270)을 더 수신할 수 있고, 상기 제 4 위상 클럭(CLK270)에 동기하여 상기 제 3 입력 노드(c2)로 추가적인 전하를 제공하거나 상기 제 3 입력 노드(c2)를 추가적으로 디스차지하여 상기 제 3 입력 노드(c2)를 프리차지시킬 수 있다.
상기 제 4 입력 버퍼(554)는 제 4 입력 노드(d2)를 통해 제 4 데이터(D4)를 수신하고 버퍼링된 신호를 제 4 노드(d1)로 출력할 수 있다. 상기 제 4 데이터 출력 회로(540)는 상기 제 4 노드(d1)를 통해 상기 제 4 입력 버퍼(554)의 출력을 수신할 수 있다. 상기 제 4 데이터 출력 회로(540)는 제 4 위상 클럭(CLK270), 상기 제 1 위상 클럭(CLK0) 및 상기 제 2 위상 클럭(CLK90)을 수신할 수 있다. 상기 제 4 데이터 출력 회로(540)는 상기 제 4 및 제 1 위상 클럭(CLK270, CLK0)에 동기하여 상기 제 4 입력 버퍼(554)의 출력을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 3 데이터 출력 회로(530)는 상기 제 4 데이터 출력 회로(540)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 3 데이터 출력 회로(530)는 상기 제 1 위상 클럭(CLK0)을 더 수신할 수 있고, 상기 제 1 위상 클럭(CLK0)에 동기하여 상기 제 4 입력 노드(d2)로 추가적인 전하를 제공하거나 제 4 입력 노드(d2)를 추가적으로 디스차지하여 상기 제 4 입력 노드(d2)를 프리차지시킬 수 있다. 상기 제 4 데이터 출력 회로(540)는 상기 제 1 데이터 출력 회로(510)에 대해 프리차지 동작 또는 엠파시스 동작을 수행할 수 있다. 상기 제 4 데이터 출력 회로(540)는 상기 제 2 위상 클럭(CLK90)에 동기하여 상기 제 1 입력 노드(a2)로 추가적인 전하를 제공하거나 상기 제 1 입력 노드(a2)를 추가적으로 디스차지하여 상기 제 1 입력 노드(a2)를 프리차지시킬 수 있다.
상기 제 1 데이터 출력 회로(510)는 제 1 패스 게이트(511), 제 2 패스 게이트(512) 및 제 1 프리차지 회로(513)를 포함할 수 있다. 상기 제 1 패스 게이트(511)는 상기 제 1 위상 클럭(CLK0)에 응답하여 상기 제 1 입력 버퍼(551)의 출력을 상기 제 1 중간 노드(n0)로 출력할 수 있다. 상기 제 2 패스 게이트(512)는 상기 제 2 위상 클럭(CLK90)에 응답하여 상기 제 1 패스 게이트(511)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 1 프리차지 회로(513)는 상기 제 3 위상 클럭(CLK180)에 응답하여 상기 제 1 중간 노드(n0)를 상기 제 2 입력 노드(b2)와 연결할 수 있다. 상기 제 1 프리차지 회로(513)는 상기 제 3 위상 클럭(CLK180)의 하이 레벨 구간에서 상기 제 1 중간 노드(n0)의 전압 레벨에 따라 제 2 입력 노드(b2)의 전압 레벨을 추가적으로 변화시킬 수 있다. 상기 제 1 프리차지 회로(513)는 상기 제 1 중간 노드(n0)의 전압 레벨에 따라 상기 제 2 입력 노드(b2)로 추가적인 전하를 제공하거나, 상기 제 2 입력 노드(b2)를 추가적으로 디스차지할 수 있다.
상기 제 2 데이터 출력 회로(520)는 제 3 패스 게이트(521), 제 4 패스 게이트(522) 및 제 2 프리차지 회로(523)를 포함할 수 있다. 상기 제 3 패스 게이트(521)는 상기 제 2 위상 클럭(CLK90)에 응답하여 상기 제 2 입력 버퍼(552)의 출력을 상기 제 2 중간 노드(n90)로 출력할 수 있다. 상기 제 4 패스 게이트(552)는 상기 제 3 위상 클럭(CLK180)에 응답하여 상기 제 3 패스 게이트(551)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 2 프리차지 회로(523)는 상기 제 4 위상 클럭(CLK270)에 응답하여 상기 제 2 중간 노드(n90)를 상기 제 3 입력 노드(c2)와 연결할 수 있다. 상기 제 2 프리차지 회로(523)는 상기 제 4 위상 클럭(CLK270)의 하이 레벨 구간에서 상기 제 2 중간 노드(n90)의 전압 레벨에 따라 상기 제 3 입력 노드(c2)의 전압 레벨을 추가적으로 변화시킬 수 있다. 상기 제 2 프리차지 회로(523)는 상기 제 2 중간 노드(n90)의 전압 레벨에 따라 상기 제 3 입력 노드(c2)로 추가적인 전하를 제공하거나, 상기 제 3 입력 노드(c2)를 추가적으로 디스차지할 수 있다.
상기 제 3 데이터 출력 회로(530)는 제 5 패스 게이트(531), 제 6 패스 게이트(532) 및 제 3 프리차지 회로(533)를 포함할 수 있다. 상기 제 5 패스 게이트(531)는 상기 제 3 위상 클럭(CLK180)에 응답하여 상기 제 3 입력 버퍼(553)의 출력을 상기 제 3 중간 노드(n180)로 출력할 수 있다. 상기 제 6 패스 게이트(532)는 상기 제 4 위상 클럭(CLK270)에 응답하여 상기 제 5 패스 게이트(531)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 3 프리차지 회로(533)는 상기 제 1 위상 클럭(CLK0)에 응답하여 상기 제 3 중간 노드(n180)를 상기 제 4 입력 노드(d2)와 연결할 수 있다. 상기 제 3 프리차지 회로(533)는 상기 제 1 위상 클럭(CLK0)의 하이 레벨 구간에서 상기 제 3 중간 노드(n180)의 전압 레벨에 따라 상기 제 4 입력 노드(d2)의 전압 레벨을 추가적으로 변화시킬 수 있다. 상기 제 3 프리차지 회로(533)는 상기 제 3 중간 노드(n180)의 전압 레벨에 따라 상기 제 4 입력 노드(d2)로 추가적인 전하를 제공하거나, 상기 제 4 입력 노드(d2)를 추가적으로 디스차지할 수 있다.
상기 제 4 데이터 출력 회로(540)는 제 7 패스 게이트(541), 제 8 패스 게이트(542) 및 제 4 프리차지 회로(543)를 포함할 수 있다. 상기 제 7 패스 게이트(541)는 상기 제 4 위상 클럭(CLK270)에 응답하여 상기 제 4 입력 버퍼(554)의 출력을 상기 제 4 중간 노드(n270)로 출력할 수 있다. 상기 제 8 패스 게이트(542)는 상기 제 1 위상 클럭(CLK0)에 응답하여 상기 제 7 패스 게이트(541)의 출력을 상기 출력 노드(ON)로 출력할 수 있다. 상기 제 4 프리차지 회로(543)는 상기 제 2 위상 클럭(CLK90)에 응답하여 상기 제 4 중간 노드(n270)를 상기 제 1 입력 노드(a2)와 연결할 수 있다. 상기 제 4 프리차지 회로(543)는 상기 제 2 위상 클럭(CLK90)의 하이 레벨 구간에서 상기 제 4 중간 노드(n270)의 전압 레벨에 따라 상기 제 1 입력 노드(a2)의 전압 레벨을 추가적으로 변화시킬 수 있다. 상기 제 4 프리차지 회로(543)는 상기 제 4 중간 노드(n270)의 전압 레벨에 따라 상기 제 1 입력 노드(a2)로 추가적인 전하를 제공하거나, 상기 제 1 입력 노드(a2)를 추가적으로 디스차지할 수 있다.
상기 직렬화기(500)는 출력 버퍼(560)를 더 포함할 수 있다. 상기 출력 버퍼(560)는 상기 출력 노드(ON)의 전압 레벨을 버퍼링하여 출력 데이터(OUT)로서 출력할 수 있다.
도 5에 도시된 제 1 내지 제 4 프리차지 회로(513, 523, 533, 543)는 도 3에 도시된 제 1 내지 제 4 프리차지 회로(313, 323, 333, 343)가 각각 제 1 내지 제 4 노드(a1, b1, c1, d1)에 각각 연결되는 것과 다르게 제 1 내지 제 4 입력 노드(a2, b2, c2, d2)와 각각 연결될 수 있다. 도 1에서, 상기 제 1 패스 게이트(311)는 3개의 패스 게이트, 즉, 제 2 패스 게이트(312), 제 1 프리차지 회로(313) 및 제 4 프리차지 회로(343)에 대응하는 로드를 갖는다. 마찬가지로, 제 3, 제 5 및 제 7 패스 게이트(321, 331, 341)는 3개의 패스 게이트에 대응하는 로드를 갖는데 비해, 제 2, 제 4, 제 6 및 제 8 패스 게이트(312, 322, 332, 342)는 2개의 패스 게이트에 대응하는 로드를 갖는다. 도 5에서, 상기 제 1 내지 제 4 프리차지 회로(513, 523, 533, 543)를 제 1 내지 제 4 입력 노드(a2, b2, c2, d2)에 연결하는 경우, 상기 제 1 내지 제 8 패스 게이트(511, 512, 521, 522, 531, 532, 541, 542)는 동일하게 2개의 패스 게이트에 대응하는 로드를 가질 수 있다. 따라서, 상기 직렬화기(500)는 고속동작에서 보다 안정적으로 출력 신호를 생성할 수 있다.
도 6은 본 발명의 실시예에 따른 직렬화기(600)의 구성을 보여주는 도면이다. 상기 직렬화기(600)는 도 2의 직렬화기(220)로 적용될 수 있다. 도 6을 참조하면, 상기 직렬화기(600)는 도 5에 도시된 직렬화기(500)와 마찬가지로 제 1 데이터 출력 회로(610), 제 2 데이터 출력 회로(620), 제 3 데이터 출력 회로(630), 제 4 데이터 출력 회로(640) 및 출력 버퍼(660)를 포함할 수 있다. 상기 제 1 데이터 출력 회로(610)는 각각 제 1 내지 제 3 위상 클럭(CLK0, CLK90, CLK180)에 응답하여 동작하는 제 1 패스 게이트(611), 제 2 패스 게이트(612) 및 제 1 프리차지 회로(613)를 포함할 수 있다. 상기 제 2 데이터 출력 회로(620)는 각각 제 2 내지 제 4 위상 클럭(CLK90, CLK180, CLK270)에 응답하여 동작하는 제 3 패스 게이트(621), 제 4 패스 게이트(622) 및 제 2 프리차지 회로(623)를 포함할 수 있다. 상기 제 3 데이터 출력 회로(630)는 각각 제 3 내지 제 1 위상 클럭(CLK180, CLK270, CLK0)에 응답하여 동작하는 제 5 패스 게이트(631), 제 6 패스 게이트(632) 및 제 3 프리차지 회로(633)를 포함할 수 있다. 상기 제 4 데이터 출력 회로(640)는 각각 제 4 내지 제 2 위상 클럭(CLK270, CLK0, CLK90)에 응답하여 동작하는 제 7 패스 게이트(641), 제 8 패스 게이트(642) 및 제 4 프리차지 회로(643)를 포함할 수 있다.
도 6에서, 상기 직렬화기(600)는 제 1 내지 제 8 입력 버퍼(651, 652, 653, 654, 655, 656, 657, 658)를 포함 할 수 있다. 상기 제 1 입력 버퍼(651)는 제 1 입력 노드(a2)를 통해 제 1 데이터(D1)를 수신하고, 버퍼링된 신호를 제 1 버퍼링 노드(a3)로 출력할 수 있다. 상기 제 2 입력 버퍼(652)는 제 1 버퍼링 노드(a3)를 통해 상기 제 1 입력 버퍼(651)의 출력을 수신하고, 버퍼링된 신호를 제 1 노드(a1)로 출력할 수 있다. 상기 제 1 데이터(D1)는 상기 제 1 및 제 2 입력 버퍼(651, 652)에 의해 순차적으로 버퍼링되어 상기 제 1 노드(a1)로 제공될 수 있다. 상기 제 3 입력 버퍼(653)는 제 2 입력 노드(b2)를 통해 제 2 데이터(D2)를 수신하고, 버퍼링된 신호를 제 2 버퍼링 노드(b3)로 출력할 수 있다. 상기 제 4 입력 버퍼(654)는 제 2 버퍼링 노드(b3)를 통해 상기 제 3 입력 버퍼(653)의 출력을 수신하고, 버퍼링된 신호를 제 2 노드(b1)로 출력할 수 있다. 상기 제 2 데이터(D2)는 상기 제 3 및 제 4 입력 버퍼(653, 654)에 의해 순차적으로 버퍼링되어 상기 제 2 노드(b1)로 제공될 수 있다. 상기 제 5 입력 버퍼(655)는 제 3 입력 노드(c2)를 통해 제 3 데이터(D3)를 수신하고, 버퍼링된 신호를 제 3 버퍼링 노드(c3)로 출력할 수 있다. 상기 제 6 입력 버퍼(656)는 제 3 버퍼링 노드(c3)를 통해 상기 제 5 입력 버퍼(655)의 출력을 수신하고, 버퍼링된 신호를 제 3 노드(c1)로 출력할 수 있다. 상기 제 3 데이터(D3)는 상기 제 5 및 제 6 입력 버퍼(655, 656)에 의해 순차적으로 버퍼링되어 상기 제 3 노드(c1)로 제공될 수 있다. 상기 제 7 입력 버퍼(657)는 제 4 입력 노드(d2)를 통해 제 4 데이터(D4)를 수신하고, 버퍼링된 신호를 제 4 버퍼링 노드(d3)로 출력할 수 있다. 상기 제 8 입력 버퍼(658)는 제 4 버퍼링 노드(d3)를 통해 상기 제 7 입력 버퍼(657)의 출력을 수신하고, 버퍼링된 신호를 제 4 노드(d1)로 출력할 수 있다. 상기 제 4 데이터(D4)는 상기 제 7 및 제 8 입력 버퍼(657, 658)에 의해 순차적으로 버퍼링되어 상기 제 4 노드(d1)로 제공될 수 있다.
도 6에서, 상기 제 1 프리차지 회로(613)는 제 1 중간 노드(n0) 및 상기 제 2 버퍼링 노드(b3) 사이에 연결되어 상기 제 2 버퍼링 노드(b3)를 프리차지 시킬 수 있다. 상기 제 2 프리차지 회로(623)는 제 2 중간 노드(n90)와 상기 제 3 버퍼링 노드(c3) 사이에 연결되어 상기 제 3 버퍼링 노드(c3)를 프리차지시킬 수 있다. 상기 제 3 프리차지 회로(633)는 제 3 중간 노드(n180)와 상기 제 4 버퍼링 노드(d3) 사이에 연결되어 상기 제 4 버퍼링 노드(d3)를 프리차지시킬 수 있다. 상기 제 4 프리차지 회로(643)는 제 4 중간 노드(n270)와 상기 제 1 버퍼링 노드(a3) 사이에 연결되어 제 1 버퍼링 노드(a3)를 프리차지시킬 수 있다. 위와 같은 연결관계에 의해 상기 제 1 내지 제 4 프리차지 회로(613, 623, 633, 643)는 보다 안정적인 로드를 바라볼 수 있고, 상기 직렬화기(600)는 상기 출력 노드(ON) 및 출력 버퍼(660)를 통해 보다 정확한 출력 데이터(OUT)를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (30)

  1. 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 데이터를 출력 노드로 제공하며, 제 3 위상 클럭에 동기하여 제 2 노드를 프리차지하는 제 1 데이터 출력 회로; 및
    상기 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭 및 상기 제 3 위상 클럭에 동기하여 상기 제 2 데이터를 상기 출력 노드로 제공하며, 제 4 위상 클럭에 동기하여 제 3 노드를 프리차지하는 제 2 데이터 출력 회로; 및
    상기 제 3 노드를 통해 제 3 데이터를 수신하고, 상기 제 3 위상 클럭 및 상기 제 4 위상 클럭에 동기하여 상기 제 3 데이터를 상기 출력 노드로 제공하는 제 3 데이터 출력 회로를 포함하는 직렬화기.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    제 4 노드를 통해 제 4 데이터를 수신하고, 상기 제 4 위상 클럭 및 상기 제 1 위상 클럭에 동기하여 상기 제 4 데이터를 상기 출력 노드로 제공하며, 상기 제 2 위상 클럭에 동기하여 상기 제 1 노드를 프리차지하는 제 4 데이터 출력 회로를 더 포함하고,
    상기 제 3 데이터 출력 회로는 상기 제 1 위상 클럭에 동기하여 상기 제 4 노드를 프리차지하는 직렬화기.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제 1 데이터 출력 회로는 상기 제 1 위상 클럭에 응답하여 상기 제 1 데이터를 출력하는 제 1 패스 게이트;
    상기 제 2 위상 클럭에 응답하여 상기 제 1 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 2 패스 게이트; 및
    상기 제 3 위상 클럭에 응답하여 상기 제 1 패스 게이트의 출력을 상기 제 2 노드로 제공하는 제 1 프리차지 회로를 포함하는 직렬화기.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제 2 데이터 출력 회로는 상기 제 2 위상 클럭에 응답하여 상기 제 2 데이터를 출력하는 제 3 패스 게이트;
    상기 제 3 위상 클럭에 응답하여 상기 제 3 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 4 패스 게이트; 및
    상기 제 4 위상 클럭에 응답하여 상기 제 3 패스 게이트의 출력을 상기 제 3 노드로 제공하는 제 2 프리차지 회로를 포함하는 직렬화기.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 3 데이터 출력 회로는 상기 제 3 위상 클럭에 응답하여 상기 제 3 데이터를 출력하는 제 5 패스 게이트;
    상기 제 4 위상 클럭에 응답하여 상기 제 5 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 6 패스 게이트; 및
    상기 제 1 위상 클럭에 응답하여 상기 제 5 패스 게이트의 출력을 상기 제 4 노드로 제공하는 제 3 프리차지 회로를 포함하는 직렬화기.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 4 데이터 출력 회로는 상기 제 4 위상 클럭에 응답하여 상기 제 4 데이터를 출력하는 제 7 패스 게이트;
    상기 제 1 위상 클럭에 응답하여 상기 제 7 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 8 패스 게이트; 및
    상기 제 2 위상 클럭에 응답하여 상기 제 7 패스 게이트의 출력을 상기 제 1 노드로 제공하는 제 4 프리차지 회로를 포함하는 직렬화기.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 출력 노드의 신호를 버퍼링하여 출력 데이터를 생성하는 출력 버퍼를 더 포함하는 직렬화기.
  9. 제 1 입력 노드를 통해 제 1 데이터를 수신하고, 상기 제 1 데이터를 버퍼링하는 제 1 입력 버퍼;
    제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 버퍼의 출력을 출력 노드로 제공하며, 제 3 위상 클럭에 동기하여 제 2 입력 노드를 프리차지하는 제 1 데이터 출력 회로;
    상기 제 2 입력 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 데이터를 버퍼링하는 제 2 입력 버퍼;
    상기 제 2 위상 클럭 및 상기 제 3 위상 클럭에 동기하여 상기 제 2 버퍼의 출력을 상기 출력 노드로 제공하며, 제 4 위상 클럭에 동기하여 제 3 입력 노드를 프리차지하는 제 2 데이터 출력 회로;
    상기 제 3 입력 노드를 통해 제 3 데이터를 수신하고, 상기 제 3 데이터를 버퍼링하는 제 3 입력 버퍼; 및
    상기 제 3 위상 클럭 및 상기 제 4 위상 클럭에 동기하여 상기 제 3 입력 버퍼의 출력을 상기 출력 노드로 제공하는 제 3 데이터 출력 회로를 포함하는 직렬화기.
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    제 4 입력 노드를 통해 제 4 데이터를 수신하고, 상기 제 4 데이터를 버퍼링하는 제 4 입력 버퍼; 및
    상기 제 4 위상 클럭 및 상기 제 1 위상 클럭에 동기하여 상기 제 4 버퍼의 출력을 상기 출력 노드로 제공하며, 상기 제 2 위상 클럭에 동기하여 상기 제 1 입력 노드를 프리차지하는 제 4 데이터 출력 회로를 더 포함하고,
    상기 제 3 데이터 출력 회로는 상기 제 1 위상 클럭에 동기하여 상기 제 4 입력 노드를 프리차지하는 직렬화기.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 데이터 출력 회로는 상기 제 1 위상 클럭에 응답하여 상기 제 1 버퍼의 출력을 제 1 중간 노드로 출력하는 제 1 패스 게이트;
    상기 제 2 위상 클럭에 응답하여 상기 제 1 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 2 패스 게이트; 및
    상기 제 3 위상 클럭에 응답하여 상기 제 1 중간 노드를 상기 제 2 입력 노드와 연결하는 제 1 프리차지 회로를 포함하는 직렬화기.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 제 2 데이터 출력 회로는 상기 제 2 위상 클럭에 응답하여 상기 제 2 버퍼의 출력을 제 2 중간 노드로 출력하는 제 3 패스 게이트;
    상기 제 3 위상 클럭에 응답하여 상기 제 3 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 4 패스 게이트; 및
    상기 제 4 위상 클럭에 응답하여 상기 제 2 중간 노드를 상기 제 3 입력 노드와 연결하는 제 2 프리차지 회로를 포함하는 직렬화기.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 제 3 데이터 출력 회로는 상기 제 3 위상 클럭에 응답하여 상기 제 3 버퍼의 출력을 제 3 중간 노드로 출력하는 제 5 패스 게이트;
    상기 제 4 위상 클럭에 응답하여 상기 제 5 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 6 패스 게이트; 및
    상기 제 1 위상 클럭에 응답하여 상기 제 3 중간 노드를 상기 제 4 입력 노드와 연결하는 제 3 프리차지 회로를 포함하는 직렬화기.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 제 4 데이터 출력 회로는 상기 제 4 위상 클럭에 응답하여 상기 제 4 버퍼의 출력을 제 4 중간 노드로 출력하는 제 7 패스 게이트;
    상기 제 1 위상 클럭에 응답하여 상기 제 7 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 8 패스 게이트; 및
    상기 제 2 위상 클럭에 응답하여 상기 제 4 중간 노드를 상기 제 1 입력 노드와 연결하는 제 4 프리차지 회로를 포함하는 직렬화기.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 출력 노드의 신호를 버퍼링하여 출력 데이터를 생성하는 출력 버퍼를 더 포함하는 직렬화기.
  17. 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭 및 제 2 위상 클럭에 동기하여 상기 제 1 데이터를 출력 노드로 제공하는 제 1 데이터 출력 회로; 및
    제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭 및 제 3 위상 클럭에 동기하여 상기 제 2 데이터를 상기 출력 노드로 제공하는 제 2 데이터 출력 회로;
    제 3 노드를 통해 제 3 데이터를 수신하고, 상기 제 3 위상 클럭 및 제 4 위상 클럭에 동기하여 상기 제 3 데이터를 상기 출력 노드로 제공하는 제 3 데이터 출력 회로를 포함하고,
    상기 제 1 데이터 출력 회로는 상기 제 3 위상 클럭에 동기하여 상기 제 2 데이터 출력 회로에 대한 엠파시스 동작을 수행하며,
    상기 제 2 데이터 출력 회로는 상기 제 4 위상 클럭에 동기하여 상기 제 3 데이터 출력 회로에 대한 엠파시스 동작을 수행하는 직렬화기.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    제 4 노드를 통해 제 4 데이터를 수신하고, 상기 제 4 위상 클럭 및 상기 제 1 위상 클럭에 동기하여 상기 제 4 데이터를 상기 출력 노드로 제공하며, 상기 제 2 위상 클럭에 동기하여 상기 제 1 데이터 출력 회로에 대한 엠파시스 동작을 수행하는 제 4 데이터 출력 회로를 더 포함하고,
    상기 제 3 데이터 출력 회로는 상기 제 1 위상 클럭에 동기하여 상기 제 4 데이터 출력 회로에 대한 엠파시스 동작을 수행하는 직렬화기.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 제 1 데이터 출력 회로는 상기 제 1 위상 클럭에 동기하여 상기 제 1 데이터를 제 1 중간 노드로 출력하는 제 1 패스 게이트;
    상기 제 2 위상 클럭에 동기하여 상기 제 1 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 2 패스 게이트; 및
    상기 제 3 위상 클럭에 동기하여 상기 제 1 중간 노드의 전압 레벨에 따라 상기 제 2 노드의 전압 레벨을 변화시키는 제 1 프리차지 회로를 포함하는 직렬화기.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 제 1 프리차지 회로는 상기 제 1 중간 노드의 전압 레벨에 따라 상기 제 2 노드로 추가적으로 전하를 제공하거나, 상기 제 2 노드를 추가적으로 디스차지하는 직렬화기.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서,
    상기 제 2 데이터 출력 회로는 상기 제 2 위상 클럭에 동기하여 상기 제 2 데이터를 제 2 중간 노드로 출력하는 제 3 패스 게이트;
    상기 제 3 위상 클럭에 동기하여 상기 제 3 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 4 패스 게이트; 및
    상기 제 4 위상 클럭에 동기하여 상기 제 2 중간 노드의 전압 레벨에 따라 상기 제 3 노드의 전압 레벨을 변화시키는 제 2 프리차지 회로를 포함하는 직렬화기.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 제 2 프리차지 회로는 상기 제 2 중간 노드의 전압 레벨에 따라 상기 제 3 노드로 추가적으로 전하를 제공하거나, 상기 제 3 노드를 추가적으로 디스차지하는 직렬화기.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 제 3 데이터 출력 회로는 상기 제 3 위상 클럭에 동기하여 상기 제 3 데이터를 제 3 중간 노드로 출력하는 제 5 패스 게이트;
    상기 제 4 위상 클럭에 동기하여 상기 제 5 패스 게이트의 출력을 상기 출력 노드로 출력하는 제 6 패스 게이트; 및
    상기 제 1 위상 클럭에 동기하여 상기 제 3 중간 노드의 전압 레벨에 따라 상기 제 4 노드의 전압 레벨을 변화시키는 제 3 프리차지 회로를 포함하는 직렬화기.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 제 3 프리차지 회로는 상기 제 3 중간 노드의 전압 레벨에 따라 상기 제 4 노드로 추가적으로 전하를 제공하거나, 상기 제 4 노드를 추가적으로 디스차지하는 직렬화기.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 제 4 데이터 출력 회로는 상기 제 4 위상 클럭에 동기하여 상기 제 4 데이터를 제 4 중간 노드로 출력하는 제 7 패스 게이트;
    상기 제 1 위상 클럭에 동기하여 상기 제 7 패스 게이트의 출력을 상기 출력 노드로 제공하는 제 8 패스 게이트; 및
    상기 제 2 위상 클럭에 동기하여 상기 제 4 중간 노드의 전압 레벨에 따라 상기 제 1 노드의 전압 레벨을 변화시키는 제 4 프리차지 회로를 포함하는 직렬화기.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 제 4 프리차지 회로는 상기 제 4 중간 노드의 전압 레벨에 따라 상기 제 1 노드로 추가적으로 전하를 제공하거나, 상기 제 1 노드를 추가적으로 디스차지하는 직렬화기.
  28. 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭에 동기하여 상기 제 1 데이터를 제 1 중간 노드로 제공하며, 제 2 위상 클럭에 동기하여 상기 제 1 중간 노드를 출력 노드와 연결하고, 제 3 위상 클럭에 동기하여 상기 제 1 중간 노드의 전압 레벨에 기초하여 제 2 노드를 프리차지하는 제 1 데이터 출력 회로; 및
    상기 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭에 동기하여 상기 제 2 데이터를 제 2 중간 노드로 제공하며, 상기 제 3 위상 클럭에 동기하여 상기 제 2 중간 노드를 상기 출력 노드와 연결하는 제 2 데이터 출력 회로를 포함하는 직렬화기.
  29. 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭에 동기하여 상기 제 1 데이터를 제 1 중간 노드로 제공하며, 제 2 위상 클럭에 동기하여 상기 제 1 중간 노드를 출력 노드와 연결하고, 제 3 위상 클럭에 동기하여 상기 제 1 중간 노드의 전압 레벨에 기초하여 제 2 노드에 대한 엠파시스 동작을 수행하는 제 1 데이터 출력 회로; 및
    상기 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭에 동기하여 상기 제 2 데이터를 제 2 중간 노드로 제공하며, 상기 제 3 위상 클럭에 동기하여 상기 제 2 중간 노드를 상기 출력 노드와 연결하는 제 2 데이터 출력 회로를 포함하는 직렬화기.
  30. 제 1 노드를 통해 제 1 데이터를 수신하고, 제 1 위상 클럭에 동기하여 제 1 중간 노드를 상기 제 1 노드와 연결하며, 제 2 위상 클럭에 동기하여 상기 제 1 중간 노드를 출력 노드와 연결하며, 제 3 위상 클럭에 동기하여 상기 제 1 중간 노드를 제 2 노드와 연결하는 제 1 데이터 출력 회로; 및
    상기 제 2 노드를 통해 제 2 데이터를 수신하고, 상기 제 2 위상 클럭에 동기하여 제 2 중간 노드를 상기 제 2 노드와 연결하며, 상기 제 3 위상 클럭에 동기하여 상기 제 2 중간 노드를 상기 출력 노드와 연결하는 제 2 데이터 출력 회로를 포함하는 직렬화기.
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