KR100571744B1 - 반도체 집적 회로 장치 - Google Patents

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KR100571744B1
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다니구치노부타카
도미타히로요시
마추자키야수로우
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Abstract

본 발명은 외부 클록 신호의 주파수가 높을 때의 언더플로우 및 낮을 때의 오버플로우의 발생을 방지할 수 있고, 또한 칩 면적을 증대시키지 않고도 전원 노이즈의 영향을 쉽게 받지 않는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통과시켜 지연시킨 더미 클록의 위상을 일치시키기 위해서 상기 제1 가변 지연 수단의 지연량을 제어하고, 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있으며, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 종래의 DLL 회로의 일례를 도시한 블록도.
도 2는 본 발명의 반도체 집적 회로 장치의 제1 실시예의 블록도.
도 3은 도 2의 반도체 집적 회로 장치의 선택 회로의 예를 도시한 회로도.
도 4는 도 2의 반도체 집적 회로 장치의 1/2 분주기의 예를 도시한 회로도.
도 5는 도 4의 1/2 분주기의 각 노드에서의 신호 파형을 나타낸 도면.
도 6은 도 2의 반도체 집적 회로 장치의 분주기(36, 38) 및 선택 회로(40)의 한 구성예를 도시한 회로도.
도 7은 도 2의 분주기(36)의 입출력 신호 파형을 나타낸 도면.
도 8은 도 2의 분주기(38)의 입출력 신호 파형을 나타낸 도면.
도 9는 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도.
도 10은 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도.
도 11은 본 발명의 반도체 집적 회로 장치에 있어서의 분주 회로의 선택을 설명하기 위한 파형도.
도 12는 도 2의 반도체 집적 회로 장치의 분주기(36, 38) 및 선택 회로(40) 의 또 다른 구성예를 도시한 회로도.
도 13은 본 발명의 반도체 집적 회로 장치의 지연 회로의 한 구성예를 설명하기 위한 도면.
도 14는 본 발명의 반도체 집적 회로 장치의 지연 제어 회로(47)의 한 구성예를 설명하기 위한 도면.
도 15은 도 14의 지연 제어 회로의 동작을 설명하기 위한 타이밍도.
도 16은 본 발명의 반도체 집적 회로 장치의 위상 비교기(44)의 위상 비교부의 한 구성예를 설명하기 위한 도면.
도 17은 도 16의 위상 비교부의 동작을 설명하기 위한 타이밍도.
도 18은 본 발명의 반도체 집적 회로 장치의 위상 비교기(44)의 증폭 회로부의 한 구성예를 설명하기 위한 도면.
도 19는 도 18의 증폭 회로부의 JK 플립플롭의 동작을 설명하기 위한 타이밍도.
도 20은 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도[카운트업(count-up)시].
도 21은 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도(카운트 유지시).
도 22는 도 18의 증폭 회로부의 동작을 설명하기 위한 타이밍도[카운트다운(count-down)시].
도 23은 본 발명에 따른 반도체 집적 회로 장치가 적용되는 일례로서의 동기 화 DRAM의 구성을 나타낸 도면.
도 24는 도 23의 동기화 DRAM의 동작을 설명하기 위한 타이밍도.
도 25는 도 23의 동기화 DRAM의 주요부 구성을 개략적으로 도시한 블록도.
도 26은 본 발명에 따른 반도체 집적 회로 장치에 있어서의 출력 회로(데이터 출력 버퍼)의 한 구성예를 설명하기 위한 도면.
도 27은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도.
도 28은 분주비 설정부로서의 클록 주기 자동 검출 회로의 한 구성예를 설명하기 위한 도면.
도 29는 도 28에 나타내는 클록 주기 자동 검출 회로의 동작을 설명하기 위한 타이밍도.
도 30은 도 28의 쇼트 클록 발생기의 한 구성예를 설명하기 위한 도면.
도 31은 도 30에 나타내는 1 쇼트 클록 발생기의 동작을 설명하기 위한 타이밍도.
도 32는 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도.
도 33은 본 발명의 반도체 집적 회로 장치의 제4 실시예의 블록도.
도 34는 도 33에 나타내는 가변 분주기의 한 구성예를 나타내는 회로도.
도 35는 분주비 설정 신호 idv6z가 로우 레벨(L)일 때의 동작을 설명하기 위한 타이밍도.
도 36은 분주비 설정 신호 idv6z가 하이 레벨(H)일 때의 동작을 설명하기 위한 타이밍도.
도 37은 본 발명의 반도체 집적 회로 장치의 제5 실시예의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 클록 입력 패드
20 : 입력 회로
30 : 1/2 분주기
32, 40 : 선택 회로
36, 38 : 분주기
35 : 0 도 DLL 블록
41, 42 :지연 회로
43 : 분주기
44 : 위상 비교기
45 : 더미 지연 회로
46 : 더미 회로
47 : 지연 제어 회로
50 : 출력 회로
52 : 데이터 출력 패드
53 : 분주비 설정부
55∼57 : 트랜스퍼 게이트(transfer gate)
58 : 인버터
61∼68 : NAND 게이트
69 : 인버터
70 : 가변 분주기
530 : 클록 주기 자동 검출 회로
본 발명은 반도체 집적 회로 장치에 관한 것으로서, 보다 구체적으로는 DLL(Delayed Locked Loop) 회로를 구비하는 반도체 집적 회로 장치에 관한 것이다.
최근, 반도체 집적 회로 장치는 고속화 및 고집적화가 진행되어, 클록 신호에 대해서 위상이 동기된 클록 신호를 소정의 회로에 제공하는 것이 필요하게 되었다. 보다 구체적으로, 예컨대 동기화 DRAM(SDRAM)은 DLL 회로를 사용하여 외부 클록 신호와 위상이 동기된 신호를 복수 개의 출력 버퍼 회로에 제공하도록 되어 있다. DLL 회로가 높은 주파수에 대응하기 위해서는 정밀도가 높은 디지털 DLL 회로가 필요하게 된다.
도 1은 종래의 DLL 회로의 일례의 블록도이다. 도 1에서, 클록 입력 패드(pad)(150)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼의 역할을 하는 입력 회로(152)를 통하여 리얼 클록(real clock)으로서 지연 회로(154) 및 분주기(156)에 제공된다. 분주기(156)는 상기 외부 클록 신호를, 예컨대 2/8의 분주비로 분주하여 외부 클록 신호보다 2 주기만큼 하이 레벨(H)이고 6 주기만큼 로우 레벨(L)인 더미(dummy) 클록(Z) 및 이것을 반전한 외부 클록 신호보다 2 주기만 큼 로우 레벨(L)이고 6 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성한다.
상기한 기준 클록(X)은 위상 비교기(158)에 제공되고, 더미 클록(Z)은 더미 지연 회로(160) 및 더미 회로(162)를 지나 지연된 후 위상 비교기(158)에 제공된다. 더미 회로(162)는 입력 회로(152) 및 출력 회로(168)와 동일한 회로이다. 위상 비교기(158)는 더미 회로(162)로부터의 지연된 더미 클록(Z)과 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(164)에 제공한다. 지연 제어 회로(164)는 상기 위상차 신호에 기초하여 그 위상차를 없애는 방향으로 더미 지연 회로(160)의 지연량을 제어한다. 이로써, 지연된 더미 클록(Z)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(Z)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기(여기서는 k=2)만큼 지연되도록 더미 지연 회로(160)의 지연량이 가변적으로 제어된다.
리얼 클록을 제공받는 지연 회로(154)는 더미 지연 회로(160)와 동일한 구성이고 지연 제어 회로(164)에 의해서 더미 지연 회로(160)와 지연량이 동일하도록 제어되고, 지연 회로(154)에서 지연된 리얼 클록은 출력 회로(168)에 제공된다. 출력 회로(168)는 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링(buffering)하여 데이터 출력 패드(170)로부터 출력한다.
여기서, 더미 회로(162)는 입력 회로(152) 및 출력 회로(168)와 동일한 회로이므로, 지연된 더미 클록(Z)이 기준 클록(X)에 대해 외부 클록 신호의 k 주기만큼 지연된 상태에서 데이터 출력 패드(170)로 출력되는 데이터는 클록 입력 패드(150)에 입력되는 외부 클록 신호와 동기한다.
도 1의 종래 회로에서는 고정된 분주비의 분주기(156)를 이용하고 있다. 외부 클록 신호의 주파수의 가변 범위가 작은 경우에는 도 1의 구성이라도 문제없이 동작한다. 그러나, 외부 클록 신호가 광범위한 주파수 영역에서 변하는 경우에는 외부 클록 신호의 주파수가 고주파수로 되었을 때, 언더플로우(underflow)가 발생한다. 언더플로우란 지연 회로(154, 160) 각각에 의한 지연을 최소로 설정하고 있음에도 불구하고, 지연 제어 회로(164)가 지연량을 더욱 저하시키려고 제어하는 신호를 발생시키는 상태이며, 위상 비교기(158)가 생성하는 위상차 신호가 0으로 되지 않아, 온로크(on-lock)할 수 없다.
그러므로, 분주기(156)의 분주비를 크게 설정하여 기준 클록(X)의 상승을 미리 연장시키는 것을 생각할 수 있다. 그러나, 그 상태에서 외부 클록 신호의 주파수가 저주파수인 경우도 대처하기 위해서는 기준 클록(X)의 상승을 미리 늘린 만큼 각 지연 회로(154, 160)의 단수를 증가시켜야 하므로, 회로를 구성하는 칩 면적도 증가해야만 한다. 또한, 리얼 클록이 통과하는 지연 회로(154)의 단수가 많아져서, 전원 전압의 변동으로 지연 회로의 각 단의 지연 시간의 미세 변동이 그 단수만큼 가산되는 것인 전원 노이즈의 영향을 쉽게 받는 문제가 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 외부 클록 신호의 주파수가 고주파수일 때의 언더플로우 및 저주파수일 때의 오버플로우의 발생을 방지할 수 있고, 또한 칩 면적을 증대시키지 않으며, 전원 노이즈의 영향을 쉽게 받지 않는 반도체 집적 회로 장치를 제공하는 것을 목적으로 한다.
청구범위 제1항에 기재한 발명은 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통하여 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서, 상기 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킨다.
이와 같이, 분주 수단의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있게되어, 기준 클록의 지연량을 크게 하면 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 작게 하면 오버플로우의 발생을 방지할 수 있다.
청구범위 제2항에 기재한 발명은 청구범위 제1항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 한다.
이와 같이, 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하기 때문에, 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에, 칩 면적의 증대 없이 전원 노이즈의 영향을 피할 수 있다.
청구범위 제3항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주 비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비한다.
이와 같이, 분주비가 상이한 복수 개의 분주기 및 이 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하기 때문에, 분주비 설정 신호에 따른 분주비로 더미 클록 및 기준 클록을 생성할 수 있다.
청구범위 제4항에 기재한 발명은 청구범위 제3항에 기재한 반도체 집적 회로 장치에 있어서, 상기 복수 개의 분주기 중 상기 선택 회로가 선택한 출력을 갖는 분주기만을 동작시킨다.
이와 같이, 복수 개의 분주기 중 선택 회로가 선택한 출력을 갖는 분주기만을 동작시키기 때문에, 불필요한 전력 소비를 방지할 수 있다.
청구범위 제5항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기이다.
이와 같이, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기를 이용함으로써, 복수 개의 분주기 및 선택 회로를 구비한 경우에 비해서 회로 규모를 작게 할 수 있다.
청구범위 제6항에 기재한 발명은 청구범위 제2항에 기재한 반도체 집적 회로 장치에 있어서, 상기 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 구비한다.
이와 같이, 입력 클록 신호의 주파수를 검출하여 분주비 설정 신호를 생성하 기 때문에, 사용시에 입력 클록 신호의 주파수가 변하더라도, 분주 수단의 분주비를 최적의 값으로 설정할 수 있다.
청구범위 제7항에 기재한 발명은 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통해서 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서, 상기 입력 클록 신호를 1/2의 분주비로 분주하는 1/2 분주 수단과, 상기 입력 클록 신호의 주파수에 따라서 상기 입력 클록 신호 또는 상기 1/2 분주 수단이 출력하는 클록 신호 중 어느 하나를 선택하여 상기 분주 수단에 제공하는 선택 수단을 구비한다.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2 분주된 클록 신호 중 어느 하나를 선택하여 분주 수단에 제공하기 때문에, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다.
도 2는 본 발명의 DLL 회로의 제1 실시예의 블록도를 도시하고 있다. 도 2에서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼의 기능을 하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. 1/2 분주기(30)는 외부 클록 신호를 1/2 분주하여, 위상이 서로 정확하게 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다.
선택 회로(32)는 도 3에 도시되어 있으며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터 분주된 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터 반전된 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 모드 신호(DL)를 반전시켜 모드 신호(DL)와 함께 그 반전된 모드 신호를 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다.
또한, 모드 신호(DL)는 데이터 레이턴시(data latency)가 3인 상태에서 하이 레벨(H)이 되는 신호이며, 모드 레지스터(34)로부터 제공된다. 여기서, 데이터 레이턴시란 출력 회로(50)에 있어서의 동작 속도(동작 모드)를 나타내고, 외부 클록 신호의 주파수가 높을수록 그 값이 커진다. 선택 회로(32)는 모드 신호 DL이 하이 레벨(H)일 때(외부 클록 신호의 주파수는 가장 낮음), 트랜스퍼 게이트(55)가 온(on)이고 트랜스퍼 게이트(56, 57)가 오프(off)로 되어, 입력 회로(20)의 외부 클록 신호는 트랜스퍼 게이트(55)를 통과하여 선택 회로(32)의 단자(32A)로 출력되어 0 도 DLL 블록(35)에 제공된다. 또한, 단자(32B)에서는 신호가 출력되지 않는다.
한편, 모드 신호(DL)가 로우 레벨(L)일 때 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되어, 분주 클록 및 반전 분주 클록은 각 트랜스퍼 게이트(56, 57)를 지나 각 선택 회로(32)의 단자(32A, 32B)로 출력되어 0 도 DLL 블록(35)에 제공된다.
선택 회로(32)의 단자(32A)로 출력된 신호(DL=L일 때 분주 클록, DL=H일 때 외부 클록 신호)는 도 2에 도시된 0 도 DLL 블록(35)의 분주기(36, 38) 및 지연 회 로(42)에 제공되고, 선택 회로(32)의 단자(32B)로부터 출력되는 신호(DL=L일 때 반전 분주 클록, DL=H일 때 무신호)는 지연 회로(41)에 제공된다.
분주기(36)는 상기 분주 클록 또는 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되는 클록 신호보다 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이를 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다.
또한, 분주기(38)는 상기한 분주 클록 또는 외부 클록 신호를, 예컨대 2/4의 분주비로 분주하여, 제공되고 있는 클록 신호보다 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 2 주기만큼 로우 레벨(L)이고, 2 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다.
선택 회로(40)는 모드 레지스터(34)로부터 제공되는 모드 신호(LF)[데이터 레이턴시 6의 상태에서 하이 레벨(H)이 되는 신호]가 하이 레벨(H)일 때, 분주기(36)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택하고, 모드 신호(HF)[데이터 레이턴시 10, 12의 상태에서 하이 레벨(H)이 되는 신호]가 하이 레벨(H)일 때, 분주기(38)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택한다. 여기서 선택된 기준 클록(X)은 위상 비교기(44)에 제공되고, 선택된 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 후 위상 비교기(44)에 제공된다.
더미 회로(46)는 입력 회로(20), 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로로, 동일한 지연량을 갖고 있다. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ)과 위상 비교기(44)로부터의 기준 클록(X)과 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. 이에 의해, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)보다 외부 클록 신호의 k 주기(여기서는 k=2)만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다.
그런데, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 지연량이 동일하도록 제어되고, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되며, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)은 반전 리얼 클록으로서 출력 회로(50)에 제공된다. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여, 이를 데이터 출력 패드(52)로 출력한다. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기한다.
여기서, 모드 신호 LF가 하이 레벨(H)일 때(데이터 레이턴시 6) 및 모드 신호 HF가 하이 레벨(H)일 때(데이터 레이턴시 10, 12)에 0 도 DLL 블록(35)에서 분주 클록(0 도 클록) 및 180 도 지연된 분주 클록(180 도 클록)을 생성하는 것은, 데이터 레이턴시가 6, 10 및 12인 외부 클록 신호가 고주파수의 상태에서 출력 회 로(50)에 판독 데이터를 제공하는 DRAM이 0 도 클록 및 180 도 클록 각각에 동기하여 데이터를 판독함으로써 외관상 액세스(access) 속도가 2 배인 고속 액세스를 행하기 때문이다.
또한, 모드 신호(DL)가 하이 레벨(H)일 때(데이터 레이턴시 3), 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로부터 출력하여 0 도 DLL 블록(35)의 지연 회로(42)에 제공하며, 선택 회로(32)가 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는 것은 데이터 레이턴시가 3인 외부 클록 신호의 가장 낮은 주파수 상태에서 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문이다.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단에 의해 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주기(36, 38)에 제공하기 때문에, 입력 클록 신호의 주파수가 더욱 광범위하게 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다.
도 4는 도 2에 도시된 1/2 분주기(30)의 한 구성예를 도시한 회로도이고, 도 5는 1/2 분주기(30)의 각 노드의 신호 파형을 도시한 도면이다. 도 4에 도시된 바와 같이, 1/2 분주기(30)는 NAND 게이트(61∼68) 및 인버터(69)로 구성된다. 신호 IN[입력 회로(10)로부터의 외부 클록 신호]은 제1 게이트부의 NAND 게이트(61, 62)에 제공되는 동시에, 인버터(69)에서 반전되어 제2 게이트부의 NAND 게이트(65, 66)에 제공된다.
슬레이브(slave) 래치부의 NAND 게이트(68, 67) 각각의 출력은 NAND 게이트(61, 62) 각각에 제공되고, NAND 게이트(61, 62) 각각의 출력은 마스터(master) 래치부의 NAND 게이트(63, 64)에 제공된다. NAND 게이트(63, 64) 각각에는 NAND 게이트(64, 63) 각각의 출력이 제공되고, NAND 게이트(63, 64) 각각의 출력의 상보 신호는 NAND 게이트(65, 66)에 제공된다. NAND 게이트(67, 68) 각각에는 NAND 게이트(65, 66) 각각의 출력이 제공되고, NAND 게이트(67, 68) 각각의 출력의 상보 신호는 NAND 게이트(68, 67)에 제공된다.
각 NAND 게이트(61 내지 68)의 출력 단자는 각 노드(no2 내지 no9)에 대응한다. 노드(no5)에서의 신호를 분주 클록으로서 추출하면, 노드(no4)에서는 분주 클록에 대하여 위상이 180 도 차이나는 반전 분주 클록이 추출된다. 이 분주 클록을 도 2의 지연 회로(42) 및 분주기(43)에 제공하고, 반전 분주 클록을 지연 회로(41)에 제공한다.
이와 같이, 입력 클록 신호로 슬레이브 래치부의 출력 상보 신호를 게이팅(gating)하여 마스터 래치부에서 래치하고 입력 클록 신호의 반전 신호로 마스터 래치부의 출력 상보 신호를 게이팅하여 슬레이브 래치부에서 래치하여 마스터 래치부의 출력 상보 신호를 출력하기 때문에, 제1 및 제2 분주 클록 신호의 위상을 정확히 180 도 차이나게 할 수 있다.
도 6은 도 2에 도시된 분주기(36, 38) 및 선택 회로(40)의 한 구성예를 도시한 회로도이다. 도 6에 도시된 바와 같이, 분주기(36)는 도 4와 동일한 구성의 1/2 분주기(301, 302)를 인버터(303)를 통해 종속 접속한 구성이다. 단자(305)로 입력되는 클록은 모드 신호(HL)가 하이 레벨(H)일 때 NAND 게이트(306) 및 인버터(307)를 통하여 1/2 분주기(301)에 제공된다. 그리고, 1/2 분주기(302)의 노드(no2)로부터 추출된 신호가 선택 회로(40)의 NAND 게이트(320)에 제공되는 동시에, 인버터(308)에서 반전되어 선택 회로(40)의 NAND 게이트(322)에 제공된다. 또한, 인버터(308)를 설치하지 않고, 노드(no3)로부터 추출된 신호를 NAND 게이트(321)에 제공하여도 좋다.
분주기(38)는 도 4와 동일한 구성의 1/2 분주기(311, 312)를 인버터(313)를 통해 종속 접속한 구성이다. 단자(305)로 입력되는 클록은 모드 신호(HF)가 하이 레벨(H)일 때 NAND 게이트(316) 및 인버터(317)를 통하여 1/2 분주기(311)에 제공된다. 그리고, 1/2 분주기(312)의 노드(no4)로부터 추출된 신호가 선택 회로(40)의 NAND 게이트(321)에 제공되는 동시에, 인버터(318)에서 반전되어 선택 회로(40)의 NAND 게이트(323)에 제공된다. 또한, 인버터(318)를 설치하지 않고 노드(no5)로부터 추출된 신호를 NAND 게이트(323)에 제공하여도 좋다.
선택 회로(40)에서는 모드 신호(LF)가 하이 레벨(H)일 때 각 NAND 게이트(320, 322)의 출력 신호가 선택되어 NAND 게이트(324, 325)로부터 기준 클록(X) 및 더미 클록(Z)으로 출력된다. 또한, 모드 신호(HF)가 하이 레벨(H)일 때 각 NAND 게이트(321, 323)의 출력 신호가 선택되어 NAND 게이트(324, 325)로부터 기준 클록(X) 및 더미 클록(Z)으로 출력된다.
이에 의해서, 모드 신호 LF가 하이 레벨(H)일 때는 단자(305)에 입력되는 도 7(a)에 도시된 클록 신호에 대하여, 도 7(b)에 도시된 더미 클록(Z) 및 도 7(c)에 도시된 기준 클록(X)이 출력되고, 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록 지연 제어 회로(47)에 의해서 제어가 행해진다. 또한, 모드 신호 HF가 하이 레벨(H)일 때는 단자(305)에 입력되는 도 8(a)에 도시된 클록 신호에 대하여, 도 8 (b)에 도시된 더미 클록(Z) 및 도 8(c)에 도시된 기준 클록(X)이 출력되어, 더미 지연 회로(45) 및 더미 회로(46)를 통하여 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록 지연 제어 회로(47)에 의해서 제어가 행해진다.
그런데, 단자(305)에 입력되는 도 9(a)에 도시된 클록 신호가 고주파수 대역인 경우, 더미 클록(Z) 및 기준 클록(X)은 도 9의 (b), (c)에 실선으로 도시된 바와 같이 되어, 더미 지연 회로(45)의 지연량이 최소가 되도록 제어하더라도 더미 지연 회로(45) 및 더미 회로(46)에서 지연된 도 9(d)에 나타내는 더미 클록(dZ)의 상승이 기준 클록(X)의 상승보다 지연되는 언더플로우가 발생하지만, 본 발명에서는 분주비를 크게 하여, 더미 클록(Z) 및 기준 클록(X)이 도 9의 (b), (c)에 파선으로 도시된 바와 같이 나타나기 때문에, 더미 지연 회로(45)의 지연량을 제어함으로써 도 9(d)에 나타내는 더미 클록(dZ)의 상승을 기준 클록(X)(파선)의 상승과 일치시킬 수 있다.
또한, 단자(305)에 입력되는 도 11(a)에 나타내는 클록 신호가 저주파수 대역인 경우, 더미 클록(Z) 및 기준 클록(X)이 도 11의 (b), (c)에 도시된 바와 같이 되어 더미 지연 회로(45)의 지연량이 최대가 되도록 제어하더라도 더미 지연 회로(45) 및 더미 회로(46)에서 지연된 도 11(d)에 나타내는 더미 클록(dZ)의 상승 이 기준 클록(X)의 상승보다 지연되는 언더플로우가 발생하지만, 본 발명에서는 분주비를 작게 하여, 도 10(a)에 도시된 클록 신호로부터 도 10의 (b), (c)에 도시된 더미 클록(Z) 및 기준 클록(X)을 얻고 있기 때문에, 더미 지연 회로(45)의 지연량을 제어함으로써 도 10(d)에 도시된 더미 클록(dZ)의 상승을 기준 클록(X)(파선)의 상승과 일치시킬 수 있다.
이와 같이, 입력 클록 신호의 주파수가 고주파수일 때 분주비를 크게 함으로써 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에 칩 면적을 증대시키지 않고 전원 노이즈의 영향을 없앨 수 있다.
또한, 도 6에 도시된 분주기(36, 38)를 이용하는 대신에 도 12에 도시된 바와 같이 분주기(36)만을 이용하여 1/4 분주 및 2/4 분주를 행하더라도 좋다. 도 12에서는 단자(305)로부터 들어오는 클록을 직접 1/2 분주기(301)에 제공한다. 그리고, 1/2 분주기(302)의 노드(no2)로부터 추출된 신호를 선택 회로(40)의 NAND 게이트(320)에 제공하는 동시에, 인버터(308)에서 반전하여 선택 회로(40)의 NAND 게이트(322)에 제공한다. 더욱이, 1/2 분주기(302)의 노드(no4)로부터 추출된 신호를 선택 회로(40)의 NAND 게이트(321)에 제공하는 동시에, 인버터(318)에서 반전하여 선택 회로(40)의 NAND 게이트(323)에 제공한다.
이 구성에 있어서, 1/2 분주기(302)의 노드(no2)에 접속된 NAND 게이트(320)와 균형을 맞추기 위해서, 1/2 분주기(302)의 노드(no3)에 NAND 게이트(320)와 동 일한 구성의 더미의 NAND 게이트(출력 단자는 개방)의 입력 단자를 접속하고, 같은 식으로 1/2 분주기(302)의 노드(no4)에 접속된 NAND 게이트(321)와 균형을 맞추기 위해서, 1/2 분주기(302)의 노드(no5)에 NAND 게이트(321)와 동일한 구성의 더미의 NAND 게이트(출력 단자는 개방)의 입력 단자를 접속하여도 좋다.
도 13은 동일한 구성을 갖는 지연 회로(41, 42) 및 더미 지연 회로(45)의 한 구성예를 설명하기 위한 도면이다. 도 13(a)는 1 비트의 지연 회로(단위 지연 회로)의 구성을 도시하고 있으며, 도 13(b)는 이 단위 지연 회로의 동작을 나타내는 타이밍도이고, 도 13(c)는 단위 지연 회로를 복수 개의 단으로 접속한 경우의 구성 및 동작을 나타낸다.
도 13(a)에 도시된 바와 같이, 단위 지연 회로는 2개의 NAND 게이트(401, 402) 및 인버터(403)로 이루어진다. 단위 지연 회로의 동작을 도 13(b)를 참조하여 설명하면, 입력 ΦE는 활성화 신호[인에이블(enable) 신호]이며, 하이 레벨(H)일 때에 단위 지연 회로가 동작한다. 도 13(b)는 인에이블 신호 ΦE가 하이 레벨(H)로 되어 신호의 액세스가 가능하게 된 상태를 도시하고 있다. 또한, 도 13(b)에 있어서, IN은 단위 지연 회로에의 입력 신호를 나타내고, ΦN은 복수 개의 단으로 접속된 지연 회로 중 인접하는 우측의 단위 지연 회로로부터의 신호를 나타내며, OUT은 단위 지연 회로의 출력 신호를 나타내고, 4a-1 및 4a-2는 도 13(a)에 있어서 대응하는 노드의 파형을 나타내고 있다. 따라서, OUT은 좌측에 인접하는 단위 지연 회로의 신호 ΦN에 대응한다.
신호 ΦN이 로우 레벨(L)일 때에는 출력 신호 OUT은 항상 로우 레벨(L)이 된 다. 또한, 신호 ΦN이 하이 레벨(H)이고 신호 ΦE가 로우 레벨일 때에는 출력 신호 OUT은 하이 레벨이 된다. 신호 ΦN가 하이 레벨이고 신호 ΦE가 하이 레벨일 때에는 입력 신호 IN이 로우 레벨(L)이면 출력 신호 OUT은 하이 레벨(H)이 되며, IN이 하이 레벨(H)이면 로우 레벨(L)이 된다.
도 13(a)의 회로에 의하면, 인에이블 신호(ΦE)가 하이 레벨(H)인 상태에서 입력 신호 IN이 상승하면 그 입력 신호는 화살표의 경로로 전파되지만, 인에이블 신호(ΦE)가 로우 레벨(L)인 상태에서는 입력 신호 IN이 출력 OUT으로 화살표의 경로로 전파되지 않도록 되어 있다.
도 13(c)는 도 13(a)에 나타내는 단위 지연 회로를 복수 개의 단으로 직렬 접속한 예이며, 실제의 지연 회로(33) 및 더미 지연 회로(34)에 해당한다. 도 13(c)에서는 3 개의 단으로만 도시되어 있지만, 실제로는 원하는 지연량를 얻을 수 있도록 다수의 단으로 접속되어 있다. 또한, 인에이블 신호 ΦE의 신호선은 회로 요소마다에 ΦE-1, ΦE-2 및 ΦE-3과 같이 복수 개가 있으며, 이들 신호는 지연 제어 회로(32)에서 제어된다.
도 13(c)에서는 중앙의 단위 지연 회로가 활성화되어 있고 인에이블 신호 ΦE-2가 하이 레벨(H)로 되어 있다. 이 경우, 입력 신호 IN이 로우 레벨(L)에서 하이 레벨(H)로 변하면, 좌측의 단위 지연 회로와 우측의 단위 지연 회로의 인에이블 신호 ΦE-1 및 ΦE-3은 로우 레벨이므로 굵은 선과 같이 입력 신호 IN은 NAND 게이트(401-1 및 401-3)에서 멈춰 버린다.
한편, 활성화되어 있는 중앙의 단위 지연 회로의 인에이블 신호(ΦE-2)가 하 이 레벨(H)이므로, 입력 신호(IN)는 NAND 게이트(401-2)를 통과한다. 우측의 단위 지연 회로의 출력 신호 OUT이 하이 레벨(H)이므로 입력 신호(IN)는 NAND 게이트(402-2)도 통과하여, 출력 신호 OUT으로서 로우 레벨(L)의 신호가 전파되게 된다. 이와 같이, 우측의 출력 신호 OUT, 즉 인에이블 신호 ΦN이 로우 레벨(L)일 때에는 출력 신호 OUT은 항상 로우 레벨(L)이 되기 때문에, 이 로우 레벨(L)의 신호가 좌측의 단위 지연 회로의 NAND 게이트 및 인버터에 순차 전달되어 최종적인 출력 신호로서 추출된다.
이와 같이, 활성화된 단위 지연 회로를 통해 입력 신호 IN은 되꺾이도록 신호 전달되어, 최종적인 출력 신호가 된다. 즉, 어떤 부분의 인에이블 신호 ΦE를 하이 레벨(H)로 할 것인지에 따라서, 지연량을 제어할 수 있다. 1 비트의 지연량(단위 지연량)은 NAND 게이트 및 인버터의 합계 신호 전파 시간의 합으로 결정되며, 이 시간이 DLL 회로의 지연 단위 시간이 되고, 그리고 전체의 지연 시간은 단위 지연량에 통과하는 단수를 곱한 양이 된다.
도 14는 도 2에 도시된 지연 제어 회로(47)의 한 구성을 도시한 회로도이다. 지연 제어 회로(47)는 상기와 동일한 단위 지연 회로를 갖는 단위 지연 제어 회로(430-2)를 지연 회로(41, 42) 및 더미 지연 회로(45)의 단위 지연 회로의 단수만큼 접속한 구성으로 되어 있고, 각 단의 출력이 지연 회로 각 단의 인에이블 신호 ΦE가 된다.
단위 지연 제어 회로(430-2)는 NAND 게이트(432-2) 및 인버터(433-2)로 구성된 플립플롭의 양단에 각각 직렬로 접속된 트랜지스터(435-2, 437-2, 438-2, 439- 2) 및 NOR 게이트(431-2)를 갖고 있다. 트랜지스터(438-2)의 게이트는 전단의 단위 지연 제어 회로의 노드(5a-2)에 접속되고, 트랜지스터(439-2)의 게이트는 후단의 단위 지연 제어 회로의 노드(5a-5)에 접속되어, 전단과 후단의 신호를 수신하도록 되어 있다. 한편, 직렬 접속되어 있는 다른 쪽의 트랜지스터에는 카운트업할 때의 셋트 신호 ΦSE 및 ΦSO 및 카운트다운할 때의 리셋 신호 ΦRE 및 ΦRO가 1 비트 걸러서 접속되어 있다.
도 14에 도시된 바와 같이, 중앙의 단위 지연 제어 회로(430-2)에서는 트랜지스터(435-2)의 게이트에 셋트 신호 ΦSO가 제공되고, 트랜지스터(437-2)에 리셋 신호 ΦRO가 제공되고, 트랜지스터(437-2)에 리셋 신호 ΦRO가 제공되며, 또한 단위 지연 제어 회로(430-2)의 전단 및 후단의 양측 회로의 각 대응하는 트랜지스터의 게이트에는 각각 셋트 신호 ΦSE 및 리셋 신호 ΦRE가 제공되고 있다. 또한 NOR 게이트(431-2)에는 좌측(전단)의 회로의 노드(5a-1) 및 회로(430-2)의 노드(5a-4)의 신호가 입력되는 구성으로 되어 있다. 또한, ΦR은 단위 지연 제어 회로를 리셋하는 신호이며, 전원 투입후에 일시적으로 로우 레벨(L)이 되고, 그 후에는 하이 레벨(H)로 고정된다.
도 15는 도 14에 도시된 지연 제어 회로(47)의 동작을 설명하기 위한 타이밍도이다.
도 15에 나타낸 바와 같이, 우선 리셋 신호 ΦR가 일시적으로 로우 레벨(L)이 되고, 노드(5a-1, 5a-3, 5a-5)가 하이 레벨(H), 5a-2, 5a-4, 5a-6이 로우 레벨(L)로 셋트된다. 그리고, 카운트업할 때에는 카운트업 신호(셋트 신호) ΦSE 및 ΦSO가 교대로 하이 레벨(H)과 로우 레벨(L)을 반복한다.
셋트 신호 ΦSE가 로우 레벨(L)에서 하이 레벨(H)로 되면, 노드(5a-1)는 접지되어 로우 레벨(L)이 되고, 노드(5a-2)는 하이 레벨(H)로 변한다. 노드(5a-2)가 하이 레벨(H)로 변한 것을 받아, 출력 신호(인에이블 신호) ΦE-1는 하이 레벨(H)에서 로우 레벨(L)로 변한다. 이 상태는 플립플롭에 래치되기 때문에, 셋트 신호 ΦSE가 로우 레벨(L)로 되돌아 가더라도, 인에이블 신호 ΦE-1는 로우 레벨(L)로 유지된다. 그리고, 노드(5a-1)가 로우 레벨(L)로 변화한 것을 받아, 인에이블 신호(출력 신호) ΦE-2가 로우 레벨(L)에서 하이 레벨(H)로 변한다. 노드(5a-2)가 하이 레벨(H)로 변했기 때문에 트랜지스터(438-2)는 온 상태가 되고, 셋트 신호 ΦSO가 로우 레벨(L)에서 하이 레벨(H)로 되면, 노드(5a-3)는 설치되어 로우 레벨(L)로, 또한 노드(5a-4)는 하이 레벨(H)로 변한다. 더욱이, 노드(5a-4)가 하이 레벨(H)로 변화된 것을 받아, 인에이블 신호 ΦE-2는 하이 레벨(H)에서 로우 레벨(L)로 변한다. 이 상태는 플립플롭에 래치되기 때문에, 셋트 신호 ΦSO가 로우 레벨(L)로 되돌아 가더라도, 인에이블 신호 ΦE-2는 로우 레벨(L)로 유지된다.
그리고, 노드(5a-3)가 로우 레벨(L)로 변화한 것을 받아, 인에이블 신호 ΦE-3이 로우 레벨(L)에서 하이 레벨(H)로 변한다. 도 8에서는 셋트 신호 ΦSE 및 ΦSO가 1 펄스씩만 도시되어 있지만, 단위 지연 제어 회로가 여러 단에 접속되어 있고 셋트 신호 ΦSE 및 ΦSO가 교대로 하이 레벨(H)과 로우 레벨(L)을 반복하면, 출력 신호(인에이블 신호) ΦE가 하이 레벨(H)이 되는 단의 위치가 순차적으로 우측으로 시프트된다. 따라서, 위상 비교 회로(31)의 비교 결과에 의해 지연량을 증 가시킬 필요가 있는 경우에는 교대로 셋트 신호 ΦSE 및 ΦSO의 펄스를 입력하면 된다.
카운트업 신호(셋트 신호) ΦSE 및 ΦSC와, 카운트다운 신호(리셋 신호) ΦRE 및 ΦRO가 출력되지 않은 상태, 즉 로우 레벨(L)인 상태가 유지되면, 인에이블 신호 ΦE가 하이 레벨(H)로 되는 단의 위치는 고정된다. 따라서, 위상 비교 회로(31)의 비교 결과에 따라 지연량을 유지할 필요가 있는 경우에는 신호 ΦSE, ΦSO, ΦRE 및 ΦRO의 펄스를 입력하지 않는다.
카운트다운할 때에는 리셋 신호 ΦRE 및 ΦRO의 펄스를 교대로 입력하면, 카운트업시와 반대로 출력 ΦE가 하이 레벨(H)이 되는 단의 위치가 순차적으로 좌측으로 시프트된다.
이상 설명한 바와 같이, 도 14에 나타낸 지연 제어 회로(47)에서는 펄스를 입력함으로써, 인에이블 신호 ΦE가 하이 레벨(H)이 되는 단의 위치를 하나씩 이동시키는 것이 가능하고, 이들 인에이블 신호 ΦE로 도 13(c)에 나타낸 지연 회로를 제어하면 지연량을 1 단위씩(단위 지연 시간마다) 제어할 수 있다.
다음에, 도 2에 도시된 위상 비교기(44)의 구성을 설명한다. 위상 비교기(44)는 도 16에 도시된 위상 비교부 및 도 18에 도시된 증폭 회로부로 구성된다. 우선, 도 16에 도시된 위상 비교부에 관해서, 도 17을 참조하여 설명한다.
도 17에 있어서, 참조 부호 Φout 및 Φext는 이 위상 비교 회로에서 비교되는 출력 신호(S0) 및 외부 클록 신호(S3)를 나타내고, 신호 Φext를 기준으로 하여 신호 Φout의 위상이 판정된다. 또한, Φa 내지 Φe는 도 18에 도시된 증폭 회로 부에 접속되는 출력 신호를 나타내고 있다.
도 16에 도시된 바와 같이, 위상 비교기(44)의 위상 비교부는 2개의 NAND 게이트로 구성된 플립플롭 회로(421 및 422), 그 상태를 래치하는 래치 회로(425 및 426), 래치 회로의 활성화 신호를 생성하는 회로(424), 외부 클록 신호 Φext를 단위 지연량만큼 지연시키는 지연 회로(423) 및 신호 Φout을 단위 지연량만큼 지연시키는 지연 회로(430)로 구성된다. 플립플롭 회로(421)는 -td 범위의 위상 비교를 행하고, 플립플롭 회로(422)는 +td 범위의 위상 비교를 행한다.
도 17(a)은 비교 대상 신호 Φout이 비교 기준 신호 Φext보다도 위상이 td를 초과하여 앞서고 있는 경우, 즉 신호 Φout이 신호 Φext보다 앞서 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 신호 Φout과 신호 Φext이 함께 로우 레벨(L)일 때에는 플립플롭 회로(421 및 422)의 노드(6a-2, 6a-3, 6a-4, 6a-5)는 전부 하이 레벨(H)로 되고 있다.
신호 Φout이 로우 레벨(L)에서 하이 레벨(H)로 변하면, 노드(6a-4)가 하이 레벨(H)에서 로우 레벨(L)로 변하고, 노드(6a-0)가 1 지연분(td)만큼 지연되어 로우 레벨(L)에서 하이 레벨(H)로 됨으로써 노드(6a-2)가 하이 레벨(H)에서 로우 레벨(L)로 변한다. 그 후, 신호 Φext이 로우 레벨(L)에서 하이 레벨(H)이 되고, 또한 1 지연분만큼 지연되어 노드(6a-1)가 로우 레벨(L)에서 하이 레벨(H)로 되지만, 플립플롭의 양단의 전위는 이미 확정되어 있기 때문에, 아무런 변화도 생기지 않는다. 결국, 노드(6a-2)는 로우 레벨(L), 노드(6a-3)는 하이 레벨(H), 노드(6a-4)는 로우 레벨, 그리고 노드(6a-5)는 하이 레벨을 유지한다.
한편, 신호 Φext가 로우 레벨에서 하이 레벨(H)로 변함에 따라서, 회로(424)의 출력 신호 Φa는 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(6a-6)에는 일시적으로 하이 레벨(H)의 펄스가 인가된다. 이 노드(6a-6)는 래치 회로(425, 426)의 NAND 게이트의 입력으로 되어 있기 때문에, 이 NAND 게이트가 일시적으로 활성화되어 플립플롭 회로(421 및 422)의 양단의 전위 상태를 래치 회로(425 및 426)에 수신하게 된다. 최종적으로는 출력 신호 Φb가 하이 레벨(H), 출력 신호 Φc가 로우 레벨(L), 출력 신호 Φd가 하이 레벨(H), 그리고 출력 신호 Φe가 로우 레벨(L)이 된다.
다음에, 도 17(b)는 비교 대상 신호 Φout과 비교 기준 신호 ΦExt의 위상이 거의 동일하고(±td내), 신호 Φout가 신호 Φext와 거의 동시에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 신호 Φout의 상승 시점과 노드(6a-1)의 상승 시점과의 시간 간격 내에 신호 Φout이 로우 레벨(L)에서 하이 레벨(H)로 변하였을 때, 우선 신호 Φext가 로우 레벨(L)에서 하이 레벨(H)로 변함으로써 플립플롭(421)의 노드(6a-3)가 로우 레벨(L)에서 하이 레벨(H)로 변한다.
플립플롭(422)에서는 노드(6a-1)가 로우 레벨(L)로 유지되기 때문에, 반대로 노드(6a-4)가 하이 레벨(H)에서 로우 레벨(L)로 변한다. 그 후, 노드(6a-1)가 하이 레벨(H)에서 로우 레벨(L)로 변하지만, 플립플롭(422)의 상태는 이미 결정되어 있기 때문에, 아무런 변화가 생기지 않는다. 그 후, 노드(6a-6)가 일시적으로 하이 레벨(H)이 되기 때문에 래치 회로에는 이 상태가 기억되어, 결국 출력 신호 Φb가 로우 레벨, 출력 신호 Φc가 하이 레벨(H), 출력 신호 Φd가 하이 레벨(H) 및 출력 신호 Φe가 로우 레벨이 된다.
도 17(c)는 비교 대상 신호 Φout가 비교 기준 신호 ΦExt보다도 위상이 td를 초과하여 지연되고 있고, Φout이 Φext보다 후에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 이 경우에는 Φext에 의해서 2개의 플립플롭 회로(421, 422)에 변화가 생겨, 6a-3과 6a-5가 하이 레벨(H)에서 로우 레벨(L)로 변한다. 그리고, 최종적으로는 Φb가 로우 레벨, Φc가 하이 레벨(H), Φd가 로우 레벨(L), Φe가 하이 레벨(H)이 된다.
이와 같이, 신호(비교 기준 신호) Φext의 상승 시간을 기준으로 하여, 신호(비교 대상 신호) Φout의 상승 시간이 그 이전에 하이 레벨(H)로 되었는지, 거의 동시였는지, 또는 지연되어 하이 레벨(H)이 되었는지를 검출하는 것이 가능하게 된다. 이들 검출 결과를 출력 신호 Φb, Φc, Φd 및 Φe의 값으로서 래치해 두고, 그 값에 기초하여 지연 제어 회로(47)를 카운트업할지 카운트다운할지를 결정할 수 있다.
이어서, 도 18을 참조하여 위상 비교기(44)의 증폭 회로부의 한 구성예를 설명한다. 또한, 도 19는 도 18에 나타내는 JK 플립플롭의 동작을 설명하기 위한 타이밍도이다.
도 18에 도시된 바와 같이, 위상 규격 회로(31)의 증폭 회로부는 JK 플립플롭(427)과 NAND 게이트 및 인버터로 구성되는 증폭부(428)의 2 개의 부분으로 구성되어 있다. JK 플립플롭(427)에는 도 16의 위상 비교부로부터의 출력 신호 Φa가 입력되고, 신호 Φa가 로우 레벨(L)인지 하이 레벨(H)인지에 따라서 노드(7a-9 및 7a-11)의 전위가 교대로 로우 레벨(L)과 하이 레벨(H)을 반복하는 구조로 되어 있다. 증폭부(428)는 JK 플립플롭(427)의 출력 신호와 신호 Φb 및 Φd의 신호를 수신 및 증폭하여 출력한다.
우선, JK 플립플롭(427)의 동작을 도 19의 타이밍도를 참조하여 설명한다. 시간 T1에서, 신호 Φa가 하이 레벨(H)에서 로우 레벨(L)로 변하면, 노드(7a-1 및 7a-10)가 로우 레벨(L)에서 하이 레벨(H)로 변한다. 한편, 노드(7a-1)의 변화에 따라서 노드(7a-5, 7a-6, 및 7a-7)가 변하지만, 신호 Φa가 로우 레벨(L)이기 때문에 노드(7a-8)는 변하지 않는다. 결국, 출력(노드)(7a-9)은 변하지 않고, 출력(7a-11)만이 로우 레벨(L)에서 하이 레벨(H)로 된다. 다음에, 시간 T2에서 Φa가 로우 레벨(L)에서 하이 레벨(H)로 변하면, 시간 T1에서의 동작과 반대로 노드(7a-8)는 하이 레벨(H)에서 로우 레벨(L)로 변하고, 7a-10은 7a-7이 변하지 않기 때문에 변하지 않고, 출력(7a-9)은 로우 레벨(L)에서 하이 레벨(H)로 변하며, 출력(7a-11)은 변하지 않는다. 이와 같이, JK 플립플롭 회로(427)는 신호 Φa의 움직임에 따라서 출력(7a-9 및 7a-11)이 교대로 하이 레벨(H)과 로우 레벨(L)을 반복해서 동작한다.
도 20은 상기 증폭 회로부의 카운트업시의 동작을 나타내는 타이밍도(카운트업시)이고, 도 21은 증폭 회로부의 카운트 유지시의 동작을 나타내는 타이밍도이고, 도 22는 증폭 회로부의 카운트다운시의 동작을 나타내는 타이밍도이다. 이들 도면을 참조하여 도 18에 나타내는 증폭부(428)의 동작을 설명한다.
도 20은 비교 기준 신호 Φext의 상승에 대하여 비교 대상 신호 Φout가 앞서 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 하이 레벨(H), 신호 Φc가 로우 레벨(L), 신호 Φd가 하이 레벨(H), 신호 Φe가 로우 레벨(L)이다. 결국, 노드(7a-12)가 하이 레벨(H)이 되고, 노드(7a-13)가 로우 레벨(L)에 고정되며, 셋트 신호 ΦSO 및 ΦSE는 JK 플립플롭의 상태에 따라서 변하지만, 리셋 신호 ΦRO 및 ΦRE는 7a-13이 로우 레벨(L)이기 때문에 변하지 않는다.
도 21은 비교 대상 신호 Φout가 비교 기준 신호 Φext와 거의 동시에 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 로우 레벨(L), 신호 Φc가 하이 레벨, 신호 Φd가 하이 레벨, 신호 Φe가 로우 레벨이다. 결국, 노드(7a-12 및 7a-13)가 로우 레벨(L)에 고정되고 리셋 신호 ΦSE 및 ΦSO는 JK 플립플롭의 출력이 증폭부에 영향을 주지 않아서, 신호 ΦSO, ΦSE, ΦRO 및 ΦRE는 로우 레벨(L)에 고정된 상태가 된다.
도 22는 비교 대상 신호 Φout가 비교 기준 신호 Φext의 상승에 대해 지연되어 로우 레벨(L)에서 하이 레벨(H)로 되는 경우를 나타내고 있다. 이 경우의 위상 비교부로부터의 입력 신호는 신호 Φb가 로우 레벨(L), 신호 Φc가 하이 레벨(H), 신호 Φd가 로우 레벨(L), 신호 Φe가 하이 레벨(H)이다. 결국, 노드(7a-12)가 로우 레벨(L)로 고정되고, 노드(7a-13)가 하이 레벨(H)에 고정되며, 리셋 신호 ΦRO 및 ΦRE는 JK 플립플롭(427)의 상태에 따라서 변하지만, 셋트 신호 ΦSO 및 ΦSE는 노드(7a-13)가 로우 레벨(L)이기 때문에 변하지 않는다.
또한, 도 18에는 신호 Φb 및 Φe로부터 리셋 신호를 생성하는 논리 회로(431)가 도시되어 있다. Φout이 Φext에 대하여 ±td의 범위를 넘고 있는 경우에는 리셋 신호는 H에 있고, 그 범위내라면 리셋 신호는 L이다.
도 23은 본 발명에 따른 반도체 집적 회로 장치(DLL)가 적용되는 일례로서의 동기화 DRAM(SDRAM)의 구성을 나타낸 도면이고, 도 24는 도 23의 SDRAM의 동작을 설명하기 위한 타이밍 차트이다.
본 발명이 적용되는 반도체 집적 회로 장치의 일례로서의 SDRAM은, 예컨대 파이프 라인 방식을 채용하고 16M·2뱅크·8비트 폭으로 구성되어 있다.
도 23에 도시된 바와 같이, SDRAM은 범용 DRAM의 DRAM 코어(108a, 108b) 외에 클록 버퍼(101), 커맨드 디코더(102), 어드레스 버퍼/레지스터 & 뱅크 어드레스 셀렉트(어드레스 버퍼)(103), I/O 데이터 버퍼/레지스터(104), 제어 신호 래치(105a, 105b), 모드 레지스터(106) 및 열 어드레스 카운터(107a, 107b)를 구비하고 있다. 여기서, /CS, /RAS, /CAS, /WE 단자는 종래의 동작과는 달리, 그 조합이나 각종 커맨드를 입력함으로써 동작 모드가 결정된다. 각종 커맨드는 커맨드 디코더에서 해독되어 동작 모드에 따라 각 회로를 제어한다. 또한, /CS, /RAS, /CAS, /WE 신호는 제어 신호 래치(105a와 105b)에 입력되어 다음 커맨드가 입력될 때까지 그 상태가 래치된다.
어드레스 신호는 어드레스 버퍼(103)에서 증폭되어 각 뱅크의 로드 어드레스로서 사용되는 것 외에, 열 어드레스 카운터(107a 및 107b)의 초기값으로서 사용된다.
클록 버퍼(101)는 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122) 를 구비한다. 내부 클록 생성 회로(121)는 외부 클록 신호 CLK로 통상의 내부 클록 신호를 생성하는 것이며, 또한 출력 타이밍 제어 회로(122)는 전술한 DLL 회로를 적용하여 정확한 지연 제어(위상 제어)를 행한 클록 신호를 발생시키기 위한 것이다.
I/O 데이터 버퍼/레지스터(104)는 데이터 입력 버퍼(13) 및 데이터 출력 버퍼(출력 회로)(51)를 구비하며, DRAM 코어(108a 및 108b)에서 판독된 신호는 데이터 출력 버퍼(51)에 의해 소정의 레벨로 증폭되고, 출력 타이밍 제어 회로(122)로부터의 클록 신호에 따른 타이밍에 데이터는 패드(DQ0∼DQ7)를 통해 출력된다. 또한, 입력 데이터에 관해서도, 패드(DQ0∼DQ7)로부터 입력된 데이터는 데이터 입력 버퍼(13)를 통해 입력된다. 여기서, 클록 배선(41)은 출력 타이밍 제어 회로(122)에서부터 각 데이터 출력 버퍼(51)까지의 배선이다.
상기 SDRAM의 판독 동작을 도 24를 참조하여 설명한다.
우선, 외부 클록 신호 CLK는 이 SDRAM이 사용되는 시스템으로부터 제공되는 신호이며, 이 CLK의 상승에 동기하여 각종 커맨드, 어드레스 신호, 입력 데이터를 입력하거나 또는 출력 데이터를 출력하도록 동작한다.
SRAM로부터 데이터를 판독하는 경우, 명령 신호(/CS, /RAS, /CAS, /WE 신호)의 조합으로부터 활성화(ACT) 명령을 명령 단자에 입력하고 어드레스 단자에는 행 어드레스 신호를 입력한다. 이 명령 및 행 어드레스가 입력되면 SDRAM은 활성 상태가 되고, 행 어드레스에 따른 워드선을 선택하여 워드선상의 셀 정보를 비트선에 출력하여 이를 센스 앰프에서 증폭시킨다.
더욱이, 행 어드레스에 관계된 부분의 동작 시간(tRCD)후에, 판독 명령(Read)과 열 어드레스를 입력한다. 열 어드레스에 따라서, 선택된 센스 앰프 데이터를 데이터 버스선에 출력하여 데이터 버스 증폭기로 증폭시키고, 출력 버퍼로 더욱 증폭시켜 출력 단자(DQ)에 데이터를 출력시킨다. 이들 일련의 동작은 범용 DRAM과 동일한 동작이지만, SDRAM의 경우 열 어드레스에 관계되는 회로는 파이프 라인으로 동작하고, 판독 데이터는 매사이클을 모두 사용하여 출력된다. 이에 따라, 데이터 전송 속도는 외부 클록 신호 CLK의 주기가 된다.
SDRAM에서의 액세스 시간에는 3 종류가 있고 모두 외부 클록 신호 CLK의 상승 시점을 기준으로 정의된다. 도 24에 있어서, tRAC는 행 어드레스 액세스 시간, tCAC은 열 어드레스 액세스 시간, tAC은 클록 액세스 시간을 나타내고 있다.
도 25는 도 23의 SDRAM의 주요부의 구성을 개략적으로 도시한 블록도이며, SDRAM에 있어서의 파이프 라인 동작을 설명하기 위한 것으로, 일례로서 3 단 파이프가 설치된 경우를 도시하고 있다.
SDRAM에서의 열 어드레스에 관계되는 처리 회로는 처리의 흐름을 따라서 복수 개의 단으로 분할되어 있고, 분할된 각 단의 회로를 파이프라 부른다.
클록 버퍼(101)는 도 23을 참조하여 설명한 것과 같이 내부 클록 생성 회로(121) 및 출력 타이밍 제어 회로(122)를 구비하여, 내부 클록 생성 회로(121)의 출력(통상의 내부 클록 신호)이 파이프-1 및 파이프-2에 제공되고, 출력 타이밍 제어 회로(122)의 출력(위상 제어된 내부 클록 신호)이 파이프-3의 출력 회로(50)(데이터 출력 버퍼)에 제공되도록 되어 있다.
각 파이프는 제공된 내부 클록 신호에 따라서 제어되고, 각 파이프 사이에는 파이프 사이의 신호의 전달 타이밍을 제어하는 스위치가 설치되어 있으며, 이들 스위치도 클록 버퍼(101)[내부 클록 발생 회로(121)]에서 생성된 내부 클록 신호에 의해 제어된다.
도 25에 도시된 예에 있어서, 파이프-1에서는 열 어드레스 버퍼(116)에서 어드레스 신호를 증폭하여 컬럼 디코더(118)에 어드레스 신호를 보내고 컬럼 디코더(118)에서 선택된 어드레스 번지에 상당하는 센스 앰프 회로(117)의 정보를 데이터 버스에 출력하여, 데이터 버스의 정보를 데이터 버스 증폭기(119)에서 증폭한다. 또한, 파이프-2에는 데이터 버스 제어 회로(120)만이 설치되어 있고, 파이프-3은 I/O 버퍼(104)(출력 회로(50))로 구성되어 있다. 또한, I/O 버퍼(104)에 있어서의 데이터 입력 버퍼(13)는 도 25에서 생략되어 있다.
그리고, 각 파이프내의 회로가 클록 사이클 시간내에서 완전히 동작을 완료한다면, 파이프와 파이프간의 스위치를 클록 신호에 동기하여 개폐함으로써, 릴레이식으로 데이터를 송출한다. 이에 따라, 각 파이프에서의 처리가 병렬로 행해지게 되고, 출력 단자에는 클록 신호에 동기하여 연속적으로 데이터가 출력되게 된다.
도 26은 본 발명에 따른 반도체 집적 회로 장치에 있어서의 출력 회로(데이터 출력 버퍼)(50)의 한 구성예를 설명하기 위한 도면이다. 도 25 및 도 26에 도시된 바와 같이, 도 26의 Data1 및 Data2는 셀 어레이(115)로부터 판독되어, 센스 앰프(117), 데이터 버스 앰프(119) 및 데이터 버스 제어 회로(120)를 통해 출력된 기억 데이터에 해당하는 신호이며, Data1 및 Data2는 출력 데이터가 하이 레벨(H)인 경우에는 둘 모두 로우 레벨(L)이고, 출력 데이터가 로우 레벨(L)인 경우에는 둘 모두 하이 레벨(H)이다. 또한, 출력 데이터가 하이 레벨(H)도 로우 레벨(L)도 아닌 하이 임피던스 상태(하이제트 상태)를 취하는 것도 가능하며, 이 경우에는 데이터 버스 제어 회로(120)에 있어서 Data1이 하이 레벨(H) 및 Data2가 로우 레벨(L)이 되도록 변환된다. Data3 및 Data4도 Data1 및 Data2와 마찬가지로, 셀 어레이(115)로부터 판독되어, 센스 앰프(117), 데이터 버스 앰프(119) 및 데이터 버스 제어 회로(120)를 통해 출력된 기억 데이터에 해당하는 신호이며, Data1 및 Data2는 출력 데이터가 하이 레벨(H)인 경우에는 둘 모두 로우 레벨(L)이고, 출력 데이터가 로우 레벨(L)인 경우에는 둘 모두 하이 레벨(H)이다.
신호 Φ0은 출력 타이밍 제어 회로(122)[도 2 중 지연 회로(42)]의 출력 신호(리얼 클록)에 해당하는 것으로서 출력 회로의 인에이블 신호로서 기능하는 것이다.
클록 신호 Φ0이 상승하여 하이 레벨(H)이 되면, Data1 및 Data2의 정보가 데이터 출력 패드(52)(DQ0∼DQ7)에 나타난다. 예컨대, 데이터 출력 패드(52)에 하이 레벨(H)을 출력하는 경우를 고려하면, 클록 신호 Φ0이 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(8a-1A)가 로우 레벨(L) 및 노드(8a-2A)가 하이 레벨(H)로 되며, 트랜스퍼 게이트가 온으로 되어 Data1 및 Data2가 노드(8a-3 및 8a-6)에 전달된다. 그 결과, 노드(8a-5)가 로우 레벨(L) 및 노드(8a-8)가 하이 레벨(H)이 되면, 출력용 P채널 트랜지스터(81)는 온이 되고, 또한 N채널 트랜지스터(82)는 오프 로 되어, 데이터 출력 패드(52)에는 하이 레벨(H)의 출력이 나타난다. 또한, 클록 신호 Φ0이 로우 레벨(L)이 되면, 트랜스퍼 게이트는 오프로 되어 그 때까지의 출력 상태를 유지한다.
신호 Φ18은 출력 타이밍 제어 회로(122)[도 2 중 지연 회로(41)]의 출력 신호(반전 리얼 클록)에 해당하는 것으로, 출력 회로의 인에이블 신호로서 기능하는 것이며, 클록 신호 Φ0에 대하여 위상이 180 도 차이가 난다.
클록 신호 Φ18이 상승하여 하이 레벨(H)이 되면, Data3과 Data4의 정보가 데이터 출력 패드(52)(DQ0∼DQ7)에 나타난다. 예컨대, 데이터 출력 패드(52)에 하이 레벨(H)을 출력하는 경우를 고려하면, 클록 신호 Φ18이 로우 레벨(L)에서 하이 레벨(H)로 변하고, 노드(8a-1B)가 로우 레벨(L) 및 노드(8a-2B)가 하이 레벨(H)로 되며, 트랜스퍼 게이트가 온으로 되어 Data3 및 Data4가 노드(8a-3 및 8a-6)에 전달된다. 그 결과, 노드(8a-5)가 로우 레벨(L) 및 노드(8a-8)가 하이 레벨(H)이 되면, 출력용 P채널 트랜지스터(81)는 온으로 되고, 또한 N채널 트랜지스터(82)는 오프로 되어, 데이터 출력 패드(52)에는 하이 레벨(H)의 출력이 나타난다. 또한, 클록 신호 Φ18이 로우 레벨(L)이 되면, 트랜스퍼 게이트는 오프로 되어 그 때까지의 출력 상태를 유지한다.
즉, 클록 신호 Φ0의 상승시에 Data1과 Data2의 정보가 래치되어 데이터 출력 패드(52)로 출력되고, 이어서 클록 신호 Φ18의 상승시에 Data3과 Data4의 정보가 래치되어 데이터 출력 패드(52)로 출력되며, 이를 교대로 반복한다.
도 27은 본 발명의 반도체 집적 회로 장치의 제2 실시예의 블록도를 도시하 고 있다. 이 실시예는 도 2의 제1 실시예로부터 1/2 분주기(30), 선택 회로(32) 및 0 도 DLL 블록(35)내의 지연 회로(41)를 없애고, 모드 레지스터(34), 더미 회로(46) 각각을 대신하여 분주비 설정부(53) 및 더미 회로(46A)를 설치하였으며, 도 27에 있어서 도 2와 동일 부분에는 동일 부호를 붙였다.
도 27에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 0 도 DLL 블록(35)의 분주기(36, 38) 및 지연 회로(42)에 제공된다.
분주기(36)는 상기한 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되고 있는 클록 신호보다 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다.
또한, 분주기(38)는 상기한 외부 클록 신호를, 예컨대 2/4의 분주비로 분주하여, 제공되는 클록 신호보다 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 2 주기만큼 로우 레벨(L)이고 2 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여 선택 회로(40)에 제공한다.
선택 회로(40)는 분주비 설정부(53)로부터 제공되는 분주비 설정 신호가 낮은 분주비를 지시할 때 분주기(36)가 출력하는 더미 클록(Z) 및 기준 클록(X)를 선택하고, 분주비 설정 신호가 높은 분주비를 지시할 때 분주기(38)가 출력하는 더미 클록(Z) 및 기준 클록(X)을 선택한다. 여기서 선택한 기준 클록(X)은 위상 비교기(44)에 제공되며, 선택한 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46A)를 통과하여 지연된 후 위상 비교기(44)에 제공된다.
더미 회로(46A)는 입력 회로(20)와 동일한 회로이고 동일한 지연량을 갖고 있다. 위상 비교기(44)는 더미 회로(46A)로부터의 지연된 더미 클록(dZ)과 위상 비교기(44)로부터의 기준 클록(X)과의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. 이 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. 이에 따라서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량은 가변적으로 제어된다.
그런데, 외부 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공된다. 출력 회로(50)는 상기 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다.
이 실시예에 있어서도, 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어서, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다.
분주비 설정부(53)를 구현하는 방법으로는 사용시에 사용자가 설정하는 모드 레지스터(34)를 비롯하여, 웨이퍼 시험에 있어서 레이저로 가열하여 용해시켜 제작한 퓨즈, 웨이퍼 프로세스에서 마스터 슬라이스(master slice)로써 제작된 마스크 옵션(mask option), 또는 조립 공정에서 제작된 본딩(bonding) 옵션 등의 분주비 설정 신호 기억 수단을 이용하는 방법 외에, 전원 인가후에 클록 주기를 자동적으로 검출하여 자동 설정을 행하는 클록 주기 자동 검출 회로 등의 분주비 설정 신호 생성 수단을 이용하여 분주비 설정 신호를 설정하여 출력하는 방법이 있다.
여기서, 분주비 설정부(53)로서의 클록 주기 자동 검출 회로에 대해 설명한다. 도 28(a)는 클록 주기 자동 검출 회로의 한 구성예를 설명하기 위한 도면이고, 도 28(b)는 지연 유닛의 한 구성예를 설명하기 위한 도면이고, 도 28(c)는 발진 신호의 설명도이다. 도 29는 도 28에 도시된 클록 주기 자동 검출 회로(530)의 동작을 설명하기 위한 타이밍도이다.
도 28에 있어서, 파워 온(power on) 리셋 신호(RESET)는 도 29에 도시된 바와 같이 장치 전원(VDD)이 상승된 후 장치의 셋업시에 소정 기간 하이 레벨(H)로 되는 신호이며, 클록 주기 자동 검출 회로(530)내의 1 쇼트 클록 발생기(532) 및 이진 카운터(541)에 제공된다. 또한, 외부 클록 CLK(N1)은 파워 온 리셋 신호(RESET)의 상승 후, 외부로부터 제공되는 주기의 검출 대상이며 1/2 분주기(531)에 제공된다.
1/2 분주기(531)는 외부 클록 CLK(N1)을 1/2의 분주비로 분주하고, 분주된 클록(N2)은 1 쇼트 클록 발생기(532)에 제공된다. 1 쇼트 클록 발생기(532)는 리셋 된 후 클록(N2)의 두 번째 펄스를 추출하여 외부 클록 CLK(N1)의 1 주기의 하이 레벨(H) 기간을 갖는 1 쇼트 클록(N3)을 발생하고, 이 1 쇼트 클록(N3)은 인버터(533)를 통하여 NAND 게이트(534)에 제공된다.
NAND 게이트(534)는 NAND 게이트(539)의 출력 신호를 제공받고, NAND 게이트(539)는 NAND 게이트(534)의 출력 신호를 제공받는다. 또한, NAND 게이트(539)의 출력 신호는 지연 유닛(535)에 제공된다. 지연 유닛(535 내지 538)은 직렬로 접속되고, 지연 유닛(538)의 출력은 NAND 게이트(539)에 제공된다. NAND 게이트(539) 및 지연 유닛(535∼538)은 1 쇼트 클록(N3)의 하이 레벨(H)시에 링 오실레이터(ring oscilator)를 구성한다.
각 지연 유닛(535∼538)은 도 28(b)에 도시된 바와 같이 NAND 게이트(535a) 및 인버터(535b)로 구성되고, NAND 게이트(539)의 2 단만큼의 지연을 갖는다. 따라서, 상기 링 오실레이터가 출력하는 발진 신호의 1 주기(τ)는 지연 유닛의 9 단만큼의 지연 시간에 해당한다. NAND 게이트(539) 출력 신호는 인버터(540)를 통하여 발진 신호(N4)로서 이진 카운터(541)에 제공된다. 이진 카운터(541)는 상기 발진 신호를 카운트하여, 예컨대 4 비트의 계수치(計數値)를 분주비 설정 신호 발생부(542)에 제공한다.
분주비 설정 신호 발생부(542)는, 예컨대 계수치가 7을 초과하여 4 비트의 계수치의 최상위 비트가 1이 될 때에는 외부 클록 CLK(N1)의 주파수가 낮다고 간주하여, 저분주비를 지시하는 분주비 설정 신호를 발생하고, 한편 계수치가 7 이하로 4 비트의 계수치의 최상위 비트가 0일 때는 외부 클록 CLK(Nl)의 주파수가 높다고 간주하여 고분주비를 지시하는 분주비 설정 신호를 발생하여, 이 발생된 분주비 설정 신호를 출력한다.
이와 같이, 입력 클록 신호의 주파수를 검출하여 분주비 설정 신호를 생성하기 때문에, 사용시에 입력 클록 신호의 주파수가 변하더라도 분주 수단의 분주비를 최적의 값으로 설정할 수 있다.
도 30은 1 쇼트 클록 발생기의 한 구성예를 설명하기 위한 도면이고, 도 31은 도 30에 도시된 1 쇼트 클록 발생기(532)의 동작을 설명하기 위한 타이밍도이다.
도 30에 있어서, 파워 온 리셋 신호 RESET는 트랜지스터(532-1)에 제공되어 제1단 래치 회로(532-2)를 셋트시킨다. 래치 회로(532-2)가 출력하는 신호(N31)는 도 31에 도시된 바와 같이 상승하고, 이에 따라 NAND 게이트(532-3)는 클록(N2)의 제1 펄스를 반전한 신호(N32)를 출력한다. 상승 검출 회로(532-4)는 이 신호(N32)의 상승을 검출하여 소정의 폭의 음극성 펄스(N34)를 생성한다. 이 펄스(N34)는 트랜지스터(532-5)에 제공되어 제1단 래치 회로(532-2)를 리셋시키는 동시에, 인버터에서 반전되어 트랜지스터(532-6)에 제공되어 제2단 래치 회로(532-7)를 셋트시킨다.
래치 회로(532-7)가 출력하는 신호(N37)는 도 31에 도시된 바와 같이 상승하고, 이에 의해서 NAND 게이트(532-8)는 클록(N2)의 2 번째 펄스를 반전한 신호(N38)를 출력한다. 상승 검출 회로(532-9)는 이 신호(N38)의 상승을 검출하여 소정의 폭의 음극성 펄스(N39)를 생성한다. 이 펄스(N39)는 트랜지스터(532-10)에 제공되어 제2단 래치 회로(532-7)를 리셋시킨다. 이와 함께, 상기 신호(38)는 인버터(532-11)에서 반전되어 클록(N2)의 2 번째 펄스를 추출한 1 쇼트 클록(N3)으로 변환되어 출력된다. 이와 같이, 클록(N2)의 2 번째 펄스를 추출하고 있는 것은 외부 클록의 안정 등을 고려한 것이다.
도 32는 본 발명의 반도체 집적 회로 장치의 제3 실시예의 블록도를 도시하고 있다. 이 실시예는 도 2의 제1 실시예로부터 분주기(38) 및 선택 회로(40)를 없애고, 모드 레지스터(34) 대신에 분주비 설정부(53)를 설치하였으며, 도 32에 있어서 도 2와 동일 부분에는 동일 부호를 붙였다.
도 32에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. 1/2 분주기(30)는 외부 클록 신호를 1/2의 분주비로 분주하여, 위상이 서로 정확히 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다.
선택 회로(32)는 도 3에 도시된 구성이며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터의 분주 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터의 반전 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 분주비 설정부(53)로부터 제공되는 분주비 설정 신호를 반전하여 분주비 설정 신호와 함께 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다.
또한, 이 경우에 있어서 분주비 설정 신호는 외부 클록 신호의 주파수가 낮 아서 낮은 분주비를 지시할 때 하이 레벨(H)로 되는 신호이다. 선택 회로(32)는 분주비 설정 신호가 하이 레벨(H)일 때, 트랜스퍼 게이트(55)가 온이고 트랜스퍼 게이트(56, 57)가 오프로 되어 트랜스퍼 게이트(55)를 거친 입력 회로(20)가 출력하는 외부 클록 신호는 선택 회로(32)의 단자(32A)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. 또한, 이 때 단자(32B)로부터는 신호가 출력되지 않는다.
한편, 분주비 설정 신호가 로우 레벨(L)일 때, 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되어 각 트랜스퍼 게이트(56, 57)를 거친 분주 클록 및 반전 분주 클록이 선택 회로(32)의 각 단자(32A, 32B)로부터 출력되어 0 도 DLL 블록(35)에 제공된다.
선택 회로(32)의 단자(32A)로부터 출력되는 신호는 0 도 DLL 블록(35)의 분주기(36) 및 지연 회로(42)에 제공되고, 선택 회로(32)의 단자(32B)로부터 출력되는 신호(DL=L일 때 반전 분주 클록, DL=H일 때 무신호)는 지연 회로(41)에 제공된다.
분주기(36)는 상기한 분주 클록 또는 외부 클록 신호를, 예컨대 1/4의 분주비로 분주하여, 제공되는 클록 신호의 1 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 1 주기만큼 로우 레벨(L)이고 3 주기만큼 하이 레벨(H)인 기준 클록(X)을 생성하여, 이 기준 클록(X)을 위상 비교기(44)에 제공하고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통과하여 지연된 후 위상 비교기(44)에 제공한다.
더미 회로(46)는 입력 회로(20), 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로이며, 동일한 지연량을 갖고 있다. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다.
그런데, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되며, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)이 반전 리얼 클록으로서 출력 회로(50)에 제공된다. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다.
또한, 분주비 설정 신호가 하이 레벨(H)일 때, 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로부터 출력하여 0 도 DLL 블록(35)의 지연 회로(41)에 제공하며, 외부 클록 신호가 낮은 주파수의 상태에서 는 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문에 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는다.
이 실시예에서도 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주하고 있기 때문에, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다.
도 33은 본 발명의 반도체 집적 회로 장치의 제4 실시예의 블록도를 도시하고 있다. 이 실시예는 도 27의 실시예에 있어서의 분주기(36, 38) 및 선택 회로(40) 대신에 가변 분주기(70)를 설치하였고, 도 33에서 도 27과 동일한 부분에는 동일한 부호를 붙였다.
도 33에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 0 도 DLL 블록(35)의 가변 분주기(70)에 제공된다.
가변 분주기(70)는 그 외부 클록 신호를 분주하지만, 분주비 설정부(53)로부터 제공되는 분주비 설정 신호에 따라서 그 분주비를, 예컨대 2/4, 3/6, 4/8로 변화시킨다. 2/4의 분주비인 경우에는 제공되는 클록 신호의 2 주기만큼 하이 레벨(H)이고, 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 3/6의 분주비인 경우에는 제공되는 클록 신호의 3 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 4/8의 분주비인 경우에는 제공되는 클록 신호의 4 주기만큼 하이 레벨(H)이고 4 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 여기서 생성된 기준 클록(X)은 위상 비교기(44)에 제공되고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46A)를 통과하여 지연된 후 위상 비교기(44)에 제공된다.
더미 회로(46A)는 입력 회로(20)와 동일한 회로이며, 동일한 지연량을 갖고 있다. 위상 비교기(44)는 더미 회로(46A)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연되도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다.
한편, 외부 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 동일한 지연량이 되도록 제어되고 있고, 지연 회로(42)로부터 360 도 지연된 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공된다. 출력 회로(50)는 상기 리얼 클록에 동기하여 데이터 버스상의 데이터를 버퍼링하고 데이터 출력 패드(52)로부터 출력한다. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 주어지는 외부로부터의 입력 클록 신호에 동기하고 있다.
이 실시예에서도 가변 분주기(70)의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어서, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다. 또한, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기(70)를 이용함으로써, 복수 개의 분주기와 선택 회로를 지니는 경우에 비해서 회로 규모를 작게 할 수 있다.
도 34는 도 33에 도시된 가변 분주기(70)의 한 구성예를 도시한 회로도이다. 도 34에 도시된 바와 같이, 가변 분주기(70)는 도 4와 거의 같은 구성의 1/2 분주기(701, 702, 703)를 직렬로 접속하여 리셋 루프를 형성하는 NAND 게이트(704) 및 더미의 NAND 게이트(705)를 부가한 구성이다. 각 1/2 분주기(701, 702, 703)는 프리셋트(preset)시의 출력치를 규정하기 위해서 일부에 3입력 NAND 게이트를 사용하고 있는 점에서 도 4의 구성과 상이하다.
단자(706)로부터 입력되는 프리셋 신호가 로우 레벨(L)일 때 각 1/2 분주기(701, 702, 703)의 NAND 게이트의 출력 레벨은 H, L, X(부정)로 도시하였고, 프리셋 신호가 하이 레벨(H)이 된 후 단자(707)로부터 입력되는 클록(clkz)의 분주 동작을 시작한다.
NAND 게이트(704)는 단자(710)로부터 제공되는 분주비 설정 신호 idv6z가 하이 레벨(H)일 때에, 1/2 분주기(702)의 노드(N702-3) 출력 및 1/2 분주기(703)의 노드(N703-3) 출력과의 NAND 연산 결과를 1/2 분주기(702)의 NAND(702-4)에 루프백(loop-back)함으로써, 클록(clkz)의 7 주기마다 1/2 분주기(702)를 리셋시켜 클록(clkz)을 3/6의 분주비로 분주한다.
1/2 분주기(701)는 클록(clkz)을 1/2의 분주비로 분주하여 클록(clk2z, clk2x)을 출력하고, 또한 1/2 분주기(702)는 이것을 1/2 분주하여 노드(N702-1, N702-2)로부터 2/4분주 클록(clk4z, clk4x)을 출력하여, 이 클록(clk4z, clk4x)은 셀렉터(712)를 구성하는 트랜스미션 게이트(714, 715)에 제공된다. 분주비 설정 신호 idv6z가 로우 레벨(L)일 때, 1/2 분주기(703)는 2/4 분주 클록(clk4z, clk4x)을 1/2의 분주비로 분주하여 노드(N703-1, N703-2)로부터 4/8 분주 클록(clk8z, clk8x)을 출력하고, 이 클록(clk8z, clk8x)은 셀렉터(712)를 구성하는 트랜스미션 게이트(713, 716)에 제공된다. 도 35는 분주비 설정 신호 idv6z가 로우 레벨(L)일 때의 동작을 설명하기 위한 타이밍도이다.
이에 대하여, 분주비 설정 신호 idv6z가 하이 레벨(H)일 때는 NAND 게이트(704)에 의해서 클록(clkz)의 7 주기마다 1/2 분주기(702)가 리셋되고, 클록(clk8z, clk8x)은 클록(clkz)을 3/6 분주한 것으로 된다. 도 36은 분주비 설정 신호 idv6z가 하이 레벨(H)일 때의 동작을 설명하기 위한 타이밍도이다.
셀렉터(712)에는 단자(718)로부터 분주비 설정 신호 idv4z가 제공되고 있다. 분주비 설정 신호 idv4z가 하이 레벨(H)일 때는 트랜스미션 게이트(714, 715)가 선택되어 클록(clk4z, clk4x)이 단자(719, 720)로부터 출력된다. 또한, 분주비 설정 신호 idv4z가 로우 레벨(L)일 때는 트랜스미션 게이트(713, 716)가 선택되어 클록(clk8z, clk8x)(3/6 분주 클록 또는 4/8 분주 클록)이 단자(719, 720)로부터 출력된다. 또한, 단자(719)의 출력 클록이 더미 클록(Z)으로서 사용되고, 단자(720)의 출력 클록은 기준 클록(X)으로서 사용된다.
도 37은 본 발명의 반도체 집적 회로 장치의 제5 실시예의 블록도를 도시하고 있다. 이 실시예는 도 2의 제1 실시예의 분주기(36, 38) 및 선택 회로(40) 대신에 가변 분주기(70)를 설치하였고 모드 레지스터(34) 대신에 분주비 설정부(53)가 이용되고 있으며, 도 37에 있어서 도 2 및 도 33과 동일 부분에는 동일 부호를 붙인다.
도 37에 있어서, 클록 입력 패드(10)를 통해 외부로부터 입력되는 외부 클록 신호는 버퍼로서 기능하는 입력 회로(20)를 통하여 1/2 분주기(30) 및 선택 회로(32)에 제공된다. 1/2 분주기(30)는 외부 클록 신호를 1/2의 분주비로 분주하여, 위상이 서로 정확히 180 도 차이나는 분주 클록(0°) 및 반전 분주 클록(180°)을 생성하여 선택 회로(32)에 제공한다.
선택 회로(32)는 도 3에 도시된 구성이며, 입력 회로(20)의 출력 신호를 제공받는 트랜스퍼 게이트(55), 1/2 분주기(30)로부터의 분주 클록을 제공받는 트랜스퍼 게이트(56), 1/2 분주기(30)로부터의 반전 분주 클록을 제공받는 트랜스퍼 게이트(57) 및 분주비 설정부(53)로부터 제공받는 분주비 설정 신호를 반전하여 분주비 설정 신호와 함께 트랜스퍼 게이트(55∼57)에 제공하는 인버터(58)로 구성되어 있다.
또한, 이 경우에 있어서 분주비 설정 신호는 외부 클록 신호의 주파수가 낮아서 저분주비가 지시될 때 하이 레벨(H)로 되는 신호이다. 선택 회로(32)는 분주비 설정 신호가 하이 레벨(H)일 때, 트랜스퍼 게이트(55)가 온이고 트랜스퍼 게이 트(56, 57)가 오프로 되어, 트랜스퍼 게이트(55)를 통과한 입력 회로(20)가 출력하는 외부 클록 신호가 선택 회로(32)의 단자(32A)로부터 출력되어 0 도 DLL 블록(35)에 제공된다. 또한, 이 때 단자(32B)로부터는 신호가 출력되지 않는다.
한편, 분주비 설정 신호가 로우 레벨(L)일 때 트랜스퍼 게이트(56, 57)가 온이고 트랜스퍼 게이트(55)가 오프로 되며, 각 트랜스퍼 게이트(56, 57)를 통과한 분주 클록 및 반전 분주 클록이 선택 회로(32)의 각 단자(32A, 32B)로부터 출력되어 0 도 DLL 블록(35)에 제공된다.
선택 회로(32)의 단자(32A)로부터 출력되는 신호는 0 도 DLL 블록(35)의 분주기(36) 및 지연 회로(42)에 제공되고, 선택 회로(32)의 단자(32B)로부터 출력되는 신호(DL=L일 때 반전 분주 클록, DL=H일 때 무신호)는 지연 회로(41)에 제공된다.
가변 분주기(70)는 상기 외부 클록 신호를 분주하지만, 분주비 설정부(53)로부터 제공되는 분주비 설정 신호에 따라서 그 분주비를, 예컨대 2/4, 3/6 및 4/8로 변화시킨다. 2/4의 분주비에서는 제공되는 클록 신호의 2 주기만큼 하이 레벨(H)이고 2 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 3/6의 분주비에서는 제공되는 클록 신호의 3 주기만큼 하이 레벨(H)이고 3 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 4/8의 분주비에서는 제공되는 클록 신호의 4 주기만큼 하이 레벨(H)이고 4 주기만큼 로우 레벨(L)인 더미 클록(Z) 및 이것을 반전한 기준 클록(X)을 생성한다. 여기서 생성된 기준 클록(X)은 위상 비교기(44)에 제공되고, 더미 클록(Z)은 더미 지연 회로(45) 및 더미 회로(46)를 통과하여 지연된 후 위상 비교기(44)에 제공된다.
더미 회로(46)는 입력 회로(20) 및 1/2 분주기(30) 및 출력 회로(50)와 동일한 회로이며, 동일한 지연량을 갖고 있다. 위상 비교기(44)는 더미 회로(46)로부터의 지연된 더미 클록(dZ) 및 위상 비교기(44)로부터의 기준 클록(X)의 위상을 비교하여 위상차 신호를 생성하여 지연 제어 회로(47)에 제공한다. 지연 제어 회로(47)는 상기 위상차 신호에 기초하여 위상차를 없애는 방향으로 더미 지연 회로(45)의 지연량을 제어한다. 이에 의해서, 지연된 더미 클록(dZ)의 상승이 기준 클록(X)의 상승과 일치하도록, 즉 지연된 더미 클록(dZ)이 기준 클록(X)에 대하여 외부 클록 신호의 k 주기만큼 지연하도록 더미 지연 회로(45)의 지연량을 가변적으로 제어한다.
한편, 반전 분주 클록을 제공받는 지연 회로(41) 및 분주 클록을 제공받는 지연 회로(42)는 더미 지연 회로(45)와 동일한 구성이며, 지연 제어 회로(47)에 의해서 더미 지연 회로(45)와 지연량이 동일하도록 제어되고 있으며, 지연 회로(42)로부터 360 도 지연된 분주 클록(0 도 클록)은 리얼 클록으로서 출력 회로(50)에 제공되고, 지연 회로(41)로부터 180 도 지연된 분주 클록(180 도 클록)은 반전 리얼 클록으로서 출력 회로(50)에 제공된다. 출력 회로(50)는 상기 리얼 클록 및 반전 리얼 클록 각각에 동기하여 데이터 버스상의 데이터를 버퍼링하여 데이터 출력 패드(52)로 출력한다. 즉, 출력 회로(50)로부터 출력되는 데이터는 클록 입력 패드(10)에 입력되는 외부로부터의 입력 클록 신호에 동기하고 있다.
또한, 분주비 설정 신호가 하이 레벨(H)일 때, 선택 회로(32)는 1/2의 분주비로 분주되지 않은 외부 클록 신호를 단자(32A)로 출력하여 0 도 DLL 블록(35)의 지연 회로(41)에 제공하고, 외부 클록 신호가 낮은 주파수의 상태에서는 출력 회로(50)에 판독 데이터를 제공하는 DRAM이 180 도 클록에 동기하는 것만으로 충분히 액세스가 가능하기 때문에 단자(32B)로부터 0 도 DLL 블록(35)의 지연 회로(42)에 신호를 출력하지 않는다.
이 실시예에 있어서도, 가변 분주기(70)의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있어, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있으며, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단으로 1/2 분주된 클록 신호 중 어느 하나를 선택하여 가변 분주기(70)에 제공하기 때문에, 입력 클록 신호의 주파수가 더욱 광범위하게 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다.
또한, 더미 지연 회로(47)가 제1 가변 지연 수단에 대응하고, 지연 회로(42)가 제2 가변 지연 수단에 대응하고, 분주기(36, 38) 및 선택 회로(40) 또는 가변 분주기(70)가 분주 수단에 대응하고, 분주비 설정부(53)가 분주비 설정 신호 기억 수단 및 분주비 설정 신호 생성 수단에 대응하고, 또한, 클록 주기 자동 검출 회로(530)가 분주비 설정 신호 생성 수단에 대응하고, 1/2 분주기(30)가 1/2 분주 수단에 대응하며, 선택 회로(32)가 선택 수단에 대응한다.
본 발명은 상기 실시예에 한정되는 것은 아니며, 여러 가지 변형이 가능하 다. 예컨대, 지연 회로를 구성하는 지연 소자로서 기능하는 논리 소자는 NAND 게이트 또는 인버터에 한정되지 않고, NOR나 XOR 등의 논리 소자를 이용하여 구성할 수 있다.
이상의 설명에서는 본 발명의 반도체 집적 회로 장치를 SDRAM에 대하여 설명하였지만, 본 발명은 SDRAM에 제한하지 않으며 외부로부터 입력되는 신호에 동기하여 출력 신호가 출력되는 반도체 집적 회로 장치라면 어떠한 것에도 적용 가능하다.
전술한 바와 같이, 청구범위 제1항에 기재된 발명은 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라서 변화시킨다.
이와 같이, 분주 수단의 분주비를 입력 클록 신호의 주파수에 따라서 변화시킴으로써 기준 클록의 지연량을 변화시킬 수 있게되어, 기준 클록의 지연량을 크게 하여 언더플로우의 발생을 방지할 수 있고, 기준 클록의 지연량을 크게 하여 오버플로우의 발생을 방지할 수 있다.
청구범위 제2항에 기재된 발명에서, 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 한다.
이와 같이, 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하기 때문에 입력 클록 신호의 주파수가 높을 때의 언더플로우 및 입력 클록 신호의 주파수가 낮을 때의 오버플로우의 발생을 방지할 수 있고, 지연 회로의 단수를 증가시킬 필요가 없기 때문에, 칩 면적의 증대 없이 전원 노이즈의 영향을 피할 수 있다.
청구범위 제3항에 기재된 발명에서, 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비한다.
이와 같이, 분주비가 상이한 복수 개의 분주기 및 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하기 때문에, 분주비 설정 신호에 따른 분주비로 더미 클록 및 기준 클록을 생성할 수 있다.
청구범위 제4항에 기재된 발명은 복수 개의 분주기 중 상기 선택 회로에서 선택한 출력을 갖는 분주기만을 작동시킨다.
이와 같이, 복수의 분주기 중 선택 회로에서 선택한 출력을 갖는 분주기만을 작동시키기 때문에, 쓸데 없는 전력 소비를 방지할 수 있다.
청구범위 제5항에 기재한 발명에서, 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기이다.
이와 같이, 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기를 이용함으로써, 복수 개의 분주기 및 선택 회로를 갖는 경우에 비해서 회로 규모를 작게 할 수 있다.
청구범위 제6항에 기재된 발명은 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 갖는다.
이와 같이, 입력 클록 신호의 주파수를 검출하여 분주비 설정 신호를 생성하기 때문에, 사용시에 입력 클록 신호의 주파수가 변하더라도 분주 수단의 분주비를 최적의 값으로 설정할 수 있다.
청구범위 제7항에 기재한 발명은 입력 클록 신호를 1/2의 분주비로 분주하는 1/2 분주 수단 및 상기 입력 클록 신호의 주파수에 따라서 상기 입력 클록 신호 또는 상기 1/2 분주 수단이 출력하는 클록 신호 중 어느 하나를 선택하여 상기 분주 수단에 제공하는 선택 수단을 갖는다.
이와 같이, 입력 클록 신호의 주파수에 따라서 입력 클록 신호 또는 1/2 분주 수단에서 1/2의 분주비로 분주된 클록 신호 중 어느 하나를 선택하여 분주 수단에 제공함으로써, 입력 클록 신호의 주파수가 변하더라도 언더플로우 및 오버플로우의 발생을 방지할 수 있다.

Claims (7)

  1. 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미(dummy) 회로를 통하여 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서,
    상기 분주 수단의 분주비를 상기 입력 클록 신호의 주파수에 따라 변화시키는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 분주 수단은 분주비 설정 신호에 따라서 상기 입력 클록 신호의 주파수가 높을 때 분주비를 크게 하는 것인 반도체 집적 회로 장치.
  3. 제2항에 있어서, 상기 분주 수단은 분주비가 상이한 복수 개의 분주기 및 상기 분주비 설정 신호에 따라서 상기 복수 개의 분주기 중 어느 하나의 분주기의 출력을 선택하는 선택 회로를 구비하는 것인 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 복수 개의 분주기 중 상기 선택 회로가 선택한 출력을 갖는 분주기만을 동작시키는 것인 반도체 집적 회로 장치.
  5. 제2항에 있어서, 상기 분주 수단은 상기 분주비 설정 신호에 따라서 분주비를 변화시키는 가변 분주기인 것인 반도체 집적 회로 장치.
  6. 제2항에 있어서, 상기 입력 클록 신호의 주파수를 검출하여 상기 분주비 설정 신호를 생성하는 분주비 설정 신호 생성 수단을 구비하는 것인 반도체 집적 회로 장치.
  7. 입력 클록 신호를 분주 수단으로 분주하여 생성된 기준 클록의 위상과 상기 입력 클록 신호를 상기 분주 수단으로 분주하여 제1 가변 지연 수단 및 더미 회로를 통하여 지연시킨 더미 클록의 위상을 일치시키기 위하여 상기 제1 가변 지연 수단의 지연량을 제어하는 DLL 회로를 구비하는 반도체 집적 회로 장치에 있어서,
    상기 입력 클록 신호를 1/2의 분주비로 분주하는 1/2 분주 수단과,
    상기 입력 클록 신호의 주파수에 따라서 상기 입력 클록 신호 또는 상기 1/2 분주 수단이 출력하는 클록 신호 중 어느 하나를 선택하여 상기 분주 수단에 제공하는 선택 수단
    을 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
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