KR102222622B1 - 지연 고정 루프 회로 - Google Patents

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Abstract

본 기술은 지연 고정 루프 회로에 관한 것으로서, 외부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 내부 클럭을 생성하기 위한 클럭 지연부, 상기 내부 클럭을 소스클럭으로 하여 상기 내부 클럭의 특정 에지에 생성되는 다중 위상 분주클럭을 생성하기 위한 싱글 투 디퍼런셜 디바이더 및 상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부가 제공될 수 있다.

Description

지연 고정 루프 회로{DELAY LOCKED LOOP CIRCUIT}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로 다중 위상 분주클럭을 생성하기 위한 지연 고정 루프 회로에 관한 것이다.
시스템이나 회로에서 클럭(clock)은 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연인 클럭 스큐(clock skew)가 발생하게 되는데 이러한 지연 시간을 보정하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위한 지연 고정 루프(Delay Locked Loop; DLL)가 사용되고 있다.
한편, 반도체 메모리 장치는 동작 주파수가 높아지면서, 내부 클럭 신호를 전송하는데 있어서 멀티 위상 클럭(multi phase clock) 전송 방식을 택하고 있다. 이는 반도체 메모리 장치 내부에서 클럭을 전송할 때 외부 클럭 신호와 같은 고주파의 클럭을 그대로 전송하는 것이 아니라, 이의 절반에 해당하는 낮은 주파수의 내부 클럭 신호를 다수 개 생성하여 이를 전송하는 방식이다. 이를 통해 반도체 메모리 장치는 내부 클럭을 전송하는데 소모되는 전류를 줄일 수 있으며, 내부 클럭의 보다 안정적인 타이밍 마진을 확보할 수 있다.
멀티 위상 클럭 전송 방식을 위한 다수의 내부 클럭 신호는 반도체 메모리 장치가 점차 고속화됨에 따라 그 개수가 늘어나고 있으며, 이러한 다수의 내부 클럭 신호를 생성하기 위하여 일반적으로 아날로그 제어 방식의 지연 고정 루프를 사용한다.
도 1은 종래기술에 따른 지연 고정 루프 회로를 도시한 구성도이다.
도 1을 참조하면, 지연 고정 루프 회로는 분주부(110), 클럭 지연부(120), 스플리터(130) 및 위상 보정부(140)를 포함할 수 있다.
상기 분주부(110)는 외부 차동 클럭(CLK, CLKB)을 수신하여 이를 분주하여 제1 내부 클럭(ICK/2)과 상기 제1 내부 클럭(ICK/2)과 위상 차이가 나는 제2 내부 클럭(QCK/2)을 생성한다.
상기 클럭 지연부(120)는 지연 라인부(121), 래플리카 지연부(122), 위상 비교부(123) 및 지연 제어부(124)를 포함할 수 있다.
상기 지연 라인부(121)는 제1 지연 조절신호(CTRL1)에 응답하여 상기 제1 내부 클럭(ICK/2) 및 상기 제2 내부 클럭(QCK/2)을 지연시켜 제1 지연고정 클럭(CK) 및 제2 지연고정 클럭(QCK)을 출력한다.
래플리카 지연부(122)는 상기 지연 라인부(121)로부터 출력된 상기 제1 지연고정 클럭(CK)에 실제 클럭 및 데이터 경로의 지연을 반영하여 피드백 클럭(FBCLK)을 출력한다. 상기 피드백 클럭(FBCLK)은 상기 제1 내부 클럭(ICK/2)에 상기 지연 라인부(121)의 지연 시간과 상기 래플리카 지연부(122)의 지연시간을 더한 클럭이 된다.
상기 위상 비교부(123)는 외부 차동 클럭(CLK, CLKB) 중 정 외부 클럭(CLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여 비교 결과를 출력한다.
상기 지연 제어부(124)는 상기 위상 비교부(123)의 비교 결과를 상기 제1 지연 조절신호(CTRL1)로 출력한다.
이러한 일련의 동작을 반복하며, DLL 회로는 상기 제1 내부 클럭(ICK/2)과 상기 피드백 클럭(FBCLK)을 비교하고, 두 클럭이 최소 지터(jitter)를 가지게 되면 지연고정(locking)이 이루어져 원하는 상기 제1 지연고정 클럭(CK)을 출력하게 된다. 상기 지연고정된 이후에는 소정 주기마다 상기 지연고정 과정을 반복하는 업데이트(updade) 동작을 수행한다. 상기 업데이트 동작은, 지연고정된 이후라도 노이즈 등으로 인해 발생할 수 있는 제1 지연고정 클럭(CK) 및 제2 지연고정 클럭(QCK)의 지터를 보상하기 위해 수행하게 된다. 최종적으로 출력된 상기 제1 지연고정 클럭(CK) 및 상기 제2 지연고정 클럭(QCK)은 상기 정 외부 클럭(CLK)을 반도체 메모리 장치의 내부에서 지연되는 양만큼 보상하여 생성된 신호이다.
이후, 상기 스플리터(130)는 상기 제1 지연고정 클럭(CK)과 상기 제2 지연고정 클럭(QCK)을 수신하여 4-페이즈 클럭(ICLK, QCLK, ICLKB, QCLKB)을 생성할 수 있다. 그러나, 상기 스플리터(130)를 통해 생성된 상기 4-페이즈 클럭(ICLK, QCLK, ICLKB, QCLKB)들은 서로간의 위상 오프셋을 가지고 있다. 상기 4-페이즈 클럭(ICLK, QCLK, ICLKB, QCLKB) 중 제1 및 제2 분주클럭(ICLK/ICLKB)과 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 오프셋은 상기 외부 차동 클럭(CLK/CLKB)의 듀티 왜곡에 기인하여 발생할 수 있다. 또한, 상기 제1 분주클럭(ICLK)과 상기 제2 분주클럭(ICLKB) 간의 위상 오프셋 및 상기 제3 분주클럭(QCLK)과 제4 분주클럭(QCLKB) 간의 위상 오프셋은 상기 지연 라인부(120)에서 발생하는 듀티 왜곡과 상기 스플리터(130) 내부의 지연 라인에서 발생하는 위상 오프셋에 기인하여 발생할 수 있다. 상기 위상 보정부(140)는 이러한 오프셋을 제거하여 정확한 위상관계를 가지는 클럭을 생성한다.
상기 위상 보정부(140)는 복수의 지연부(141), 드라이버(142), 다중 위상 검출부(143) 및 위상 지연 제어부(144)를 포함할 수 있다.
상기 복수의 지연부(141)는 한 개의 고정 지연부(141_1)와 세 개의 가변 지연부(141_2, 141_3, 141_4)를 포함할 수 있다. 상기 제1 분주클럭(ICLK)을 제외한 상기 제2 분주클럭(ICLKB) 및 제3 및 제4 분주클럭(QCLK, QCLKB) 각각은 가변 지연부(141_2, 141_3, 141_4)를 통해 지연되어 서로 간의 일정한 위상 차이를 갖는 클럭을 출력할 수 있다.
상기 드라이버(142)는 상기 복수의 지연부(141)를 통해 출력된 클럭들을 드라이빙하여 최종 제1 및 제2 고정지연 클럭(ICLK_DLL/ICLKB_DLL) 및 최종 제3 및 제4 고정지연 클럭(QCLK_DLL/QCLKB_DLL)을 출력할 수 있다. 출력된 상기 최종 제1 및 제2 고정지연 클럭(ICLK_DLL/ICLKB_DLL) 및 최종 제3 및 제4 고정지연 클럭(QCLK_DLL/QCLKB_DLL)은 상기 다중 위상 검출부(143)를 통해 위상이 검출되고, 상기 위상 지연 제어부(144)를 통해 출력된 제2 지연 조절신호(CTRL2)에 응답하여 각 클럭 간의 위상 오차를 좁혀 나갈 수 있다.
그러나, 상기 복수의 지연부(141)는 디지털 제어의 특성으로 인해 필연적으로 신호당 1비트(bit)의 오프셋을 발생시킨다. 이러한 필연적 오프셋은 도 1의 지연 고정 루프 회로의 경우에 최고 3비트까지 발생할 수 있다는 문제점이 있다.
본 발명의 실시예들은, 위상 오프셋이 감소된 다중 위상 분주 클럭을 생성할 수 있는 싱글 투 디퍼런셜 디바이더를 포함하는 지연 고정 루프 회로를 제공하는 것이다.
본 발명의 실시예에 따른 지연 고정 루프 회로는, 외부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 내부 클럭을 생성하기 위한 클럭 지연부; 상기 내부 클럭을 소스클럭으로 하여 상기 내부 클럭의 특정 에지에 생성되는 다중 위상 분주클럭을 생성하기 위한 싱글 투 디퍼런셜 디바이더; 및 상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 지연 고정 루프 회로는, 외부 차동 클럭 각각을 지연고정에 필요한 지연시간만큼 지연시켜 제1 및 제2 지연 클럭을 생성하기 위한 클럭 지연부; 상기 제1 및 제2 지연 클럭 각각을 소스클럭으로 하여 상기 제1 및 제2 지연 클럭 각각의 특정 에지에 생성되는 다중 위상 분주클럭을 출력하기 위한 싱글 투 디퍼런셜 디바이더; 및 상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함할 수 있다.
바람직하게, 상기 싱글 투 디퍼런셜 디바이더는, 상기 제1 지연 클럭을 소스클럭으로 하여 상기 제1 지연 클럭의 라이징 에지를 기준으로 제1 및 제2 분주클럭을 생성하기 위한 제1 싱글 투 디퍼런셜 디바이더; 및 상기 제2 지연 클럭을 소스클럭으로 하여 상기 제2 지연 클럭의 라이징 에지를 기준으로 제3 및 제4 분주클럭을 생성하기 위한 제2 싱글 투 디퍼런셜 디바이더를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 지연 고정 루프 회로는, 제1 및 제2 클럭을 소스클럭으로 하여 상기 제1 및 제2 클럭 각각의 특정 에지를 기준으로 다중 위상 분주클럭을 생성하기 위한 싱글 투 디퍼런셜 디바이더; 및 지연 조절신호에 응답하여 상기 다중 위상 분주클럭 각각의 딜레이를 조절하여 상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함할 수 있다.
본 발명의 실시예들에 의한 지연 고정 루프 회로에 의하면, 싱글 투 디퍼런셜 디바이더를 통해 다중 위상 클럭을 생성하여 다중 위상 클럭 간의 위상 오프셋을 줄임으로써 보다 정확한 다중 위상 클럭을 생성하는 것이 가능하다.
도 1은 종래기술에 따른 지연 고정 루프 회로를 도시한 구성도이다.
도 2는 본 발명의 실시예에 따른 지연 고정 루프 회로를 도시한 구성도이다.
도 3은 도 2에 도시된 싱글 투 디퍼런셜 디바이더를 도시한 구성도이다.
도 4는 도 3에 도시된 싱글 투 디퍼런셜 디바이더의 동작을 나타낸 타이밍 다이어그램이다.
도 5는 도 2에 도시된 지연 고정 루프 회로를 통해 출력된 4-페이즈 클럭을 나타낸 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 지연 고정 루프 회로를 도시한 구성도이다.
도 2를 참조하면, 상기 지연 고정 루프 회로는 클럭 지연부(210), 싱글 투 디퍼런셜 디바이더(220) 및 위상 보정부(230)를 포함할 수 있다.
상기 클럭 지연부(210)는 지연 라인부(211), 래플리카 지연부(212), 위상 비교부(213) 및 지연 제어부(214)를 포함할 수 있다.
상기 지연 라인부(211)는 제1 지연 조절신호(CTRL1)에 응답하여 외부 차동 클럭(CLK/CLKB)을 지연시켜 제1 및 제2 지연 클럭(CK/CKB)을 출력할 수 있다.
상기 래플리카 지연부(212)는 상기 외부 차동클럭(CLK/CLKB) 중 정 외부클럭(CLK)이 인가되어 상기 지연 라인부(211) 전까지, 그리고 상기 지연 라인부(211)로부터 출력된 제1 지연 클럭(CK)이 반도체 메모리 장치의 외부로 나갈 때까지의 지연 요소들을 모델링(modeling)한 블럭일 수 있다. 상기 래플리카 지연부(212)는 상기 지연 라인부(211)로부터 출력된 상기 제1 지연 클럭(CK)에 실제 클럭 및 데이터 경로의 지연 성분을 보상하여 피드백 클럭(FBCLK)을 출력할 수 있다. 상기 래플리카 지연부(212)는 상기 피드백 클럭(FBCLK)을 상기 위상 비교부(213)로 출력할 수 있다.
상기 위상 비교부(213)는 상기 정 외부클럭(CLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여, 두 클럭의 위상 차이를 검출할 수 있다.
상기 지연 제어부(214)는 상기 위상 비교부(213)로부터 출력된 비교 결과(UP/DN)에 따라 지연량의 정보를 갖는 상기 제1 지연 조절신호(CTRL1)를 생성할 수 있다.
상기 싱글 투 디퍼런셜 디바이더(220)는 상기 제1 및 제2 지연 클럭(CK/CKB)을 수신하여 4-페이즈 분주클럭(ICLK, QCLK, ICLKB, QCLKB)을 생성할 수 있다. 상기 싱글 투 디퍼런셜 디바이더(220)는 상기 제1 및 제2 지연 클럭(CK/CKB) 각각에 대응하는 분주 클럭을 2개씩 생성할 수 있다. 즉, 상기 제1 지연 클럭(CK)에 응답하여 상기 4-페이즈 분주클럭(ICLK, QCLK, ICLKB, QCLKB) 중 제1 및 제2 분주클럭(ICLK/ICLKB)을 생성할 수 있고, 상기 제2 지연 클럭(CKB)에 응답하여 상기 4-페이즈 분주클럭(ICLK, QCLK, ICLKB, QCLKB) 중 제3 및 제4 분주클럭(QCLK/QCLKB)을 생성할 수 있다. 상기 싱글 투 디퍼런셜 디바이더(220)에 대한 상세한 설명은 도 3 및 도 4에서 하기로 한다.
상기 위상 보정부(230)는 복수의 지연부(231), 드라이버(232), 다중 위상 검출부(233) 및 위상 지연 제어부(234)를 포함할 수 있다.
상기 복수의 지연부(231)는 2개의 고정 지연부(231_1, 231_2) 및 2개의 가변 지연부(231_3, 231_4)를 포함할 수 있다. 상기 제1 및 제2 분주클럭(ICLK/ICLKB)은 상기 싱글 투 디퍼런셜 디바이더의 동작 특성에 의해 상기 제1 지연 클럭(CK)의 라이징 에지를 기준으로 동일한 지연을 가지게 되므로 서로간의 위상에 오프셋이 발생하지 않는다. 따라서 상기 제1 및 제2 분주클럭(ICLK/ICLKB)은 위상 오프셋을 보정할 필요가 없으므로 상기 고정 지연부(231_1, 231_2)를 사용할 수 있다.
상기 제3 및 제4 분주클럭(QCLK/QCLKB) 또한 서로간의 위상 오프셋은 발생하지 않는다. 그러나 상기 제1 및 제2 분주클럭(ICLK/ICLKB)과 상기 제3 및 제4 분주클럭(QCLK/QCLKB) 간에는 상기 외부 차동클럭(CLK/CLKB)의 듀티 왜곡에 기인하여 서로간의 오프셋이 발생할 수 있다. 따라서 상기 2개의 가변 지연부(231_3, 231_4) 각각은 제2 지연 조절신호(CTRL2)에 응답하여 위상 오프셋을 보정할 수 있다.
상기 드라이버(232)는 상기 복수의 지연부(231)를 통해 출력된 클럭들을 드라이빙하여 제1 내지 제4 고정지연 클럭(ICLK_DLL, ICLKB_DLL, QCLK_DLL, QCLKB_DLL)을 출력할 수 있다. 출력된 상기 제1 내지 제4 고정지연 클럭(ICLK_DLL, ICLKB_DLL, QCLK_DLL, QCLKB_DLL)은 상기 다중 위상 검출부(233)를 통해 각 클럭의 위상차이가 검출되고, 상기 위상 지연 제어부(234)를 통해 출력된 상기 제2 지연 조절신호(CTRL2)에 응답하여 각 클럭 간의 위상 오차를 좁혀 나갈 수 있다.
다시 말하면, 상기 위상 보정부(230)를 통해 상기 제1 및 제2 분주클럭(ICLK/ICLKB)과 상기 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 차이를 조절하는 것이 가능하다. 따라서 위상 오차를 보정한 상기 제1 내지 제4 고정지연 클럭(ICLK_DLL, ICLKB_DLL, QCLK_DLL, QCLKB_DLL)을 출력할 수 있다.
도 3은 도 2에 도시된 싱글 투 디퍼런셜 디바이더를 도시한 구성도이다.
상기 싱글 투 디퍼런셜 디바이더(220)는 제1 싱글 투 디퍼런셜 디바이더(310) 및 제2 싱글 투 디퍼런셜 디바이더(320)를 포함할 수 있다.
상기 제1 싱글 투 디퍼런셜 디바이더(310)는 제1 지연 클럭(CK)에 응답하여 제1 및 제2 분주클럭(ICLK/ICLKB)을 생성하며, 상기 제2 싱글 투 디퍼런셜 디바이더(320)는 제2 지연 클럭(CKB)에 응답하여 제3 및 제4 분주클럭(QCLK/QCLKB)를 생성할 수 있다.
상기 제1 싱글 투 디퍼런셜 디바이더(310) 및 상기 제2 싱글 투 디퍼런셜 디바이더(320)는 서로 동일한 구성이므로 상기 제1 싱글 투 디퍼런셜 디바이더(310)를 대표로 설명하기로 한다.
상기 제1 싱글 투 디퍼런셜 디바이더(310)는 두 개의 플립플롭(311, 312) 및 두 개의 인버터(INV1, INV2)를 포함할 수 있다.
상기 두 개의 플립플롭(311, 312)은 제1 지연 클럭(CK)에 동기화하여 입력단(D) 신호를 출력단(Q)으로 출력하여 제1 및 제2 분주클럭(ICLK/ICLKB)으로 출력할 수 있다. 상기 두 개의 플립플롭(311, 312) 중 제1 플립플롭(311)의 입력단(D)으로 입력되는 신호는 상기 제1 플립플롭(311)의 출력단(Q) 신호를 제2 인버터(INV2)를 통해 반전한 신호이며, 제2 플립플롭(312)의 입력단(D)으로 입력되는 신호는 상기 제1 플립플롭(311)의 출력단(Q) 신호를 제1 및 제2 인버터(INV1, INV2)를 통해 지연된 신호이다.
따라서 상기 제1 및 제2 분주클럭(ICLK/ICLKB)은 서로 차동관계를 가지며, 상기 제1 지연 클럭(CK)의 라이징 에지를 기준으로 동일한 지연을 가지므로 서로간의 위상에 오프셋이 발생하지 않는다. 이는 상기 제3 및 제4 분주클럭(QCLK/QCLKB) 또한 마찬가지이다.
도 4는 도 3에 도시된 싱글 투 디퍼런셜 디바이더의 동작을 나타낸 타이밍 다이어그램이다.
도 3 및 도 4를 참조하면, 상기 싱글 투 디퍼런셜 디바이더(220) 중 제1 싱글 투 디퍼런셜 디바이더(310)는 제1 플립플롭(311)의 출력단(Q) 신호의 반전신호 및 딜레이 신호를 입력단(D) 신호로 수신하여 제1 지연 클럭(CK)에 동기화하여 제1 및 제2 분주클럭(ICLK/ICLKB)을 각각 출력하는 것이 가능하다.
상기 제1 분주클럭(ICLK)과 상기 제2 분주클럭(ICLKB)은 각각 상기 제1 지연 클럭(CK)의 라이징 에지를 기준으로 동일한 지연(tCK)을 갖는 것을 확인할 수 있다. 종래의 지연 고정 회로에서 사용된 스플리터는 한 개의 입력 신호를 받아 서로 다른 지연을 갖는 지연라인을 통해 두 개의 출력 신호를 출력하므로 출력 신호간의 위상 오프셋이 발생할 수 있었다. 그러나, 상기 싱글 투 디퍼런셜 디바이더(220)는 플립플롭 회로를 통해 한 개의 신호를 두 개의 차동 신호로 출력함으로써 기준 클럭, 예컨대 상기 제1 지연 클럭(CK)의 라이징 에지를 기준으로 동일한 지연을 갖게 되므로 서로간의 위상 오프셋이 발생하지 않는다. 따라서 상기 제1 분주클럭(ICLK)과 상기 제2 분주클럭(ICLKB) 간의 위상 차이를 보정할 필요가 없다. 이는 제3 분주클럭(QCLK)과 제4 분주클럭(QCLKB) 간에도 동일하게 적용되어 서로간의 위상 차이를 보정하지 않아도 된다.
도 5는 도 2에 도시된 지연 고정 루프 회로를 통해 출력된 4-페이즈 클럭을 나타낸 타이밍 다이어그램이다.
도 2 내지 도 5를 참조하면, 싱글 투 디퍼런셜 디바이더(220)를 통해 출력된 4-페이즈 분주클럭(ICLK, QCLK, ICLKB, QCLKB) 각각은 위상 보정부(230)를 통해 각각 위상 오차가 보정되어 제1 및 제2 고정지연 클럭(ICLK_DLL, ICLKB_DLL) 및 제3 및 제4 고정지연 클럭(QCLK_DLL, QCLKB_DLL)으로 출력되는 것을 볼 수 있다. 상기 제1 및 제2 고정지연 클럭(ICLK_DLL, ICLKB_DLL)은 고정 지연부(231_1, 231_2)를 거치므로 따로 보정되지 않고, 상기 제3 및 제4 고정지연 클럭(QCLK_DLL, QCLKB_DLL)은 상기 제1 및 제2 고정지연 클럭(ICLK_DLL, ICLKB_DLL)과의 위상 오프셋을 보정하기 위해 가변 지연부(231_3, 231_4)를 통해 보정될 수 있다.
따라서 위상 오프셋이 보정된 제1 고정지연 클럭(ICLK_DLL), 제3 고정지연 클럭(QCLK_DLL), 제2 고정지연 클럭(ICLKB_DLL) 및 제4 고정지연 클럭(QCLKB_DLL)은 각각 45도 위상 차이가 나도록 보정되어 출력될 수 있다.
정리하면, 종래에는 스플리터 회로를 사용하여 4-페이즈 분주클럭을 생성함에 있어서, 제1 및 제2 분주클럭(ICLK/ICLKB) 간의 위상 오프셋, 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 오프셋 및 제1 및 제2 분주클럭(ICLK/ICLKB)과 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 오프셋이 발생하였으나, 이를 싱글 투 디퍼런셜 디바이더(220)로 대체하여 4-페이즈 분주클럭을 생성함으로써 제1 및 제2 분주클럭(ICLK/ICLKB) 간의 위상 오프셋과, 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 오프셋은 발생하지 않는다. 따라서 제1 및 제2 분주클럭(ICLK/ICLKB)과 제3 및 제4 분주클럭(QCLK/QCLKB) 간의 위상 오프셋만 고려하면 된다. 즉, 종래에 비하여 다중 위상간의 오프셋을 감소시킴으로써 보다 정확한 다중 위상 클럭을 생성하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210 : 클럭 지연부 211 : 지연 라인부
212 : 래플리카 지연부 213 : 위상 비교부
214 : 지연 제어부 220 : 싱글 투 디퍼런셜 디바이더
230 : 위상 보정부 231 : 복수의 지연부
232 : 드라이버 233 : 다중 위상 검출부
234 : 위상 지연 제어부

Claims (19)

  1. 외부 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 내부 클럭을 생성하기 위한 클럭 지연부;
    상기 내부 클럭을 소스클럭으로 하여 상기 내부 클럭의 특정 에지에 생성되는 다중 위상 분주클럭을 생성하기 위한 싱글 투 디퍼런셜 디바이더; 및
    상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함하며,
    상기 싱글 투 디퍼런셜 디바이더는, 상기 내부 클럭에 동기화하여 동작하는 제1 및 제2 플립플롭을 포함하되, 상기 제1 플립플롭은 상기 제1 플립플롭의 출력단 신호의 반전 신호가 입력단으로 입력되며, 상기 제2 플립플롭은 상기 제1 플립플롭의 출력단 신호를 두 번 반전한 신호가 입력단으로 입력되는 것을 특징으로 하는 지연 고정 루프 회로.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 및 제2 플립플롭의 출력단 신호 각각은 상기 내부 클럭의 라이징 에지를 기준으로 동일한 지연시간을 갖는 것을 특징으로 하는 지연 고정 루프 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 클럭 지연부는,
    제1 지연 조절신호에 따라 상기 외부 클럭을 상기 지연시간만큼 지연시켜 상기 내부 클럭을 생성하기 위한 지연 라인부;
    상기 내부 클럭을 내부 경로에서 발생하는 지연량만큼 지연시켜 피드백 클럭을 생성하기 위한 래플리카 지연부;
    상기 피드백 클럭의 위상과 상기 외부 클럭의 위상을 비교하기 위한 위상 비교부; 및
    상기 위상 비교부로부터 출력된 비교 결과에 따라 상기 제1 지연 조절신호를 생성하기 위한 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 위상 보정부는,
    제2 지연 조절신호에 응답하여 상기 다중 위상 분주클럭 간의 위상 오차를 조절하기 위한 복수의 지연부;
    상기 복수의 지연부를 통해 출력된 다중 위상 분주클럭 간의 위상을 비교하여 위상 차이를 검출하기 위한 다중 위상 검출부; 및
    상기 다중 위상 검출부의 출력 결과에 따라 상기 제2 지연 조절신호를 생성하기 위한 위상 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  6. 외부 차동 클럭 각각을 지연고정에 필요한 지연시간만큼 지연시켜 제1 및 제2 지연 클럭을 생성하기 위한 클럭 지연부;
    상기 제1 및 제2 지연 클럭 각각을 소스클럭으로 하여 상기 제1 및 제2 지연 클럭 각각의 특정 에지에 생성되는 다중 위상 분주클럭을 출력하기 위한 싱글 투 디퍼런셜 디바이더; 및
    상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함하며,
    상기 싱글 투 디퍼런셜 디바이더는, 상기 제1 지연 클럭을 소스클럭으로 하여 상기 제1 지연 클럭의 라이징 에지를 기준으로 제1 및 제2 분주클럭을 생성하기 위한 제1 싱글 투 디퍼런셜 디바이더; 및 상기 제2 지연 클럭을 소스클럭으로 하여 상기 제2 지연 클럭의 라이징 에지를 기준으로 제3 및 제4 분주클럭을 생성하기 위한 제2 싱글 투 디퍼런셜 디바이더를 포함하고,
    상기 제1 및 제2 싱글 투 디퍼런셜 디바이더 각각은, 해당 지연 클럭에 동기화하여 동작하는 제1 및 제2 플립플롭을 포함하는 지연 고정 루프 회로.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 및 제2 싱글 투 디퍼런셜 디바이더 각각은,
    상기 제1 플립플롭은 상기 제1 플립플롭의 출력단 신호의 반전신호가 입력단으로 입력되며, 상기 제2 플립플롭은 상기 제1 플립플롭의 출력단 신호를 두 번 반전한 신호가 입력단으로 입력되는 것을 특징으로 하는 지연 고정 루프 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 제1 및 제2 플립플롭의 출력단 신호 각각은 상기 해당 지연 클럭의 라이징 에지를 기준으로 동일한 지연시간을 갖는 것을 특징으로 하는 지연 고정 루프 회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 클럭 지연부는,
    제1 지연 조절신호에 따라 상기 외부 차동 클럭 각각을 상기 지연시간만큼 지연시켜 상기 제1 및 제2 지연 클럭을 생성하기 위한 지연 라인부;
    상기 제1 지연 클럭을 내부 경로에서 발생하는 지연량만큼 지연시켜 피드백 클럭을 생성하기 위한 래플리카 지연부;
    상기 피드백 클럭의 위상과 상기 외부 차동 클럭 중 정 외부 클럭의 위상을 비교하기 위한 위상 비교부; 및
    상기 위상 비교부로부터 출력된 비교 결과에 따라 상기 제1 지연 조절신호를 생성하기 위한 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 위상 보정부는,
    제2 지연 조절신호에 따라 상기 다중 위상 분주클럭 간의 위상 오차를 조절하기 위한 복수의 지연부;
    상기 복수의 지연부를 통해 출력된 다중 위상 분주클럭 간의 위상을 비교하여 위상 차이를 검출하기 위한 다중 위상 검출부; 및
    상기 다중 위상 검출부의 출력 결과에 따라 상기 제2 지연 조절신호를 생성하기 위한 위상 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 복수의 지연부는,
    상기 제1 및 제2 분주클럭 각각을 고정 지연시키기 위한 제1 및 제2 고정 지연부; 및
    상기 제2 지연 조절신호에 응답하여 상기 제3 및 제4 분주클럭 각각을 가변 지연시키기 위한 제1 및 제2 가변 지연부
    를 포함하는 지연 고정 루프 회로.
  13. 제1 및 제2 클럭을 소스클럭으로 하여 상기 제1 및 제2 클럭 각각의 특정 에지를 기준으로 다중 위상 분주클럭을 생성하기 위한 싱글 투 디퍼런셜 디바이더; 및
    지연 조절신호에 응답하여 상기 다중 위상 분주클럭 각각의 딜레이를 조절하여 상기 다중 위상 분주클럭 간의 위상 오차를 보정하기 위한 위상 보정부를 포함하며,
    상기 싱글 투 디퍼런셜 디바이더는, 상기 제1 클럭을 소스클럭으로 하여 상기 제1 클럭의 라이징 에지를 기준으로 제1 및 제2 분주클럭을 생성하기 위한 제1 싱글 투 디퍼런셜 디바이더; 및 상기 제2 클럭을 소스클럭으로 하여 상기 제2 클럭의 라이징 에지를 기준으로 제3 및 제4 분주클럭을 생성하기 위한 제2 싱글 투 디퍼런셜 디바이더를 포함하고,
    상기 제1 및 제2 싱글 투 디퍼런셜 디바이더 각각은, 해당 클럭에 동기화하여 동작하는 제1 및 제2 플립플롭을 포함하는 지연 고정 루프 회로.
  14. 삭제
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 및 제2 싱글 투 디퍼런셜 디바이더 각각은,
    상기 제1 플립플롭은 상기 제1 플립플롭의 출력단 신호의 반전신호가 입력단으로 입력되며, 상기 제2 플립플롭은 상기 제1 플립플롭의 출력단 신호를 두 번 반전한 신호가 입력단으로 입력되는 것을 특징으로 하는 지연 고정 루프 회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 및 제2 플립플롭의 출력단 신호 각각은 상기 해당 클럭의 라이징 에지를 기준으로 동일한 지연시간을 갖는 것을 특징으로 하는 지연 고정 루프 회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제1 및 제2 클럭은 차동 관계를 갖는 것을 특징으로 하는 지연 고정 루프 회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 위상 보정부는,
    상기 지연 조절신호에 응답하여 상기 다중 위상 분주클럭 각각의 딜레이를 조절하기 위한 복수의 지연부;
    상기 복수의 지연부를 통해 출력된 다중 위상 분주클럭 간의 위상을 비교하여 위상 차이를 검출하기 위한 다중 위상 검출부; 및
    상기 다중 위상 검출부의 출력 결과에 따라 상기 지연 조절신호를 생성하기 위한 위상 지연 제어부
    를 포함하는 지연 고정 루프 회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 복수의 지연부는,
    상기 제1 및 제2 분주클럭 각각을 고정 지연시키기 위한 제1 및 제2 고정 지연부; 및
    상기 지연 조절신호에 응답하여 상기 제3 및 제4 분주클럭 각각을 가변 지연시키기 위한 제1 및 제2 가변 지연부
    를 포함하는 지연 고정 루프 회로.
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