JP2013223165A - Ｄｌｌ回路 - Google Patents

Abstract

【課題】ＤＵＴＹ補正にかかる時間を基準クロックによらずに一定とする。
【解決手段】基準クロックの立ち上がりのタイミングから所定幅を有するクロックパルスを生成して出力するワンショットパルス生成回路８０と、ワンショットパルス生成回路８０から出力されたクロックパルスを、そのＤＵＴＹが５０％となるように補正して出力するＤＵＴＹ補正回路９０と、ＤＵＴＹ補正回路９０から出力されたクロックパルスを所定時間だけ遅延させて出力する可変遅延回路２０を有する。
【選択図】図１

Description

本発明は、基準クロックを遅延させて出力するＤＬＬ回路に関する。

従来より、半導体メモリ装置へのアクセス等において、基準クロックがメモリ内に伝達されてからデータを出力するまでの遅延時間を補償するためにＤＬＬ（Delay Locked Loop）回路が用いられている。

図７は、一般的なＤＬＬ回路の一構成例を示すブロック図である。

本例は図７に示すように、初段回路１０と、可変遅延回路２０と、ＣＬＫバッファ３０と、出力回路４０ａと、出力回路レプリカ４０ｂと、位相比較回路５０と、ＵＰ／ＤＮカウンタ７０と、デコーダ／ＤＡ変換器７０とから構成されている。

上記のように構成されたＤＬＬ回路においては、基準クロックとなる外部ＣＬＫが入力されると、入力された外部ＣＬＫは、まず初段回路１０にて一定時間遅延したＣＫＤＬＬとなって出力される。初段回路１０から出力されたＣＫＤＬＬは、可変遅延回路２０に入力され、補償すべき遅延時間だけ遅延したＣＫＤＬＬＤとなって出力される。その後、ＣＬＫバッファ３０を介して出力された出力用ＣＬＫは出力回路４０ａから出力され、ＣＬＫバッファ３０を介して出力されたレプリカＣＬＫは、出力回路レプリカ４０ｂを介して位相比較回路５０に入力される。位相比較回路５０においては、このレプリカＣＬＫと外部ＣＬＫとが位相比較され、その比較結果を示す位相判定信号に基づいてＵＰ／ＤＮカウンタ６０及びデコーダ／ＤＡ変換器７０が動作し、これらＵＰ／ＤＮカウンタ６０及びデコーダ／ＤＡ変換器７０から出力された信号によって可変遅延回路２０の遅延時間が制御されることになる。

このようなＤＬＬ回路においては、半導体メモリ装置に対するデータの書き込みや読み出しを基準クロックの立ち上がり及び立ち下りのタイミングでそれぞれ行う場合に、そのマージンを確保するためにＤＵＴＹ補正回路が採用されている。

ところが、ＤＵＴＹ補正回路は、外部ＣＬＫのＤＵＴＹがシステムによって異なる場合に、ＤＵＴＹ補正量がシステムによって異なるため、ＤＵＴＹ調整にかかる時間がばらついてしまう。また、外部ＣＬＫの立ち上がりエッジと立ち下りエッジの両方にジッタがある場合、ＤＬＬ回路においては、外部ＣＬＫが可変遅延回路を通過することで外部ＣＬＫの位相を調整しているため、出力ＣＬＫにも外部ＣＬＫと同量のジッタが生じることになる。そのため、ＣＬＫの立ち上がり及び立ち下がりの両方のエッジを利用してデータを転送するダブルデータレートのシステムにおいてはデータバリッド幅が減ってしまうこととなり、高周波数動作時のタイミングマージンを確保できなくなってしまう。

図８は、図７に示したＤＬＬ回路の動作を説明するためのタイミングチャートである。

図８に示すように、図７に示したＤＬＬ回路においては、外部ＣＬＫの立ち上がりエッジと立ち下がりエッジにＲＩＳＥジッタΔｔＪＲ及びＦＡＬＬジッタΔｔＪＦがある場合、可変遅延回路２０に入力されるＣＫＤＬＬのパルス幅は最小でｔＰＷ１、最大でｔＰＷ２となり、ジッタによってＣＫＤＬＬのパルス幅が異なってしまう。そして、これらのパルス幅は、出力回路４０ａに出力される出力用ＣＬＫや位相比較に用いられるレプリカ用ＣＬＫについても同様のものとなってしまう。

ここで、２つのクロックの位相差を１８０度にすることを目的としたＤＵＴＹ補正回路が特許文献１に開示されている。この特許文献１に開示されたＤＵＴＹ補正回路は、第１クロックであるＣＬＫと第２クロックであるＣＬＫＢの立ち上がりエッジの位相差を１８０度にすることを目的とするものであって、入力のＣＬＫ、ＣＬＫＢのＤＵＴＹが５０％から常に同じ量だけずれている（以下、このずれ量をΔφと称する）場合は有効である。また、同様に、ＣＬＫとＣＬＫＢの立ち上がりエッジの位相差量が理想の１８０度から常に同じ量だけずれている場合においても有効である。

特開２００９−６５６３３号公報

しかしながら、現実にはΔφが時々刻々変化するジッタを持っているケースが想定される。この場合、ＤＵＴＹ補正量が各ジッタに対してリアルタイムに補正できなければＤＵＴＹ補正ができない状況が発生するほか、場合によっては補正とは逆方向のΔφが瞬間的に発生すると、ＤＵＴＹを悪化させる虞がある。特許文献１に開示された技術においては、ＣＬＫ，ＣＬＫＢの位相差量を示す第１補正信号及び第２補正信号に基づいて、ＤＵＴＹ検出部において積分動作にてΔφを検出しているため、実質的にΔφをリアルタイムに補正することは不可能である。

本発明は、基準クロックを遅延させて出力するＤＬＬ回路であって、
前記基準クロックの立ち上がりのタイミングから所定幅を有するクロックパルスを生成して出力するパルス生成部と、
前記パルス生成部から出力されたクロックパルスを、そのＤＵＴＹが５０％となるように補正して出力するＤＵＴＹ補正部と、
前記ＤＵＴＹ補正部から出力されたクロックパルスを所定時間だけ遅延させて出力する遅延部とを有する。

上記のように構成された本発明においては、パルス生成部において、基準クロックの立ち上がりのタイミングから所定幅を有するクロックパルスが生成されて出力され、ＤＵＴＹ補正部において、パルス生成部から出力されたクロックパルスが、そのＤＵＴＹが５０％となるように補正して出力される。このように、パルス生成部にて基準クロックに基づいて生成された所定幅を有するクロックパルスについてＤＵＴＹが補正され、このＤＵＴＹが補正されたクロックパルスが所定時間だけ遅延して出力されるので、入力される基準クロックが、その立ち上がりエッジや立ち下りエッジにてジッタを有することによりどのようなＤＵＴＹを持っていても、常に一定のＤＵＴＹを有するクロックがクロックの立ち上がりエッジや立ち下りエッジにて発生することとなり、基準クロックに生じたジッタの影響を排除することができ、ＤＵＴＹ補正にかかる時間が基準クロックによらずに一定となる。また、ＤＵＴＹが補正されたクロックパルスが遅延部に入力されることにより、遅延部でのパルスの消失が抑制される。

本発明においては、パルス生成部にて基準クロックに基づいて生成された所定幅を有するクロックパルスについてＤＵＴＹが補正され、このＤＵＴＹが補正されたクロックパルスが所定時間だけ遅延して出力される構成としたため、入力される基準クロックが、その立ち上がりエッジや立ち下りエッジにてジッタを有することによりどのようなＤＵＴＹを持っていても、常に一定のＤＵＴＹを有するクロックがクロックの立ち上がりエッジや立ち下りエッジにて発生することとなり、基準クロックに生じたジッタの影響を排除することができ、ＤＵＴＹ補正にかかる時間を基準クロックによらずに一定とすることができる。

本発明のＤＬＬ回路の実施の一形態を示すブロック図である。 図１に示したワンショットパルス生成回路の一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は（ａ）に示した遅延回路の一例を示す図、（ｃ）は（ａ）に示した遅延回路の他の例を示す図、（ｄ）は（ｃ）に示した可変容量回路の一例を示す図である。 図１に示したＤＵＴＹ補正回路の構成例を示す図であり、（ａ）は構成を示す図、（ｂ）は入力ＤＵＴＹが５０％よりも狭くＨ幅を広げる動作を説明するための図、（ｃ）は入力ＤＵＴＹが５０％よりも広くＨ幅を狭める動作を説明するための図である。 図３に示したＤＵＴＹ補正回路におけるＤＵＴＹ補正用のＤＡＣ回路の一例を示す図である。 図１に示したＤＬＬ回路の動作を説明するためのタイミングチャートである。 図１に示したワンショットパルス生成回路の他の構成例を示す図である。 一般的なＤＬＬ回路の一構成例を示すブロック図である。 図７に示したＤＬＬ回路の動作を説明するためのタイミングチャートである。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明のＤＬＬ回路の実施の一形態を示すブロック図である。

本形態は図１に示すように、初段回路１０と、パルス生成部となるワンショットパルス生成回路８０と、ＤＵＴＹ補正回路９０と、遅延部となる可変遅延回路２０と、ＣＬＫバッファ３０と、出力回路４０ａと、出力回路レプリカ４０ｂと、位相比較回路５０と、ＵＰ／ＤＮカウンタ７０と、デコーダ／ＤＡ変換器７０とから構成されている。

上記のように構成されたＤＬＬ回路においては、基準クロックとなる外部ＣＬＫが入力されると、入力された外部ＣＬＫは、まず初段回路１０にて一定時間遅延したＣＫＤＬＬとなって出力される。初段回路１０から出力されたＣＫＤＬＬは、ワンショットパルス生成回路８０に入力される。

ワンショットパルス生成回路８０においては、入力されたＣＫＤＬＬの立ち上がりのタイミングとなるＲＩＳＥエッジから所定幅を有するクロックパルスとなるＣＫＤＬＬＰが生成されて出力される。

図２は、図１に示したワンショットパルス生成回路８０の一構成例を示す図であり、（ａ）は全体の構成を示す図、（ｂ）は（ａ）に示した遅延回路８１の一例を示す図、（ｃ）は（ａ）に示した遅延回路８１の他の例を示す図、（ｄ）は（ｃ）に示した可変容量回路８２の一例を示す図である。

図１に示したワンショットパルス生成回路８０は、例えば図２（ａ）に示すように、遅延回路８１、ＮＡＮＤゲート及び複数のインバータによって構成することが考えられる。また、遅延回路８１は、図２（ｂ）に示すように複数のインバータが直列接続されたものや、図２（ｃ）に示すように可変容量回路８２を含むものが考えられ、ＣＫＤＬＬＰのパルス幅を設定するための伝播遅延を具備する。可変容量回路８２は、図２（ｄ）に示すように、複数の容量部８３が並列接続された構成において、この容量部８３を選択することによって伝搬遅延をウェハテストにてモニタし、外部から調整可能とするものが考えられる。

ここで、図７及び図８に示したものにおいて、積分回路にて検出される第１補正値Ａ（アナログ電圧）と第２補正値ＢはΔφによって変わる。Δφは入力ＣＬＫが外部ＣＬＫの場合はＳＰＥＣで規定されており、その範囲内でΔφが最大となった場合と最小となった場合とで補正精度が変動したり、最終補正値に達するまでの時間が長くなってしまったりする場合がある。そして、このように最終補正値に達するまでの時間が変化することにより、ＤＵＴＹ補正回路がＳＰＥＣで規定された最大のΔφに対して動作することを補償する必要が生じてしまう。

そこで、上述したように、ワンショットパルス生成回路８０の遅延回路の伝播遅延を予めウェハテスト等にてモニタ、調整可能とすることにより、ＳＰＥＣに合わせてΔφを最適化することができ、プロセスばらつきによるワンショットパルス幅の変動を回避して、ＤＬＬのＤＵＴＹ補正量のサンプルばらつきを抑えることができる。

ワンショットパルス生成回路８０においては、このような構成によって、入力されたＣＫＤＬＬのＲＩＳＥエッジから所定幅を有するＣＫＤＬＬＰを生成することになる。

ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰは、ＤＵＴＹ補正回路９０に入力され、ＤＵＴＹ補正回路９０において、ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰが、そのＤＵＴＹが５０％となるように補正され、ＣＫＤＬＬＰＤＣＣとして出力される。

図３は、図１に示したＤＵＴＹ補正回路９０の構成例を示す図であり、（ａ）は構成を示す図、（ｂ）は入力ＤＵＴＹが５０％よりも狭くＨ幅を広げる動作を説明するための図、（ｃ）は入力ＤＵＴＹが５０％よりも広くＨ幅を狭める動作を説明するための図である。

図１に示したＤＵＴＹ補正回路９０は、例えば図３（ａ）に示すように、２つの補正段１，２を有し、この２つの補正段１，２のそれぞれには、電流量を可変できる定電流回路Ｉｓｒｃ１，Ｉｓｒｋ１，Ｉｓｒｃ２，Ｉｓｒｋ２が設けられており、これら定電流回路Ｉｓｒｃ１，Ｉｓｒｋ１，Ｉｓｒｃ２，Ｉｓｒｋ２により接点ＯＵＴ１，ＯＵＴ２のＲＩＳＥ／ＦＡＬＬのスルーレートを調整できる。

ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰが、接点ＩＮＣＬＫから入力されると、入力されたＣＫＤＬＬＰは、補正段１の接点ＯＵＴ１と補正段２の接点ＯＵＴ２においてＲＩＳＥまたはＦＡＬＬ波形のスルーレートを寝かせることによりそのＤＵＴＹが調整される。

ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰのＤＵＴＹがＤＵＴＹ＜５０％の場合は、図６（ｂ）に示すように、補正段１の定電流源Ｉｓｒｃ１の電流を絞ることにより接点ＯＵＴ１のＲＩＳＥのスルーレートを弱める。補正量を補うため、補正段２にて、定電流源Ｉｓｎｋ２の電流を絞ることにより接点ＯＵＴ２のＦＡＬＬのスルーレートを弱める。この調整が行われることにより、ＤＵＴＹ補正回路９０の出力接点ＤＣＯＵＴの波形は、入力されたＩＮＣＬＫよりもＨ幅が広げられた波形となる。

また、ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰのＤＵＴＹがＤＵＴＹ＞５０％の場合は、図６（ｃ）に示すように、逆の制御が働き、定電流源Ｉｓｎｋ１と定電流源Ｉｓｒｃ２の電流を絞ることで、ＩＮＣＬＫよりもＤＣＯＵＴのＨ幅が狭められた波形となる。

本形態におけるＤＵＴＹ補正回路９０では、ＤＵＴＹを調整しない場合、Ｉｓｒｃ１＝Ｉｓｎｋ１＝Ｉｓｒｃ２＝Ｉｓｎｋ２を最大電流としておき、ＤＵＴＹ調整を行う場合に電流を絞ることがポイントである。電流を絞ることで、ＤＵＴＹ調整幅を大きく取ることが可能である。

図４は、図３に示したＤＵＴＹ補正回路８０におけるＤＵＴＹ補正用のＤＡＣ回路の一例を示す図である。

図４に示すように、本回路はカレントミラー構成となっており、ミラー元の電流をＢ０〜Ｂ３のデジタルの４ビットの信号を用いて調整し、定電流源Ｉｓｒｃ１，Ｉｓｒｃ２を構成するＰＭＯＳにバイアス電圧ＩｓｒｃＤＡＣを供給するとともに、定電流源Ｉｓｎｋ１，Ｉｓｎｋ２を構成するＮＭＯＳにバイアス電圧ＩｓｎｋＤＡＣを供給する。また、ＤＵＴＹ調整を行わない定電流源用に、常時固定のバイアス電圧ＩｓｒｃＭａｘ，ＩｓｎｋＭａｘを発生するカレントミラー回路を合わせて具備する。Ｂ０〜Ｂ３はＤＵＴＹ検知回路の情報を元に変化する。

そして、ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰのＤＵＴＹがＤＵＴＹ＜５０％の場合は、Ｂ３がＬとなることで、定電流源Ｉｓｒｃ１はバイアス電圧ＩｓｒｃＤＡＣに接続され、Ｂ０〜Ｂ２のビットに従って最適なバイアス電圧に調整される。定電流源Ｉｓｎｋ１は、バイアス電圧ＩｓｎｋＭａｘに接続されるため、Ｂ０〜Ｂ２による調整の影響を受けず常に一定の電流を流す。同様にして、定電流源Ｉｓｒｃ２，Ｉｓｎｋ２も調整される。

同様に、ワンショットパルス生成回路８０から出力されたＣＫＤＬＬＰのＤＵＴＹがＤＵＴＹ＞５０％の場合は、Ｂ３がＨとなることで、定電流源Ｉｓｎｋ１とＩｓｒｃ２が調整され、定電流源Ｉｓｒｃ１とＩｓｎｋ２は固定バイアスされることでＤＵＴＹが調整される。

このようにしてＤＵＴＹが５０％となるように補正されたＣＫＤＬＬＰＤＣＣは、可変遅延回路２０に入力され、可変遅延回路２０において、補償すべき遅延時間だけ遅延したＣＫＤＬＬＤとなって出力される。

その後、ＣＬＫバッファ３０を介して出力された出力用ＣＬＫは出力回路４０ａから出力され、ＣＬＫバッファ３０を介して出力されたレプリカＣＬＫは、出力回路レプリカ４０ｂを介して位相比較回路５０に入力される。

位相比較回路５０においては、このレプリカＣＬＫと外部ＣＬＫとが位相比較され、その比較結果を示す位相判定信号に基づいてＵＰ／ＤＮカウンタ６０及びデコーダ／ＤＡ変換器７０が動作し、これらＵＰ／ＤＮカウンタ６０及びデコーダ／ＤＡ変換器７０から出力された信号によって可変遅延回路２０の遅延時間が制御されることになる。

図５は、図１に示したＤＬＬ回路の動作を説明するためのタイミングチャートである。

図５に示すように、図１に示したＤＬＬ回路においては、外部ＣＬＫにそれぞれ独立したＲＩＳＥジッタΔｔＪＲ、ＦＡＬＬジッタΔｔＪＦがある場合においても、ワンショットパルス生成回路８０において、外部ＣＬＫのＲＩＳＥエッジからワンショットパルスのＣＫＤＬＬＰが生成されることにより、ＣＫＤＬＬＰのＤＵＴＹはワンショットパルス生成回路８０の遅延回路の遅延値によって決定される一定のＨパルス幅ｔＰＷ３となるため、Ｈパルス幅はジッタを含まないクロックとなり、外部ＣＬＫのＦＡＬＬジッタΔｔＪＦの影響を排除することができる。

そして、この内部ＣＬＫであるＣＫＤＬＬＰがＤＵＴＹ補正回路９０にてＨ幅とＬ幅とが均等になるようにＤＵＴＹ補正されることにより、可変遅延回路２０に入力されるＣＫＤＬＬＰＤＣＣのパルス幅は、外部ＣＬＫに依存しないｔＣＫ／２の理想状態となり、それにより、高周波ＣＬＫ動作においても可変遅延回路２０を安定的に動作させることができるようになる。なお、ｔＣＫは外部ＣＬＫの１周期の時間である。

このように本形態においては、ＤＬＬで遅延調整に利用するＣＬＫのジッタは外部のＲＩＳＥジッタまたはＦＡＬＬジッタのみになるため、外部ＣＬＫにＲＩＳＥ／ＦＡＬＬのジッタがある場合に、ＤＬＬ出力ＣＬＫのＤＵＴＹジッタを半減できる。また、ワンショットパルス生成回路８０にて生成された内部ＣＬＫをＤＬＬの遅延調整に利用する際に、可変遅延回路２０の前段にＤＵＴＹ補正回路９０を挿入し、ＤＵＴＹ調整を施した第２の内部ＣＬＫを生成し、その第２の内部ＣＬＫを可変遅延回路２０に入力することにより、可変遅延回路２０でのパルス消失を抑制することができる。また、ＤＵＴＹ補正を前提とする場合、ワンショットパルス生成回路８０によるＣＫＤＬＬＰのパルスを常に補正すればよいので、ＤＵＴＹ補正にかかる時間が外部ＣＬＫによらず固定化できる。

（他の実施の形態）
図６は、図１に示したワンショットパルス生成回路８０の他の構成例を示す図である。

図１に示したワンショットパルス生成回路８０としては、図６（ａ）に示すように、遅延回路８１、ＮＯＲゲート及びインバータによって構成されたものや、図６（ｂ）に示すように、遅延回路８１の他に、２つのワンショットパルス生成部８４と、ＲＳ−ＦＦ８５とを有するものも考えられる。

１０ 初段回路
２０ 可変遅延回路
３０ ＣＬＫバッファ
４０ａ 出力回路
４０ｂ 出力回路レプリカ
５０ 位相比較回路
６０ ＵＰ／ＤＮカウンタ
７０ デコーダ／ＤＡ変換器
８０ ワンショットパルス生成回路
８１ 遅延回路
８２ 可変容量回路
８３ 容量部
８４ ワンショットパルス生成部
８５ ＲＳ−ＦＦ
９０ ＤＵＴＹ補正回路

Claims (3)

1. 基準クロックを遅延させて出力するＤＬＬ回路であって、
   前記基準クロックの立ち上がりのタイミングから所定幅を有するクロックパルスを生成して出力するパルス生成部と、
   前記パルス生成部から出力されたクロックパルスを、そのＤＵＴＹが５０％となるように補正して出力するＤＵＴＹ補正部と、
   前記ＤＵＴＹ補正部から出力されたクロックパルスを所定時間だけ遅延させて出力する遅延部とを有するＤＬＬ回路。
2. 請求項１に記載のＤＬＬ回路において、
   前記パルス生成部は、前記所定幅を設定するための伝播遅延を具備する遅延回路を有するＤＬＬ回路。
3. 請求項２に記載のＤＬＬ回路において、
   前記遅延回路は、前記伝播遅延が外部から調整可能であるＤＬＬ回路。

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