JP2015162052A - デューティ補正装置ならびにデューティ補正方法 - Google Patents

Abstract

【課題】高精度のデューティ比の補正を行う。【解決手段】デューティ補正装置は、略一定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいて前記入力信号における遅延を調整する遅延調整量を算出する設定手段と、入力された信号の位相を遅延させる遅延調整手段と、入力された信号の振幅を反転させた反転信号を生成するインバータ手段と、入力された複数の信号を合成する合成手段と、を備え、前記遅延調整手段は、前記入力信号を前記位相に相当する位相量で遅延または先行させた位相調整信号と、前記遅延調整量で遅延または先行させた遅延調整信号とを出力し、前記インバータ手段は、前記遅延調整信号を反転させた反転信号を出力し、前記合成手段は、前記位相調整信号と、前記反転信号とを合成する。【選択図】 図８

Description

本発明は、クロック信号、ストローブ信号等のデューティ比を補正する技術に関する。

メモリインターフェースのストローブ（ＤＱＳ）信号等のデューティ比は一定であることが望ましい。しかし、動作環境によっては、デューティ比が変化することがある。デューティ比のずれを補正するために、デューティ補正回路が用いられる。デューティ補正回路は、コンパレータなどのアナログ検出回路によってデューティ比のずれを検出し、帰還回路により、ストローブ信号の発生器に係るデューティ比のずれを補正するフィードバックをかける。

しかし、帰還回路によるデューティ補正のタイミングと、補正対象信号の挙動とは非同期であるため、メモリインターフェースのデータ転送レートが高速になった場合、正常にデューティ補正ができない場合がある。また、使用条件によっては帰還回路の位相余裕が不足した結果、帰還回路が発振してしまう場合がある。その主な原因は、補正対象であるクロック信号やストローブ信号の動作周波数が、データ転送レートとともに高くなることである。また、デューティ比が動的に変化した場合も、デューティ比の変動に対する補正は困難になる。その原因の一つは、デューティ比のずれ（以降、デューティずれとも呼ぶ）を検出回路で検出してから、帰還回路で実際にデューティが補正されるまでに時間差があることにある。

特許文献１は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）装置と、クロックドライバと、デューティ比回復装置と、クロック配線と、を用いて、クロック信号をデューティ比５０％の波形に整形する方法を開示している。ここで、デューティ比回復装置は、ＤＬＬ装置とクロックドライバとの間に配置される。また、クロック配線を介して、フィードバッククロック信号がＤＬＬ装置の入力に戻される。

特開平０９−３２１６１４

特許文献１は、フィードバック回路を用いるため、データ転送レートが高速になった場合、デューティ比の補正が正常に行われない場合がある。また、デューティ比が動的に変化した場合にも、デューティ比の変動に対する補正は困難になる。

本発明の主たる目的の一つは、デューティ比の補正を高精度で行うことである。

本発明の一つの見地は、略一ＤＱ定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいて前記入力信号における遅延を調整する遅延調整量を算出する設定手段と、入力された信号の位相を遅延させる遅延調整手段と、入力された信号の振幅を反転させた反転信号を生成するインバータ手段と、入力された複数の信号を合成する合成手段と、を備え、前記遅延調整手段は、前記入力信号を前記位相に相当する位相量で遅延または先行させた位相調整信号と、前記遅延調整量で遅延または先行させた遅延調整信号とを出力し、前記インバータ手段は、前記遅延調整信号を反転させた反転信号を出力し、
前記合成手段は、前記位相調整信号と、前記反転信号とを合成するデューティ補正装置。である。

本発明の他の見地は、略一定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいて前記入力信号における遅延を調整する遅延調整量を算出する設定手段と、入力された信号の位相を遅延させる遅延調整手段と、入力された信号の振幅を反転させた反転信号を生成するインバータ手段と、入力された複数の信号を合成する合成手段と、を備えるデューティ補正装置において、
前記入力信号を前記位相に相当する位相量で遅延または先行させた位相調整信号と、前記遅延調整量で遅延または先行させた遅延調整信号とを出力し、前記遅延調整信号を反転させた反転信号を出力し、前記位相調整信号と、前記反転信号とを合成するデューティ補正方法である。

本発明によれば、精度の高いデューティ比の補正を行うことができる。

本発明のデューティ補正装置を適用した例を示す図である。 デューティ比の状態を表す図（（ａ）は正常な状態、（ｂ）は正常な状態より、ハイレベル期間が短い状態、（ｃ）は正常な状態よりハイレベル期間が長い状態）を表す図である。 第１の実施形態のデューティ補正装置のブロック図である。 第１の実施形態の動作を示すフローチャートである。 第１の実施形態におけるデューティ補正の前後の波形の例を示す図である。 第１の実施形態におけるデューティ補正の前後の波形の例を示す図である。 第２の実施形態のデューティ補正装置のブロック図である。 第３の実施形態のデューティ補正装置のブロック図である。 本発明の各実施形態における設定部をコンピュータプログラムで実行することが可能な情報処理装置１０００の構成を例示するブロック図である。

（第１の実施形態）
図１は本発明の第１の実施形態に係るデューティ補正装置１００を、メモリインターフェースであるＤＤＲ３（ＤＤＲ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）に用いた場合のブロック図である。デューティ補正装置１００は、繰り返し信号の1周期の区間内での、ハイレベル期間とローレベル期間の長さを補正する。この繰り返し信号としては、ストローブ信号またはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のクロック信号などがある。また、ハイレベル期間とローレベル期間の割合（以下、デューティ）は、それぞれ５０％となるように、制御される。本実施形態においてデューティのずれとは、この５０％からずれることを意味する。以下、本実施形態では、このようなデューティのずれは、デューティずれと呼ばれる。

図１に示す位相同期回路１０１（ＰＬＬとも呼ぶ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、から分配されたクロックは、デューティ補正装置１００に入力される。デューティ補正装置１００は、当該クロックに係るデューティずれを補正する。ＤＲＡＭのためのストローブ信号(ＤＱＳ／ＤＱＳ＃)も、同様のデューティ補正装置１００での補正が可能である。図１に示すデューティ補正装置１００以外の構成は、メモリインターフェースとして一般的に実装される回路である。遅延回路１０２は、ＤＲＡＭ用クロック信号（ＣＫ）またはストローブ信号(ＤＱＳ／ＤＱＳ＃)ならびにデータ信号（ＤＱ）間の遅延調整を行う回路である。遅延回路１０３は、ＤＲＡＭ用のクロック信号（ＣＫ）とストローブ信号(ＤＱＳ／ＤＱＳ＃)間との間の遅延調整を行う回路である。フリップフロップ回路１０４は、データ信号とストローブ信号とをクロック信号に同期した状態で出力する回路である。さらに出力バッファ１０５は、データ信号、ストローブ信号ならびにクロック信号をＤＲＡＭへと出力するバッファである。

図２は、ストローブ信号等の波形における、デューティ比の変動の例を示す。図２において（ａ）は、正常な状態、すなわちデューティ比５０％の状態、を表す。（ｂ）は、デューティ比が（ａ）の状態からずれた状態の一つを表す。（ｂ）においては、信号強度がローレベルの期間（以下、ローレベル期間）が、信号強度がハイレベルの期間（以下、ハイレベル期間）に比べて長い。（ｃ）は、デューティ比が（ａ）の状態からずれた別の一つの状態を表す。（ｃ）においては、ローレベルの期間がハイレベル期間に比べて短い。

（ｂ）や（ｃ）に示されるようなデューティずれの状態においては、クロック信号やストローブ信号の立ち上がりエッジや立下りエッジでデータを取り込む場合、データを取り込むタイミングに時間的なずれが生じることになる。このようなずれは、動作の不安定を招く原因となる。

本実施形態のデューティ補正装置１００は、遅延調整部１で位相を遅らせた信号と論理的に反転した信号を波形合成することにより、帰還回路を用いることなくデューティを補正することができる。

図３は、デューティ補正装置１００の回路構成の一例を表す。デューティ補正装置１００は、遅延調整部１、エッジ検出部２、インバータ群、設定部６、セレクタ回路７、バイアス回路８、合成部５、入力端子９、出力端子１０を備える。

遅延調整部１は、複数の遅延素子を縦続接続した回路構成を有する。遅延素子としては、バイアス電圧の調整で遅延位相量の制御が可能な、ＭＯＳトランジスタ（ＭＯＳ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成される回路などを用いることができる。本実施形態では、正論理のＣＭＯＳバッファ（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ 相補形ＭＯＳ）を遅延素子として用いている。遅延調整部１は、1周期分以上の遅延調整レンジを有する。また、遅延調整部１は、任意の遅延素子数で区切った間隔で、遅延信号（一例として図３の信号３０、信号３１、信号３２、信号３３）を取り出すことにより、細かく遅延調整を行うことが可能である。本実施形態においては、遅延信号は位相調整信号とも呼ぶ。

エッジ検出部２は、信号の切り替わり点を検出し、切り替わり点の位相である、位相ずれ量を出力する。本実施形態では、信号の立ち上がり点を検出するものとする。
本実施形態では、位相のずれが、基準とする時刻での立ち上がりから遅れている場合には遅延している位相量とする。また、位相のずれが、基準とする時刻での立ち上がりから進んでいる場合には、先行している位相量とする。基準とする時刻は任意に設定される。

本実施形態において、インバータ群は、インバータ部４とも呼ばれる。インバータ部４は、遅延調整部１から出力された細かく位相をずらした信号群３（図３の信号３０、信号３１、信号３２、信号３３）のそれぞれの論理を反転する。本実施形態では、論理を反転させることを、反転論理の生成とも呼ぶ。

設定部６は、エッジ検出部２の出力を基に、位相ずれ量と遅延調整量とを決定し、バイアス回路８にこれを出力する。また、設定部６は、位相ずれ量と遅延調整量とをセレクタ回路７にも出力する。本実施形態においては、簡単のため、遅延調整量は０度、９０度、１８０度、２７０度のいずれかであるとする。

セレクタ回路７は、設定部６で得られた所望の位相ずれ量の信号の補正波形を選択出力する。

バイアス回路８は、所望の遅延調整量を得るために、遅延調整部１のバイアス電圧を調節する。また、製造工程で発生するばらつきに起因する、遅延量のばらつきを補正する。

合成部５は、二つの入力信号のそれぞれの波形を合成して出力する。

補正対象信号は、入力端子９に入力される。デューティずれを補正された補正信号は、出力端子１０から出力される。

本実施形態に係るデューティ補正装置１００の構成上の特徴は、信号群３から出力端子１０までのデューティ補正を行う経路に帰還回路を持たない点と、合成部５において波形合成による補間でデューティ補正を行っている点である。

図４は、本実施形態の動作を表すフローチャートである。

図３の入力端子９からストローブ信号、クロック信号などの補正対象信号が、デューティ補正装置１００に入力される（ステップＳ−１）。

遅延調整部１は、この補正対象信号の位相を細かくずらした信号群３を出力する。本実施形態では、それぞれ０度、９０度、１８０度、２７０度の4種類の位相にずらした信号３０、信号３１、信号３２、信号３３を出力している。これらの位相をずらした信号の群を、本実施形態では信号群３と呼ぶ。また、本実施形態では、ずらした位相量である０、９０、１８０、２７０をΔと表す。

エッジ検出部２は、補正対象信号が、ローレベルからハイレベルに切り替わるまでの位相量（位相ずれ量と呼ぶ）を検出し、設定部６とバイアス回路８とに出力する（ステップＳ−２）。

設定部６は、この位相ずれ量（Δとする）をもとに、遅延調整量を計算する。遅延調整量は、反転させてデューティずれを補正する信号と、入力信号との位相差である。遅延調整量は、（３６０×ｎ＋Δ−１８０）で計算される値である。ここで、ｎは０以上の整数である。設定部６は、遅延調整量が、位遅延調整部１が出力するいずれかの遅延位相量に近い値となるよう、ｎの値を設定する。次に設定部６は、位相ずれ量に近い位相量を出力するよう、バイアス回路８を調整する（ステップＳ−３）。この調整により、遅延調整部１が出力した信号群３（図３の信号３０、信号３１、信号３２、信号３３）のそれぞれは、補正対象信号の1周期分の位相を略均等に分割した信号となる。

次にインバータ部４は、信号群３の反転論理の生成を行う（ステップＳ−４）。

インバータ部４は、論理を反転した１周期分の位相を均等、或いは略均等に、分割した信号を出力する。

合成部５は、位相ずれ量Δの信号と、それに対応する遅延調整量を持つ信号を入力したインバータ部４の出力信号とを、加算により合成する（ステップＳ−５）。

たとえば、合成部５は位相のずれのないΔ＝０の信号３０と、これに対する遅延調整量１８０度の信号を入力したインバータ４０の信号とを合成する（ｎ＝１）。なお、位相ずれ量Δの信号に対する遅延調整量に相当する位相ずれ量を持つ信号を入力した場合のインバータ４０の出力信号を、「Δ相当出力」と呼ぶ。図３の該当部分にも、「Δ」を表記した（例：インバータ４１の「９０度」）。

合成部５は、同様に、Δ＝９０の信号３１と、インバータ４０による９０度相当出力（補正位相量が２７０度の信号３３を入力したインバータ４１の出力信号）とを合成する（ｎ＝１）。

合成部５は、同様に、Δ＝１８０の信号３２と、インバータ４２による１８０度相当出力とを合成する（ｎ＝０）。

合成部５は、同様に、Δ＝２７０の信号３２と、インバータ４３による２７０度相当出力とを合成する（ｎ＝０）。

これらの合成波形は、デューティ比５０％を基準とする、デューティ比のずれが補正された波形（デューティ補正波形と呼ぶ）である。

セレクタ回路７は、設定部６から出力された、特定の位相ずれ量Δのデューティ補正波形を、出力端子１０に出力させる（ステップＳ−６）。

図５と図６とはデューティ比の補正前後の波形の例である。

図５は、図２の（ｂ）のようにハイレベル期間がローレベル期間に比して短いデューティずれを持つ信号が入力された場合を示す。

図６は、図２の（ｃ）のようにハイレベル期間がローレベル期間に比して長いデューティずれを持つ信号が入力した場合を示す。

図５の（ａ）は、入力端子９に入力されたデューティ補正前の信号を表す。

図５の（ｂ）は、図３のインバータ部４の出力から得られた位相１８０度に相当する波形を表す。

図５の（ｃ）は、遅延調整部１を通過し、信号群３のうち、１８０度の位相を持つ信号の波形である。図５の（ｃ）は、入力されたデューティ補正前の信号（図５の（ａ））の入力波形のハイレベル期間とローレベル期間の比率を、維持している。

これに対し、反転論理で生成した図５の（ｂ）は、入力されたデューティ補正前の信号に対し、ハイレベル期間とローレベル期間の比率が逆転した波形となる。

従って図５の（ｂ）と（ｃ）を合成して得られる図５の（ｆ）の波形は、ハイレベル期間とローレベル期間の比が５０％に近づくように補正された波形となる。

図５の（ｄ）は、図３のインバータ部４の出力から得られた位相０度に相当する波形を表す。図５の（ｄ）は、図５の（ａ）のハイレベル期間とローレベル期間の比率が逆転した波形となる。従って図５の（ａ）と（ｄ）を合成して得られる図５の（ｅ）の波形も、ハイレベル期間とローレベル期間の比が５０％に近づくように補正された波形となる。

図６の（ａ）は、入力端子９に入力されたデューティ補正前の信号を表す。

図６の（ｂ）は、図３のインバータ部４の出力から得られた位相１８０度に相当する波形を表す。

図６の（ｃ）は、遅延調整部１を通過し、信号群３のうち、１８０度の位相を持つ信号の波形である。図６の（ｃ）は、入力されたデューティ補正前の信号（図６の（ａ））の入力波形のハイレベル期間とローレベル期間の比率を、維持している。

これに対し、反転論理で生成した図６の（ｂ）は、入力されたデューティ補正前の信号に対し、ハイレベル期間とローレベル期間の比率が逆転した波形となる。

従って図６の（ｂ）と（ｃ）を合成して得られる図６の（ｆ）の波形は、ハイレベル期間とローレベル期間の比が５０％に近づくように補正された波形となる。

図６の（ｄ）は、図３のインバータ部４の出力から得られた位相０度に相当する波形を表す。図６の（ｄ）は、図６の（ａ）のハイレベル期間とローレベル期間の比率が逆転した波形となる。従って図６の（ａ）と（ｄ）を合成して得られる図６の（ｅ）の波形も、ハイレベル期間とローレベル期間の比が５０％に近づくように補正された波形となる。

本実施形態では、位相ずれ量が０度の信号と、０度相当出力とを合成部５で合成している。しかしながら、本実施形態はこれに限定されず、例えば、遅延調整部１で生成した１周期後の波形（位相３６０度）とインバータ部４の０度相当出力との合成でも、同様のデューティ比の補正効果を得ることができる。

また、本実施形態では、遅延調整部１の遅延素子は正論理のＣＭＯＳバッファ列で構成されているが、遅延調整部１は位相をずらした信号が出力できる回路構成であれば他の素子を使った構成も可能である。また、遅延素子の回路構成やバッファ列の構成段数は任意に選ぶことが可能である。

さらに本実施形態では、エッジ検出部２は入力信号の立ち上がりエッジを検出した。しかし、本実施形態は、立下りエッジを検出する回路を用いることもできる。さらには、本実施形態は、立ち上がりエッジと立下りエッジの両方を検出できる回路を用いることもできる。

さらに本実施形態では、デューティ補正装置１００が、エッジ検出部２、バイアス回路８、セレクタ回路７、入力端子９、出力端子１０を備えているが、これらは、デューティ補正装置１００の外部に設置することも可能である。

設定部６は、論理回路を組み合わせて実現するハードウェアで実施されてもよいし、図示されていないメモリに格納されているプログラムを後述する図９に示す情報処理装置１０００の記憶装置１３００に格納されたプログラムをＣＰＵ１１００（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）が実行することで実現されてもよい。

本実施形態において、設定部６は、遅延調整量を算出し、位相ずれ量とともにセレクタ回路７に通知する。設定部６は、この機能に加えて、遅延調整部１の出力する信号群３のうち、位相ずれ量を有する信号と、遅延調整量に相当する信号ずれ量を有する信号とを、選択的に出力させる機能を有していてもよい。
（第２の実施形態）
第１の実施形態では、図３に示すように、０度、９０度、１８０度、２７０度という、４種類の位相ずれ量を遅延調整部１で生成し、それらの反転論理をインバータ部４で生成している。しかし、生成する位相ずれ量の種類は、４種類に限らず、任意に選ぶことが可能である。

図７に、第２の実施形態のデューティ補正装置１１０の構成を示す。第１の実施形態と異なる点は、インバータ部１１が、出力する信号の位相ずれ量を可変に制御することができるインバータ群と、信号群３の位相ずれ量を可変に制御することが可能なバッファとで構成されている点である。本実施形態の場合、インバータ群による遅延が大きい場合にその遅延による誤差の影響を打ち消すことが可能となる。したがって、第１の実施形態に比べて、より精度の高いデューティ補正装置１１０を得ることが可能である。

上記の実施形態では合成部５での波形合成の実施は１回のみであるが、デューティ補正装置１００を複数個直列に接続することで、波形合成の実施を複数回に拡張することが可能である。

上記の実施形態に、関連技術である、帰還回路型のデューティ補正回路を接続することが可能である。帰還回路型のデューティ補正回路に本実施形態のデューティ補正装置１００を接続すれば、帰還回路型デューティ補正回路での補正量をより小さくすることが出来る。したがって、発振の危険性が低減される。

図３に示すバイアス回路８は、製造ばらつき、電圧変動、温度変動に起因する遅延調整部1の遅延素子の遅延量を補正する回路である。しかし、動作中の電圧変動、温度変動が小さい場合は、起動直後に１回補正を行いその後は補正を行わない方法でも実現可能である。さらに製造ばらつきが小さい場合は設定部６における、バイアス調整は不要である。

上述した第１乃至第２の実施形態を例に説明した本発明は、例えば、少なくとも図３、図７、図８に示したブロック図における設定部６を実現可能なプログラムを、図９に示す情報処理装置１０００に対して供給した後、そのプログラムをＣＰＵ１１００において実行することによっても達成することができる。

また、情報処理装置１０００内に供給されたプログラムは、読み書き可能な一時記憶メモリ１２００またはハードディスクドライブ等の不揮発性の記憶装置１３００に格納すればよい。
（第３の実施形態）
本発明の第３の実施形態について、図８を参照して説明する。

本発明の第３の実施形態に係るデューティ補正装置１００は、設定部６と遅延調整部１と、インバータ部４と、合成部５と、を備える。

設定部６は、略一定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいてこの入力信号における遅延を調整する遅延調整量を算出する。

遅延調整部１は、入力された信号の位相を遅延させる。

インバータ部４は、入力された信号の振幅を反転させた反転信号を生成する。インバータ部４は、遅延調整信号を反転させた反転信号を出力する。

合成部５は、入力された複数の信号を合成する。

遅延調整部１は、入力信号をその立ち上がりまたは立下りの位相に相当する位相量で遅延または先行させた位相調整信号と、遅延調整量で遅延または先行させた遅延調整信号とを出力する。インバータ部４は、遅延調整信号の入力を受け、この遅延調整信号を反転させた反転信号を生成する。合成部５は入力された位相調整信号と反転信号とを合成する。

本実施形態によれば、精度の高いデューティ比の補正を行うことができる。

本発明は半導体集積回路上に実装されるメモリインターフェースのストローブ信号をはじめとする、信号のデューティ比の制御に用いることができる。

１ 遅延調整部
２ エッジ検出部
３ 信号群
４ インバータ部
５ 合成部
６ 設定部
７ セレクタ回路
８ バイアス回路
９ 入力端子
１０ 出力端子
１１ インバータ部
３０ 信号
３１ 信号
３２ 信号
３３ 信号
４０ インバータ
４１ インバータ
４２ インバータ
４３ インバータ
１００ デューティ補正装置
１０１ 位相同期回路
１０２ 遅延回路
１０３ 遅延回路
１０４ フリップフロップ回路
１０５ 出力バッファ
１１０ デューティ補正装置
１０００ 情報処理装置
１１００ ＣＰＵ
１２００ 一時記憶メモリ
１３００ 記憶装置

Claims (10)

1. 略一定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいて前記入力信号における遅延を調整する遅延調整量を算出する設定手段と、
   入力された信号の位相を遅延させる遅延調整手段と、
   入力された信号の振幅を反転させた反転信号を生成するインバータ手段と、
   入力された複数の信号を合成する合成手段と、を備え、
   前記遅延調整手段は、前記入力信号を前記位相に相当する位相量で遅延または先行させた位相調整信号と、前記遅延調整量で遅延または先行させた遅延調整信号とを出力し、
   前記インバータ手段は、前記遅延調整信号を反転させた反転信号を出力し、
   前記合成手段は、前記位相調整信号と、前記反転信号とを合成するデューティ補正装置。
2. 前記遅延調整手段は、複数段階の位相量により、前記入力された信号の位相を遅延または先行させる、請求項１のデューティ補正装置。
3. 前記遅延調整量は、前記位相量をΔ、ｎを０以上の整数として、次式
   Δ-１８０度＋３６０度×ｎ
   で、算出する請求項１及び２のいずれか1項に記載のデューティ補正装置。
4. 前記インバータ手段は、前記遅延調整信号の位相を可変に調整するバッファを有する請求項１乃至３のいずれか1項に記載のデューティ補正装置。
5. 前記設定手段は、バイアス回路により、前記遅延調整手段の遅延させる前記位相量を調整する請求項１乃至４のいずれかに記載のデューティ補正装置。
6. 略一定のデューティ比を有する入力信号の、立ち上がりまたは立下りの位相に基づいて前記入力信号における遅延を調整する遅延調整量を算出する設定手段と、
   入力された信号の位相を遅延させる遅延調整手段と、
   入力された信号の振幅を反転させた反転信号を生成するインバータ手段と、
   入力された複数の信号を合成する合成手段と、を備えるデューティ補正装置において、
   前記入力信号を前記位相に相当する位相量で遅延または先行させた位相調整信号と、前記遅延調整量で遅延または先行させた遅延調整信号とを出力し、前記遅延調整信号を反転させた反転信号を前記インバータ手段によって出力し、前記位相調整信号と、前記反転信号とを前記合成手段によって合成するデューティ補正方法。
7. 前記遅延調整手段は、複数段階の位相量により、前記入力された信号の位相を遅延または先行させる、請求項６に記載のデューティ補正方法。
8. 前記遅延調整量は、前記位相量をΔ、ｎを０以上の整数として、次式
   Δ-１８０度＋３６０度×ｎ
   で、算出する請求項６または７のいずれか1項に記載のデューティ補正方法。
9. 前記インバータ手段は、前記遅延調整信号の位相を可変に調整するバッファを有する請求項６乃至８に記載のデューティ補正方法。
10. 前記設定手段は、バイアス回路により、前記遅延調整手段の遅延させる前記位相量を調整する請求項６乃至９のいずれかに記載のデューティ補正方法。

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