KR100829453B1

KR100829453B1 - Ｄｌｌ 회로의 기준 클럭 생성 장치 및 방법

Info

Publication number: KR100829453B1
Application number: KR1020060076219A
Authority: KR
Inventors: 홍남표
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-08-11
Filing date: 2006-08-11
Publication date: 2008-05-15
Also published as: US20100253407A1; US20080036518A1; US7902899B2; KR20080014457A; US7768333B2

Abstract

본 발명의 DLL 회로의 기준 클럭 생성 장치는, 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 제 1 클럭 버퍼; 상기 외부 클럭을 버퍼링하여 상기 제 1 기준 클럭과 반대의 위상을 갖는 제 2 기준 클럭을 생성하는 제 2 클럭 버퍼; 상기 제 2 기준 클럭을 반전시켜 부 제 2 기준 클럭을 생성하는 반전 수단; 및 상기 제 1 기준 클럭과 상기 부 제 2 기준 클럭의 위상을 혼합하여 기준 클럭을 생성하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.

DLL 회로, 기준 클럭, 듀티 사이클

Description

ＤＬＬ 회로의 기준 클럭 생성 장치 및 방법{Apparatus and Method for Generating Reference Clock in DLL Circuit}

도 1은 종래의 기술에 따른 DLL 회로의 기준 클럭 생성 장치의 동작을 설명하기 위한 타이밍도,

도 2는 본 발명에 따른 DLL 회로의 기준 클럭 생성 장치의 구성도,

도 3은 본 발명에 따른 DLL 회로의 기준 클럭 생성 장치의 동작을 설명하기 위한 타이밍도이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 제 1 클럭 버퍼 20 : 제 2 클럭 버퍼

30 : 반전 수단 40 : 듀티 사이클 보정 수단

본 발명은 DLL(Delay Locked Loop) 회로의 기준 클럭 생성 장치 및 방법에 관한 것으로, 보다 상세하게는 전원 변동에도 일정한 듀티비의 기준 클럭을 생성하는 DLL 회로의 기준 클럭 생성 장치 및 방법에 관한 것이다.

일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 집적 회로에서, 외부 클럭과 동기되어 동작하기 위하여 생성된다.

보다 상세히 설명하면, 반도체 집적 회로의 입력핀을 통해 입력되는 외부 클럭이 클럭 입력 버퍼로 입력되면 클럭 입력 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.

따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.

이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.

DLL 회로는 클럭 버퍼를 구비하여 외부 클럭의 진폭을 변환시킨 기준 클럭을 생성한다. 이 때 생성된 기준 클럭은 위상 비교기에서 피드백 클럭과의 위상을 비교하기 위해 사용되며, 또한 쉬프트 레지스터의 제어에 따라 내부 클럭을 생성하는 지연 라인의 입력 신호로서 사용된다.

이하, 종래의 기술에 따른 DLL 회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 종래의 기술에 따른 DLL 회로의 기준 클럭 생성 장치의 동작을 설명하기 위한 타이밍도이다.

도면에는 외부 클럭(clk_ext), 부 외부 클럭(/clk_ext) 및 기준 클럭(clk_ref)이 도시되어 있다. 클럭 버퍼는 상기 외부 클럭(clk_ext)과 상기 부 외부 클럭(/clk_ext)을 입력 받아 상기 외부 클럭(clk_ext)과 같은 위상을 갖는 상기 기준 클럭(clk_ref)을 생성한다. 실제 상기 외부 클럭(clk_ext)과 상기 기준 클럭(clk_ref)은 그 진폭의 차이가 존재하나, 여기에서는 도시하지 않았다.

상기 DLL 회로의 전원으로 사용되는 DLL 전원(Vdll)은 도시한 것처럼 임의의 원인에 의해 그 전위 레벨이 변화할 수 있다. 그 원인으로는 외부 공급전원의 레벨 변화, 파워 다운 모드 진입 및 탈출에 따른 부하량의 변화 및 온도의 변화 등이 있다. 이러한 원인에 의해 상기 DLL 전원(Vdll)의 전위 레벨이 변화하면 상기 클럭 버퍼에서 출력되는 기준 클럭(clk_ref)은 로우 레벨(Low Level)인 구간과 하이 레벨(High Level)인 구간의 비, 즉 듀티비가 정확히 일치하지 않게 된다. 상기 DLL 전원(Vdll)의 전위 레벨이 하강하면 상기 기준 클럭(clk_ref)의 로우 레벨 구간이 길어지게 되고, 상기 DLL 전원(Vdll)의 전위 레벨이 상승하면 상기 기준 클럭(clk_ref)의 하이 레벨 구간이 길어지게 되기 때문이다. 도면에는 이와 같은 DLL 전원(Vdll)의 변화를 dV로, 기준 클럭(clk_ref)의 변화를 dD로 표현하였다.

상술한 것과 같이, 상기 기준 클럭이 듀티비가 일치되지 않은 상태로 생성되면 이후의 위상 비교기의 동작이 정상적으로 수행되지 못하게 된다. 또한 지연 라인에서 지연되어 생성되는 내부 클럭 또한 기 설정한 위상을 갖지 못하게 되며, 이에 따라 상기 DLL 회로의 동작의 신뢰도가 떨어지게 된다. 이와 같은 오동작이 심각할 경우 상기 DLL 회로가 구비되는 반도체 집적 회로가 동작 불능 상태가 될 수도 있다. 그러나 종래의 기술은 기준 클럭의 듀티비를 일치시키지 못하였고, 이에 따라 DLL 회로는 오동작의 위험에 노출되어 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 외부 클럭으로부터 두 개의 클럭을 생성하고 두 클럭의 위상을 혼합하여 기준 클럭을 생성함으로써 전원 변동에도 일정한 듀티비의 기준 클럭을 생성하는 DLL 회로의 기준 클럭 생성 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로의 기준 클럭 생성 장치는, 외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 제 1 클럭 버퍼; 상기 외부 클럭을 버퍼링하여 상기 제 1 기준 클럭과 반대의 위상을 갖는 제 2 기준 클럭을 생성하는 제 2 클럭 버퍼; 상기 제 2 기준 클럭을 반전시켜 부 제 2 기준 클럭을 생성하는 반전 수단; 및 상기 제 1 기준 클럭과 상기 부 제 2 기준 클럭의 위상을 혼합하여 기준 클럭을 생성하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.

또한 본 발명의 다른 실시예에 따른 DLL 회로의 기준 클럭 생성 장치는, 외부 클럭과 같은 위상의 제 1 기준 클럭을 생성하는 제 1 클럭 버퍼; 부 외부 클럭과 같은 위상의 제 2 기준 클럭을 생성하는 제 2 클럭 버퍼; 및 반전된 상기 제 2 기준 클럭과 상기 제 1 기준 클럭의 위상을 혼합하여 기준 클럭을 생성하는 듀티 사이클 보정 수단;을 포함하는 것을 특징으로 한다.

그리고 본 발명에 따른 DLL 회로의 기준 클럭 생성 방법은, a) 외부 클럭을 버퍼링하여 서로 위상이 반대인 제 1 기준 클럭과 제 2 기준 클럭을 생성하는 단계; b) 상기 제 2 기준 클럭을 반전시켜 부 제 2 기준 클럭을 생성하는 단계; 및 c) 상기 제 1 기준 클럭과 상기 부 제 2 기준 클럭의 위상을 혼합하여 듀티 사이클이 보정된 기준 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 2는 본 발명에 따른 DLL 회로의 기준 클럭 생성 장치의 구성도이다.

도시한 바와 같이, 본 발명에 따른 DLL 회로의 기준 클럭 생성 장치는, 외부 클럭(clk_ext)과 부 외부 클럭(clk_ext)을 버퍼링하여 라이징 클럭(rclk)을 생성하는 제 1 클럭 버퍼(10), 상기 외부 클럭(clk_ext)과 상기 부 외부 클럭(/clk_ext)을 버퍼링하여 폴링 클럭(fclk)을 생성하는 제 2 클럭 버퍼(20), 상기 폴링 클럭(fclk)을 반전시켜 부 폴링 클럭(/fclk)을 생성하는 반전 수단(30) 및 상기 라이징 클럭(rclk)과 상기 부 폴링 클럭(/fclk)의 듀티 사이클을 보정하여 기준 클 럭(clk_ref)을 생성하는 듀티 사이클 보정 수단(40)으로 구성된다.

상기 제 1 클럭 버퍼(10)는 상기 외부 클럭(clk_ext)과 상기 부 외부 클럭(/clk_ext)의 입력에 대응하여 상기 외부 클럭(clk_ext)과 같은 위상을 갖는 상기 라이징 클럭(rclk)을 생성한다. 그리고 상기 제 2 클럭 버퍼(20)는 상기 외부 클럭(clk_ext)과 상기 부 외부 클럭(/clk_ext)의 입력에 대응하여 상기 부 외부 클럭(/clk_ext)과 같은 위상을 갖는 상기 폴링 클럭(fclk)을 생성한다. 이 때 상기 제 1 클럭 버퍼(10)와 상기 제 2 클럭 버퍼(20)는 같은 형태로 구성되나, 상기 외부 클럭(clk_ext)과 상기 부 외부 클럭(/clk_ext)을 서로 다른 단자에 입력 받음으로써 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 위상이 반대가 되는 것이다.

여기에서 상기 라이징 클럭(rclk)은 제 1 기준 클럭이고, 상기 폴링 클럭(fclk)은 상기 제 1 기준 클럭과 반대의 위상을 갖는 제 2 기준 클럭인 것으로 이해할 수 있다. 상기 제 1 클럭 버퍼(10)와 상기 제 2 클럭 버퍼(20)에서 각각 출력되는 두 개의 클럭은 그 위상이 서로 반대이므로, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)으로 표현하였다. 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 명칭에 서로 위상이 반대라는 것 외의 의미는 부여되지 않는다.

상기 반전 수단(30)은 인버터를 구비하여 구현할 수 있다. 상기 DLL 전원(Vdll)이 기 설정된 전위를 유지할 때, 상기 반전 수단(30)에서 출력되는 상기 부 폴링 클럭(/fclk)은 상기 라이징 클럭(rclk)과 같은 위상을 갖는 클럭이 된다. 상기 듀티 사이클 보정 수단(40)은 입력되는 두 개의 클럭의 동 타이밍의 각 주기 마다 각각의 라이징 에지의 중간 지점에 해당하는 라이징 에지와 각각의 폴링 에지의 중간 지점에 해당하는 폴링 에지를 갖는 클럭을 출력하는 기능을 한다. 상기 DLL 전원(Vdll)이 기 설정된 전위를 유지할 때, 상기 부 폴링 클럭(/fclk)은 상기 라이징 클럭(rclk)의 위상이 같으므로 이 두 클럭과 같은 위상을 갖는 상기 기준 클럭(clk_ref)을 생성하여 출력한다.

그러나 상기 DLL 전원(Vdll)이 기 설정된 전위를 유지하지 못하고 하강하게 되면, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 로우 레벨 구간이 길어지고 하이 레벨 구간이 짧아지게 된다. 상기 반전 수단(30)에서 출력되는 상기 부 폴링 클럭(/fclk)은 하이 레벨 구간이 로우 레벨 구간보다 긴 클럭이 되며, 이 경우 상기 라이징 클럭(rclk)과 상기 부 폴링 클럭(/fclk)의 위상은 달라진다. 그러나 상기 듀티 사이클 보정 수단(40)이 상기 라이징 클럭(rclk)과 상기 부 폴링 클럭(/fclk)의 동 타이밍의 각 주기마다 각각의 라이징 에지의 중간 지점에 라이징 에지를 갖고 각각의 폴링 에지의 중간 지점에 폴링 에지를 갖는 클럭을 생성하여 상기 기준 클럭(clk_ref)으로서 출력하므로, 상기 기준 클럭(clk_ref)은 상기 DLL 전원(Vdll)의 전위 변화에 의한 별다른 영향 없는 클럭으로서 작용할 수 있게 된다.

도면에는 상기 외부 클럭(clk_ext), 상기 부 외부 클럭(/clk_ext), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk), 상기 부 폴링 클럭(/fclk) 및 기준 클 럭(clk_ref)이 도시되어 있다. 도 1에서와 마찬가지로 실제 각 클럭 간에는 그 진폭의 차이가 존재하나 도시하지 않았다. 그리고 상기 DLL 전원(Vdll)의 전위 변화를 dV로, 상기 기준 클럭(clk_ref)의 위상 변화를 dD로 표현하였다.

도시한 것처럼 상기 DLL 전원(Vdll)의 전위 레벨이 하강하게 되면, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)은 로우 레벨 구간이 하이 레벨 구간에 비해 길어지게 된다. 이에 따라 상기 폴링 클럭(fclk)의 반전 신호인 상기 부 폴링 클럭(/fclk)은 하이 레벨 구간이 로우 레벨 구간에 비해 긴 클럭이 된다. 그러나 상기 듀티 사이클 보정 수단(40)이 상기 라이징 클럭(rclk)과 상기 부 폴링 클럭(/fclk)의 동 타이밍의 각 주기마다 상기 라이징 클럭(rclk)의 폴링 에지와 상기 부 폴링 클럭(/fclk)의 폴링 에지의 중간 지점에 폴링 에지를 갖는 클럭을 생성하여 상기 기준 클럭(clk_ref)으로서 출력함에 따라 상기 기준 클럭(clk_ref)과 상기 외부 클럭(clk_ext)은 같은 위상을 갖게 된다. 또한 상기 DLL 전원(Vdll)의 전위 레벨이 상승한 경우에도 같은 작용을 통해 상기 기준 클럭(clk_ref)이 상기 외부 클럭(clk_ext)과 같은 위상을 갖는다는 것을 유추할 수 있다.

상술한 것과 같이, 본 발명의 DLL 회로의 기준 클럭 생성 장치는 상기 외부 클럭과 같은 위상을 갖는 라이징 클럭과 상기 부 외부 클럭과 같은 위상을 갖는 폴링 클럭을 생성하여 상기 폴링 클럭의 위상을 반전시킨 후 상기 라이징 클럭과 상기 반전된 폴링 클럭의 위상을 혼합함으로써 DLL 전원의 전위 변화에도 안정적인 듀티비를 갖는 기준 클럭을 생성할 수 있다. 이처럼 보다 안정적인 듀티비의 기준 전압이 생성되면 DLL 회로의 신뢰도가 향상되며, DLL 회로가 구비되는 반도체 집적 회로의 오동작이 감소된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

이상에서 설명한 본 발명의 DLL 회로의 기준 클럭 생성 장치 및 방법은 외부 클럭으로부터 두 개의 클럭을 생성하고 두 클럭의 위상을 혼합하여 기준 클럭을 생성함으로써 전원 변동에도 일정한 듀티비의 기준 클럭을 생성하는 효과가 있다.

Claims

외부 클럭을 버퍼링하여 제 1 기준 클럭을 생성하는 제 1 클럭 버퍼;

상기 외부 클럭을 버퍼링하여 상기 제 1 기준 클럭과 반대의 위상을 갖는 제 2 기준 클럭을 생성하는 제 2 클럭 버퍼;

상기 제 2 기준 클럭을 반전시켜 부 제 2 기준 클럭을 생성하는 반전 수단; 및

상기 제 1 기준 클럭과 상기 부 제 2 기준 클럭의 위상을 혼합하여 기준 클럭을 생성하는 듀티 사이클 보정 수단;

을 포함하는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
제 1 항에 있어서,

상기 제 1 클럭 버퍼와 상기 제 2 클럭 버퍼는 상기 1 기준 클럭과 상기 제 2 기준 클럭의 위상을 서로 반대로 출력하는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
제 1 항에 있어서,

상기 반전 수단은 인버터를 포함하는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
제 1 항에 있어서,

상기 기준 클럭은 상기 제 1 기준 클럭과 상기 제 2 기준 클럭의 동 타이밍의 각 주기마다 상기 제 1 기준 클럭의 라이징 에지와 상기 부 제 2 기준 클럭의 라이징 에지의 중간 지점에 라이징 에지를 갖고, 상기 제 1 기준 클럭의 폴링 에지와 상기 부 제 2 기준 클럭의 폴링 에지의 중간 지점에 폴링 에지를 갖는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
외부 클럭과 같은 위상의 제 1 기준 클럭을 생성하는 제 1 클럭 버퍼;

부 외부 클럭과 같은 위상의 제 2 기준 클럭을 생성하는 제 2 클럭 버퍼; 및

반전된 상기 제 2 기준 클럭과 상기 제 1 기준 클럭의 위상을 혼합하여 기준 클럭을 생성하는 듀티 사이클 보정 수단;

을 포함하는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
제 5 항에 있어서,

상기 기준 클럭은 상기 제 1 기준 클럭과 상기 제 2 기준 클럭의 동 타이밍의 각 주기마다 상기 제 1 기준 클럭의 라이징 에지와 상기 반전된 제 2 기준 클럭의 라이징 에지의 중간 지점에 라이징 에지를 갖고, 상기 제 1 기준 클럭의 폴링 에지와 상기 반전된 제 2 기준 클럭의 폴링 에지의 중간 지점에 폴링 에지를 갖는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 장치.
a) 외부 클럭을 버퍼링하여 서로 위상이 반대인 제 1 기준 클럭과 제 2 기준 클럭을 생성하는 단계;

b) 상기 제 2 기준 클럭을 반전시켜 부 제 2 기준 클럭을 생성하는 단계; 및

c) 상기 제 1 기준 클럭과 상기 부 제 2 기준 클럭의 위상을 혼합하여 듀티 사이클이 보정된 기준 클럭을 생성하는 단계;

를 포함하는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 방법.
제 7 항에 있어서,

상기 a) 단계에서 생성되는 상기 제 1 기준 클럭과 상기 제 2 기준 클럭은 위상이 서로 반대인 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 방법.
제 7 항에 있어서,

상기 기준 클럭은 상기 제 1 기준 클럭과 상기 제 2 기준 클럭의 동 타이밍의 각 주기마다 상기 제 1 기준 클럭의 라이징 에지와 상기 부 제 2 기준 클럭의 라이징 에지의 중간 지점에 라이징 에지를 갖고, 상기 제 1 기준 클럭의 폴링 에지와 상기 부 제 2 기준 클럭의 폴링 에지의 중간 지점에 폴링 에지를 갖는 것을 특징으로 하는 DLL 회로의 기준 클럭 생성 방법.