JP4992020B2

JP4992020B2 - ディレイロックループ及びそのクロック生成方法

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Description

この発明は、半導体装置に利用されるクロック信号のデューティを補正できるディレイロックループに関し、外部クロックと内部クロックとの間のスキュー(skew)（ずれ）を補償できるクロック発生装置を必要とする全ての半導体装置及びコンピュータシステムに適用することができる。

一般に、ディレイロックループ(delay locked loop)（以下、「ＤＬＬ」という）は、半導体記憶素子でクロック信号を使用する同期式メモリの内部クロックをエラーなしに外部クロックと一致させるために用いられる回路である。すなわち、外部から入力されるクロック信号がメモリ回路の内部で伝送され用いられるに際して遅延時間が生じるが、この遅延時間を制御して内部で使用するクロック信号を外部から入力されるクロック信号と同一位相に同期させるようにするために、ＤＬＬを使用する。

しかし、ＤＲＡＭの動作が次第に高速化されるにつれて、ＤＲＡＭは、ＤＬＬの性能に大きく影響を受けるようになった。これに伴い、ＤＬＬで用いられるクロック信号のデューティ（デューティファクタ）も重要な問題となったが、クロック信号のデューティの誤差（５０％からのずれ）が大きくなれば、回路の設計において設計マージンが減少する。したがって、設計マージンを十分に確保するため、クロック信号のデューティを補正する（５０％にする）技術がＤＬＬに導入されている。

例えば、ＳＯＶＣ(Symposium on VLSI Circuits)に発表した論文「Low Cost High Performance Register-Controlled Digital DLL for 1Gbps x 32DDR SDRAM」、Jong-Tae Kwak著に、二つの遅延ラインを用いてクロック信号のデューティを補正できるＤＬＬが開示されている。

また、他の例として、本出願人は、２００２年５月２１日付けの韓国特許出願２００２−２８１２９号（発明の名称「デューティサイクル補正が可能なデジタルＤＬＬ装置及びデューティサイクル補正方法」）を出願し、そこでクロック信号のデューティ補正が可能な技術に関して紹介している。

図４は、前記特許の一実施形態に係るデューティサイクル補正が可能なデジタルＤＬＬのブロック図であって、バッファ１１０、遅延ライン部１２０、デューティエラー補正部１３０、第１遅延モデル部１４０、第１直接位相検出部１５０、第２遅延モデル部１６０及び第２直接位相検出部１７０を備えている。

その各ブロックの機能及び動作を説明すれば、次のとおりである。バッファ１１０は、外部クロック信号ext_clkを受け取って、クロック信号のエッジでアサートされるクロック入力信号を生成する。遅延ライン部１２０は、第１直接位相検出部１５０及び第２直接位相検出部１７０の第１比較信号及び第２比較信号を利用して、前記バッファ１１０から入力される前記クロック入力信号を所定時間だけ遅延させる。ここで、前記遅延ライン部１２０は、第１制御器１２１、第１遅延ライン１２２、第２制御器１２３及び第２遅延ライン１２４を備える。前記遅延ライン部１２０内の第１制御器１２１は、第１直接位相検出部１５０から入力される第１比較信号に応じて、前記バッファ１１０から入力される前記クロック入力信号の遅延量を調整できる第１制御信号を生成する。前記遅延ライン部１２０内の第１遅延ライン１２２は、前記第１制御器１２１から入力される前記第１制御信号を利用して前記クロック入力信号を所定時間だけ遅延させて、第１クロック信号intclk1を生成する。前記遅延ライン部１２０内の第２制御器１２３は、第２直接位相検出部１７０から入力される第２比較信号に応じて前記バッファ１１０から入力される前記クロック入力信号の遅延量を調整できる第２制御信号を生成する。前記遅延ライン部１２０内の第２遅延ライン１２４は、前記第２制御器１２３から入力される前記第２制御信号を利用して、前記クロック入力信号を所定時間だけ遅延させ及び反転させて、第２クロック信号intclk2を生成する。デューティエラー補正部１３０は、前記遅延ライン部１２０から前記第１クロック信号intclk1及び前記第２クロック信号intclk2を受け取って、前記第１クロック信号intclk1の立下りエッジと前記第２クロック信号intclk2の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号int_clk及び第２混合クロック信号intclk2'を生成する役割をする。ここで、前記デューティエラー補正部１３０は、第１位相検出部１３１、混合部制御部１３２、第１位相混合部１３３及び第２位相混合部１３４を備える。前記デューティエラー補正部１３０内の第１位相検出部１３１は、前記遅延ライン部１２０から前記第１クロック信号intclk1及び前記第２クロック信号intclk2の反転された値を受け取り、前記第１クロック信号intclk1及び前記第２クロック信号intclk2の立下りエッジのうち、どちらが先行しているかを示す位相感知信号を生成する。前記デューティエラー補正部１３０内の混合部制御部１３２は、前記第１位相検出部１３１から入力された前記位相感知信号に応じて制御用の加重値Ｋを決定する。ここで、前記加重値Ｋは、複数個の加重信号を含む。前記デューティエラー補正部１３０内の第１位相混合部１３３は、前記混合部制御部１３２から前記加重値Ｋを受け取って、前記第１クロック信号intclk1には１から前記加重値Ｋを引いた値（すなわち、「１−Ｋ」）を適用し、前記第２クロック信号intclk2には前記加重値Ｋを適用して、デューティを補正した第１混合クロック信号int_clkを生成する。前記デューティエラー補正部１３０内の第２位相混合部１３４は、前記混合部制御部１３２から前記加重値Ｋを受け取って、前記第１クロック信号intclk1には前記加重値Ｋを適用し、前記第２クロック信号intclk2には１から前記加重値Ｋを引いた値（１−Ｋ）を適用して、デューティを補正した第２混合クロック信号intclk2'を生成する。第１遅延モデル部１４０は、前記デューティエラー補正部１３０からデューティが調整された前記第１混合クロック信号int_clkを受け取って、外部から印加された外部クロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号iclk1を生成する。第１直接位相検出部１５０は、前記外部クロック信号ext_clkを受け取って、前記第１遅延モデル部１４０から入力された前記第１補償クロック信号iclk1と比較して第１比較信号を生成する。第２遅延モデル部１６０は、前記デューティエラー補正部１３０からデューティが補正された前記第２混合クロック信号intclk2'を受け取って、外部から印加された外部クロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号iclk2を生成する。第２直接位相検出部１７０は、前記外部クロック信号ext_clkを受け取って、前記第２遅延モデル部１６０から入力された前記第２補償クロック信号iclk2と比較して第２比較信号を生成する。

図５は、図４のデューティサイクル補正が可能なＤＬＬの動作を示した動作タイミング波形図であって、これを参照して従来の技術に係るＤＬＬの動作を説明すれば、次のとおりである。

まず、外部クロック信号ext_clkがバッファ１１０を通して入力されると、遅延ライン部１２０により第１クロック信号intclk1及び第２クロック信号intclk2が生成されるが、このような第１クロック信号intclk1及び第２クロック信号intclk2は、立上りエッジの位相が互いに同じであるが、デューティ歪み(duty distorion)によって互いに異なるタイミングの立下りエッジを持つ場合が生じる。次いで、第１位相感知器１３１により第１クロック信号intclk1と第２クロック信号intclk2との立下りエッジのうち、どちらが先行しているかが判別され、これに伴い混合器制御部１３２が加重値Ｋを調整する。すなわち、第１クロック信号intclk1と第２クロック信号intclk2との立下りエッジの中間位相を探索するため加重値Ｋを調整するが、図５に示すように、第２クロック信号intclk2の立下りエッジが第１クロック信号intclk1の立上りエッジより先行している場合には、先行している第２クロック信号intclk2にさらに大きな加重値Ｋを付与することが通常であり、この値Ｋは普通０.５より少し大きな値で、正確な値は、シミュレーションを通して求められる。

初期には加重値Ｋが０に設定されており、第１補償クロック信号iclk1及び第２補償クロック信号iclk2が外部クロック信号ext_clkの立上りエッジとその位相が一致する瞬間から加重値Ｋを少しずつ増加させるが、このように加重値Ｋが増加される時ごとに、図５に示すように、第１位相混合器１３３の出力である第１混合クロック信号int_clkは、その立下りエッジが少しずつ前方に進められ、第２位相混合器１３４の出力である第２混合クロック信号intclk2'は、その立下りエッジが少しずつ後方に移動される。一方、装置内部で使用する内部クロック信号は、第１混合クロック信号int_clkであって、第２位相混合器１３４の出力である第２混合クロック信号intclk2'は、単に第２クロック信号intclk2を生成するためのものである。

上述したように、２つの位相の中間となる位相を位相混合器１３３、１３４が生成するためには、先行している位相に対して加重値Ｋを０.５より大きな値で付与しなければならないと述べたが、もし、第２クロック信号intclk2の立下りエッジが第１クロック信号intclk1の立上りエッジより先行している場合は、第１位相混合器１３３の加重値を０.６にし、第２位相混合器１３４の加重値は０.４にセッティングできる。この場合、第１位相混合器１３３では、第２クロック信号intclk2の入力に対しては０.６の加重値を適用し、第１クロック信号intclk1に対しては０.４（＝１−０.６）の値を適用する。もちろん、第２位相混合器１３４では、第１クロック信号intclk1の入力に対しては０.４の加重値を適用し、第２クロック信号ｉｎｔｃｌｋ２に対しては０.６（＝１−０.４）の値を適用する。

以上のように動作する前記出願発明は、図４に示すように、デューティ補正を行なうため、互いに相反したデューティを有する２つのクロックを生成するため、第１遅延ライン１２２と第２遅延ライン１２４とを使用する。

ここで、第１遅延ライン及び第２遅延ラインの入出力関係を見れば、同じクロックを受け取り、第２遅延ライン１２４の出力は反転されて出てくる。もし、第２遅延ライン１２４内でデューティの歪みが全くなしに第２遅延ラインの出力が反転されれば、図１の第１クロック信号intclk1と第２クロック信号intclk2とは、デューティが完全に反対の比率となる筈である。

一方、第２遅延ライン１２４の出力段に結合されているデューティ反転部分は、図６のように構成される。すなわち、第１遅延ライン１２２の出力は、２つのインバータが直列接続されて第１クロック信号intclk1に出力され、第２遅延ライン１２４の出力は３つのインバータが直列接続されて第２クロック信号intclk2に出力される。ここで、第１クロック信号intclk1と第２クロック信号intclk2とのデューティが互いに正反対となるように、インバータがサイジングされることが好ましい。しかし、実際にはこれらインバータをシミュレーション上で正しくサイジングをするとしても、工程、電圧、温度などの種々の原因によって、第１クロック信号intclk1と第２クロック信号intclk2とのデューティの間には正反対とならない誤差が発生する。このような誤差は、外部クロック信号CLKのデューティエラーを補正するにおいて、全部エラー要素として作用してディレイロックループの性能を低下させる原因となる。
韓国特許出願２００２−２８１２９号、発明の名称「デューティサイクル補正が可能なデジタルＤＬＬ装置及びデューティサイクル補正方法」、２００２年５月２１日出願ＳＯＶＣ(Symposium on VLSI Circuits)に発表の論文「Low Cost High Performance Register-Controlled Digital DLL for 1Gbps x 32DDR SDRAM」、Jong-Tae Kwak著

この発明は、上述したような問題点に鑑みてなされたものであって、その目的とするところは、デューティが互いに反転された関係にある２つのクロック信号を、各々第１遅延ラインと第２遅延ラインに印加するＤＬＬ及びそのクロック生成方法を提供することである。

この発明に係るディレイロックループは、クロック信号のデューティを補正できるディレイロックループであって、非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、第１比較信号及び第２比較信号を利用して、前記第１及び第２クロック入力信号が所定時間遅延された第１クロック信号及び第２クロック信号を出力するため、前記第１及び第２クロック入力信号を受け取るための遅延ライン手段と、前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成するためのデューティエラー補正部と、前記第１混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成するための第１遅延モデル部と、前記外部クロック信号と前記第１補償クロック信号とを比較して、第１比較信号を生成するための第１直接位相検出部と、前記第２混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成するための第２遅延モデル部と、前記外部クロック信号と前記第２補償クロック信号とを比較して、第２比較信号を生成するための第２直接位相検出部とを備えて構成されている。

好ましくは、前記遅延ライン手段は、前記第１直接位相検出部の第１比較信号に応じて遅延量を調整する第１制御信号を生成するための第１制御部と、前記第１制御信号に応じて前記第１クロックバッファから入力される前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成するための第１遅延ラインと、前記第２直接位相検出部の第２比較信号に応じて遅延量を調整する第２制御信号を生成するための第２制御部と、前記第２制御信号に応じて前記第２クロックバッファから入力される前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成するための第２遅延ラインとを含んで構成されている。

好ましくは、前記デューティエラー補正部は、前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成するための第１位相検出部と、前記位相検出信号に応じて複数個の加重値を決定するための混合器制御部と、前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成するための第１位相混合部と、前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成するための第２位相混合部とを含んで構成されている。

また、この発明にかかるディレイロックループは、クロック信号のデューティを補正できるディレイロックループであって、非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号の外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、第１比較信号及び第２比較信号を利用して前記第１クロック入力信号及び第２クロック入力信号が所定時間の遅延された第１クロック信号及び第２クロック信号を出力するため、前記第１クロック入力信号及び第２クロック入力信号を受け取るための遅延ライン手段と、前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて第１混合クロック信号及び第２混合クロック信号を生成するためのデューティエラー補正部と、前記第１混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成するための第１遅延モデル部と、前記第１クロック入力信号と前記第１補償クロック信号とを比較して、第１比較信号を生成するための第１直接位相検出部と、前記第２混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成するための第２遅延モデル部と、前記第１クロック入力信号と前記第２補償クロック信号とを比較して、第２比較信号を生成するための第２直接位相検出部とを備えて構成されているものである。

また、この発明に係るディレイロックループのクロック生成方法は、クロック信号のデューティを補正できるディレイロックループでクロックを生成するための方法であって、非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして、第２クロック入力信号を出力する第２ステップと、第１比較信号及び第２比較信号を利用して、前記第１クロック入力信号及び第２クロック入力信号を所定時間遅延させた第１クロック信号及び第２クロック信号を出力する第３ステップと、前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成する第４ステップと、前記第１混合クロック信号を受け取って外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成する第５ステップと、前記第１クロック入力信号と前記第１補償クロック信号とを比較して、第１比較信号を生成する第６ステップと、前記第２混合クロック信号を受け取って外部から流入したクロックと実際内部クロックとの間の時間差を補償し、第２補償クロック信号を生成する第７ステップと、前記第１クロック入力信号と前記第２補償クロック信号とを比較して、第２比較信号を生成する第８ステップとを含んでなる方法である。

好ましくは、前記第３ステップは、前記第１比較信号に応じて遅延量を調整する第１制御信号を生成する第９ステップと、前記第１制御信号に応じて前記前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成する第１０ステップと、前記第２比較信号に応じて遅延量を調整する第２制御信号を生成する第１１ステップと、前記第２制御信号に応じて前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成する第１２ステップとを含む。

好ましくは、前記第４ステップは、前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成する第９ステップと、前記位相検出信号に応じて複数個の加重値を決定する第１０ステップと、前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成する第１１ステップと、前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成する第１２ステップとを含む。

また、この発明に係るディレイロックループのクロック生成方法は、クロック信号のデューティを補正できるディレイロックループでクロックを生成するための方法であって、非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして第２クロック入力信号を出力する第２ステップと、第１比較信号及び第２比較信号を利用して、前記第１及び第２クロック入力信号を所定時間遅延させた第１クロック信号及び第２クロック信号を出力する第３ステップと、前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成する第４ステップと、前記第１混合クロック信号を受け取って外部から流入したクロックと実際内部クロックとの間の時間差を補償し、第１補償クロック信号を生成する第５ステップと、前記第１クロック入力信号と前記第１補償クロック信号とを比較して、第１比較信号を生成する第６ステップと、前記第２混合クロック信号を受け取って外部から流入したクロックと実際内部クロックとの間の時間差を補償し、第２補償クロック信号を生成する第７ステップと、前記第１クロック入力信号と前記第２補償クロック信号とを比較して、第２比較信号を生成する第８ステップとを含んでなる方法である。

また、この発明に係る半導体記憶素子は、クロック信号のデューティを補正できるディレイロックループを備える半導体記憶素子であって、非反転端子に外部から印加される外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、前記第１及び第２クロック入力信号を受け取って、前記外部クロック信号のデューティを補正するためのディレイロックループとを備えてなるものである。

また、この発明に係る半導体記憶素子のクロック処理方法は、クロック信号のデューティを補正できるディレイロックループを備える半導体記憶素子でクロックを処理するための方法であって、非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして、第２クロック入力信号を出力する第２ステップと、前記第１及び第２クロック入力信号を受け取って、前記外部クロック信号のデューティを補正する第３ステップとを含んでなる方法である。

この発明では、デューティが互いに反転された関係にある２つのクロック信号を、各々第１遅延ラインと第２遅延ラインとに印加するため、２つの同じクロックバッファ回路を使用し、クロックバッファ回路の入力は互いに相反するように接続する。そうすると、工程、電圧、温度などに関係なしに、２つのクロックバッファ回路から出力されるクロック信号のデューティが互いに正反対となることができる。

２つの同じクロックバッファを利用し、その入力を互いに反対に接続するこの発明の技術思想に従って、工程上の差、電圧変動、温度変化に関係なく常に互いに正反対のデューティを有するクロック信号を生成することができる。これに伴い、クロック信号のデューティを補正する場合において、その性能を極大化することができる。

以下、添付の図面を参照しながら、この発明の最も好ましい実施の形態を詳細に説明する。

図１は、この発明の一実施形態に係るＤＬＬの全体ブロック図である。従来の技術である図４との違いは、第１クロックバッファ４１０及び第２クロックバッファ４２０を使用して第１遅延ライン及び第２遅延ラインにデューティが反転関係にある２つのクロック信号を印加する点と、第２遅延ライン４３４の出力段にデューティ反転のためのインバータがない点である。

すなわち、この発明の一実施形態に係るＤＬＬは、外部クロック信号CLKと外部クロックバー信号CLKBを受け取ってバッファリングして、第１遅延ライン４３２及び第２遅延ライン４３４に出力する２つの第１クロックバッファ４１０及び第２クロックバッファ４２０を備えて構成される。この場合、第１クロックバッファ４１０及び第２クロックバッファ４２０の内部回路は、完全に同一にすることが好ましい。

第１クロックバッファ４１０の非反転端子「＋」には、外部クロック信号CLKが、反転端子「−」には、外部クロックバー信号CLKBが入力される。これに反し、第２クロックバッファ４２０の非反転端子「＋」には、外部クロックバー信号CLKBが、反転端子「−」には、外部クロック信号CLKが入力される。すなわち、第１クロックバッファ４１０と第２クロックバッファ４２０の入力は、互いに正反対の関係で接続されていることが分かる。したがって、第１クロックバッファ及び第２クロックバッファは、互いに正反対のデューティを有するクロック信号を出力することができる。

一方、外部クロック信号CLKと外部クロックバー信号CLKBは、チップセット(chip set)からＳＤＲＡＭへ常に印加されるディファレンシャル(differential)クロック信号である。また、ディファレンシャルクロック信号であるため、外部クロック信号CLKと外部クロックバー信号CLKBは、図３からも分かるように、常に正反対の位相関係（極性）でＤＲＡＭに印加される。

このようにクロックのデューティが互いに正反対の２つのクロック信号を第１クロックバッファ及び第２クロックバッファから第１遅延ライン及び第２遅延ラインに出力して従来技術と同じ方法で動作させれば、第１クロック信号intclk1と第２クロック信号intclk2とは、互いに立上りエッジが正確に一致しながらも、互いのデューティが正反対の状態となることができる。また、第１クロック信号と第２クロック信号とを第１位相混合部及び第２位相混合部で相手となるクロック信号の立上りエッジと立下りエッジとを各々混合すれば、５０％に近接したデューティを有するクロック信号を生成することができる（図３を参照）。

図２は、この発明の第２の実施形態に係るＤＬＬの全体ブロック図である。

２つの遅延ラインに正反対のデューティを有するクロック信号を印加するため、図１で用いられる外部クロック信号CLK及び外部クロックバー信号CLKBの接続状態とは反対の入力を２つのクロックバッファに入力してもよい。すなわち、第１クロックバッファ４１０の非反転端子「＋」に外部クロックバー信号CLKBを、反転端子「−」に外部クロック信号CLKを印加する反面、第２クロックバッファ４２０の非反転端子「＋」には外部クロック信号CLKを、反転端子「−」には外部クロックバー信号CLKBを印加しても、２つの遅延ラインに印加される各クロック信号は、デューティが互いに正反対となることができるためである。

また、他の実施の形態として、図１の第１クロックバッファ、あるいは図２の第２クロックバッファの出力信号を、２つの直接位相検出部４６０及び４８０に印加してもこの発明が解決しようとする目的を達成することができる。もちろん、この場合には、第１遅延モデル部及び第２遅延モデル部でクロックバッファの遅延を考慮してモデリングする必要がある。そして、この発明のまた他の実施形態として、第１クロックバッファ及び第２クロックバッファをＤＬＬの外部、すなわち前段に位置させることができる。これは、当業者における常套手段であるため、具体的な説明は省略する。

この発明の一実施形態に係るＤＬＬの全体ブロック図である。この発明の第２の実施形態に係るＤＬＬの全体ブロック図である。この発明に係るＤＬＬのデューティ補正を説明するための動作タイミング波形図である。従来の技術に係るＤＬＬの全体ブロック図である。従来の技術に係るＤＬＬの動作タイミング波形図である。従来の技術に係るＤＬＬブロック内の遅延ライン部の詳細図である。

符号の説明

４１０第１クロックバッファ
４２０第２クロックバッファ
４３０遅延ライン部
４３１第１制御器
４３２第１遅延ライン
４３３第２制御器
４３４第２遅延ライン
４４０デューティエラー補正部
４４１第１位相検出部
４４２混合器制御部
４４３第１位相混合部
４４４第２位相混合部
４５０第１遅延モデル部
４６０第１直接位相検出部
４７０第２遅延モデル部
４８０第２直接位相検出部

Claims

クロック信号のデューティを補正できるディレイロックループであって、
非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、
第１比較信号及び第２比較信号を利用して、前記第１クロック入力信号及び第２クロック入力信号がそれぞれ所定時間遅延されて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力するため、前記第１クロック入力信号及び第２クロック入力信号を受け取るための遅延ライン手段と、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成するためのデューティエラー補正部と、
前記第１混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成するための第１遅延モデル部と、
前記外部クロック信号の立上りエッジと前記第１補償クロック信号の立上りエッジとを比較して、第１比較信号を生成するための第１直接位相検出部と、
前記第２混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成するための第２遅延モデル部と、
前記外部クロック信号の立上りエッジと前記第２補償クロック信号の立上りエッジとを比較して、第２比較信号を生成するための第２直接位相検出部と
を備えてなり、
前記デューティエラー補正部は、
前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成するための第１位相検出部と、
前記位相検出信号に応じて複数個の加重値を決定するための混合器制御部と、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成するための第１位相混合部と、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成するための第２位相混合部と含む
ことを特徴とするディレイロックループ。
請求項１に記載のディレイロックループにおいて、
前記遅延ライン手段は、
前記第１直接位相検出部の第１比較信号に応じて遅延量を調整する第１制御信号を生成するための第１制御部と、
前記第１制御信号に応じて前記第１クロックバッファから入力される前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成するための第１遅延ラインと、
前記第２直接位相検出部の第２比較信号に応じて遅延量を調整する第２制御信号を生成するための第２制御部と、
前記第２制御信号に応じて前記第２クロックバッファから入力される前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成するための第２遅延ラインとを含む
ことを特徴とするディレイロックループ。
クロック信号のデューティを補正できるディレイロックループであって、
非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号の外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、
第１比較信号及び第２比較信号を利用して前記第１クロック入力信号及び第２クロック入力信号がそれぞれ所定時間遅延されて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力するため、前記第１クロック入力信号及び第２クロック入力信号を受け取るための遅延ライン手段と、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて第１混合クロック信号及び第２混合クロック信号を生成するためのデューティエラー補正部と、
前記第１混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成するための第１遅延モデル部と、
前記第１クロック入力信号の立上りエッジと前記第１補償クロック信号の立上りエッジとを比較して、第１比較信号を生成するための第１直接位相検出部と、
前記第２混合クロック信号を受け取って、外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成するための第２遅延モデル部と、
前記第１クロック入力信号の立上りエッジと前記第２補償クロック信号の立上りエッジとを比較して、第２比較信号を生成するための第２直接位相検出部と
を備えてなり、
前記デューティエラー補正部は、
前記第１クロック信号及び前記第２クロック信号の反転した値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成するための第１位相検出部と、
前記位相検出信号に応じて複数個の加重値を決定するための混合器制御部と、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成するための第１位相混合部と、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成するための第２位相混合部とを含む
ことを特徴とするディレイロックループ。
請求項３に記載のディレイロックループにおいて、
前記遅延ライン手段は、
前記第１直接位相検出部の第１比較信号に応じて遅延量を調整する第１制御信号を生成するための第１制御部と、
前記第１制御信号に応じて前記第１クロックバッファから入力される前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成するための第１遅延ラインと、
前記第２直接位相検出部の第２比較信号に応じて遅延量を調整する第２制御信号を生成するための第２制御部と、
前記第２制御信号に応じて前記第２クロックバッファから入力される前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成するための第２遅延ラインと含む
ことを特徴とするディレイロックループ。
請求項３に記載のディレイロックループにおいて、
前記第１遅延モデル部と前記第２遅延モデル部における遅延は、前記第１クロックバッファでの遅延を考慮して設定される
ことを特徴とするディレイロックループ。
クロック信号のデューティを補正できるディレイロックループでクロック信号を生成する方法であって、
非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして、第２クロック入力信号を出力する第２ステップと、
第１比較信号及び第２比較信号を利用して、前記第１クロック入力信号及び第２クロック入力信号をそれぞれ所定時間遅延させて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力する第３ステップと、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成する第４ステップと、
前記第１混合クロック信号を受け取って外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成する第５ステップと、
前記外部クロック信号の立上りエッジと前記第１補償クロック信号の立上りエッジとを比較して、第１比較信号を生成する第６ステップと、
前記第２混合クロック信号を受け取って外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成する第７ステップと、
前記外部クロック信号の立上りエッジと前記第２補償クロック信号の立上りエッジとを比較して、第２比較信号を生成する第８ステップと
を含んでなり、
前記第４ステップは、
前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成する第９ステップと、
前記位相検出信号に応じて複数個の加重値を決定する第１０ステップと、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成する第１１ステップと、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成する第１２ステップとを含む
ことを特徴とするクロック信号生成方法。
請求項６に記載のクロック信号生成方法において、
前記第３ステップは、
前記第１比較信号に応じて遅延量を調整する第１制御信号を生成する第１３ステップと、
前記第１制御信号に応じて前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成する第１４ステップと、
前記第２比較信号に応じて遅延量を調整する第２制御信号を生成する第１５ステップと、
前記第２制御信号に応じて前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成する第１６ステップとを含む
ことを特徴とする方法。
クロック信号のデューティを補正できるディレイロックループでクロック信号を生成するための方法であって、
非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして第２クロック入力信号を出力する第２ステップと、
第１比較信号及び第２比較信号を利用して、前記第１クロック入力信号及び第２クロック入力信号をそれぞれ所定時間遅延させて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力する第３ステップと、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成する第４ステップと、
前記第１混合クロック信号を受け取って外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第１補償クロック信号を生成する第５ステップと、
前記第１クロック入力信号の立上りエッジと前記第１補償クロック信号の立上りエッジとを比較して、第１比較信号を生成する第６ステップと、
前記第２混合クロック信号を受け取って外部から流入したクロックと実際の内部クロックとの間の時間差を補償し、第２補償クロック信号を生成する第７ステップと、
前記第１クロック入力信号の立上りエッジと前記第２補償クロック信号の立上りエッジとを比較して、第２比較信号を生成する第８ステップと
を備えてなり、
前記第４ステップは、
前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成する第９ステップと、
前記位相検出信号に応じて複数個の加重値を決定する第１０ステップと、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成する第１１ステップと、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成する第１２ステップとを含む
ことを特徴とするクロック信号生成方法。
請求項８に記載のクロック信号生成方法において、
前記第３ステップは、
前記第１比較信号に応じて遅延量を調整する第１制御信号を生成する第１３ステップと、
前記第１制御信号に応じて前記第１クロック入力信号を所定時間遅延させた第１クロック信号を生成する第１４ステップと、
前記第２比較信号に応じて遅延量を調整する第２制御信号を生成する第１５ステップと、
前記第２制御信号に応じて前記第２クロック入力信号を所定時間遅延させた第２クロック信号を生成する第１６ステップとを含む
ことを特徴とする方法。
クロック信号のデューティを補正できるディレイロックループを備える半導体記憶素子であって、
非反転端子に外部から印加される外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取って、第１クロック入力信号を出力するための第１クロックバッファと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取って、第２クロック入力信号を出力するための第２クロックバッファと、
前記第１クロック入力信号及び第２クロック入力信号を受け取って、それぞれ所定時間遅延させて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力するための遅延ライン手段と、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させるためのデューティエラー補正部と
を備えてなり、
前記デューティエラー補正部は、
前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成するための第１位相検出部と、
前記位相検出信号に応じて複数個の加重値を決定するための混合器制御部と、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成するための第１位相混合部と、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成するための第２位相混合部とを含む
ことを特徴とする半導体記憶素子。
クロック信号のデューティを補正できるディレイロックループを備える半導体記憶素子でクロック信号を処理するための方法であって、
非反転端子に外部クロック信号を受け取り、反転端子に前記外部クロック信号の反転信号である外部クロックバー信号を受け取ってバッファリングして、第１クロック入力信号を出力する第１ステップと、
非反転端子に前記外部クロックバー信号を受け取り、反転端子に前記外部クロック信号を受け取ってバッファリングして、第２クロック入力信号を出力する第２ステップと、
前記第１クロック入力信号及び第２クロック入力信号を受け取って、それぞれ所定時間遅延させて互いに立上りエッジが一致した第１クロック信号及び第２クロック信号を出力する第３ステップと、
前記第１クロック信号及び前記第２クロック信号を受け取って、前記第１クロック信号の立下りエッジと前記第２クロック信号の立下りエッジとの間に各々のエッジを移動させて、第１混合クロック信号及び第２混合クロック信号を生成する第４ステップと
を含んでなり、
前記第４ステップは、
前記第１クロック信号及び前記第２クロック信号の反転された値を受け取り、その立下りエッジのうち、どれが先行しているかを示す位相検出信号を生成する第９ステップと、
前記位相検出信号に応じて複数個の加重値を決定する第１０ステップと、
前記加重値を受け取って前記第１クロック信号に１から前記加重値を引いた値を適用し、前記第２クロック信号に前記加重値を適用して、デューティを補正した第１混合クロック信号を生成する第１１ステップと、
前記加重値を受け取って前記第１クロック信号に前記加重値を適用し、前記第２クロック信号に１から前記加重値を引いた値を適用して、デューティを補正した第２混合クロック信号を生成する第１２ステップとを含む
ことを特徴とする半導体記憶素子のクロック信号処理方法。