KR100701704B1 - 듀티 교정 회로 - Google Patents

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KR100701704B1
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조광준
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주식회사 하이닉스반도체
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Abstract

본 발명은 하나의 딜레이부와 딜레이 제어부를 사용하여 클록의 왜곡된 듀티를 교정함으로써 레이아웃(layout) 면적 및 전류(current) 소모를 감소시키는 듀티 교정 회로에 관하여 개시한다.
개시된 본 발명은 듀티가 왜곡된 입력 클록과 동일 페이즈 클록 및 반전 페이즈 클록을 생성하는 리피터, 반전 페이즈 클록의 페이즈를 지연시켜 피드백 클록을 생성하는 딜레이 라인, 동일 페이즈 클록과 피드백 클록의 페이즈를 비교하여 두 신호의 페이즈 차에 따른 지연조절신호를 생성하는 페이즈 비교기, 지연조절신호에 따라 딜레이 라인의 지연량을 조절하는 딜레이 제어부 및 동일 페이즈 클록과 피드백 클록을 하프 페이즈 블렌딩시켜 듀티가 보정된 클록을 출력하는 페이즈 믹서를 포함한다.
디엘엘(DLL), 디시시(DCC), 페이즈 비교기, 페이즈 믹서, 딜레이 라인

Description

듀티 교정 회로{duty cycle correction circuit}
도 1은 종래의 듀티 교정 회로의 블록 구성도,
도 2는 본 발명의 일실시예에 따른 듀티 교정 회로의 블록 구성도,
도 3은 도2의 페이즈 비교기의 실시예를 도시한 도면,
도 4는 도2의 페이즈 비교기의 다른 실시예를 도시한 도면,
도 5는 도2의 딜레이 제어부와 딜레이 라인의 실시예를 도시한 도면,
도 6은 도2의 페이즈 믹서의 실시예를 도시한 도면,
도 7은 도2의 페이즈 믹서의 다른 실시예를 도시한 도면,
도 8은 도2의 듀티 교정 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호 설명>
10 : 리피터 20 : 페이즈 비교기
30 : 딜레이 제어부 40 : 딜레이 라인
50 : 페이즈 믹서
본 발명은 듀티 교정 회로에 관한 것으로서, 보다 상세하게는 하나의 딜레이부와 딜레이 제어부를 사용하여 클록의 왜곡된 듀티를 교정함으로써 레이아웃(layout) 면적 및 전류(current) 소모를 감소시키는 듀티 교정 회로에 관한 것이다.
일반적으로 듀티 교정 회로(DCC: duty corrector circuit)란 외부 클록의 듀티 에러를 검출하여 DRAM 내부 클록의 듀티비가 50%를 유지할 수 있도록 클록을 보정하는 회로를 말한다.
DDR SDRAM과 같은 반도체 소자는 외부의 클록에 동기되어 데이터가 클록의 라이징 에지(rising edge)와 폴링 에지(falling edge)에서 입출력 동작이 일어난다. 그러므로 클록의 라이징 에지와 폴링 에지를 모두 이용하는 반도체 소자에서는 입출력되는 데이터는 외부 클록의 라이징/폴징에 정확하게 얼라인(align)되어야 한다.
데이터를 외부 클록에 동기시키기 위해서 DDR SDRAM의 내부에서 외부 클록을 받아 일정한 타임 딜레이를 준 내부 클록을 발생시켜 데이터의 출력을 제어하여야하는데 DLL(Delay Locked Loop) 또는 PLL(Phase Lock Loop)등의 회로가 이러한 기능을 수행한다.
한편, 외부 클록의 듀티(하이펄스 폭 대 로우펄스 폭 비율)가 왜곡되거나 칩 내부의 데이터 출력 제어 클록의 듀티가 왜곡되는 경우 유효한 데이터 윈도우(valid data window)가 작아지는 문제가 발생하는데 데이터 출력이 클록 듀티비가 1:1 인 경우 신호 무결성(signal integrity)이 최고임을 고려할 때 왜곡된 듀티를 보정하는 듀티 교정 회로는 반드시 필요한 회로이다.
이러한 듀티 교정 회로는 크게 아날로그(analog) 듀티 교정 회로와 디지털(digital) 듀티 교정 회로로 구분할 수 있으며, 클로즈드 루프(closed loop) 듀티 교정 회로와 오픈 루프(open loop) 듀티 교정 회로로 구분할 수 있고, 아날로그 듀티 교정 회로는 대부분 클로즈드 루프 듀티 교정 회로로 구현된다.
아날로그 듀티 교정 회로는 정밀도가 높고 PVT(Process Voltage Temperature) 변화에 둔감한 장점이 있지만 듀티 에러를 커패시터를 이용하여 검출하므로 듀티비가 50%인 클록을 얻기까지 많은 시간이 소요되는 단점이 있어 고속 동작에 적합하지 않다.
따라서 아날로그 듀티 교정 회로의 문제점을 해결하기 위하여 도 1에 도시된 바와 같은 페이즈 믹서 타입(phase mixer type)의 디지털 듀티 교정 회로가 사용된다. 종래의 페이즈 믹서 타입의 디지털 듀티 교정 회로는 고속 동작은 가능하지만 외부 입력 클록(External Clock)인 클록(CLK)과 클록바(CLKB)를 각각 라이징 에지에 얼라인하여 라이징 클록(CLK1)과 폴링 클록(CLK2)을 생성하기 위하여 2개의 디엘엘(1ST DLL, 2ND DLL)의 딜레이부를 필요로 하기 때문에 레이아웃(layout) 면적의 증가 및 전류(current) 소모가 큰 문제점이 있다.
또한 페이즈 믹서(PHASE MIXER)의 출력이 2개의 디엘엘(1ST DLL, 2ND DLL)에 피드백되어 2개의 딜레이 루프(1ST DELAY LOOP, 2ND DELAY LOOP)를 형성하기 때문에 듀티 교정 회로가 디엘엘(1ST DLL, 2ND DLL)에 종속되게 사용되어야 하는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 하나의 딜레이부와 딜레이 제어부를 사용하는 듀티 교정 회로가 디엘엘에 독립하여 클록의 왜곡된 듀티를 교정하도록 하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 듀티가 왜곡된 입력 클록과 동일 페이즈 클록 및 반전 페이즈 클록을 생성하는 리피터; 상기 반전 페이즈 클록의 페이즈를 지연시켜 피드백 클록을 생성하는 딜레이 라인; 상기 동일 페이즈 클록와 피드백 클록의 페이즈를 비교하여 두 신호의 페이즈 차에 따른 지연조절신호를 생성하는 페이즈 비교기; 상기 지연조절신호에 따라 상기 딜레이 라인의 지연량을 조절하는 딜레이 제어부; 및 상기 동일 페이즈 클록과 상기 피드백 클록을 하프 페이즈 블렌딩시켜 듀티가 보정된 클록을 출력하는 페이즈 믹서;를 포함한다.
여기서, 상기 리피터는 적어도 하나의 인버터를 포함하는 것이 바람직하다.
또한, 상기 딜레이 라인은 단위 딜레이 셀이 직렬 형태로 연속적으로 연결되어 구성되며, 상기 단위 딜레이 셀은 낸드게이트와 인버터 또는 낸드게이트와 낸드게이트를 포함할 수 있다.
또한, 상기 페이즈 비교기는 클록단자에 상기 동일 페이즈 클록이 입력되고 데이터단자에 상기 피드백 클록이 입력되는 D 플립플롭인 것이 바람직하다.
또한, 상기 페이즈 비교기는 상기 동일 페이즈 클록과 상기 피드백 클록을 단위 지연없이 페이즈 비교하는 제1비교기와 상기 동일 페이즈 클록과 단위 지연된 피드백 클록을 페이즈를 비교하는 제2비교기를 포함할 수 있다.
또한, 상기 딜레이 제어부는 시프트 레지시터와 카운터 중 어느 하나를 포함한다.
또한, 상기 페이즈 믹서는 상기 동일 페이즈 클록을 입력받는 제1인버터, 상기 피드백 클록을 입력받는 제2인버터 및 제1인버터와 제2인버터의 출력을 입력으로하는 제3인버터를 포함한다.
또한, 상기 페이즈 믹서는 상기 동일 페이즈 클록과 상기 피드백 클록 각각에 대해 복수의 트리 스테이트 인버터(tri-statr invert)가 병렬적으로 연결되어 구성될 수 있다.
또한, 상기 하프 페이즈 블렌딩은, 상기 동일 페이즈 클록의 라이징 에지와 상기 피드백 클록의 라이징 에지가 상기 딜레이 라인에 의해 얼라인된 상태에서, 상기 페이즈 믹서의 출력클록 신호의 라이징 에지는 상기 동일 페이즈 클록의 라이징 에지에서 생성하고, 상기 페이즈 믹서의 출력클록 신호의 폴링 에지는 상기 동일 페이즈 클록과 상기 피드백 클록의 폴링 에지의 중간 페이즈에서 생성한다.
또한, 상기 리피터는 상기 동일 페이즈 클록을 지연시킬 수 있다.
이하 도면을 참조하여 본 발명의 실시예에 대하여 보다 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 듀티 교정 회로의 블록 구성도이다. 도 2 에 도시된 바와 같이, 본 발명의 일실시예에 따른 듀티 교정 회로(DCC)는 리피터(10), 페이즈 비교기(20), 딜레이 제어부(30), 딜레이 라인(40) 및 페이즈 믹서(50)를 포함한다.
상기 리피터(10)는 입력 클록(CLK or CLKB)과 동일 페이즈 클록(REFCLK)을 페이즈 비교기(20)와 페이즈 믹서(50)로 입력하고, 입력신호와 180도 반전된 페이즈의 클록(REFCLKB)을 딜레이 라인(40)에 입력한다. 리피터(10)는 하나 이상의 인버터로 구현될 수 있다. 리피터(10)는 입력 클록(CLK or CLKB)과 동일 페이즈 클록을 지연시켜, 페이즈 비교기(20)와 페이즈 믹서(50)로 입력할 수 있다.
상기 페이즈 비교기(20)는 리피터(10)로부터 입력되는 동일 페이즈 클록(REFCLK)과 딜레이 라인(40)으로부터 입력되는 지연된 반전 페이즈 클록인 피드백 클록(FBCLKB)의 페이즈를 비교하여 두 신호의 페이즈 차에 따라 비교 결과 신호를 생성한다.
페이즈 비교기(20)는 플립플롭, 예를들면, 도3에 도시된 바와 같이, 클록단자에 동일 페이즈 클록(REFCLK)이 입력되고 데이터단자에 피드백 클록(FBCLKB)이 입력되는 D 플립플롭일 수 있다. 두 신호의 페이즈 차에 따른 비교 결과 신호는 업(Up) 또는 다운(Down) 신호이다.
또한 페이즈 비교기(20)는 도4에 도시된 바와 같이, 동일 페이즈 클록(REFCLK)과 피드백 클록(FBCLKB)을 단위 지연없이 페이즈 비교하는 제1비교기와 동일 페이즈 클록(REFCLK)과 단위 지연된 피드백 클록(FBCLK)을 페이즈 비교하는 제2비교기를 포함하여 구성될 수 있다. 여기서 단위 지연(unit delay)는 딜레이 제어 부(30)에 의해 제어될 수 있는 딜레이 라인(40)의 단위 딜레이를 의미하며, 두 신호의 페이즈 차에 따른 비교 결과 신호는 시프트 레프트(Shift left) 또는 시프트 라이트(Shift right) 신호이다.
상기 딜레이 제어부(30)는 페이즈 비교기(20)의 비교 결과 신호에 따라 딜레이 라인(40)의 딜레이를 제어한다. 딜레이 제어부(30)는 시프트 레지스터(shift resister) 또는 카운터(counter)에 의해 구현될 수 있다.
상기 딜레이 라인(40)은 입력되는 페이즈 반전 클록(REFCLKB)의 페이즈를 딜레이 제어부(30)의 제어신호에 따라 조절하여 피드백 클록(FBCLK)을 생성한다. 따라서 피드백 클록(FBCLKB)의 라이징 에지는 동일 페이즈 클록(REFCLK)의 라이징 에지에 얼라인(align)될 수 있다.
딜레이 라인(40)은 단위 딜레이 셀(unit delay cell)이 직렬 형태로 연속적으로 연결되어 구성될 수 있다. 여기서 단위 딜레이 셀은 낸드게이트와 인버터를 포함하는 형태 또는 낸드게이트와 낸드게이트를 포함하는 형태로 구성되는 것이 바람직하다.
도 5는 단위 딜레이 셀이 낸드게이트와 인버터를 포함하는 형태인 딜레이부가 시프터 레지스터로 구현되는 딜레이 제어부에 의해 제어되는 경우를 도시한다. 도 5에 도시된 바와 같이, 딜레이 라인(40)은 낸드게이트와 인버터를 포함하는 단위 딜레이 셀이 연속적인 직렬 형태로 연결되어 있고, 그 각각의 단위 딜레이 셀에는 시프트 레지스트가 병렬(parallel) 형태로 연결된다.
딜레이 라인(40)은 시프트 레지스터의 출력에 따라 입력으로 들어오는 페이 즈 반전 클록(REFCLKB)이 어느 하나의 단위 딜레이 셀로 인가되면 그 단위 딜레이 셀로부터 출력까지의 다른 단위 딜레이 셀들을 통해 페이즈가 딜레이되어 출력된다.
딜레이 제어부(30)는 페이즈 지연이 더 필요하다면 시프트 레지스터에서 시프트 레프트(shift-left) 신호를 발생시키며, 페이즈 지연을 줄이려면 시프트 레지스터에서 시프트 라이트(shift-right) 신호를 발생시킨다.
상기 페이즈 믹서(50)는 동일 페이즈 클록(REFCLK)과 딜레이 라인을 거쳐 지연된 페이즈 반전 클록인 피드백 클록(FBCLKB)을 하프 페이즈 블렌딩(half phase blending)한다. 여기서 하프 페이즈 블렌딩이란 듀티 왜곡된 클록의 형태가 하이(로우) 펄스 폭에서 모자란 값 만큼 로우(하이) 펄스 폭을 가진다는 것을 이용한 것이다.
다시 설명하면, 동일 페이즈 클록(REFCLK)의 라이징 에지와 피드백 클록(FBCLKB)의 라이징 에지를 얼라인한 후, 출력클록 신호의 라이징 에지는 동일 페이즈 클록(REFCLK)의 라이징 에지에서 생성하고 출력클록 신호의 폴링 에지는 동일 페이즈 클록(REFCLK)과 피드백 클록(FBCLKB)의 폴링 에지의 중간 페이즈에서 생성한다. 따라서 듀티가 왜곡된 입력펄스는 듀티가 50%로 교정되어 출력될 수 있게 된다.
페이즈 믹서(50)는 도 6에 도시된 바와 같이, 동일 페이즈 클록(REFCLK)을 입력받는 제1인버터, 피드백 클록(FBCLKB)을 입력받는 제2인버터 및 제1인버터와 제2인버터의 출력을 입력으로하는 제3인버터를 포함하여 구성될 수 있다.
페이즈 믹서(50)의 출력(CLKOUT)이 정확히 듀티 50%가 될 수 있도록 하기 위하여, 동일 페이즈 클록(REFCLK)의 페이즈가 피드백 클록(FBCLKB)의 페이즈보다 앞서는 경우 제2인버터보다 제1인버터의 사이즈를 키워주는 것이 바람직하며, 동일 페이즈 클록(REFCLK)의 페이즈가 피드백 클록(FBCLKB)의 페이즈보다 뒤인 경우 제2인버터의 사이즈를 제1인버터보다 키워주는 것이 바람직하다. 그러나 입력 클록은 상기 두 경우 모두 발생 가능성이 있음으로 제1인버터와 제2인버터의 사이즈는 동일하게 구성하는 것이 더 바람직하다.
또한 페이즈 믹서(50)는 도 7에 도시된 바와 같이, 입력되는 동일 페이즈 클록(REFCLK)과 피드백 클록(FBCLKB) 각각에 대해 복수의 트리 스테이트 인버터(tri-statr invert)가 병렬적으로 연결되어 구성될 수 있다. 여기서 트리 스테이트 인버터란 제어신호(
Figure 112006002284950-pat00001
)에 따라 인버터로 동작하거나 출력(CLKOUT)이 하이 임피던스 상태로 존재할 수 있는 회로이다.
동일 페이즈 클록(REFCLK) 쪽에 연결되어 있는 트리 스테이트 인버터가 모두 인버터로 동작하면 피드백 클록(FBCLKB) 쪽에 연결되어 있는 트리 스테이트 인버터들은 모두 하이 임피던스 상태가 된다. 이때 페이즈 믹서(50)의 출력(CLKOUT)은 동일 페이즈 클록(REFCLK)이 그대로 바이패스(bypass)되는 상황이 된다.
동일 페이즈 클록(REFCLK)이 바이패스되는 상황을 가중치 0으로 정의하면 가중치를 점점 증가시킨다는 것은 동일 페이즈 클록(REFCLK)에 연결되는 트리 스테이트 인버터에서 인버터로 동작하는 개수를 줄여가면서, 줄여가는 만큼에 해당하는 트리 스테이트 인버터를 피드백 클록(FBCLKB) 쪽에서 인버터로 동작시킨다는 것이 다. 따라서 정확하게 동일 페이즈 클록(REFCLK)과 피드백 클록(FBCLKB) 페이즈 사이의 페이즈를 갖는 출력 신호(CLKOUT)를 생성할 수 있게 된다.
본 발명의 일실시예에 따른 듀티 교정 회로는 종래 기술과는 달리 하나의 딜레이 라인 및 딜레이 제어부로 왜곡된 듀티를 교정하는 구조를 가지므로써, 종래 기술의 2번째 디엘엘(2ND DLL) 및 딜레이 루프(2ND DELAY LOOP)가 제거될 수 있다.
일반적으로 DLL(Delay Locked Loop)에서 가장 큰 면적을 차지하는 것이 딜레이 라인인 점을 고려할 때, 본 실시예의 듀티 교정 회로는 종래의 듀티 교정 회로에 비하여 레이아웃(layout) 면적 및 전류(current) 소모가 감소 되게 된다.
또한 종래의 DLL 및 듀티 교정 회로는 클록의 라이징 에지에 DLL 클록의 라이징 에지를 얼라인하는 DLL 루프와 클록의 라이징 에지에 DLL 클록의 폴링 에지를 얼라인하는 DLL 루프, 즉 듀얼(dual) 루프(1ST DELAY LOOP, 2ND DELAY LOOP)를 구성하고 듀얼 루프의 출력을 이용하여 듀티를 보정하는 구조를 가져 듀티 교정 회로가 DLL에 종속된 형태이다.
반면, 본 발명의 실시예에 따른 듀티 교정 회로는 클록의 라이징 에지에 DLL 클록의 폴링 에지를 얼라인하는 DLL 루프(종래 기술의 2ND DELAY LOOP)가 제거되고, 듀티 교정 회로를 위한 독립 루프의 구성을 가진다. 즉 본 실시예의 듀티 교정 회로는 종래의 듀티 교정 회로와 달리 DLL과 무관하게 구성될 수 있기 때문에 외부 클록 버퍼에서 데이터 출력 제어 클록(data output control clock)이 데이터를 출력하기 전 어느 곳에나 위치할 수 있다. 그러나, 본 실시예의 듀티 교정 회로는 데이터 출력 제어 클록 드라이버의 앞 단에 위치될 때 가장 바람직한 특성을 가질 수 있다.
이하 본 발명의 일실시예에 따른 듀티 교정 회로의 동작을 설명한다.
도 8은 도2의 듀티 교정 회로의 동작을 설명하기 위한 타이밍도이다. 도 8을 참조하면, 리피터(10)는 입력 클록과 동일한 페이즈를 가지는 동일 페이즈 클록(REFCLK)을 생성하여 페이즈 비교기(20) 및 페이즈 믹서(50)로 입력한다. 또한 리피터(10)는 입력 클록과 180도 반전된 페이즈를 가지는 반전 페이즈 클록(REFCLK)을 생성하여 딜레이 라인(40)으로 입력한다.
페이즈 비교기(20)는 동일 페이즈 클록(REFCLK)와 피드백되는 피드백 클록(FBCLKB)의 페이즈를 비교하여 두 신호의 페이즈 차에 따른 제어신호를 딜레이 제어부(30)로 입력하면 딜레이 제어부(30)는 제어신호에 따라 딜레이 라인(40)의 딜레이를 조절하여 동일 페이즈 클록(REFCLK)의 라이징 에지에 피드백 클록(FBCLKB)의 라이징 에지가 얼라인되도록 한다.
페이즈 믹서(50)는 동일 페이즈 클록(REFCLK)과 얼라인된 피드백 클록(FBCLKB)을 입력받아 하프 페이즈 블렌딩하면 왜곡된 듀티가 정정된 즉, 듀티 50%인 출력신호(CLKOUT)를 생성할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명의 듀티 교정 회로는 하나의 딜레이부와 딜레이 제어부를 사용하여 클록의 왜곡된 듀티를 교정하는 구조를 가지므로써, 종 래 기술에 비하여 레이아웃(layout) 면적 및 전류(current) 소모가 감소되는 효과가 있다.
또한 본 발명의 듀티 교정 회로는 종래의 듀티 교정 회로와 달리 DLL과 무관하게 구성될 수 있기 때문에 외부 클록 버퍼에서 데이터 출력 제어 클록(data output control clock)이 데이터를 출력하기 전 어느 곳에나 위치할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 듀티가 왜곡된 입력 클록과 동일 페이즈 클록 및 반전 페이즈 클록을 생성하는 리피터;
    상기 반전 페이즈 클록의 페이즈를 지연시켜 피드백 클록을 생성하는 딜레이 라인;
    상기 동일 페이즈 클록과 피드백 클록의 페이즈를 비교하여 두 신호의 페이즈 차에 따른 지연조절신호를 생성하는 페이즈 비교기;
    상기 지연조절신호에 따라 상기 딜레이 라인의 지연량을 조절하는 딜레이 제어부; 및
    상기 동일 페이즈 클록과 상기 피드백 클록을 하프 페이즈 블렌딩시켜 듀티가 보정된 클록을 출력하는 페이즈 믹서;
    를 포함하는 듀티 교정 회로.
  2. 제 1 항에 있어서,
    상기 리피터는 적어도 하나의 인버터를 포함하는
    듀티 교정 회로.
  3. 제 1 항에 있어서,
    상기 딜레이 라인은 단위 딜레이 셀이 직렬 형태로 연속적으로 연결되어 구성되며,
    상기 단위 딜레이 셀은 낸드게이트와 인버터를 포함하는
    듀티 교정 회로.
  4. 제 1 항에 있어서,
    상기 딜레이 라인은 단위 딜레이 셀이 직렬 형태로 연속적으로 연결되어 구성되며,
    상기 단위 딜레이 셀은 낸드게이트와 낸드게이트를 포함하는
    듀티 교정 회로.
  5. 제 1 항에 있어서,
    상기 페이즈 비교기는 클록단자에 상기 동일 페이즈 클록이 입력되고 데이터단자에 상기 피드백 클록이 입력되는 D 플립플롭인
    듀티 교정 회로.
  6. 제 1 항에 있어서,
    상기 페이즈 비교기는 상기 동일 페이즈 클록과 상기 피드백 클록을 단위 지연없이 페이즈 비교하는 제1비교기와 상기 동일 페이즈 클록과 단위 지연된 피드백 클록을 페이즈 비교하는 제2비교기를 포함하는
    듀티 교정 회로.
  7. 제 1 항에 있어서,
    상기 딜레이 제어부는 시프트 레지시터와 카운터 중 어느 하나를 포함하는
    듀티 교정 회로.
  8. 제 1 항에 있어서,
    상기 페이즈 믹서는 상기 동일 페이즈 클록을 입력받는 제1인버터, 상기 피드백 클록을 입력받는 제2인버터 및 제1인버터와 제2인버터의 출력을 입력으로하는 제3인버터를 포함하는
    듀티 교정 회로.
  9. 제 1 항에 있어서,
    상기 페이즈 믹서는 상기 동일 페이즈 클록과 상기 피드백 클록 각각에 대해 복수의 트리 스테이트 인버터(tri-statr invert)가 병렬적으로 연결되어 구성되는
    듀티 교정 회로.
  10. 제 1 항에 있어서,
    상기 하프 페이즈 블렌딩은,
    상기 동일 페이즈 클록의 라이징 에지와 상기 피드백 클록의 라이징 에지가 상기 딜레이 라인에 의해 얼라인된 상태에서,
    상기 페이즈 믹서의 출력클록 신호의 라이징 에지는 상기 동일 페이즈 클록의 라이징 에지에서 생성하고,
    상기 페이즈 믹서의 출력클록 신호의 폴링 에지는 상기 동일 페이즈 클록과 상기 피드백 클록의 폴링 에지의 중간 페이즈에서 생성하는
    듀티 교정 회로.
  11. 제 1 항에 있어서,
    상기 리피터는 상기 동일 페이즈 클록을 지연시키는
    듀티 교정 회로.
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