KR101331441B1 - 다단 위상믹서 회로 - Google Patents

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KR101331441B1
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clock signal
phase mixer
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control signal
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KR1020120071362A
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박홍준
임지훈
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포항공과대학교 산학협력단
에스케이하이닉스 주식회사
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Abstract

본 발명의 다단 위상믹서 회로에서 가중치 제어코드의 최소값부터 최대값까지의 모든 범위에서 가중치 제어코드의 단위변화에 대한 출력 클럭신호의 위상차이를 균일하게 되도록 이진 제어코드에 의해 반전 로직 회로를 제어한다.

Description

다단 위상믹서 회로{multi-stage phase mixer circuit}
본 발명은 다단 위상믹서 회로에 관한 것으로, 상세하게는 둘 이상의 입력 클럭신호에 대한 위상 믹싱 동작을 두 단(2-stage) 또는 3단 이상의 복수단(multi-stage)으로 나누어 수행함으로써 출력 클럭신호의 위상 값 차이를 보다 균일하게 하는 기술에 관한 것이다.
집적회로 칩에서, 외부 클럭신호에 동기된 칩 내부 클럭신호를 생성하는 PLL(Phase Locked Loop)이나 DLL(Delayed Locked Loop)과 같은 회로에서 seamless boundary switching등의 특성을 달성하기 위해 위상믹서(phase mixer)를 사용하는 경우가 많다.
위상믹서는, 주파수가 서로 같고 위상이 서로 다른 두 개의 클럭신호를 입력으로 받아서, 이 두 입력 신호를 믹싱하는 장치를 말한다. 믹싱에 의해서 입력 신호와 주파수는 같되 위상은 두 입력 신호 위상의 사이에 위치하는 클럭신호가 출력된다. 출력 클럭신호의 위상을 두 입력 클럭신호의 위상 중에서 어느 클럭신호의 위상에 가깝게 할지는 가중치(weight)를 두어서 조정한다. 예를 들어, 가중치가 0일 때에는 출력신호의 위상값을 한 입력 클럭신호의 위상값과 같게 하고 가중치가 1일 때에는 출력신호의 위상값을 다른 한 입력 클럭신호의 위상값과 같게 한다.
도 1은 종래 기술에 따른 위상믹서 회로(100)의 한 실시 예를 나타낸 회로도이다. 도 1에 도시한 위상믹서 회로는 세 개의 인버터(110, 120, 130)로 구성되고, 제1 및 제2 입력 클럭신호(In1, In2)가 입력되고, 한 개의 클럭신호(Out)가 출력된다. 제1 인버터(110)와 제2 인버터(120)의 입력단자에는 각각 제1 및 제2 입력 클럭신호(In1, In2)가 연결되고 그 출력 단자가 서로 단락(shorted)되어 있고, 위상 믹싱 동작을 수행한다. 제1 인버터(110)와 제2 인버터(120)는 둘 다 weighted 인버터로서 그 가중치 C<1:N>,
Figure 112012052424914-pat00001
는 서로 보수(complementary) 관계를 가진다. 여기서 가중치 C<1:N>란 N비트의 이진수로 이루어진 코드값을 나타내고,
Figure 112012052424914-pat00002
는 그의 보수를 나타낸다. 예를 들어 N이 3이고, C<1:N>이 "0 0 0"이라면,
Figure 112012052424914-pat00003
는 "1 1 1"이 된다. 제3 인버터(130)의 입력단자는 상기 제1 인버터(110)와 제2 인버터(120)의 공통 출력단자에 연결되고 제3 인버터(130)의 출력단자가 위상믹서의 출력단자(Out)로 사용된다.
도 2는 N이 3일 경우, 가중치 (C<1:N>,
Figure 112012052424914-pat00004
)의 값에 따라 위상믹서의 출력파형(Out)이 변화됨을 보인 것이다. 예를 들어, 가중치 (C<1:3>,
Figure 112012052424914-pat00005
)의 이진코드값이 ('0 0 0', '1 1 1')일 경우는 위상믹서의 출력파형(Out)이 제 1 입력 클럭신호(In1)의 파형과 같고, 이후, 이진코드값이 하나씩 증가할 때 마다 위상믹서의 출력파형(Out)은 제2 입력 클럭신호(In2)의 입력파형쪽으로 이동하고, 가중치 (C<1:3>,
Figure 112012052424914-pat00006
)의 이진코드값이 ('1 1 1', '0 0 0')에 도달하면 위상믹서의 출력파형(Out)은 제2 입력 클럭신호(In2)의 파형과 같아진다.
일반적으로 위상믹서는 해상도를 증가시키고 지터(jitter)를 줄이기 위해 가중치 제어코드에 따라 균등한 딜레이(delay) 차이를 가지는 것이 좋다. 그러나, 보통 도 2에서 나타내었듯이 제1 인버터(110)와 제2 인버터(120)회로의 풀-업(pull-up), 풀-다운(pull-down)부의 구동력 차이에 의해 딜레이(delay)는 균등하지 않고 가운데 쪽으로 몰리는 현상이 발생한다. 즉, 가중치 제어코드의 중간 값에서는 출력 클럭신호의 위상차이가 작고, 가중치 제어코드의 최소 또는 최대값 부근에서는 출력 클럭신호의 위상차이가 크게 된다.
본 발명의 목적은 위상믹서 회로에서 가중치 제어코드의 최소값부터 최대값까지의 모든 범위에서 가중치 제어코드의 단위변화에 대한 출력 클럭신호의 위상차이를 균일하게 하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 다단 위상 믹서회로는, 제1 입력 클럭신호 및 제2 입력 클럭신호가 입력되고, 제1 코스 제어 신호에 의해 제어되어, 제1 중간 클럭신호를 출력하는 제1 위상믹서; 상기 제1 입력 클럭신호 및 상기 제2 입력 클럭신호가 입력되고, 제2 코스 제어 신호에 의해 제어되어, 제2 중간 클럭신호를 출력하는 제2 위상믹서; 및 상기 제1 중간 클럭신호 및 상기 제2 중간 클럭신호가 입력되고, 파인 제어 신호에 의해 제어되어, 출력 클럭신호를 출력하는 제3 위상믹서;를 포함하는 것을 특징으로 한다.
본 발명의 다단 위상믹서 회로에서 가중치 제어코드의 최소값부터 최대값까지의 모든 범위에서 가중치 제어코드의 단위변화에 대한 출력 클럭신호의 위상차이를 균일하게 하는 효과가 있다.
도 1은 종래의 위상믹서 회로의 한 예이다.
도 2는 종래의 위상믹서 회로의 문제점을 설명하기 위한 파형도이다.
도 3은 본 발명에 따른 위상믹서 회로를 개략적으로 나타낸 것이다.
도 4는 본 발명에 따른 위상믹서 회로를 보다 구체적으로 나타낸 것이다.
도 5는 제1 인버터에 대한 구체적인 실시 예이다.
도 6은 본 발명에서 가중치 제어코드가 4비트인 경우의 파형도이다.
도 7은 종래 기술에서 가중치 제어코드가 4비트인 경우의 파형도이다.
도 8은 종래기술과 본 발명의 지연 간격을 서로 비교한 결과이다.
도 9는 본 발명의 다른 실시 예이다.
도 10은 도 9에 나타난 본 발명의 회로에 대한 동작 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 3은 본 발명에 따른 위상믹서 회로(200)를 개략적으로 나타내는 블록도이다. 본 발명의 위상믹서 회로는 두 개의 입력 클럭신호를 입력으로 받아들여 위상 믹싱 및 위상 제어 동작을 두 단계에 걸쳐 나누어 진행한 다음, 출력 클럭신호를 내보낸다. 이를 위해 본 발명에 따른 위상믹서는 최소한 세 개의 믹서(제1 믹서(210), 제2 믹서(220) 및 제3 믹서(230)로 구성되되, 제1 믹서(210)와 제2 믹서(220)가 첫 단(first stage) 믹서를 구성하고 제3 믹서(230)가 둘째 단(second stage) 믹서를 구성한다. 제1 믹서(210) 및 제2 믹서(220)에는 제1 및 제2 입력 클럭신호가 입력되고, 제1 중간 클럭신호 및 제2 중간 클럭신호를 출력된다. 제1 중간 클럭신호 및 제2 중간 클럭신호는 둘째 단 믹서로 입력되어 출력 클럭신호를 생성한다. 제1 코스(coarse) 제어신호 및 제2 코스(coarse) 제어신호는 본 발명의 첫 단에 포함된 제1 믹서(210) 및 제2 믹서(220)의 위상을 제어한다. 파인(fine) 제어신호는 본 발명의 둘째 단에 포함된 제3 믹서(230)의 위상을 제어한다.
도 3에 도시된 본 발명의 한 실시 예는, 도 4의 회로도에 의해 더욱 구체적으로 구현될 수 있다. 이하, 도 4의 회로에 대하여 보다 자세하게 설명한다. 설명의 편의상, 제1 및 제2 입력 클럭신호의 명칭 (In1, In2) 및 출력 클럭신호(Out)의 명칭은 종래의 기술과 중복되어 사용하고 있음을 유의하여야 한다. 또한 도 3과 도 4의 같은 구성은 도면의 부호에 있어서도 서로 공통되게 사용된다. 제1 믹서(210)에 제1 및 제2 입력 클럭신호(In1, In2)가 입력되면 이 두 신호는 믹싱되어 제1 중간 클력 신호(drv1)가 생성된다. 제1 믹서(210)을 구성하는 두 개의 인버터(211, 213)는 각각 가중치 제어코드 (S<0:N>,'1')와 (
Figure 112013057648941-pat00007
)에 의해 그 세기가 결정된다. 제2 믹서(220)도, 제1 믹서(210)와 마찬가지로, 두 개의 입력 클럭신호(In1, In2)가 입력된 다음 믹싱되어 제2 중간 클럭신호(drv2)가 생성된다. 제2 믹서(220)을 구성하는 두 개의 인버터(221, 223)는 각각 가중치 제어코드 (S<0:N>,'0')와 (
Figure 112013057648941-pat00023
)에 의해 그 세기가 결정된다. 상기 가중치 제어코드 (S<0:N>,'1')와 (S<0:N>,'0')는 각각 한 개의 써모(Thermometer) 코드로서 두 코드값의 차이가 1 LSB이다.
둘째 단(second stage) 믹서에 포함되는 제3 믹서(230)는 두 개의 중간 클럭신호(drv1, drv2)를 입력으로 받아들이고 이 두 신호를 믹싱시켜 이를 전체 위상믹서의 출력단자(Out)로 출력시킨다. 제3 믹서(230)을 구성하는 두 개의 인버터(231, 233)는 각각 가중치 제어코드 (T<0:M>,'1')와 (
Figure 112012052424914-pat00009
)에 의해 그 세기가 결정된다. 가중치 제어코드 (T<0:M>,'1')도 한 개의 써모(Thermometer) 코드이다.
도 5는 제1 인버터(211)에 대한 구체적인 회로의 한 예이다. 제1 인버터(211)는 N+2개의 단위 3 상태 인버터(Tri-state inverter, 211a)를 병렬로 연결하여 하나의 반전 로직으로 동작한다. 제1 인버터(211)는 제1 입력 클럭신호(In1)가 입력되어 제1 중간 클럭신호(drv1)가 출력된다. N+2 비트의 써모(Thermometer) 코드(S<0:N>,'1')가 제1 인버터(211)의 구동 세기(driving strength)를 결정한다. 만약 각각의 단위 3 상태 인버터(211a)가 모두 동일한 구동 세기를 가진다면, 제1 인버터(211)의 구동 세기는 결국 써모(Thermometer)코드의 '1'의 개수와 정확히 비례한다. 예를 들어, 써모(Thermometer) (S<0:N>,'1')의 '1'의 개수가 k 개일 때, 도 4에서 제1 믹서의 제1 중간 클럭신호(drv1)의 위상인 ph{drv1}은 다음 식으로 표현된다.
Figure 112012052424914-pat00010
마찬가지로, 도 4에서 제2 믹서(220)의 제2 중간 클럭신호(drv2)의 위상인 ph{drv2}은 다음 식으로 표현된다.
Figure 112012052424914-pat00011
따라서 제1 믹서의 제1 중간 클럭신호(drv1)의 위상과 제2 믹서의 제2 중간 클럭신호(drv2)의 위상은 가중치 제어코드 (S<0:N>)의 1 LSB에 해당하는 만큼 차이가 나게 된다.
도 4에서 제3 믹서(230)의 가중치 제어코드 (T<0:M>,'1')의 '1'의 개수가 j 개일 때, 상기 ph{drv1}과 ph{drv2}와 마찬가지로, 제3 믹서(230)의 출력 클럭신호(Out)의 위상인 ph{Out}은 다음 식으로 표현된다.
Figure 112013057648941-pat00024

도 4의 다른 인버터(213, 221, 223, 231, 233)도 그 회로는 도 5에 보인 제1 인버터(211)의 회로와 동일하고 다만 가중치 제어코드만 서로 다르다. 한편, 본 발명에서 여러 인버터(211, 213, 221, 223, 231, 233)는 구체적인 회로의 형태가 도5의 회로로 국한될 필요는 없다. 구동의 세기가 조절될 수 있는 반전 로직(inverting logic)의 회로라면, 앞서 설명한 본 발명의 기술적 사상을 구현하는 데에 있어 아무런 지장이 없다. 또한 굳이 반전 로직의 회로가 아니어도 상관은 없다. 본 발명에서 인버터와 같은 반전 로직의 회로를 예로 든 것은 설명의 편의상 간편하기 때문이며, 비반전 로직(non-inverting logic)의 회로를 가지고서도 제1 믹서 내지 제3 믹서를 꾸미는 것도 가능하다.
본 발명과 종래의 기술을 서로 비교하기 위하여, 도 1에 보인 바와 같은 종래의 기술에서 가중치 제어코드가 4비트인 경우 서로 다른 16개의 위상 출력을 도 7에 도시하였다. 이 도면에서 보듯이, 가중치 제어 코드의 단위변화에 대한 위상차이는 제어코드의 가운데 부분에서는 간격이 좁아지고 가장자리 부분의 간격은 늘어나는 단점이 있다.
반면에, 같은 가중치 제어코드가 부여되었을 때 본 발명의 위상 믹서의 경우에는 도 6에 도시된 것처럼 이러한 단점이 극단적으로 완화된 것을 볼 수 있다. 이같은 본 발명의 장점은 위상의 믹싱이 두 단에 걸쳐 정밀하게 이루어진다는 것에 기인한다. 도1에 도시된 것과 같은 종래의 발명에서는 위상의 믹싱이 제1 인버터(110) 및 제2 인버터(120)에 의해 한번 이루어지는 반면, 도 3에 도시된 것과 같은 본 발명에서는, 제1 위상믹서(210)과 제2 위상믹서(220)가 포함되는 첫 단의 위상 믹서에서 최초의 믹싱이 이루어진 다음, 제3 위상믹서(230)가 포함된 둘째 단의 위상 믹서에 의해 두 번째의 믹싱이 이루어진다. 이때 첫 단의 위상 믹싱 동작에서는 가중치 제어코드에 의해 코스(coarse)제어가 이루지고, 둘째 단에서는 파인(fine) 제어가 이루어지게 된다.
다음으로, 이상적인 지연 간격을 기준으로 삼아 단위 제어코드 변화에 따른 지연 시간 차이를 면밀하게 서로 비교해 본 결과를 도 8에 도시하였다. 종래의 위상 믹서의 경우에, 지연 시간의 차이가 이상적인 값으로부터 최대 10ps 까지 벗어나는 경우가 생긴다. 그러나 본 발명에 따른 두 단(2-stage)위상 믹서의 경우에는, 모든 경우에서 4ps의 오차 내로 파형이 나타나는 것을 확인할 수 있다.
본 발명의 다른 실시 예를 도 9에 도시하였다. 이하, 이 실시 예를 구체적으로 설명함으로써 본 발명에서 이루고자 하는 기술적인 사상이 더욱 확장되고, 또 뚜렷해질 것이다. 도 9는 3 단(3-stage)의 위상 믹서를 구성한 회로도(300)를 보여 주고 있다. 제1단(310) 및 제2단 위상 믹서(320)의 출력은 가중치 제어코드 (P<0:L>,'1'), (P<0:L>,'0')와 그의 상보적인 신호 (P<0:L>,'1'), (P<0:L>,'0') 및 (S<0:N>,'1'), (S<0:N>,'0')와 그의 상보적인 신호 (S<0:N>,'1'), (S<0:N>,'0')에 의해, 위상 지연의 최소치와 최대치 사이에서 적절하게 간격이 조절될 수 있는 클럭 신호들을 생성해 낸다. 제3단 위상 믹서(330)는 가중치 제어코드 (T<0:M>,'1')와 그의 상보적인 신호 (T<0:M>,'1')에 의해 제2단 위상믹서(320)의 출력을 다시 믹싱하고 제어하여 최종 클럭신호(Out)을 출력한다. 각 단에 입력되는 가중치 제어코드의 L, N, M은 각각 정수이며, 제어코드의 비트수를 나타낸다.
도 10에는 도 9에서 도시된 본 발명의 3 단(3-stage)의 위상 믹서(300)를 시뮬레이션한 결과를 보여주고 있다. 가중치 제어코드가 6비트인 경우, 서로 다른 64개의 위상 출력을 도 10에 도시하였다. 가중치 제어코드의 단위 변화에 따른 딜레이 차이가 균일하게 나타난 것을 확인할 수 있다.
본 발명에 따른 지연고정루프는 출력 클럭신호 위상의 해상도 특성을 개선하여 위상 오차와 지터를 줄여, 보다 정밀한 위상의 신호를 공급하는 효과가 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변형시킬 수 있음을 이해할 수 있을 것이다.
100: 종래의 위상 믹서 110,120,130: 종래의 웨이티드 인버터
200, 300: 본 발명의 위상믹서 210~230: 제1 내지 제3 위상믹서
211,213,221,223,231,233: 본 발명의 웨이티드 인버터
310~330: 제1단 내지 제3단 믹서
311,313,315,317,321,323,325,327,331,333: 본 발명의 웨이티드 인버터

Claims (11)

  1. 제1 입력 클럭신호 및 제2 입력 클럭신호가 입력되고, 제1 코스 제어 신호에 의해 제어되어, 제1 중간 클럭신호를 출력하는 제1 위상믹서;
    상기 제1 입력 클럭신호 및 상기 제2 입력 클럭신호가 입력되고, 제2 코스 제어 신호에 의해 제어되어, 제2 중간 클럭신호를 출력하는 제2 위상믹서; 및
    상기 제1 중간 클럭신호 및 상기 제2 중간 클럭신호가 입력되고, 파인 제어 신호에 의해 제어되어, 출력 클럭신호를 출력하는 제3 위상믹서;
    를 포함하는 다단 위상믹서 회로.
  2. 제 1 항에 있어서,
    상기 제1 및 상기 제2 위상믹서를 사용하여 첫 번째 위상 믹싱 동작을 수행하고, 제3 위상믹서를 사용하여 두 번째 위상 믹싱 동작을 수행함으로써, 2단(2-stage)에 걸쳐서 위상믹싱 동작을 하는 것을 특징으로 하는 다단 위상믹서 회로.
  3. 제 1 항에 있어서,
    상기 제1 코스 제어신호 및 상기 제2 코스 제어신호는,
    최소 유효 비트(LSB)가 1만큼 차이가 나는 것을 특징으로 하는 다단 위상믹서 회로.
  4. 제 1 항에 있어서,
    상기 제1 중간 클럭신호와 상기 제2 중간 클럭신호는,
    상기 제1 및 상기 제2 코스 제어신호의 최소 유효 비트(LSB) 1비트에 해당하는 만큼 지연시간 차이가 나는 것을 특징으로 하는 다단 위상믹서 회로.
  5. 제 1 항에 있어서,
    상기 제1, 제2 및 제3 위상 믹서는 각각 둘 이상의 반전 로직 회로로 구성된 것을 특징으로 하는 다단 위상믹서 회로.
  6. 제 5 항에 있어서,
    상기 제1 및 상기 제2 위상 믹서의 상기 둘 이상의 반전 로직회로에는 각기 상기 제1 입력 클럭신호 및 상기 제2 입력 클럭신호가 연결된 것을 특징으로 하는 다단 위상믹서 회로.
  7. 제 5 항에 있어서,
    상기 제1 위상 믹서의 상기 둘 이상의 반전 로직회로의 출력은 서로 단락되고, 상기 제2 위상 믹서의 상기 둘 이상의 반전 로직회로의 출력도 서로 단락된 것을 특징으로 하는 다단 위상믹서 회로.
  8. 제 5 항에 있어서,
    상기 둘 이상의 반전 로직회로는 서로 상보적인 가중치 제어코드인 상기 제1 코스 제어신호 또는 상기 제2 코스 제어신호에 의해 제어되는 것을 특징으로 하는 다단 위상믹서 회로.
  9. 제1 제어신호에 의해 제1 및 제2 입력 클럭신호를 믹싱하여 복수개의 클럭 신호들을 출력하는 제1 위상믹서;
    제2 제어신호에 의해 상기 제1 위상믹서로부터 출력되는 복수개의 클럭 신호들을 믹싱하여 다른 복수개의 클럭 신호들을 출력하는 제2 위상믹서;
    제3 제어신호에 의해 상기 제2 위상믹서로부터 출력되는 다른 복수개의 클럭 신호들을 믹싱하는 제3 위상믹서;
    를 포함하는 다단 위상믹서 회로.
  10. 제 9항에 있어서 상기 제1 제어신호 내지 상기 제3 제어신호는,
    상기 제1 위상믹서 내지 상기 제3 위상믹서의 구동력을 제어하기 위한 여러 비트의 이진수 제어코드인 것을 특징으로 하는 다단 위상믹서 회로.
  11. 제 10항에 있어서 상기 구동력 제어는,
    상기 이진수 제어코드에 의해 반전 로직 내부 트랜지스터의 게이트 전압을 스위칭함으로써 상기 구동력의 가중치가 변동되어 이루어지는 것을 특징으로 하는 다단 위상믹서 회로.
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