WO2005050844A1 - 可変遅延回路 - Google Patents

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WO2005050844A1
WO2005050844A1 PCT/JP2004/005665 JP2004005665W WO2005050844A1 WO 2005050844 A1 WO2005050844 A1 WO 2005050844A1 JP 2004005665 W JP2004005665 W JP 2004005665W WO 2005050844 A1 WO2005050844 A1 WO 2005050844A1
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signal
clock signal
circuit
delayed
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PCT/JP2004/005665
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Masakatsu Suda
Satoshi Sudou
Toshiyuki Okayasu
Original Assignee
Advantest Corporation
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    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter

Definitions

  • the present invention relates to a variable delay circuit.
  • the present invention relates to a variable delay circuit using a DLL circuit.
  • a conventional variable delay circuit includes a coarse delay circuit having a low resolution and a large variable amount, and a fine delay circuit having a high resolution and a variable amount equal to the resolution of the coarse delay circuit.
  • the coarse delay circuit uses the propagation delay time of the delay element as a resolution, and the fine delay circuit changes the amount of delay by varying the load capacitance of the delay element using a variable capacitance element.
  • a configuration in which a coarse delay circuit is configured using a DLL circuit has been proposed (for example, see Patent Document 1). .).
  • Patent Document 1 International Publication No. 03/036796 pamphlet
  • the fine delay circuit is provided outside the feedback system of the DLL, so that the DLL circuit follows the effects of environmental changes such as noise, voltage, and temperature. And delay accuracy deteriorates.
  • an object of the present invention is to provide a variable delay circuit that can solve the above problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous embodiments of the present invention.
  • a variable delay circuit for delaying and outputting a reference clock signal or a data signal, wherein the variable delay circuit is connected in series, and A plurality of first variable delay elements for sequentially delaying a signal or a data signal; a second variable delay element connected in parallel to the plurality of first variable delay elements for delaying a reference clock signal; (1) Based on the comparison result of the phase comparator comparing the phase of the reference clock signal delayed by the variable delay element with the phase of the reference clock signal delayed by the second variable delay element, The phase of the reference clock signal delayed by the plurality of first variable delay elements should be substantially equal to the phase of the reference clock signal delayed by the second variable delay element after a predetermined cycle.
  • a delay amount control unit that controls the delay amount of each of the variable delay elements.
  • One of a plurality of reference clock signals or data signals output from each of the plurality of first variable delay elements is selected and supplied to a phase comparator, and the first plurality of first variable delay elements are supplied to the phase comparator.
  • a selector may be further provided which selects one of the plurality of reference clock signals or data signals output from each of the variable delay elements independently of each other and outputs the selected reference clock signal to the outside of the variable delay circuit. ,.
  • the multi-stage first variable delay element further includes a multi-stage third variable delay element that has substantially the same delay characteristics as the first variable delay element, is connected in series, and sequentially delays the data signal.
  • the first control signal is supplied to each of the multiple stages of first variable delay elements to control the amount of delay, and the first control signal force is uniquely determined for each of the multiple stages of third variable delay elements.
  • the delay amount may be controlled by supplying a signal.
  • the delay amount control unit supplies a first control signal to each of the plurality of first variable delay elements, and supplies a second control signal identical to the first control signal to each of the plurality of third variable delay elements.
  • the plurality of stages of the first variable delay elements and the plurality of stages of the third variable delay elements may be controlled to have substantially the same delay amount.
  • the phase comparator latches the reference clock signal delayed by the plurality of first variable delay elements based on the reference clock signal delayed by the second variable delay element, and outputs the latched reference clock signal using a parasitic capacitance. And a dynamic D flip-flop circuit based on the reference clock signal delayed by the second variable delay element. And a D flip-flop circuit that latches and outputs the input output signal.
  • the dynamic D flip-flop circuit includes a first analog switch for performing on / off control based on the reference clock signal delayed by the second variable delay circuit, and a second analog switch for inverting a signal passing through the first analog switch.
  • a second analog switch connected to the first inverter and a subsequent stage of the first inverter and performing on / off control of the first analog switch and inverted on / off control based on a clock signal delayed by the second variable delay circuit; And a second inverter for inverting a signal passed through the two analog switches.
  • the D flip-flop circuit includes a third analog switch that performs on / off control based on the clock signal delayed by the second variable delay circuit, and a third inverter that inverts a signal that has passed through the third analog switch.
  • a fourth analog switch which is connected to the subsequent stage of the third inverter and performs on / off control of the third analog switch and inverted on / off control based on a clock signal delayed by the second variable delay circuit, and a fourth analog switch
  • a fourth inverter that inverts the signal passed through the third inverter, a fifth inverter that inverts the signal output from the third inverter, and a clock signal that is connected after the fifth inverter and is delayed by the second variable delay circuit.
  • On-off control and inverted on-off control of the third analog switch are performed based on the A fifth analog switch that supplies the data to the inverter, a sixth inverter that inverts the signal output from the fourth inverter, and a clock signal that is connected to the subsequent stage of the sixth inverter and that is delayed by the second variable delay circuit. And a sixth analog switch that performs on / off control and inverted on / off control of the fourth analog switch and supplies a passed signal to the fourth inverter.
  • the phase comparator indicates whether the phase of the clock signal delayed by the plurality of first variable delay elements is advanced or delayed with respect to the phase of the clock signal delayed by the second variable delay element.
  • a flag signal is output. If the flag signal indicates that the phase of the clock signal delayed by the plurality of first variable delay elements is advanced, the delay amount control unit increases the count value, and A counter that decreases the count value, and a bias signal that controls the amount of delay for at least one of the first variable delay elements of the plurality of stages based on the count value of the counter. It may have a DAC to supply.
  • FIG. 1 shows an example of a configuration of a timing comparator 100 according to the present invention.
  • the timing comparator 100 has a dynamic D flip-flop circuit 102, a buffer 104, and a positive feedback D flip-flop circuit 106, and samples and outputs a data signal (D) by a clock signal (CK).
  • the dynamic D flip-flop circuit 102 latches and outputs the data signal (D) with a parasitic capacitance based on the clock signal (CK) received by the timing comparator 100, and supplies the data signal (D) to the positive feedback D flip-flop circuit 106. I do.
  • the knocker 104 delays the clock signal (CK) received by the timing comparator 100 for a predetermined time and supplies the delayed clock signal (CK) to the positive feedback D flip-flop circuit 106.
  • the positive feedback D flip-flop circuit 106 latches the output signal output from the dynamic D flip-flop circuit 102 based on the clock signal (CK) delayed by the buffer 104 by a positive feedback circuit and outputs the latched output signal.
  • the buffer 104 delays the positive feedback D flip-flop circuit 106 for a time longer than the setup time. Note that the positive feedback D flip-flop circuit 106 is an example of the D flip-flop circuit of the present invention.
  • the timing comparator 100 includes the buffer 104, the dynamic D flip-flop circuit 102 and the positive feedback D flip-flop circuit 106 can operate in a delay line instead of a pipeline operation. That is, the dynamic D flip-flop circuit 102 and the positive feedback D flip-flop circuit 106 can be operated by the same clock signal.
  • FIG. 2 shows an example of the configuration of the dynamic D flip-flop circuit 102.
  • the dynamic D flip-flop circuit 102 includes a first analog switch 200, a first inverter 202, a second analog switch 204, and a second inverter 206.
  • the first analog switch 200 performs on / off control based on the clock signal (CK) received by the timing comparator 100. Do.
  • the first inverter 202 inverts the signal that has passed through the first analog switch 200 and outputs the inverted signal.
  • the second analog switch 204 is connected to the subsequent stage of the first inverter 202, and performs on / off control and inverted on / off control of the first analog switch 200 based on the clock signal (CK) received by the timing comparator 100.
  • the second inverter 206 inverts the signal that has passed through the second analog switch 204 and outputs the inverted signal.
  • the first analog switch 200 and the second analog switch 204 are analog switches using P-channel / N-channel transistors, and perform a switching operation by CKP having the same phase as CK and CKN having the opposite phase of CK.
  • the first inverter 202 and the second inverter 206 are CMOS inverters.
  • the dynamic D flip-flop circuit 102 is configured by the analog switches of the first analog switch 200 and the second analog switch 204 and the parasitic capacitances such as the gate capacitance and the wiring capacitance of the first inverter 202 and the second inverter 206. Construct a sample and hold circuit.
  • the dynamic D flip-flop circuit 102 does not have a loop circuit, the charge is not sufficiently charged, and the logical output level becomes an intermediate level between the “H” level and the “L” level. turn into.
  • the width of the phase for outputting the intermediate level is extremely small and the width of the hysteresis is extremely small.
  • FIG. 3 shows an example of the configuration of the positive feedback D flip-flop circuit 106.
  • the positive feedback D flip-flop circuit 106 includes a third analog switch 300, a third inverter 302, a fourth analog switch 304, a fourth inverter 306, a fifth inverter 308, a fifth analog switch 310, a sixth inverter 312, and a sixth inverter. Includes analog switch 314.
  • the third analog switch 300 performs on / off control based on the clock signal (CK) delayed by the buffer 104.
  • the third inverter 302 inverts the signal that has passed through the third analog switch 300 and outputs the inverted signal.
  • the fourth analog switch 304 is connected to the subsequent stage of the third inverter 302, and performs on / off control and inverted on / off control of the third analog switch 300 based on the clock signal (CK) delayed by the buffer 104.
  • the fourth inverter 306 inverts the signal that has passed through the fourth analog switch 304 and outputs the inverted signal.
  • Fifth inverter 308 inverts the signal output from third inverter 302 and outputs the inverted signal.
  • the fifth analog switch 310 is connected downstream of the fifth inverter 308, and is connected to the buffer 104.
  • the sixth inverter 312 inverts the signal output from the fourth inverter 306 and outputs the inverted signal.
  • the sixth analog switch 314 is connected to the subsequent stage of the sixth inverter 312, and performs on / off control of the fourth analog switch 304 and inverted on / off control based on the clock signal (CK) delayed by the buffer 104.
  • the passed signal is supplied to the fourth inverter 306.
  • the third analog switch 300, the fourth analog switch 304, the fifth analog switch 310, and the sixth analog switch 314 are analog switches using P-channel and ZN-channel transistors, and have the same phase as CK. Switching operation is performed by CKN of CKP and CK opposite phase.
  • the third inverter 302, the fourth inverter 306, the fifth inverter 308, and the sixth inverter 312 are CMOS inverters.
  • the positive feedback D flip-flop circuit 106 holds the output of the third analog switch 300 in a loop circuit including a third inverter 302, a fifth inverter 308, and a fifth analog switch 310, and outputs the fourth inverter 306,
  • the output of the fourth analog switch 304 is held by a loop circuit composed of the sixth inverter 312 and the sixth analog switch 314.
  • the positive feedback D flip-flop circuit 106 amplifies and outputs a signal using a positive feedback circuit.
  • the timing comparator 100 does not output a logic output at an intermediate level, so that it is possible to reduce the time required until the phase is locked, and to cope with a higher frequency band. Becomes possible.
  • FIG. 4 shows an example of the configuration of the variable delay circuit 400 according to the present invention.
  • Variable delay circuit 400 is a variable delay circuit 400 according to the present invention.
  • a DLL (Delay Lock Loop) circuit that outputs a reference clock signal with a specified delay.
  • the variable delay circuit 400 includes a plurality of stages of variable delay elements 402, a selector 403, a variable delay element 404, a phase comparator 406, and a delay amount control unit 408.
  • the delay amount control unit 408 has a counter 410 and a DAC 412.
  • variable delay elements 402 in a plurality of stages are connected in series, and are connected to a reference clock signal or a data signal.
  • the signals are sequentially delayed and supplied to the selector 403.
  • the selector 403 selects one reference clock signal among a plurality of reference clock signals or data signals output from each of the plurality of variable delay elements 402 and supplies the same to the phase comparator 406, and One of the plurality of reference clock signals or data signals output from each of the plurality of stages of variable delay elements 402 is selected and output to the outside of the variable delay circuit 400.
  • the variable delay element 404 is connected in parallel to the plurality of variable delay elements 402 and delays the reference clock signal.
  • the phase comparator 406 compares the phase of the reference clock signal supplied from the selector 403 and delayed by the variable delay elements 402 of the plurality of stages with the phase of the reference clock signal delayed by the variable delay element 404.
  • the delay amount control unit 408 compares the phase of the reference clock signal, which is supplied from the selector 403 and is delayed by the plurality of variable delay elements 402 based on the comparison result of the phase comparator 406, with the variable delay element 404.
  • the delay amount of each of the plurality of stages of variable delay elements 402 that should be substantially equal to the phase of the delayed reference clock signal at every predetermined cycle is controlled.
  • the phase comparator 406 determines that the phase of the reference clock signal delayed by the variable delay elements 402 in a plurality of stages is advanced with respect to the phase of the reference clock signal delayed by the variable delay element 404.
  • a flag signal indicating whether the signal is delayed or delayed is output.
  • the counter 410 increases the count value when the flag signal output from the phase comparator 406 indicates that the phase of the reference clock signal delayed by the plurality of variable delay elements 402 is advanced. If it indicates that the count value has been changed, the count value is decreased. Then, based on the count value of the counter 410, the DAC 412 supplies a bias signal for controlling the amount of delay to the variable delay elements 402 of a plurality of stages.
  • the delay time per one stage of the variable delay element 402 is determined by the following equation.
  • variable delay circuit 400 of the present invention the variable amount of the propagation delay time of the multi-stage variable delay elements 402 due to process changes, environmental changes such as voltage or temperature, etc., is allocated to the DLL range.
  • Variable delay element 402 has a variable amount of (delay amount of variable delay element 404) / (number of stages of variable delay element 402 used in DLL).
  • the width of the period of the reference clock signal that can be delayed can be increased, and even if the period of the reference clock signal changes, it can be easily handled only by software processing without modifying the circuit. Power S can.
  • FIG. 5 shows an example of the configuration of the variable delay circuit 500 according to the present invention.
  • the variable delay circuit 500 has a DLL circuit which is an example of the variable delay circuit 400 shown in FIG. 4, and outputs a data signal after delaying the data signal by a specified time.
  • the variable delay circuit 500 includes a plurality of stages of variable delay elements 502 and selectors 504 in addition to the components of the variable delay circuit 400 shown in FIG.
  • the multiple-stage variable delay elements 502 have substantially the same delay characteristics as the multiple-stage variable delay elements 402, are connected in series, and sequentially delay data signals.
  • the circuit scale can be reduced by reducing the number of stages of the variable delay element 402 by limiting the number of stages to delay the delay time of the period of the reference clock signal.
  • the selector 504 selects one of the plurality of data signals output from each of the plurality of variable delay elements 502 and outputs the selected data signal to the outside of the variable delay circuit 500.
  • the delay amount control unit 408 delays the phase of the reference clock signal delayed by the multiple stages of the variable delay elements 402 by the variable delay element 404 based on the comparison result of the phase comparator 406.
  • the delay amount of each of the plurality of variable delay elements 402, which should be substantially equal to the phase of the reference clock signal after a predetermined cycle, is controlled, and the phase of the reference clock signal delayed by the plurality of variable delay elements 502 is controlled.
  • the delay amount of each of the variable delay elements 402 in a plurality of stages to be controlled to be substantially equal to the phase of the reference clock signal delayed by the variable delay element 404 after a predetermined cycle is controlled.
  • the delay amount control unit 408 controls the delay amount by supplying a first control signal to each of the variable delay elements 402 in a plurality of stages, and controls each of the variable delay elements 502 in a plurality of stages from the first control signal.
  • the delay amount is controlled by supplying a predetermined second control signal.
  • the delay amount control unit 408 outputs the first control signal to each of the variable delay elements 402 of the plurality of stages.
  • a second control signal identical to the first control signal is supplied to each of the plurality of variable delay elements 502.
  • FIG. 6 shows an example of the configuration of the phase comparator 406.
  • the phase comparator 406 has a dynamic D flip-flop circuit 600 and a positive feedback D flip-flop circuit 602.
  • the dynamic D flip-flop circuit 600 latches the reference clock signal delayed by the variable delay elements 402 in a plurality of stages based on the reference clock signal delayed by the variable delay element 404 with a parasitic capacitance and outputs the latched reference clock signal.
  • the positive feedback D flip-flop circuit 602 latches the output signal output from the dynamic D flip-flop circuit 600 based on the reference clock signal delayed by the variable delay element 404 by using a positive feedback circuit, and outputs the latched output signal.
  • the dynamic D flip-flop circuit 600 has the same configuration and function as the dynamic D flip-flop circuit 102 shown in FIG. 2, and the positive feedback D flip-flop circuit 602 is Since it has the same configuration and function as the loop circuit 106, the description is omitted.
  • FIG. 7 shows an example of the configuration of a test apparatus 700 according to the first embodiment of the present invention.
  • the test apparatus 700 includes a pattern generator 702, a waveform shaping unit 704, a timing generator 706, a reference clock generator 708, a timing generator 710, a comparing unit 712, and a determining unit 714.
  • the pattern generator 702 generates a data signal to be supplied to the device under test 716 and supplies the data signal to the waveform shaping unit 704.
  • the reference clock generator 708 generates an expected value signal for making a pass / fail decision on the device under test 716 and supplies the signal to the decision unit 714.
  • the timing generator 706 generates a strobe signal indicating the timing at which the waveform shaping section 704 supplies a data signal to the device under test 716 based on the reference clock signal generated by the reference clock generator 708. Further, the timing generator 710 generates a strobe signal indicating the timing at which the comparing unit 712 samples the data signal output from the device under test 716 based on the reference clock signal generated by the reference clock generator 708. .
  • the waveform shaping unit 704 shapes the waveform of the data signal generated by the pattern generator 702, and supplies the data signal to the device under test 716 based on the strobe signal generated by the timing generator 706.
  • the device under test 716 outputs a data signal corresponding to the supplied data signal.
  • the comparison unit 712 outputs the output from the device under test 716.
  • the data signal is sampled by the strobe signal generated by the timing generator 710.
  • the determination unit 714 determines the quality of the device under test 716 by comparing the sampling result of the comparison unit 712 with the expected value signal generated by the pattern generator 702.
  • FIG. 8 shows an example of the configuration of the comparison section 712.
  • the comparison unit 712 includes an H-side level comparator 800, an H-side timing comparator 802, an L-side level comparator 804, and an L-side timing comparator 806.
  • the H-side level comparator 800 compares the data signal output from the device under test 716 with an H-side threshold (VOH) and outputs a comparison result (SH). For example, when the data signal output from the device under test 716 is larger than the H-side threshold (VOH), the H-side level comparator 800 outputs a logical value “0” and outputs the logic value from the device under test 716. When the data signal is smaller than the H-side threshold (V ⁇ H), a logical value “1” is output.
  • V ⁇ H H-side threshold
  • the L-side level comparator 804 compares the data signal output from the device under test 716 with the L-side threshold (VOL) and outputs a comparison result (SL). For example, the L-side level comparator 804 outputs a logical value “0” when the data signal output from the device under test 716 is smaller than the SL-side threshold value (VOL), and outputs the logical value “0” from the device under test 716. If it is greater than the data signal side threshold (VOL), a logical value “1” is output.
  • the H-side timing comparator 802 samples the comparison result (SH) of the H-side level comparator 800 using the H-side strobe signal (STRBH) generated by the timing generator 710, and outputs the sampling result to the determination unit 714. Output.
  • the L-side timing comparator 806 samples the comparison result (SL) of the L-side level comparator 804 using the L-side strobe signal (STRBL) generated by the timing generator 710, and outputs the sampling result to the determination unit 714. I do.
  • the H-side timing comparator 802 and the L-side timing comparator 806 have the same configuration and function as the timing comparator 100 shown in FIG. 1, and thus description thereof will be omitted. Since the H-side timing comparator 802 and the L-side timing comparator 806 have the same configuration and function as the timing comparator 100 shown in FIG. 1, the data signal output from the device under test 716 can be sampled accurately. Therefore, the device under test 716 can be accurately tested.
  • FIG. 9 shows an example of the configuration of a test apparatus 900 according to the second embodiment of the present invention.
  • the test apparatus 900 includes a pattern generator 902, a waveform shaping unit 904, a timing generator 906, a reference clock generator 908, a timing generator 910, a signal characteristic detection unit 912, and a determination unit 914.
  • the pattern generator 902 generates a data signal to be supplied to the device under test 916, and supplies the data signal to the waveform shaping unit 904.
  • the reference clock generator 908 generates an expected value signal for performing pass / fail determination of the device under test 916 and supplies the expected value signal to the determination unit 914.
  • the reference clock generator 908 generates a reference clock signal and supplies it to the timing generator 906, the timing generator 910, and the signal characteristic detection unit 912.
  • the timing generator 906 generates a strobe signal indicating the timing at which the waveform shaping unit 904 supplies a data signal to the device under test 916 based on the reference clock signal generated by the reference clock generator 908. Further, based on the reference clock signal generated by the reference clock generator 908, the timing generator 910 generates a strobe signal indicating the timing at which the signal characteristic detection unit 912 samples the data signal output from the device under test 916. appear.
  • Waveform shaping section 904 shapes the waveform of the data signal generated by pattern generator 902, and supplies the data signal to device under test 916 based on the strobe signal generated by timing generator 906.
  • the device under test 916 outputs a data signal corresponding to the supplied data signal.
  • the signal characteristic detection unit 912 samples the data signal output from the device under test 916 using the strobe signal generated by the timing generator 910, and detects the signal characteristics of the data signal output from the device under test 916. I do.
  • the determination unit 914 determines the quality of the device under test 916 by comparing the detection result of the signal characteristic detection unit 912 with the expected value signal generated by the pattern generator 902.
  • FIG. 10 shows an example of the configuration of the signal characteristic detection section 912.
  • the signal characteristic detection section 912 includes a multi-stage variable delay element 1000, a selector 1002, a variable delay element 1004, a phase comparator 1006, a delay amount control section 1007, a multi-stage variable delay element 1012, and a plurality of timing comparators. 1014, a multi-stage variable delay element 1016, a multi-stage variable delay element 1018, a selector 1020, a variable delay element 1022, a phase comparator 1024, and a delay amount control unit 1025.
  • the delay amount control unit 1007 has a counter 1008 and a DAC 1010, and the delay amount control unit 1025 , A counter 1026 and a DAC 1028.
  • the signal characteristic detection unit 912 is an example of the data sampling device of the present invention.
  • a plurality of variable delay elements 1012 are connected in series, and sequentially delay the data signal output from the device under test 916 by a delay amount T. Further, the variable delay elements 1016 of a plurality of stages are connected in series, and sequentially delay the strobe signal output from the timing generator 910 with a delay amount T + At larger than the delay amount T. Then, the plurality of timing comparators 1014 convert each of the plurality of data signals having different delay amounts delayed by each of the plurality of variable delay elements 1012 into the same stage as each of the plurality of variable delay elements 1012. Sampling is performed using the strobe signal delayed by the variable delay element 1016. Then, the signal characteristic detection unit 912 detects the phase of the data signal output from the device under test 916 based on the sampling results of each of the plurality of timing comparators 1014.
  • Each of the plurality of timing comparators 1014 has the same configuration and function as the timing comparator 100 shown in FIG. 1, and has a plurality of data signals (D 0, Dl, D 2,. ' ⁇ ⁇ _1, Dn) is sampled with each of a plurality of strobe signals (C0, Cl, C2,..' '11_1, Cn) with different delay amounts, and the sampling results (Q0, Ql, Q2, • Outputs Qn-1 and Qn).
  • a plurality of strobe signals C0, Cl, C2,..' '11_1, Cn
  • the sampling results Q0, Ql, Q2, • Outputs Qn-1 and Qn
  • variable delay elements 1000 in a plurality of stages are connected in series, and sequentially delay the reference clock signal output by the reference clock generator 908 and supply the delayed reference clock signal to the selector 1002.
  • the multiple-stage variable delay element 1000 has substantially the same delay characteristics as the multiple-stage variable delay element 1012.
  • the selector 1002 selects one of the plurality of reference clock signals or data signals output from each of the variable delay elements 1000 in the plurality of stages and supplies the same to the phase comparator 1006.
  • the variable delay element 1004 is connected in parallel to the variable delay elements 1000 in a plurality of stages, delays the reference clock signal output from the reference clock generator 908 by a predetermined delay amount, and supplies the delayed reference clock signal to the phase comparator 1006. I do.
  • the phase comparator 1006 compares the phase of the reference clock signal, which is supplied from the selector 1002 and is delayed by the plurality of stages of variable delay elements 1000, with the phase of the reference clock signal delayed by the variable delay element 1004. Compare with Then, based on the comparison result of the phase comparator 1006, the delay amount control unit 1007 determines the phase of the reference clock signal supplied from the selector 1002 and delayed by the variable delay The delay amount of the variable delay element 1000 having a plurality of stages for moving the phase of the data signal delayed by the variable delay element 1012 substantially equal to the phase after a predetermined cycle of the reference clock signal delayed by the variable delay element 1004, And the delay amount of the variable delay element 1012 in a plurality of stages.
  • a plurality of variable delay elements 1018 are connected in series, sequentially delay the reference clock signal output from the reference clock generator 908, and supply the delayed reference clock signal to the selector 1020.
  • the multiple-stage variable delay element 1018 has substantially the same delay characteristics as the multiple-stage variable delay element 1016.
  • the selector 1020 selects one of the plurality of reference clock signals or data signals output from each of the plurality of variable delay elements 1018 and supplies the same to the phase comparator 1024.
  • the variable delay element 1022 is connected in parallel to the multiple stages of variable delay elements 1018, delays the reference clock signal output from the reference clock generator 908 by a predetermined delay amount, and supplies the delayed reference clock signal to the phase comparator 1024. I do.
  • the phase comparator 1024 compares the phase of the reference clock signal supplied from the selector 1020 and delayed by the plurality of stages of variable delay elements 1018 with the phase of the reference clock signal delayed by the variable delay element 1022. I do. Then, based on the comparison result of the phase comparator 1024, the delay amount control unit 1025 determines the phase of the reference clock signal supplied from the selector 1020 and delayed by the variable delay element The delay amount of the variable delay element 1018 having a plurality of stages for moving the phase of the data signal delayed by the variable delay element 1016 substantially equal to the phase after a predetermined cycle of the reference clock signal delayed by the variable delay element 1022, And the delay amount of the variable delay element 1016 in a plurality of stages.
  • variable delay element 1000 selector 1002, variable delay element 1004, phase comparator 1006, delay amount control unit 1007, counter 1008, DAC 1010, and variable delay element 1012
  • variable delay element 402 selector 403, variable delay element 404, phase comparator 406, delay amount control unit 408, counter 410, DAC 412, and variable delay element 502 shown in FIG. And functions.
  • each of the variable delay element 1018, the selector 1020, the variable delay element 1022, the phase comparator 1024, the delay amount control unit 1025, the counter 1026, the DAC 1028, and the variable delay element 1016 is the variable delay element 40 shown in FIG.
  • variable delay elements 404 have the same configuration and functions as those of the variable delay elements 502, respectively, and have different delay times. Functions as a multi-strobe generation circuit that generates a strobe signal.
  • FIG. 11 shows an example of the phase detection operation by the signal characteristic detection unit 912.
  • FIG. 11A shows input signals and output signals of a plurality of timing comparators 1014.
  • Fig. 11 (b) shows the outline of the phase detection operation.
  • the first-stage timing comparator 1014 converts the data signal (DO) output from the device under test 916 from the change point of the data signal (DO) generated by the timing generator 910 by the phase of Tofs. Sampling is performed by the fast strobe signal (CO), and the sampling result (Q0) is output. In this example, since the data signal (D0) is "L” at the timing of the strobe signal (C0), the sampling result (Q0) is "L".
  • the second-stage timing comparator 1014 converts the data signal (D0) delayed by the delay amount T by the first-stage variable delay element 1012 into the strobe signal (C0) power SI stage.
  • the sampling is performed by the strobe signal (C1) delayed by the delay amount T + At by the first variable delay element 1016, and the sampling result (Q1) is output.
  • the data signal (D1) is “L” at the timing of the strobe signal (C1), so that the sampling result (Q1) is “L”.
  • the third-stage timing comparator 1014 outputs the data signal (D2) obtained by further delaying the data signal (D1) by the delay amount T by the second-stage variable delay element 1012, and further outputs the strobe signal (C1). Sampling is performed by the strobe signal (C2) delayed by the delay amount T + At by the second-stage variable delay element 1016, and the sampling result (Q2) is output.
  • the data signal (D2) is “L” at the timing of the strobe signal (C2). Therefore, the sampling result (Q2) is “L”.
  • the plurality of timing comparators 1014 convert the plurality of data signals (D0, D1, D2,..., Dn ⁇ 1, Dn) into the plurality of strobe signals (C0, Cl, C2, ---Sample at each of Cn-1 and Cn), and output the sampling results (Q0, Ql, Q2, ••• Qn-1, Qn).
  • the n-th stage timing comparator 1014 converts the data signal (Dn) obtained by delaying the data signal (Dn ⁇ 1) by the delay amount T by the n-th variable delay element 1012 into the strobe signal (Cn ⁇ 1). Sample with the strobe signal (Cn) delayed by the delay amount T + At by the n-th stage variable delay element 1016, and output the sampling result (Qn).
  • the sampling result (Qn) is “H”.
  • the determination unit 914 reads out and plots the sampling results (Q0, Q1, Q2,..., Qn ⁇ 1, Qn) of the plurality of timing comparators 1014, whereby FIG.
  • a plurality of strobe signals (C0, Cl, C2, ... Cn-1 and Cn) are supplied across the transition points of the data signal output from the device under test 916, and a plurality of strobe signals ( C0, Cl, C2,... Cn-1 and Cn) can be used to sample the data signal and detect a change point in the data signal.
  • the phase of the data signal can be detected only by outputting the data signal to the device under test 916 once in the one-pass test process.
  • the device under test 916 can be tested in a very short time.
  • FIG. 12 shows an example of the configuration of the signal characteristic detection section 912.
  • the signal characteristic detection unit 912 has a plurality of E ⁇ R circuits 1200 in addition to the components shown in FIG.
  • the plurality of E ⁇ R circuits 1200 perform an exclusive OR operation on each of a plurality of sets of sampling results, with each of the two sampling results of the two consecutive timing comparators 1014 as one set.
  • the first-stage E ⁇ R circuit 1200 excludes the sampling result (Q0) of the first-stage timing comparator 1014 and the sampling result (Q1) of the second-stage timing comparator 1014. Performs a logical OR operation and outputs the operation result (EDG1). Also, the second stage EOR times The path 1200 performs an exclusive OR operation on the sampling result (Q1) of the second-stage timing comparator 1014 and the sampling result (Q2) of the third-stage timing comparator 1014, and outputs the operation result (EDG2). In addition, the third-stage EOR circuit 1200 performs an exclusive OR operation on the sampling result (Q2) of the third-stage timing comparator 1014 and the sampling result (Q3) of the fourth-stage timing comparator 101 4 to perform the operation.
  • the E ⁇ R circuit 1200 of the n-th stage performs an exclusive OR operation on the sampling result (Qn-1) of the n-th stage timing comparator 1014 and the sampling result (Qn) of the n + 1-th stage timing comparator 1014. Calculate and output the calculation result (EDGn).
  • the plurality of E ⁇ R circuits 1200 may be circuits other than the EOR circuit as long as the circuit outputs a logical value indicating whether or not the two sampling results are different from each other.
  • FIG. 13 shows an example of an edge detection operation by the signal characteristic detection unit 912.
  • the signal characteristic detection unit 912 detects the timing of the strobe signal corresponding to the EOR circuit 1200 that outputs a logical value indicating that two sampling results are different from each other among the plurality of EOR circuits 1200 as an edge of the data signal. . That is, the timing of the strobe signal received by the timing comparator 1014, which is obtained by sampling the sampling result used for the exclusive OR operation by the EOR circuit 1200 that outputs a logical value indicating that the two sampling results are different from each other, Detected as the edge of the data signal output from test device 916.
  • the sampling results (Q0, Ql, Q2) of the timing comparator 1014 for the first stage and the third stage are “L”, and the timing comparator
  • the sampling result (Q3, Q4, Q5, Q6 ' ⁇ ⁇ ) is “H”
  • the sampling result of the third stage timing comparator 1014 (Q2) and the sampling result of the fourth stage timing comparator 1014 (Q3) The exclusive OR operation is performed, and the operation result (EDG3) of the third-stage E ⁇ R circuit 1200 is “H”, that is, the two sampling results are different from each other. Therefore, in the present example, the signal characteristic detecting unit 912 detects the timing of the strobe signal (C3) received by the fourth-stage timing comparator 1014 as an edge of the data signal. According to the test apparatus 700 according to the present embodiment, the edge of the data signal output from the device under test 916 can be detected by the hardware circuit. The device under test 916 can be tested in a short time.
  • FIG. 14 shows an example of the configuration of the signal characteristic detection section 912.
  • the signal characteristic detecting section 912 includes a counter 1400, a plurality of counters 1402, a plurality of buffers 1404, a plurality of AND circuits 1406, and a counter control circuit 1408 in addition to the components shown in FIGS.
  • the counter 1400 counts the strobe signal (CO) generated by the timing generator 910 and supplies the count value to the counter control circuit 1408. Further, the plurality of counters 1402 perform the operation of sampling each of the plurality of data signals at the respective timings of the plurality of strobe signals a plurality of times, each of the plurality of timing comparators 1014, and each of the plurality of EOR circuits 1200 When the exclusive OR operation is performed a plurality of times, the number of times each of the plurality of EOR circuits 1200 outputs a logical value indicating that the two sampling results are different from each other is counted. Then, the signal characteristic detection unit 912 measures the jitter of the data signal output from the device under test 916 based on the count values of the plurality of counters 1402.
  • each of the plurality of buffers 1404 receives the plurality of strobe signals (Cl, C2, C3,---Cn-l ⁇ Cn) output from each of the plurality of variable delay elements 1016. Each is delayed and supplied to a plurality of AND circuits 1406. Preferably, each of the plurality of buffers 1404 delays each of the plurality of strobe signals (Cl, C2, C3,... Cn-1 Cn) by more than the setup time of each of the plurality of counters 1402. Thus, the plurality of timing comparators 1014 and the plurality of counters 1402 can be operated in a delay line.
  • Each of the plurality of AND circuits 1406 is based on a plurality of operation results (EDG1, EDG2, EDG3,---ED Gn-1, EDGn) output from each of the plurality of EOR circuits 1200 and each of the plurality of buffers 1404.
  • the logical AND operation with the plurality of delayed strobe signals (Cl, C2, C3,... Cn-1, Cn) is performed, and the operation result is supplied to each of the plurality of counters 1402.
  • Each of the plurality of counters 1402 outputs a plurality of strobe signals indicating the edge timing of the data signal output from the device under test 916 based on the operation result output from each of the plurality of AND circuits 1406. Increase the count value in association with each.
  • the counter control circuit 1408 is capable of causing the plurality of counters 1402 to start counting.
  • a counter control signal that supplies a counter control signal to a plurality of counters 1402 and stops counting by a plurality of counters 1402 when the counter 1400 has counted the strobe signal (CO) by a predetermined parameter. Is supplied to a plurality of counters 1402.
  • FIGS. 15 and 16 show an example of a jitter measurement operation by the signal characteristic detection unit 912.
  • FIG. 16A shows the relationship between each of the plurality of counters 1402 and the count value of the plurality of counters 1402.
  • FIG. 16B shows the relationship between the timing of each of the plurality of strobe signals and the frequency of occurrence of edges of the data signal.
  • a plurality of timing comparators 1014 sample each of a plurality of data signals output from the device under test 916 with a plurality of strobe signals, and form a plurality of E ⁇ R circuits 1200. Performs an exclusive OR operation on the sampling result of the timing comparator 1014 to detect and output the edge of the data signal output from the device under test 916. Then, the plurality of counters 1402 count operation results of the plurality of EOR circuits 1200 for a plurality of data signals, for example, M data signals, based on the counter control signal output from the counter control circuit 1408.
  • each of the plurality of counters 1402 corresponds to each of the plurality of strobe signals. Therefore, in the graph shown in FIG. 16, by replacing each of the plurality of counters 1402 with the timing of a plurality of strobe signals, and replacing each count value of the plurality of counters 1402 with the frequency of occurrence of an edge, FIG. It is possible to obtain a graph of a histogram of the phase of the data signal with respect to the strobe signal as shown in FIG. Thus, the jitter of the data signal output from the device under test 916 can be measured.
  • FIG. 17 shows an example of the configuration of communication devices 1700 and 1702 according to the third embodiment of the present invention.
  • the communication device 1700 is a sending end (TX) LSI that performs high-speed data transmission.
  • the communication device 1702 is a receiving end (RX) LSI that performs high-speed data transmission.
  • the communication device 1700 transmits data to the communication device 1702 via the transmission path 1704, and the communication device 1702 receives data from the communication device 1700 via the transmission path 1704.
  • the communication device 1700 includes a sending-end logic circuit 1706, a sending-end PLL circuit 1708, and a flip-flop circuit 1710.
  • the sending end logic circuit 1706 generates a data signal and supplies the data signal to the flip-flop circuit 1710.
  • the sending end PLL circuit 1708 generates a clock signal and supplies the clock signal to the flip-flop circuit 1710.
  • the flip-flop circuit 1710 transmits the data signal generated by the sending-end logic circuit 1706 to the communication device 1702 in synchronization with the clock signal generated by the sending-end PLL circuit 1708.
  • the communication device 1702 includes a flip-flop circuit 1712, a receiving logic circuit 1714, a clock recovery circuit 1716, and a receiving PLL circuit 1718.
  • the receiving end PLL circuit 1718 is an example of the reference clock generating circuit of the present invention.
  • the receiving end PLL circuit 1718 generates a clock signal and supplies it to the clock recovery circuit 1716.
  • the clock recovery circuit 1716 receives the data signal transmitted from the communication device 1700, adjusts the timing of the clock signal generated by the receiving PLL circuit 1718 with respect to the data signal, and supplies the adjusted clock signal to the flip-flop circuit 1712.
  • the flip-flop circuit 1712 supplies the data signal transmitted from the communication device 1700 to the receiving logic circuit 1714 in synchronization with the clock signal generated by the clock recovery circuit 1716.
  • the receiving end logic circuit 1714 processes the data signal transmitted from the communication device 1700 in synchronization with the clock signal generated by the clock recovery circuit 1716.
  • FIG. 18 and FIG. 19 show an example of the configuration of the clock recovery circuit 1716.
  • the clock recovery circuit 1716 includes a multi-stage variable delay element 1800, a selector 1802, a variable delay element 1804, a phase comparator 1806, a delay amount control unit 1808, a multi-stage variable delay element 1814, It has a timing comparator 1816, a plurality of stages of variable delay elements 1818, a plurality of stages of variable delay elements 1820, a selector 1822, a variable delay element 1824, a phase comparator 1826, and a delay amount control unit 1828.
  • the delay amount control unit 1808 includes a counter 1810 and a D
  • the delay amount control unit 1828 includes an AC 1812, and a counter 1830 and a DAC 1832.
  • variable delay elements 1814 of a plurality of stages are connected in series, and sequentially delay the data signal transmitted from the communication device 1700 by the delay amount T.
  • variable delay elements 1818 of a plurality of stages are connected in series, and the receiving end PLL circuit 1718 generates the delay signal T + At, and sequentially delays the clock signal generated by the receiving end PLL circuit 1718 and delayed by the recovery variable delay circuit 1900.
  • the plurality of timing comparators 1816 convert each of the plurality of data signals delayed by each of the plurality of variable delay elements 1814 into a variable delay element of the same stage as each of the plurality of variable delay elements 1814. Sampling is performed using the clock signal delayed by 1818.
  • each of the plurality of timing comparators 1816 has the same configuration and function as the timing comparator 100 shown in FIG. 1, and has a plurality of data signals (D 0, Dl, D 2,. •• Dn-1 > Dn) are converted to multiple clock signals (C
  • variable delay elements 1800 of a plurality of stages are connected in series, and sequentially delay the clock signal generated by the receiving end PLL circuit 1718 and supply it to the selector 1802.
  • the multiple-stage variable delay element 1800 has substantially the same delay characteristics as the multiple-stage variable delay element 1814.
  • the selector 1802 selects one of the plurality of clock signals output from each of the plurality of variable delay elements 1800 and supplies the selected clock signal to the phase comparator 1806.
  • the variable delay element 1804 is connected in parallel to the variable delay elements 1800 of a plurality of stages, delays the clock signal generated by the receiving PLL circuit 1718 by a predetermined delay amount, and sends the delayed clock signal to the phase comparator 1806. Supply.
  • the phase comparator 1806 compares the phase of the clock signal supplied from the selector 1802 and delayed by the plurality of stages of variable delay elements 1800 with the phase of the clock signal delayed by the variable delay element 1804. Then, based on the comparison result of the phase comparator 1806, the delay amount control unit 1808 determines the phase of the clock signal delayed by the plurality of variable delay elements 1800 and the plurality of variable delay elements supplied from the selector 1802. The phase of the data signal delayed by 1814 is changed by the clock signal delayed by the variable delay element 1804. The delay amount of the multiple-stage variable delay element 1800 and the delay amount of the multiple-stage variable delay element 1814 that should be substantially equal to the phase after a predetermined cycle of the signal are controlled.
  • variable delay elements 1820 of a plurality of stages are connected in series, and sequentially delay the clock signal generated by the receiving PLL circuit 1718 and supply it to the selector 1822.
  • the multiple-stage variable delay element 1820 has substantially the same delay characteristics as the multiple-stage variable delay element 1818.
  • the selector 1822 selects one of the plurality of clock signals output from each of the plurality of variable delay elements 1820 and supplies the selected clock signal to the phase comparator 1826.
  • the variable delay element 1824 is connected in parallel to the variable delay elements 1820 of a plurality of stages, delays the clock signal output from the receiving PLL circuit 1718 by a predetermined delay amount, and supplies the delayed clock signal to the phase comparator 1826. Supply.
  • the phase comparator 1826 compares the phase of the clock signal supplied from the selector 1822 and delayed by the plurality of stages of variable delay elements 1820 with the phase of the clock signal delayed by the variable delay element 1824. Then, based on the comparison result of the phase comparator 1826, the delay amount control unit 1828 calculates the phase of the clock signal delayed by the plurality of variable delay elements 1818 and the plurality of variable delay elements supplied from the selector 1822.
  • the phase of the data signal delayed by 1820 should be substantially equal to the phase of the clock signal delayed by the variable delay element 1824 after a predetermined cycle.
  • the variable delay element 1820 controls the delay amount.
  • variable delay element 1800 Each of the variable delay element 1800, the selector 1802, the variable delay element 1804, the phase comparator 1806, the delay amount control unit 1808, the counter 1810, the DAC 1812, and the variable delay element 1814 is shown in FIG.
  • the variable delay element 402, selector 403, variable delay element 404, phase comparator 406, delay amount control unit 408, counter 410, DAC 412, and variable delay element 502 have the same configurations and functions as those shown.
  • variable delay element 1820, selector 1822, variable delay element 1824, phase comparator 1826, delay amount control unit 1828, counter 1830, DAC 1832, and variable delay element 1818 is a variable delay element 40 shown in FIG. 2.
  • the clock recovery circuit 1716 includes a recovery variable delay circuit 1900, a plurality of EOR circuits 1902, and a timing determination unit 1903.
  • the plurality of EOR circuits 1902 perform an exclusive OR operation on each of the plurality of sets of sampling results, with each of the two sampling results of the two consecutive timing comparators 1816 as one set.
  • the timing determination unit 1903 determines the timing of the clock signal generated by the receiving PLL circuit 1718 and delayed by the recovery variable delay circuit 1900 with respect to the data signal based on the calculation results of the plurality of EOR circuits 1902. Judge. Specifically, the timing half lj disconnection unit 1903 outputs a logical value indicating that two sampling results among the plurality of EOR circuits 1902 are different from each other. By detecting the timing of the clock signal received by the timing comparator 1816 as the edge of the data signal, the timing of the clock signal generated by the receiving PLL circuit 1718 and delayed by the recovery variable delay circuit 1900 for the data signal is detected. Judge the timing.
  • the recovery variable delay circuit 1900 delays the clock signal generated by the receiving PLL circuit 1718 based on the determination result of the timing determination unit 1903 and supplies the clock signal to the flip-flop circuit 1712.
  • the plurality of EOR circuits 1902 have the same configuration and functions as the plurality of EOR circuits 1200 shown in FIG.
  • the timing half IJ disconnection unit 1903 includes a plurality of flip-flop circuits 1904, a buffer 1906, an lOR circuit 1908, a third R circuit 1910, a 20th R circuit 1912, a FIFO circuit 1914, and a counter 1916.
  • the buffer 1906 delays the clock signal output from the last variable delay element 1814 and supplies the delayed clock signal to each of the plurality of flip-flop circuits 1904. Then, the flip-flop circuit 1904 supplies the operation results of the plurality of EOR circuits 1902 to the first R circuit 1908, the third R circuit 1910, or the second R circuit 1912.
  • the plurality of timing comparators 1816 are a set of a plurality of timing comparators 1816 that sample a data signal based on a clock signal whose time delayed by the variable delay element 1818 is equal to or less than the first delay time. And a plurality of timing comparators 181 for sampling a data signal based on a clock signal whose time delayed by the variable delay element 1818 is equal to or longer than the second delay time. And a plurality of timings for sampling a data signal based on a clock signal whose time delayed by the variable delay element 1818 is larger than the first delay time and smaller than the second delay time.
  • a third timing comparator group that is a set of comparators 1816 is included.
  • the plurality of EOR circuits 1902 are a set of a plurality of EOR circuits 1902 using the sampling results of the plurality of timing comparators 1816 included in the first timing comparator group for exclusive OR operation.
  • a second EOR circuit group which is a set of a plurality of EOR circuits 1902 using the sampling results of the plurality of timing comparators 1816 included in the second timing comparator group for an exclusive OR operation, and a third timing comparator And a third EOR circuit group, which is a set of a plurality of E ⁇ R circuits 1902 that use the sampling results of the plurality of timing comparators 1816 of the group for an exclusive OR operation.
  • the first ⁇ ⁇ ⁇ R circuit 1908 performs a logical OR operation on the operation results of the plurality of EOR circuits 1902 included in the first EOR circuit group, and supplies the result to the FIFO circuit 1914.
  • the 30R-th circuit 1910 performs a logical OR operation on the operation results of the plurality of EOR circuits 1902 included in the second EOR circuit group, and supplies the result to the FIFO circuit 1914.
  • the 201st circuit 1912 performs a logical OR operation on the operation results of the plurality of EOR circuits 1902 included in the third EOR circuit group, and supplies the result to the FIFO circuit 1914.
  • the lOR circuit 1908 outputs a logical value “1”
  • the third ⁇ R circuit 1910 outputs a logical value “0”.
  • the twentieth circuit 1912 outputs a logical value “0”.
  • the lOR circuit 1908 When the edge of the data signal with respect to the clock signal is later than the second timing, the lOR circuit 1908 outputs a logical value “0”, the 30Rth circuit 1910 outputs a logical value “0”, and the second The R circuit 1912 outputs a logical value “1”.
  • the FIFO circuit 1914 writes the logical values output by the lOR circuit 1908, the third R circuit 1910, and the 20R circuit 1912 in synchronization with the clock signal delayed by the notifier 1906, The signal is read out in synchronization with the clock signal generated by the receiving end PLL circuit 1718 and supplied to the counter 1916.
  • the counter 1916 is connected to each of the timing comparators 1816.
  • each of the multiple EOR circuits 1902 performs the exclusive OR operation multiple times, resulting in the first ⁇ R
  • each of the circuit 1908, the 30th R circuit 1910, and the 20th R circuit 1912 performs the OR operation multiple times
  • each of the first ⁇ R circuit 1908, the third OR circuit 1910, and the 20th R circuit 1912 has a logical value of The number of times "1" is output is counted in synchronization with the clock signal generated by the receiving PLL circuit 1718.
  • the receiving end PLL circuit 1718 generates a signal based on the output of the first ⁇ R circuit 1908, the 30th R circuit 1910, and the 20th R circuit 1912, that is, the count value of the counter 1916.
  • the delay amount of the clock signal is changed.
  • the recovery variable delay circuit 1900 outputs the clock signal when the first ⁇ R circuit 1908 outputs more logical values ⁇ 1 '' than the third ⁇ R circuit 1910 and the second ⁇ R circuit 1912.
  • the delay amount of the clock signal is reduced.
  • the recovery variable delay circuit 1900 increases the delay amount of the clock signal when the first ⁇ R circuit 1908 outputs a logical value “1”, and the 30th R circuit 1910 increases the logical amount.
  • the recovery variable delay circuit 1900 adjusts the phase of the clock signal with respect to the data signal in the manner described above, and adjusts the phase of the clock signal near the center of the eye opening of the data signal. Carry out a follow-up calibration.
  • the phase of the clock signal with respect to the data signal can be accurately detected by using the plurality of timing comparators 1816.
  • the phase of the clock signal with respect to the clock signal can be followed, and the phase of the clock signal can be adjusted in real time. Therefore, according to the communication device 1702 according to the present embodiment, the phase of the clock signal changes due to noise and changes in environmental conditions, and the data signal eye changes due to factors such as high-frequency loss in the transmission line 1704. Even if the aperture becomes smaller, the phase of the clock signal can be automatically adjusted to the vicinity of the center of the eye opening of the data signal, so that stable data transmission can always be realized.
  • variable delay circuit that can flexibly respond to changes in noise and environmental conditions.
  • FIG. 1 is a diagram showing an example of a configuration of a timing comparator 100.
  • FIG. 2 is a diagram showing an example of a configuration of a dynamic D flip-flop circuit 102.
  • FIG. 3 is a diagram showing an example of a configuration of a positive feedback D flip-flop circuit 106.
  • FIG. 4 is a diagram showing an example of a configuration of a variable delay circuit 400.
  • FIG. 5 is a diagram showing an example of a configuration of a variable delay circuit 500.
  • FIG. 6 is a diagram showing an example of a configuration of a phase comparator 406.
  • FIG. 7 is a diagram showing an example of a configuration of a test apparatus 700.
  • FIG. 8 is a diagram showing an example of a configuration of a comparison unit 712.
  • FIG. 9 is a diagram showing an example of a configuration of a test apparatus 900.
  • FIG. 10 is a diagram illustrating an example of a configuration of a signal characteristic detection unit 912.
  • FIG. 11 is a diagram showing an example of a phase detection operation by a signal characteristic detection unit 912.
  • FIG. 12 is a diagram illustrating an example of a configuration of a signal characteristic detection unit 912.
  • FIG. 13 is a diagram illustrating an example of an edge detection operation by the signal characteristic detection unit 912.
  • FIG. 14 is a diagram illustrating an example of a configuration of a signal characteristic detection unit 912.
  • FIG. 15 is a diagram illustrating an example of a jitter measurement operation by the signal characteristic detection unit 912.
  • FIG. 16 is a diagram showing an example of a jitter measurement operation by the signal characteristic detection unit 912.
  • FIG. 17 is a diagram showing an example of a configuration of communication devices 1700 and 1702.
  • FIG. 18 is a diagram illustrating an example of a configuration of a clock recovery circuit 1716.
  • FIG. 19 is a diagram illustrating an example of a configuration of a clock recovery circuit 1716.

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Abstract

　本発明に係る可変遅延回路は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させる複数段の第１可変遅延素子と、複数段の第１可変遅延素子に並列に接続され、基準クロック信号を遅延させる第２可変遅延素子と、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第１可変遅延素子によって遅延された基準クロック信号の位相を、第２可変遅延素子によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第１可変遅延素子のそれぞれの遅延量を制御する遅延量制御部とを備える。

Description

明 細 書
可変遅延回路
技術分野
[0001] 本発明は、可変遅延回路に関する。特に本発明は、 DLL回路を用いた可変遅延 回路に関する。
また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認 められる指定国については、下記の出願に記載された内容を参照により本出願に組 み込み、本出願の記載の一部とする。
特願 2003— 391455 出願曰 平成 15年 11月 20曰
背景技術
[0002] 従来の可変遅延回路は、分解能が低くかつ可変量が大きい粗遅延回路と、分解能 が高いかつ可変量が粗遅延回路の分解能と同等の精遅延回路とで構成されている 。粗遅延回路は、遅延素子の伝搬遅延時間を分解能とし、精遅延回路は、可変容量 素子を用いて、遅延素子の負荷容量を可変することにより遅延量を変化させる。そし て、ノイズや環境条件の変化による伝搬遅延時間の変動による遅延精度の劣化を防 ぐため、 DLL回路を用いて粗遅延回路を構成するものが提案されている（例えば、特 許文献 1参照。）。
特許文献 1：国際公開第 03/036796号パンフレット
発明の開示
発明が解決しょうとする課題
[0003] し力 ながら、従来の DLL回路を用いた可変遅延回路では、精遅延回路が DLLの フィードバック系の外部に設けられるため、 DLL回路においてノイズや電圧.温度等 の環境変化の影響に追従することができず、遅延精度が劣化してしまう。
[0004] そこで本発明は、上記の課題を解決することができる可変遅延回路を提供すること を目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせ により達成される。また従属項は本発明の更なる有利な具体例を規定する。
課題を解決するための手段 [0005] このような目的を達成するために、本発明の第 1の形態によると、基準クロック信号 又はデータ信号を遅延させて出力する可変遅延回路であって、直列に接続され、基 準クロック信号又はデータ信号を順次遅延させる複数段の第 1可変遅延素子と、複 数段の第 1可変遅延素子に並列に接続され、基準クロック信号を遅延させる第 2可変 遅延素子と、複数段の第 1可変遅延素子によって遅延された基準クロック信号の位 相を、第 2可変遅延素子によって遅延された基準クロック信号の位相とを比較する位 相比較器と、位相比較器の比較結果に基づいて、複数段の第 1可変遅延素子によつ て遅延された基準クロック信号の位相を、第 2可変遅延素子によって遅延された基準 クロック信号の所定のサイクル後の位相と略等しくすべぐ複数段の第 1可変遅延素 子のそれぞれの遅延量を制御する遅延量制御部とを備える。
[0006] 複数段の第 1可変遅延素子のそれぞれが出力した複数の基準クロック信号又はデ ータ信号のうちの一の基準クロック信号を選択して位相比較器に供給し、複数段の 第 1可変遅延素子のそれぞれが出力した複数の基準クロック信号又はデータ信号の うちの一の基準クロック信号を相互に独立に選択して当該可変遅延回路の外部に出 力するセレクタをさらに備えてもよレ、。
[0007] 複数段の第 1可変遅延素子と略同一の遅延特性を有し、直列に接続され、データ 信号を順次遅延させる複数段の第 3可変遅延素子をさらに備え、遅延量制御部は、 複数段の第 1可変遅延素子のそれぞれに第 1制御信号を供給することにより遅延量 を制御し、複数段の第 3可変遅延素子のそれぞれに第 1制御信号力 一義的に定め られる第 2制御信号を供給することにより遅延量を制御してもよい。
[0008] 遅延量制御部は、複数段の第 1可変遅延素子のそれぞれに第 1制御信号を供給し 、複数段の第 3可変遅延素子のそれぞれに第 1制御信号と同一の第 2制御信号を供 給することにより、複数段の第 1可変遅延素子と複数段の第 3可変遅延素子とを略同 一の遅延量に制御してもよい。
[0009] 位相比較器は、第 2可変遅延素子によって遅延された基準クロック信号に基づいて 、複数段の第 1可変遅延素子によって遅延された基準クロック信号を、寄生容量によ りラッチして出力するダイナミック Dフリップフロップ回路と、第 2可変遅延素子によつ て遅延された基準クロック信号に基づいて、ダイナミック Dフリップフロップ回路が出 力した出力信号を、ラッチして出力する Dフリップフロップ回路とを有してもよい。
[0010] ダイナミック Dフリップフロップ回路は、第 2可変遅延回路によって遅延された基準ク ロック信号に基づいて、オンオフ制御を行う第 1アナログスィッチと、第 1アナログスィ ツチを通過した信号を反転させる第 1インバータと、第 1インバータの後段に接続され 、第 2可変遅延回路によって遅延されたクロック信号に基づいて、第 1アナログスイツ チのオンオフ制御と反転したオンオフ制御を行う第 2アナログスィッチと、第 2アナログ スィッチを通過した信号を反転させる第 2インバータとを含んでもよい。
[0011] Dフリップフロップ回路は、第 2可変遅延回路によって遅延されたクロック信号に基 づいて、オンオフ制御を行う第 3アナログスィッチと、第 3アナログスィッチを通過した 信号を反転させる第 3インバータと、第 3インバータの後段に接続され、第 2可変遅延 回路によって遅延されたクロック信号に基づいて、第 3アナログスィッチのオンオフ制 御と反転したオンオフ制御を行う第 4アナログスィッチと、第 4アナログスィッチを通過 した信号を反転させる第 4インバータと、第 3インバータから出力された信号を反転さ せる第 5インバータと、第 5インバータの後段に接続され、第 2可変遅延回路によって 遅延されたクロック信号に基づいて、第 3アナログスィッチのオンオフ制御と反転した オンオフ制御を行い、通過した信号を第 3インバータに供給する第 5アナログスィッチ と、第 4インバータから出力された信号を反転させる第 6インバータと、第 6インバータ の後段に接続され、第 2可変遅延回路によって遅延されたクロック信号に基づいて、 第 4アナログスィッチのオンオフ制御と反転したオンオフ制御を行い、通過した信号 を第 4インバータに供給する第 6アナログスィッチとを含んでもよい。
[0012] 位相比較器は、複数段の第 1可変遅延素子によって遅延されたクロック信号の位相 力 第 2可変遅延素子によって遅延されたクロック信号の位相に対して進んでいるか 又は遅れているかを示すフラグ信号を出力し、遅延量制御部は、フラグ信号が、複数 段の第 1可変遅延素子によって遅延されたクロック信号の位相が進んでいることを示 す場合にはカウント値を増加させ、遅れていることを示す場合にはカウント値を減少さ せるカウンタと、カウンタのカウント値に基づいて、複数段の第 1可変遅延素子のうち の少なくとも 1つに対して遅延量を制御するバイアス信号を供給する DACとを有して あよい。 [0013] なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションもまた発明となりうる。
発明を実施するための最良の形態
[0014] 以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範 囲に係る発明を限定するものではなぐまた実施形態の中で説明されている特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0015] 図 1は、本発明に係るタイミングコンパレータ 100の構成の一例を示す。タイミングコ ンパレータ 100は、ダイナミック Dフリップフロップ回路 102、バッファ 104、及び正帰 還 Dフリップフロップ回路 106を有し、データ信号 (D)をクロック信号（CK)によりサン プリングして出力する。ダイナミック Dフリップフロップ回路 102は、タイミングコンパレ ータ 100が受け取ったクロック信号 (CK)に基づいて、データ信号 (D)を、寄生容量 によりラッチして出力し、正帰還 Dフリップフロップ回路 106に供給する。ノくッファ 104 は、タイミングコンパレータ 100が受け取ったクロック信号 (CK)を所定時間遅延させ 、正帰還 Dフリップフロップ回路 106に供給する。正帰還 Dフリップフロップ回路 106 は、バッファ 104によって遅延されたクロック信号（CK)に基づいて、ダイナミック Dフ リップフロップ回路 102が出力した出力信号を、正帰還回路によりラッチして出力する 。バッファ 104は、正帰還 Dフリップフロップ回路 106のセットアップタイム以上の時間 遅延させることが好ましレ、。なお、正帰還 Dフリップフロップ回路 106は、本発明の D フリップフロップ回路の一例である。
[0016] タイミングコンパレータ 100は、バッファ 104を有することにより、ダイナミック Dフリツ プフロップ回路 102と正帰還 Dフリップフロップ回路 106とをパイプライン動作ではな くディレイライン動作させることができる。即ち、ダイナミック Dフリップフロップ回路 102 と正帰還 Dフリップフロップ回路 106とを同一のクロック信号で動作させることができる
[0017] 図 2は、ダイナミック Dフリップフロップ回路 102の構成の一例を示す。ダイナミック D フリップフロップ回路 102は、第 1アナログスィッチ 200、第 1インバータ 202、第 2アナ ログスィッチ 204、及び第 2インバータ 206を含む。第 1アナログスィッチ 200は、タイ ミングコンパレータ 100が受け取ったクロック信号（CK)に基づいて、オンオフ制御を 行う。第 1インバータ 202は、第 1アナログスィッチ 200を通過した信号を反転させて 出力する。第 2アナログスィッチ 204は、第 1インバータ 202の後段に接続され、タイミ ングコンパレータ 100が受け取ったクロック信号（CK)に基づいて、第 1アナログスィ ツチ 200のオンオフ制御と反転したオンオフ制御を行う。第 2インバータ 206は、第 2 アナログスィッチ 204を通過した信号を反転させて出力する。
[0018] 第 1アナログスィッチ 200及び第 2アナログスィッチ 204は、 Pチャネル/ Nチャネル のトランジスタを用いたアナログスィッチであり、 CKと同位相の CKP及び CK逆位相 の CKNによりスイッチング動作を行う。また、第 1インバータ 202及び第 2インバータ 2 06は、 CMOSインバータである。そして、ダイナミック Dフリップフロップ回路 102は、 第 1アナログスィッチ 200及び第 2アナログスィッチ 204のアナログスィッチと、第 1ィ ンバータ 202及び第 2インバータ 206のゲート容量及び配線容量等の寄生容量によ つて、サンプルホールド回路を構成する。
[0019] ダイナミック Dフリップフロップ回路 102は、ループ回路を有していないため、十分に 電荷がチャージされなレ、と論理出力レベルが「H」レベルと「L」レベルとの中間レべ ノレになってしまう。しかしながら、中間レベルを出力する位相幅は極めて小さぐヒス テリシスの幅が極めて小さいという利点がある。
[0020] 図 3は、正帰還 Dフリップフロップ回路 106の構成の一例を示す。正帰還 Dフリップ フロップ回路 106は、第 3アナログスィッチ 300、第 3インバータ 302、第 4アナログス イッチ 304、第 4インバータ 306、第 5インバータ 308、第 5アナログスィッチ 310、第 6 インバータ 312、第 6アナログスィッチ 314を含む。
[0021] 第 3アナログスィッチ 300は、バッファ 104によって遅延されたクロック信号（CK)に 基づいて、オンオフ制御を行う。第 3インバータ 302は、第 3アナログスィッチ 300を通 過した信号を反転させて出力する。第 4アナログスィッチ 304は、第 3インバータ 302 の後段に接続され、バッファ 104によって遅延されたクロック信号 (CK)に基づいて、 第 3アナログスィッチ 300のオンオフ制御と反転したオンオフ制御を行う。第 4インバ ータ 306は、第 4アナログスィッチ 304を通過した信号を反転させて出力する。第 5ィ ンバータ 308は、第 3インバータ 302から出力された信号を反転させて出力する。第 5 アナログスィッチ 310は、第 5インバータ 308の後段に接続され、バッファ 104によつ て遅延されたクロック信号に基づいて、第 3アナログスィッチ 300のオンオフ制御と反 転したオンオフ制御を行い、通過した信号を第 3インバータ 302に供給する。第 6イン バータ 312は、第 4インバータ 306から出力された信号を反転させて出力する。第 6 アナログスィッチ 314は、第 6インバータ 312の後段に接続され、バッファ 104によつ て遅延されたクロック信号 (CK)に基づいて、第 4アナログスィッチ 304のオンオフ制 御と反転したオンオフ制御を行レ、、通過した信号を第 4インバータ 306に供給する。
[0022] 第 3アナログスィッチ 300、第 4アナログスィッチ 304、第 5アナログスィッチ 310、及 び第 6アナログスィッチ 314は、 Pチャネル ZNチャネルのトランジスタを用いたアナ口 グスィッチであり、 CKと同位相の CKP及び CK逆位相の CKNによりスイッチング動 作を行う。また、第 3インバータ 302、第 4インバータ 306、第 5インバータ 308、及び 第 6インバータ 312は、 CMOSインバータである。そして、正帰還 Dフリップフロップ 回路 106は、第 3インバータ 302、第 5インバータ 308、及び第 5アナログスィッチ 310 で構成されるループ回路で第 3アナログスィッチ 300の出力を保持し、第 4インバータ 306、第 6インノくータ 312、及び第 6アナログスィッチ 314で構成されるループ回路で 第 4アナログスィッチ 304の出力を保持する。
[0023] 正帰還 Dフリップフロップ回路 106は、正帰還回路により信号を増幅して出力する。
そのため、ダイナミック Dフリップフロップ回路 102から中間レベルのデータ信号（D) が入力された場合に、ヒステリシスが生じてしまう。し力 ながら、このヒステリシスの幅 は、ダイナミック Dフリップフロップ回路 102の論理出力が中間レベルとなる幅である ので、極めて小さい。したがって、本発明に係るタイミングコンパレータ 100によれば 、中間レベルの論理出力を出力することがないので、位相がロックされるまでに要す る時間を短縮することができ、より高周波帯域への対応が可能となる。
[0024] 図 4は、本発明に係る可変遅延回路 400の構成の一例を示す。可変遅延回路 400
DLL (Delay Lock Loop)回路であり、基準クロック信号を指定された時間遅 延させて出力する。可変遅延回路 400は、複数段の可変遅延素子 402、セレクタ 40 3、可変遅延素子 404、位相比較器 406、及び遅延量制御部 408を備える。遅延量 制御部 408は、カウンタ 410及び DAC412を有する。
[0025] 複数段の可変遅延素子 402は、直列に接続され、基準クロック信号又はデータ信 号を順次遅延させてセレクタ 403に供給する。セレクタ 403は、複数段の可変遅延素 子 402のそれぞれが出力した複数の基準クロック信号又はデータ信号のうちの一の 基準クロック信号を相互に独立に選択して位相比較器 406に供給し、また、複数段 の可変遅延素子 402のそれぞれが出力した複数の基準クロック信号又はデータ信号 のうちの一の基準クロック信号を選択して可変遅延回路 400の外部に出力する。可 変遅延素子 404は、複数段の可変遅延素子 402に並列に接続され、基準クロック信 号を遅延させる。そして、位相比較器 406は、セレクタ 403から供給された、複数段の 可変遅延素子 402によって遅延された基準クロック信号の位相を、可変遅延素子 40 4によって遅延された基準クロック信号の位相と比較する。遅延量制御部 408は、位 相比較器 406の比較結果に基づいて、セレクタ 403から供給された、複数段の可変 遅延素子 402によって遅延された基準クロック信号の位相を、可変遅延素子 404に よって遅延された基準クロック信号の所定のサイクル毎の位相と略等しくすべぐ複数 段の可変遅延素子 402のそれぞれの遅延量を制御する。
[0026] 具体的には、位相比較器 406は、複数段の可変遅延素子 402によって遅延された 基準クロック信号の位相が、可変遅延素子 404によって遅延された基準クロック信号 の位相に対して進んでいるか又は遅れているかを示すフラグ信号を出力する。そして 、カウンタ 410は、位相比較器 406から出力されたフラグ信号力 複数段の可変遅延 素子 402によって遅延された基準クロック信号の位相が進んでいることを示す場合に はカウント値を増加させ、遅れていることを示す場合にはカウント値を減少させる。そ して、 DAC412は、カウンタ 410のカウント値に基づいて、複数段の可変遅延素子 4 02に対して遅延量を制御するバイアス信号を供給する。ここで、可変遅延素子 402 一段当たりの遅延時間は、次式のように定められる。
(可変遅延素子 402—段の遅延量） = ( (基準クロック信号の周期) - (可変遅延素子 404の遅延量) ) / (DLLに用いられる可変遅延素子 402の段数）
[0027] 本発明に係る可変遅延回路 400によれば、プロセスの変化や電圧又は温度等の 環境変化による複数段の可変遅延素子 402の伝搬遅延時間の可変量を、 DLLの口 ックレンジに割り振ることができるので、可変遅延素子 402が（可変遅延素子 404の 遅延量) / (DLLに用いられる可変遅延素子 402の段数)だけの可変量を有するだ けで、プロセスの変化や電圧又は温度等の環境変化による複数段の可変遅延素子 4 02の伝搬遅延時間のばらつきを吸収することができる。さらに、遅延させることができ る基準クロック信号の周期の幅を大きくすることができ、また基準クロック信号の周期 が変わっても、回路を修正することなぐソフトウェアによる処理だけで容易に対応す ること力 Sできる。
[0028] 図 5は、本発明に係る可変遅延回路 500の構成の一例を示す。可変遅延回路 500 は、図 4に示した可変遅延回路 400の一例である DLL回路を有し、データ信号を指 定された時間遅延させて出力する。可変遅延回路 500は、図 4に示した可変遅延回 路 400の構成要素に加え、複数段の可変遅延素子 502及びセレクタ 504を備える。
[0029] 複数段の可変遅延素子 502は、複数段の可変遅延素子 402と略同一の遅延特性 を有し、直列に接続され、データ信号を順次遅延させる。基準クロック信号の周期分 の遅延時間を遅延させるための段数を限度に可変遅延素子 402の段数を小さくする ことによって、回路規模を縮小することができる。また、セレクタ 504は、複数段の可 変遅延素子 502のそれぞれが出力した複数のデータ信号のうちの一のデータ信号 を選択して可変遅延回路 500の外部に出力する。
[0030] 遅延量制御部 408は、位相比較器 406の比較結果に基づいて、複数段の可変遅 延素子 402によって遅延された基準クロック信号の位相を、可変遅延素子 404によつ て遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべぐ複数段 の可変遅延素子 402のそれぞれの遅延量を制御するとともに、複数段の可変遅延素 子 502によって遅延された基準クロック信号の位相を、可変遅延素子 404によって遅 延された基準クロック信号の所定のサイクル後の位相と略等しくすべぐ複数段の可 変遅延素子 402のそれぞれの遅延量を制御する。例えば、遅延量制御部 408は、 複数段の可変遅延素子 402のそれぞれに第 1制御信号を供給することにより遅延量 を制御し、複数段の可変遅延素子 502のそれぞれに第 1制御信号から一義的に定 められる第 2制御信号を供給することにより遅延量を制御する。なお、複数段の可変 遅延素子 502と複数段の可変遅延素子 402とは、同一の段数である場合には、遅延 量制御部 408は、複数段の可変遅延素子 402のそれぞれに第 1制御信号を供給し 、複数段の可変遅延素子 502のそれぞれに第 1制御信号と同一の第 2制御信号を 供給することにより、複数段の可変遅延素子 402と複数段の可変遅延素子 502とを 略同一の遅延量に制御してもよい。
[0031] 図 6は、位相比較器 406の構成の一例を示す。位相比較器 406は、ダイナミック D フリップフロップ回路 600及び正帰還 Dフリップフロップ回路 602を有する。ダイナミツ ク Dフリップフロップ回路 600は、可変遅延素子 404によって遅延された基準クロック 信号に基づいて、複数段の可変遅延素子 402によって遅延された基準クロック信号 を、寄生容量によりラッチして出力する。正帰還 Dフリップフロップ回路 602は、可変 遅延素子 404によって遅延された基準クロック信号に基づいて、ダイナミック Dフリツ プフロップ回路 600が出力した出力信号を、正帰還回路によりラッチして出力する。
[0032] ダイナミック Dフリップフロップ回路 600は、図 2に示したダイナミック Dフリップフロッ プ回路 102と同一の構成及び機能を有し、正帰還 Dフリップフロップ回路 602は、図 3に示した正帰還 Dフリップフロップ回路 106と同一の構成及び機能を有するので、 説明を省略する。
[0033] 図 7は、本発明の第 1実施形態に係る試験装置 700の構成の一例を示す。試験装 置 700は、パターン発生器 702、波形整形部 704、タイミング発生器 706、基準クロッ ク発生器 708、タイミング発生器 710、比較部 712、及び判定部 714を備える。パタ ーン発生器 702は、被試験デバイス 716に供給するデータ信号を発生し、波形整形 部 704に供給する。また、基準クロック発生器 708は、被試験デバイス 716の良否判 定を行うための期待値信号を発生し、判定部 714に供給する。タイミング発生器 706 は、基準クロック発生器 708が発生した基準クロック信号に基づいて、波形整形部 70 4が被試験デバイス 716にデータ信号を供給するタイミングを示すストローブ信号を 発生する。また、タイミング発生器 710は、基準クロック発生器 708が発生した基準ク ロック信号に基づいて、比較部 712が被試験デバイス 716から出力されたデータ信 号をサンプリングするタイミングを示すストローブ信号を発生する。
[0034] 波形整形部 704は、パターン発生器 702が発生したデータ信号の波形を整形し、 タイミング発生器 706が発生したストローブ信号に基づいて、データ信号を被試験デ バイス 716に供給する。被試験デバイス 716は、供給されたデータ信号に対応した データ信号を出力する。そして、比較部 712は、被試験デバイス 716から出力された データ信号を、タイミング発生器 710が発生したストローブ信号によりサンプリングす る。そして、判定部 714は、比較部 712のサンプリング結果を、パターン発生器 702 が発生した期待値信号と比較することによって、被試験デバイス 716の良否を判定 する。
[0035] 図 8は、比較部 712の構成の一例を示す。比較部 712は、 H側レベルコンパレータ 800、 H側タイミングコンパレータ 802、 L側レベルコンパレータ 804、及び L側タイミ ングコンパレータ 806を有する。 H側レベルコンパレータ 800は、被試験デバイス 71 6から出力されたデータ信号を H側閾値 (VOH)と比較し、比較結果（SH)を出力す る。例えば、 H側レベルコンパレータ 800は、被試験デバイス 716から出力されたデ ータ信号が H側閾値 (VOH)より大きい場合には論理値「0」を出力し、被試験デバィ ス 716から出力されたデータ信号が H側閾値 (V〇H)より小さい場合には論理値「1」 を出力する。また、 L側レベルコンパレータ 804は、被試験デバイス 716から出力され たデータ信号を L側閾値 (VOL)と比較し、比較結果（SL)を出力する。例えば、 L側 レベルコンパレータ 804は、被試験デバイス 716から出力されたデータ信号力 SL側閾 値 (VOL)より小さい場合には論理値「0」を出力し、被試験デバイス 716から出力さ れたデータ信号力 側閾値 (VOL)より大きい場合には論理値「1」を出力する。
[0036] H側タイミングコンパレータ 802は、 H側レベルコンパレータ 800の比較結果（SH) を、タイミング発生器 710が発生した H側ストローブ信号（STRBH)によりサンプリン グして、サンプリング結果を判定部 714に出力する。また、 L側タイミングコンパレータ 806は、 L側レベルコンパレータ 804の比較結果（SL)を、タイミング発生器 710が発 生した L側ストローブ信号 (STRBL)によりサンプリングして、サンプリング結果を判定 部 714に出力する。
[0037] H側タイミングコンパレータ 802及び L側タイミングコンパレータ 806は、図 1に示し たタイミングコンパレータ 100と同一の構成及び機能を有するので、説明を省略する 。 H側タイミングコンパレータ 802及び L側タイミングコンパレータ 806として、図 1に示 したタイミングコンパレータ 100と同一の構成及び機能を有することによって、被試験 デバイス 716から出力されたデータ信号を精度よくサンプリングすることができるので 、被試験デバイス 716を正確に試験することができる。 [0038] 図 9は、本発明の第 2実施形態に係る試験装置 900の構成の一例を示す。試験装 置 900は、パターン発生器 902、波形整形部 904、タイミング発生器 906、基準クロッ ク発生器 908、タイミング発生器 910、信号特性検出部 912、及び判定部 914を備え る。パターン発生器 902は、被試験デバイス 916に供給するデータ信号を発生し、波 形整形部 904に供給する。また、基準クロック発生器 908は、被試験デバイス 916の 良否判定を行うための期待値信号を発生し、判定部 914に供給する。基準クロック発 生器 908は、基準クロック信号を発生し、タイミング発生器 906及びタイミング発生器 910、並びに信号特性検出部 912に供給する。タイミング発生器 906は、基準クロッ ク発生器 908が発生した基準クロック信号に基づいて、波形整形部 904が被試験デ バイス 916にデータ信号を供給するタイミングを示すストローブ信号を発生する。また 、タイミング発生器 910は、基準クロック発生器 908が発生した基準クロック信号に基 づいて、信号特性検出部 912が被試験デバイス 916から出力されたデータ信号をサ ンプリングするタイミングを示すストローブ信号を発生する。
[0039] 波形整形部 904は、パターン発生器 902が発生したデータ信号の波形を整形し、 タイミング発生器 906が発生したストローブ信号に基づいて、データ信号を被試験デ バイス 916に供給する。被試験デバイス 916は、供給されたデータ信号に対応した データ信号を出力する。そして、信号特性検出部 912は、被試験デバイス 916から 出力されたデータ信号を、タイミング発生器 910が発生したストローブ信号によりサン プリングし、被試験デバイス 916から出力されたデータ信号の信号特性を検出する。 そして、判定部 914は、信号特性検出部 912の検出結果を、パターン発生器 902が 発生した期待値信号と比較することによって、被試験デバイス 916の良否を判定する
[0040] 図 10は、信号特性検出部 912の構成の一例を示す。信号特性検出部 912は、複 数段の可変遅延素子 1000、セレクタ 1002、可変遅延素子 1004、位相比較器 100 6、遅延量制御部 1007、複数段の可変遅延素子 1012、複数のタイミングコンパレー タ 1014、複数段の可変遅延素子 1016、複数段の可変遅延素子 1018、セレクタ 10 20、可変遅延素子 1022、位相比較器 1024、及び遅延量制御部 1025を備える。遅 延量制御部 1007は、カウンタ 1008及び DAC1010を有し、遅延量制御部 1025は 、カウンタ 1026及び DAC1028を有する。なお、信号特性検出部 912は、本発明の データサンプリング装置の一例である。
[0041] 複数段の可変遅延素子 1012は、直列に接続され、遅延量 Tで被試験デバイス 91 6から出力されたデータ信号を順次遅延させる。また、複数段の可変遅延素子 1016 は、直列に接続され、遅延量 Tより大きい遅延量 T+ A tで、タイミング発生器 910か ら出力されたストローブ信号を順次遅延させる。そして、複数のタイミングコンパレー タ 1014は、複数段の可変遅延素子 1012のそれぞれによって遅延された、遅延量が 異なる複数のデータ信号のそれぞれを、複数段の可変遅延素子 1012のそれぞれと 同一段の可変遅延素子 1016によって遅延されたストローブ信号によりサンプリング する。そして、信号特性検出部 912は、複数のタイミングコンパレータ 1014のそれぞ れによるサンプリング結果に基づいて、被試験デバイス 916から出力されたデータ信 号の位相を検出する。
[0042] なお、複数のタイミングコンパレータ 1014のそれぞれは、図 1に示したタイミングコ ンパレータ 100と同一の構成及び機能を有し、遅延量が異なる複数のデータ信号 (D 0、 Dl、 D2、 · ' · Οη_1、 Dn)のそれぞれを、遅延量が異なる複数のストローブ信号（ C0、 Cl、 C2、 . ' '〇11_1、 Cn)のそれぞれでサンプリングし、サンプリング結果（Q0、 Ql、 Q2、•••Qn-1 , Qn)を出力する。このように、図 1示したタイミングコンパレータ 100と同一の校正及び機能を有するタイミングコンパレータ 1014を用いることによつ て、より高周波帯域への対応が可能となり、サンプリング信号の立ち上がり又は立ち 下がりにおけるスキューを小さくすることができる。
[0043] また、複数段の可変遅延素子 1000は、直列に接続され、基準クロック発生器 908 が出力した基準クロック信号を順次遅延させてセレクタ 1002に供給する。なお、複数 段の可変遅延素子 1000は、複数段の可変遅延素子 1012と略同一の遅延特性を 有する。そして、セレクタ 1002は、複数段の可変遅延素子 1000のそれぞれが出力 した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を選択し て位相比較器 1006に供給する。また、可変遅延素子 1004は、複数段の可変遅延 素子 1000に並列に接続され、予め指定された遅延量で、基準クロック発生器 908が 出力した基準クロック信号を遅延させて位相比較器 1006に供給する。 [0044] 位相比較器 1006は、セレクタ 1002から供給された、複数段の可変遅延素子 100 0によつて遅延された基準クロック信号の位相を、可変遅延素子 1004によって遅延 された基準クロック信号の位相と比較する。そして、遅延量制御部 1007は、位相比 較器 1006の比較結果に基づいて、セレクタ 1002から供給された、複数段の可変遅 延素子 1000によって遅延された基準クロック信号の位相、及び複数段の可変遅延 素子 1012によって遅延されたデータ信号の位相を、可変遅延素子 1004によって遅 延された基準クロック信号の所定のサイクル後の位相と略等しくすべぐ複数段の可 変遅延素子 1000の遅延量、及び複数段の可変遅延素子 1012の遅延量を制御す る。
[0045] また、複数段の可変遅延素子 1018は、直列に接続され、基準クロック発生器 908 が出力した基準クロック信号を順次遅延させてセレクタ 1020に供給する。なお、複数 段の可変遅延素子 1018は、複数段の可変遅延素子 1016と略同一の遅延特性を 有する。そして、セレクタ 1020は、複数段の可変遅延素子 1018のそれぞれが出力 した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を選択し て位相比較器 1024に供給する。また、可変遅延素子 1022は、複数段の可変遅延 素子 1018に並列に接続され、予め指定された遅延量で、基準クロック発生器 908が 出力した基準クロック信号を遅延させて位相比較器 1024に供給する。
[0046] 位相比較器 1024は、セレクタ 1020から供給された、複数段の可変遅延素子 101 8によって遅延された基準クロック信号の位相を、可変遅延素子 1022によって遅延 された基準クロック信号の位相と比較する。そして、遅延量制御部 1025は、位相比 較器 1024の比較結果に基づいて、セレクタ 1020から供給された、複数段の可変遅 延素子 1018によって遅延された基準クロック信号の位相、及び複数段の可変遅延 素子 1016によって遅延されたデータ信号の位相を、可変遅延素子 1022によって遅 延された基準クロック信号の所定のサイクル後の位相と略等しくすべぐ複数段の可 変遅延素子 1018の遅延量、及び複数段の可変遅延素子 1016の遅延量を制御す る。
[0047] なお、可変遅延素子 1000、セレクタ 1002、可変遅延素子 1004、位相比較器 100 6、遅延量制御部 1007、カウンタ 1008、 DAC1010、及び可変遅延素子 1012のそ れぞれは、図 5に示した可変遅延素子 402、セレクタ 403、可変遅延素子 404、位相 比較器 406、遅延量制御部 408、カウンタ 410、 DAC412、及び可変遅延素子 502 のそれぞれと同一の構成及び機能を有する。また、可変遅延素子 1018、セレクタ 10 20、可変遅延素子 1022、位相比較器 1024、遅延量制御部 1025、カウンタ 1026、 DAC1028,及び可変遅延素子 1016のそれぞれは、図 5に示した可変遅延素子 40 2、セレクタ 403、可変遅延素子 404、位相比較器 406、遅延量制御部 408、カウン タ 410、 DAC412,及び可変遅延素子 502のそれぞれと同一の構成及び機能を有 し、遅延時間の異なる複数のストローブ信号を発生するマルチストローブ発生回路と して機能する。
[0048] 図 11は、信号特性検出部 912による位相検出動作の一例を示す。図 11 (a)は、複 数のタイミングコンパレータ 1014の入力信号及び出力信号を示す。図 11 (b)は、位 相検出動作の概要を示す。
[0049] 1段目のタイミングコンパレータ 1014は、被試験デバイス 916から出力されたデー タ信号 (DO)を、タイミング発生器 910が発生した、データ信号 (DO)の変化点より To fsだけ位相が早いストローブ信号 (CO)によりサンプリングして、サンプリング結果（Q 0)を出力する。本例においては、ストローブ信号（C0)のタイミングにおいてデータ信 号（D0)は、「L」であるので、サンプリング結果（Q0)は、「L」である。
[0050] 2段目のタイミングコンパレータ 1014は、データ信号 (D0)力 1段目の可変遅延素 子 1012によって遅延量 Tだけ遅延されたデータ信号 (D1)を、ストローブ信号 (C0) 力 SI段目の可変遅延素子 1016によって遅延量 T+ A tだけ遅延されたストローブ信 号 (C1)によりサンプリングして、サンプリング結果（Q1)を出力する。本例においては 、ストローブ信号（C1)のタイミングにおいてデータ信号（D1)は、「L」であるので、サ ンプリング結果（Q1)は、「L」である。
[0051] 3段目のタイミングコンパレータ 1014は、データ信号 (D1)がさらに 2段目の可変遅 延素子 1012によって遅延量 Tだけ遅延されたデータ信号 (D2)を、ストローブ信号（ C1)がさらに 2段目の可変遅延素子 1016によって遅延量 T+ A tだけ遅延されたスト ローブ信号 (C2)によりサンプリングして、サンプリング結果（Q2)を出力する。本例に おいては、ストローブ信号（C2)のタイミングにおいてデータ信号（D2)は、「L」である ので、サンプリング結果（Q2)は、「L」である。
[0052] 以上のように、複数のタイミングコンパレータ 1014は、複数のデータ信号（D0、 D1 、 D2、 . ' ' Dn— 1、 Dn)のそれぞれを、複数のストローブ信号（C0、 Cl、 C2、 - - - Cn —1、 Cn)のそれぞれでサンプリングし、サンプリング結果（Q0、 Ql、 Q2、•••Qn-1 、 Qn)を出力する。
[0053] n段目のタイミングコンパレータ 1014は、データ信号 (Dn— 1)が n段目の可変遅延 素子 1012によって遅延量 Tだけ遅延されたデータ信号 (Dn)を、ストローブ信号 (Cn —1)が n段目の可変遅延素子 1016によって遅延量 T+ A tだけ遅延されたストロー ブ信号 (Cn)によりサンプリングして、サンプリング結果（Qn)を出力する。本例におい ては、ストローブ信号（Cn)のタイミングにおいてデータ信号（Dn)は、「H」であるので 、サンプリング結果（Qn)は、「H」である。
[0054] 即ち、例えば判定部 914が、複数のタイミングコンパレータ 1014のサンプリング結 果（Q0、 Ql、 Q2、•••Qn-1 , Qn)を読み出してプロットすることによって、図 11 (b) に示すように、被試験デバイス 916から出力されたデータ信号の変化点を跨いで複 数のストローブ信号 (C0、 Cl、 C2、•••Cn-1 , Cn)を供給し、複数のストローブ信号 (C0、 Cl、 C2、•••Cn-1 , Cn)のそれぞれによりデータ信号をサンプリングして、デ ータ信号の変化点を検出することと同様の機能を実現できる。さらに、本実施形態に 係る試験装置 700によれば、 1パスの試験プロセス、即ち被試験デバイス 916にデー タ信号を一回出力させるだけで、当該データ信号の位相を検出することができるので 、非常に短時間で被試験デバイス 916の試験を行うことができる。
[0055] 図 12は、信号特性検出部 912の構成の一例を示す。信号特性検出部 912は、図 1 0に示した構成要素に加えて、複数の E〇R回路 1200を有する。複数の E〇R回路 1 200は、連続する 2つのタイミングコンパレータ 1014のそれぞれの 2つのサンプリング 結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算する
[0056] 具体的には、 1段目の E〇R回路 1200は、 1段目のタイミングコンパレータ 1014の サンプリング結果（Q0)と 2段目のタイミングコンパレータ 1014のサンプリング結果（Q 1)とを排他的論理和演算し、演算結果 (EDG1)を出力する。また、 2段目の EOR回 路 1200は、 2段目のタイミングコンパレータ 1014のサンプリング結果（Q1)と 3段目 のタイミングコンパレータ 1014のサンプリング結果（Q2)とを排他的論理和演算し、 演算結果 (EDG2)を出力する。また、 3段目の EOR回路 1200は、 3段目のタイミン グコンパレータ 1014のサンプリング結果（Q2)と 4段目のタイミングコンパレータ 101 4のサンプリング結果 (Q3)とを排他的論理和演算し、演算結果 (EDG3)を出力する 。そして、 n段目の E〇R回路 1200は、 n段目のタイミングコンパレータ 1014のサンプ リング結果（Qn-1)と n+ 1段目のタイミングコンパレータ 1014のサンプリング結果（ Qn)とを排他的論理和演算し、演算結果 (EDGn)を出力する。なお、複数の E〇R 回路 1200は、 2つのサンプリング結果が互いに異なるか否力 ^示す論理値を出力す る回路であれば、 EOR回路以外の回路であってもよい。
[0057] 図 13は、信号特性検出部 912によるエッジ検出動作の一例を示す。信号特性検 出部 912は、複数の EOR回路 1200のうちで 2つのサンプリング結果が互いに異なる ことを示す論理値を出力した EOR回路 1200に対応するストローブ信号のタイミング を、データ信号のエッジとして検出する。即ち、 2つのサンプリング結果が互いに異な ることを示す論理値を出力した EOR回路 1200が排他的論理和演算に用いたサンプ リング結果をサンプリングしたタイミングコンパレータ 1014が受け取ったストローブ信 号のタイミングを、被試験デバイス 916から出力されたデータ信号のエッジとして検出 する。
[0058] 例えば、図 13に示すように、 1段目力も 3段目までのタイミングコンパレータ 1014の サンプリング結果（Q0、 Ql、 Q2)が「L」で、 4段目以降のタイミングコンパレータ 101 4のサンプリング結果（Q3、 Q4、 Q5、 Q6 ' · · )が「H」である場合、 3段目のタイミング コンパレータ 1014のサンプリング結果（Q2)と 4段目のタイミングコンパレータ 1014 のサンプリング結果（Q3)とを排他的論理和演算した、 3段目の E〇R回路 1200の演 算結果 (EDG3)が「H」、即ち 2つのサンプリング結果が互いに異なることを示す。し たがって、本例において、信号特性検出部 912は、 4段目のタイミングコンパレータ 1 014が受け取ったストローブ信号（C3)のタイミングを、データ信号のエッジとして検 出する。本実施形態に係る試験装置 700によれば、ハードウェア回路により、被試験 デバイス 916から出力されたデータ信号のエッジを検出することができるので、非常 に短時間で被試験デバイス 916の試験を行うことができる。
[0059] 図 14は、信号特性検出部 912の構成の一例を示す。信号特性検出部 912は、図 1 0及び図 12に示した構成要素に加えて、カウンタ 1400、複数のカウンタ 1402、複数 のノ ッファ 1404、複数の AND回路 1406、及びカウンタ制御回路 1408を有する。
[0060] カウンタ 1400は、タイミング発生器 910が発生したストローブ信号（CO)をカウントし 、カウント値をカウンタ制御回路 1408に供給する。また、複数のカウンタ 1402は、複 数のタイミングコンパレータ 1014のそれぞれ力 複数のデータ信号のそれぞれを複 数のストローブ信号のそれぞれのタイミングでサンプリングする動作を複数回行い、 複数の EOR回路 1200のそれぞれが排他的論理和演算を複数回行う場合に、複数 の EOR回路 1200のそれぞれが 2つのサンプリング結果が互いに異なることを示す 論理値を出力した回数をそれぞれカウントする。そして、信号特性検出部 912は、複 数のカウンタ 1402のカウント値に基づいて、被試験デバイス 916が出力したデータ 信号のジッタを測定する。
[0061] 具体的には、複数のバッファ 1404のそれぞれは、複数段の可変遅延素子 1016の それぞれから出力された複数のストローブ信号（Cl、 C2、 C3、 - - - Cn-l ^ Cn)のそ れぞれを遅延させて、複数の AND回路 1406に供給する。複数のバッファ 1404の それぞれは、複数のストローブ信号（Cl、 C2、 C3、•••Cn-1 Cn)のそれぞれを、 複数のカウンタ 1402のそれぞれのセットアップタイム以上遅延させることが好ましレ、。 これにより、複数のタイミングコンパレータ 1014と複数のカウンタ 1402とをディレイラ イン動作させることができる。複数の AND回路 1406のそれぞれは、複数の EOR回 路 1200のそれぞれが出力した複数の演算結果（EDG1、 EDG2、 EDG3、 - - -ED Gn— 1、 EDGn)と、複数のバッファ 1404のそれぞれによって遅延された複数のスト ローブ信号 (Cl、 C2、 C3、•••Cn-1, Cn)との論理積演算を行レ、、演算結果を複 数のカウンタ 1402のそれぞれに供給する。
[0062] 複数のカウンタ 1402のそれぞれは、複数の AND回路 1406のそれぞれから出力 された演算結果に基づいて、被試験デバイス 916から出力されたデータ信号のエツ ジのタイミングを示す複数のストローブ信号のそれぞれに対応づけて、カウント値を増 加させる。カウンタ制御回路 1408は、複数のカウンタ 1402にカウントを開始させる力 ゥンタ制御信号を複数のカウンタ 1402に供給し、また、カウンタ 1400がストローブ信 号 (CO)を所定の母数分のカウント値をカウントした場合に、複数のカウンタ 1402に カウントを停止させるカウンタ制御信号を複数のカウンタ 1402に供給する。
[0063] 図 15及び図 16は、信号特性検出部 912によるジッタ測定動作の一例を示す。図 1 6 (a)は、複数のカウンタ 1402のそれぞれと、複数のカウンタ 1402のカウント値との 関係を示す。図 16 (b)は、複数のストローブ信号のタイミングのそれぞれと、データ信 号のエッジの発生頻度との関係を示す。
[0064] 図 15に示すように、複数のタイミングコンパレータ 1014は、被試験デバイス 916か ら出力される複数のデータ信号のそれぞれを、複数のストローブ信号によりサンプリ ングし、複数の E〇R回路 1200は、タイミングコンパレータ 1014のサンプリング結果 を排他的論理和演算して、被試験デバイス 916から出力されたデータ信号のエッジ を検出して出力する。そして、複数のカウンタ 1402は、カウンタ制御回路 1408が出 力したカウンタ制御信号に基づいて、複数のデータ信号、例えば M発のデータ信号 に対して、複数の EOR回路 1200の演算結果をカウントする。
[0065] そして、複数のカウンタ 1402のそれぞれのカウント値を読み出してプロットすること によって、例えば、図 16 (a)に示すようなグラフを得ることができる。複数のカウンタ 1 402のそれぞれは、複数のストローブ信号のそれぞれに対応している。したがって、 図 16に示したグラフにおいて、複数のカウンタ 1402のそれぞれを複数のストローブ 信号のタイミングに置き換え、複数のカウンタ 1402のそれぞれのカウント値をエッジ の発生頻度に置き換えることによって、図 16 (b)のような、ストローブ信号に対するデ ータ信号の位相のヒストグラムのグラフを得ることができる。これにより、被試験デバィ ス 916から出力されたデータ信号のジッタを測定することができる。
[0066] 以上のように、複数のカウンタ 1402を用いて、位相が異なる複数のストローブ信号 のそれぞれのタイミングで発生したデータ信号のエッジを、複数のストローブ信号の それぞれのタイミング毎にカウントすることができる。本実施形態に係る試験装置 700 によれば、ハードウェア回路により、被試験デバイス 916から出力されたデータ信号 のジッタを測定することができるので、非常に短時間で被試験デバイス 916の試験を 行うことができる。 [0067] 図 17は、本発明の第 3実施形態に係る通信デバイス 1700及び 1702の構成の一 例を示す。通信デバイス 1700は、高速データ伝送を行う、送端 (TX)の LSIである。 また、通信デバイス 1702は、高速データ伝送を行う、受端 (RX)の LSIである。通信 デバイス 1700は、伝送路 1704を介して通信デバイス 1702にデータを送信し、通信 デバイス 1702は、伝送路 1704を介して通信デバイス 1700からデータを受信する。
[0068] 通信デバイス 1700は、送端ロジック回路 1706、送端 PLL回路 1708、及びフリツ プフロップ回路 1710を備える。送端ロジック回路 1706は、データ信号を発生し、フリ ップフロップ回路 1710に供給する。また、送端 PLL回路 1708は、クロック信号を発 生し、フリップフロップ回路 1710に供給する。そして、フリップフロップ回路 1710は、 送端ロジック回路 1706が発生したデータ信号を、送端 PLL回路 1708が発生したク ロック信号に同期させて、通信デバイス 1702に送信する。
[0069] 通信デバイス 1702は、フリップフロップ回路 1712、受端ロジック回路 1714、クロッ クリカバリ回路 1716、及び受端 PLL回路 1718を備える。受端 PLL回路 1718は、本 発明の基準クロック発生回路の一例である。受端 PLL回路 1718は、クロック信号を 発生し、クロックリカバリ回路 1716に供給する。クロックリカバリ回路 1716は、通信デ バイス 1700から送信されたデータ信号を受け取り、データ信号に対する、受端 PLL 回路 1718が発生したクロック信号のタイミングを調整してフリップフロップ回路 1712 に供給する。そして、フリップフロップ回路 1712は、通信デバイス 1700から送信され たデータ信号を、クロックリカバリ回路 1716が発生したクロック信号に同期させて、受 端ロジック回路 1714に供給する。そして、受端ロジック回路 1714は、通信デバイス 1 700から送信されたデータ信号を、クロックリカバリ回路 1716が発生したクロック信号 に同期して処理する。
[0070] 図 18及び図 19は、クロックリカバリ回路 1716の構成の一例を示す。図 18に示すよ うに、クロックリカバリ回路 1716は、複数段の可変遅延素子 1800、セレクタ 1802、 可変遅延素子 1804、位相比較器 1806、遅延量制御部 1808、複数段の可変遅延 素子 1814、複数のタイミングコンパレータ 1816、複数段の可変遅延素子 1818、複 数段の可変遅延素子 1820、セレクタ 1822、可変遅延素子 1824、位相比較器 182 6、及び遅延量制御部 1828を有する。遅延量制御部 1808は、カウンタ 1810及び D AC1812を含み、遅延量制御部 1828は、カウンタ 1830及び DAC1832を含む。
[0071] 複数段の可変遅延素子 1814は、直列に接続され、遅延量 Tで通信デバイス 1700 から送信されたデータ信号を順次遅延させる。また、複数段の可変遅延素子 1818 は、直列に接続され、遅延量 Tより大きい遅延量 T+ A tで、受端 PLL回路 1718が 発生しリカバリ可変遅延回路 1900によって遅延されたクロック信号を順次遅延させる 。そして、複数のタイミングコンパレータ 1816は、複数段の可変遅延素子 1814のそ れぞれによって遅延された複数のデータ信号のそれぞれを、複数段の可変遅延素 子 1814のそれぞれと同一段の可変遅延素子 1818によって遅延されたクロック信号 によりサンプリングする。
[0072] なお、複数のタイミングコンパレータ 1816のそれぞれは、図 1に示したタイミングコ ンパレータ 100と同一の構成及び機能を有し、遅延量が異なる複数のデータ信号 (D 0、 Dl、 D2、•••Dn-1> Dn)のそれぞれを、遅延量が異なる複数のクロック信号（C
0、 Cl、 C2、 · · ' Cn-1、 Cn)のそれぞれでサンプリングし、サンプリング結果（Q0、 Q
1、 Q2、 · ' · <3η_1、 Qn)を出力する。
[0073] また、複数段の可変遅延素子 1800は、直列に接続され、受端 PLL回路 1718が発 生したクロック信号を順次遅延させてセレクタ 1802に供給する。なお、複数段の可変 遅延素子 1800は、複数段の可変遅延素子 1814と略同一の遅延特性を有する。そ して、セレクタ 1802は、複数段の可変遅延素子 1800のそれぞれが出力した複数の クロック信号のうちの一のクロック信号を選択して位相比較器 1806に供給する。また 、可変遅延素子 1804は、複数段の可変遅延素子 1800に並列に接続され、予め指 定された遅延量で、受端 PLL回路 1718が発生したクロック信号を遅延させて位相比 較器 1806に供給する。
[0074] 位相比較器 1806は、セレクタ 1802から供給された、複数段の可変遅延素子 180 0によって遅延されたクロック信号の位相を、可変遅延素子 1804によって遅延された クロック信号の位相と比較する。そして、遅延量制御部 1808は、位相比較器 1806の 比較結果に基づいて、セレクタ 1802から供給された、複数段の可変遅延素子 1800 によって遅延されたクロック信号の位相、及び複数段の可変遅延素子 1814によって 遅延されたデータ信号の位相を、可変遅延素子 1804によって遅延されたクロック信 号の所定のサイクル後の位相と略等しくすべぐ複数段の可変遅延素子 1800の遅 延量、及び複数段の可変遅延素子 1814の遅延量を制御する。
[0075] また、複数段の可変遅延素子 1820は、直列に接続され、受端 PLL回路 1718が発 生したクロック信号を順次遅延させてセレクタ 1822に供給する。なお、複数段の可変 遅延素子 1820は、複数段の可変遅延素子 1818と略同一の遅延特性を有する。そ して、セレクタ 1822は、複数段の可変遅延素子 1820のそれぞれが出力した複数の クロック信号のうちの一のクロック信号を選択して位相比較器 1826に供給する。また 、可変遅延素子 1824は、複数段の可変遅延素子 1820に並列に接続され、予め指 定された遅延量で、受端 PLL回路 1718が出力したクロック信号を遅延させて位相比 較器 1826に供給する。
[0076] 位相比較器 1826は、セレクタ 1822から供給された、複数段の可変遅延素子 182 0によって遅延されたクロック信号の位相を、可変遅延素子 1824によって遅延された クロック信号の位相と比較する。そして、遅延量制御部 1828は、位相比較器 1826の 比較結果に基づいて、セレクタ 1822から供給された、複数段の可変遅延素子 1818 によって遅延されたクロック信号の位相、及び複数段の可変遅延素子 1820によって 遅延されたデータ信号の位相を、可変遅延素子 1824によって遅延されたクロック信 号の所定のサイクル後の位相と略等しくすべぐ複数段の可変遅延素子 1818の遅 延量、及び複数段の可変遅延素子 1820の遅延量を制御する。
[0077] なお、可変遅延素子 1800、セレクタ 1802、可変遅延素子 1804、位相比較器 180 6、遅延量制御部 1808、カウンタ 1810、 DAC1812、及び可変遅延素子 1814のそ れぞれは、図 5に示した可変遅延素子 402、セレクタ 403、可変遅延素子 404、位相 比較器 406、遅延量制御部 408、カウンタ 410、 DAC412,及び可変遅延素子 502 のそれぞれと同一の構成及び機能を有する。また、可変遅延素子 1820、セレクタ 18 22、可変遅延素子 1824、位相比較器 1826、遅延量制御部 1828、カウンタ 1830、 DAC1832,及び可変遅延素子 1818のそれぞれは、図 5に示した可変遅延素子 40 2、セレクタ 403、可変遅延素子 404、位相比較器 406、遅延量制御部 408、カウン タ 410、 DAC412,及び可変遅延素子 502のそれぞれと同一の構成及び機能を有 する。 [0078] また、図 19に示すように、クロックリカバリ回路 1716は、リカバリ可変遅延回路 190 0、複数の EOR回路 1902、及びタイミング判断部 1903を有する。複数の EOR回路 1902は、連続する 2つのタイミングコンパレータ 1816のそれぞれの 2つのサンプリン グ結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算す る。そして、タイミング判断部 1903は、複数の EOR回路 1902のそれぞれの演算結 果に基づいて、データ信号に対する、受端 PLL回路 1718が発生してリカバリ可変遅 延回路 1900によって遅延されたクロック信号のタイミングを判断する。具体的には、 タイミング半 lj断部 1903は、複数の EOR回路 1902のうちで 2つのサンプリング結果が 互いに異なることを示す論理値を出力した EOR回路 1902が排他的論理和演算に 用いたサンプリング結果をサンプリングしたタイミングコンパレータ 1816が受け取った クロック信号のタイミングを、データ信号のエッジとして検出することによって、データ 信号に対する、受端 PLL回路 1718が発生してリカバリ可変遅延回路 1900によって 遅延されたクロック信号のタイミングを判断する。そして、リカバリ可変遅延回路 1900 は、タイミング判断部 1903の判断結果に基づいて、受端 PLL回路 1718が発生した クロック信号を遅延させて、フリップフロップ回路 1712に供給する。なお、複数の EO R回路 1902は、図 12に示した複数の EOR回路 1200と同一の構成及び機能を有す る。
[0079] また、タイミング半 IJ断部 1903は、複数のフリップフロップ回路 1904、バッファ 1906 、第 lOR回路 1908、第 3〇R回路 1910、第 20R回路 1912、 FIFO回路 1914、及 びカウンタ 1916を含む。バッファ 1906は、最終段の可変遅延素子 1814が出力した クロック信号を遅延させ、複数のフリップフロップ回路 1904のそれぞれに供給する。 そして、フリップフロップ回路 1904は、複数の EOR回路 1902の演算結果を、第 1〇 R回路 1908、第 3〇R回路 1910、又は第 2〇R回路 1912に供給する。
[0080] ここで、複数のタイミングコンパレータ 1816は、可変遅延素子 1818によって遅延さ れた時間が第 1の遅延時間以下であるクロック信号に基づいてデータ信号をサンプリ ングする複数のタイミングコンパレータ 1816の集合である第 1タイミングコンパレータ 群と、可変遅延素子 1818によって遅延された時間が第 2の遅延時間以上であるクロ ック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータ 181 6の集合である第 2タイミングコンパレータ群と、可変遅延素子 1818によって遅延さ れた時間が第 1の遅延時間より大きく第 2の遅延時間より小さいクロック信号に基づい てデータ信号をサンプリングする複数のタイミングコンパレータ 1816の集合である第 3タイミングコンパレータ群を含む。
[0081] また、複数の EOR回路 1902は、第 1タイミングコンパレータ群が有する複数のタイ ミングコンパレータ 1816のサンプリング結果を排他的論理和演算に用いた複数の E OR回路 1902の集合である第 1EOR回路群と、第 2タイミングコンパレータ群が有す る複数のタイミングコンパレータ 1816のサンプリング結果を排他的論理和演算に用 いた複数の EOR回路 1902の集合である第 2EOR回路群と、第 3タイミングコンパレ ータ群が有する複数のタイミングコンパレータ 1816のサンプリング結果を排他的論 理和演算に用いた複数の E〇R回路 1902の集合である第 3EOR回路群とを含む。
[0082] そして、第 1〇R回路 1908は、第 1EOR回路群が有する複数の EOR回路 1902の 演算結果を論理和演算し、 FIFO回路 1914に供給する。また、第 30R回路 1910は 、第 2EOR回路群が有する複数の EOR回路 1902の演算結果を論理和演算し、 FI FO回路 1914に供給する。また、第201回路1912は、第 3EOR回路群が有する複 数の EOR回路 1902の演算結果を論理和演算し、 FIFO回路 1914に供給する。即 ち、クロック信号に対するデータ信号のエッジが第 1のタイミングより早い場合には、 第 lOR回路 1908が論理値「1」を出力し、第 3〇R回路 1910が論理値「0」を出力し 、第 20R回路 1912が論理値「0」を出力する。また、クロック信号に対するデータ信 号のエッジが第 1のタイミングより遅ぐ第 2のタイミングより早い場合に、第 1〇R回路 1908が論理値「0」を出力し、第 3〇R回路 1910が論理値「1」を出力し、第 20R回 路 1912が論理値「0」を出力する。また、クロック信号に対するデータ信号のエッジが 第 2のタイミングより遅い場合に、第 lOR回路 1908が論理値「0」を出力し、第 30R 回路 1910が論理値「0」を出力し、第 2〇R回路 1912が論理値「1」を出力する。
[0083] FIFO回路 1914は、第 lOR回路 1908、第 3〇R回路 1910、及び第 20R回路 19 12が出力した論理値を、ノ ノファ 1906によって遅延されたクロック信号に同期して書 き込み、受端 PLL回路 1718が発生したクロック信号に同期して読み出してカウンタ 1 916に供給する。カウンタ 1916は、複数のタイミングコンパレータ 1816のそれぞれ 力、複数のデータ信号のそれぞれを複数のクロック信号のそれぞれのタイミングでサ ンプリングする動作を複数回行うとともに、複数の EOR回路 1902のそれぞれが排他 的論理和演算を複数回行い、第 1〇R回路 1908、第 30R回路 1910、及び第 20R 回路 1912のそれぞれが論理和演算を複数回行う場合に、第 1〇R回路 1908、第 3 OR回路 1910、及び第 20R回路 1912のそれぞれが論理値「1」を出力する回数を、 受端 PLL回路 1718が発生したクロック信号に同期してカウントする。
[0084] リカバリ可変遅延回路 1900は、第 1〇R回路 1908、第 30R回路 1910、及び第 20 R回路 1912の出力、即ちカウンタ 1916のカウント値に基づいて、受端 PLL回路 17 18が発生したクロック信号の遅延量を変化させる。具体的には、リカバリ可変遅延回 路 1900は、第 1〇R回路 1908力第 3〇R回路 1910及び第 2〇R回路 1912より多く の論理値「1」を出力している場合に、クロック信号の遅延量を大きくし、第 3〇R回路 1 910が第 1〇R回路 1908及び第 2〇R回路 1912より多くの論理値「1」を出力してい る場合に、クロック信号の遅延量を変化させず、第 2〇R回路 1912が第 1〇R回路 19 08及び第 30R回路 1910より多くの論理値「1」を出力している場合に、クロック信号 の遅延量を小さくする。なお、カウンタ 1916を用いずに、リカバリ可変遅延回路 190 0は、第 1〇R回路 1908が論理値「1」を出力した場合に、クロック信号の遅延量を大 きくし、第 30R回路 1910が論理値「1」を出力した場合に、クロック信号の遅延量を 変化させず、第 20R回路 1912が論理値「1」を出力した場合に、クロック信号の遅延 量を小さくしてもよい。リカバリ可変遅延回路 1900は、以上のようにしてデータ信号 に対するクロック信号の位相を調整し、クロック信号の位相がデータ信号のアイ開口 の中央近傍になるように、 BIST (Built In Self Test)や自動追従によるキヤリブ レーシヨンを行う。
[0085] 以上のように、本実施形態に係るクロックリカバリ回路 1716によれば、複数のタイミ ングコンパレータ 1816を用いることによってデータ信号に対するクロック信号の位相 を正確に検出することができ、さらにデータ信号に対するクロック信号の位相を追従 し、リアルタイムでクロック信号の位相を調整することができる。したがって、本実施形 態に係る通信デバイス 1702によれば、ノイズや環境条件の変化によりクロック信号の 位相が変化し、さらに伝送路 1704の高周波ロス等の要因によってデータ信号のアイ 開口が小さくなつた場合であっても、クロック信号の位相をデータ信号のアイ開口の 中央付近に自動調節することができるので、常に安定したデータ伝送を実現すること ができる。
[0086] 以上発明の実施形態を説明したが、本出願に係る発明の技術的範囲は上記の実 施形態に限定されるものではない。上記実施形態に種々の変更を加えて、請求の範 囲に記載の発明を実施することができる。そのような発明が本出願に係る発明の技術 的範囲に属することもまた請求の範囲の記載から明らかである。
産業上の利用可能性
[0087] 以上の説明から明らかなように、本発明によれば、ノイズや環境条件の変化に柔軟 に対応できる可変遅延回路を提供できる。
図面の簡単な説明
[0088] [図 1]タイミングコンパレータ 100の構成の一例を示す図である。
[図 2]ダイナミック Dフリップフロップ回路 102の構成の一例を示す図である。
[図 3]正帰還 Dフリップフロップ回路 106の構成の一例を示す図である。
[図 4]可変遅延回路 400の構成の一例を示す図である。
[図 5]可変遅延回路 500の構成の一例を示す図である。
[図 6]位相比較器 406の構成の一例を示す図である。
[図 7]試験装置 700の構成の一例を示す図である。
[図 8]比較部 712の構成の一例を示す図である。
[図 9]試験装置 900の構成の一例を示す図である。
[図 10]信号特性検出部 912の構成の一例を示す図である。
[図 11]信号特性検出部 912による位相検出動作の一例を示す図である。
[図 12]信号特性検出部 912の構成の一例を示す図である。
[図 13]信号特性検出部 912によるエッジ検出動作の一例を示す図である。
[図 14]信号特性検出部 912の構成の一例を示す図である。
[図 15]信号特性検出部 912によるジッタ測定動作の一例を示す図である。
[図 16]信号特性検出部 912によるジッタ測定動作の一例を示す図である。
[図 17]通信デバイス 1700及び 1702の構成の一例を示す図である。 [図 18]クロックリカバリ回路 1716の構成の一例を示す図である。
[図 19]クロックリカバリ回路 1716の構成の一例を示す図である。

Claims

請求の範囲
[1] 基準クロック信号又はデータ信号を遅延させて出力する可変遅延回路であって、 直列に接続され、前記基準クロック信号又は前記データ信号を順次遅延させる複 数段の第 1可変遅延素子と、
前記複数段の第 1可変遅延素子に並列に接続され、前記基準クロック信号を遅延 させる第 2可変遅延素子と、
前記複数段の第 1可変遅延素子によって遅延された前記基準クロック信号の位相 を、前記第 2可変遅延素子によって遅延された前記基準クロック信号の位相とを比較 する位相比較器と、
前記位相比較器の比較結果に基づいて、前記複数段の第 1可変遅延素子によつ て遅延された前記基準クロック信号の位相を、前記第 2可変遅延素子によって遅延さ れた前記基準クロック信号の所定のサイクル後の位相と略等しくすべぐ前記複数段 の第 1可変遅延素子のそれぞれの遅延量を制御する遅延量制御部と
を備える可変遅延回路。
[2] 前記複数段の第 1可変遅延素子のそれぞれが出力した複数の前記基準クロック信 号又は前記データ信号のうちの一の前記基準クロック信号を選択して前記位相比較 器に供給し、前記複数段の第 1可変遅延素子のそれぞれが出力した複数の前記基 準クロック信号又はデータ信号のうちの一の前記基準クロック信号を相互に独立に選 択して当該可変遅延回路の外部に出力するセレクタをさらに備える請求項 1に記載 の可変遅延回路。
[3] 前記複数段の第 1可変遅延素子と略同一の遅延特性を有し、直列に接続され、前 記データ信号を順次遅延させる複数段の第 3可変遅延素子をさらに備え、
前記遅延量制御部は、前記複数段の第 1可変遅延素子のそれぞれに第 1制御信 号を供給することにより遅延量を制御し、前記複数段の第 3可変遅延素子のそれぞ れに前記第 1制御信号力 一義的に定められる第 2制御信号を供給することにより遅 延量を制御する請求項 1に記載の可変遅延回路。
[4] 前記遅延量制御部は、前記複数段の第 1可変遅延素子のそれぞれに前記第 1制 御信号を供給し、前記複数段の第 3可変遅延素子のそれぞれに前記第 1制御信号と 同一の前記第 2制御信号を供給することにより、前記複数段の第 1可変遅延素子と 前記複数段の第 3可変遅延素子とを略同一の遅延量に制御する請求項 3に記載の 可変遅延回路。
[5] 前記位相比較器は、
前記第 2可変遅延素子によって遅延された前記基準クロック信号に基づレ、て、前記 複数段の第 1可変遅延素子によって遅延された前記基準クロック信号を、寄生容量 によりラッチして出力するダイナミック Dフリップフロップ回路と、
前記第 2可変遅延素子によって遅延された前記基準クロック信号に基づレ、て、前記 ダイナミック Dフリップフロップ回路が出力した出力信号を、ラッチして出力する Dフリ ップフロップ回路と
を有する請求項 1に記載の可変遅延回路。
[6] 前記ダイナミック Dフリップフロップ回路は、
前記第 2可変遅延回路によって遅延された前記基準クロック信号に基づレ、て、オン オフ制御を行う第 1アナログスィッチと、
前記第 1アナログスィッチを通過した信号を反転させる第 1インバータと、 前記第 1インバータの後段に接続され、前記第 2可変遅延回路によって遅延された 前記クロック信号に基づいて、前記第 1アナログスィッチのオンオフ制御と反転したォ ンオフ制御を行う第 2アナログスィッチと、
前記第 2アナログスィッチを通過した信号を反転させる第 2インバータと を含み、
前記 Dフリップフロップ回路は、
前記第 2可変遅延回路によって遅延された前記クロック信号に基づいて、オンオフ 制御を行う第 3アナログスィッチと、
前記第 3アナログスィッチを通過した信号を反転させる第 3インバータと、 前記第 3インバータの後段に接続され、前記第 2可変遅延回路によって遅延された 前記クロック信号に基づいて、前記第 3アナログスィッチのオンオフ制御と反転したォ ンオフ制御を行う第 4アナログスィッチと、
前記第 4アナログスィッチを通過した信号を反転させる第 4インバータと、 前記第 3インバータから出力された信号を反転させる第 5インバータと、
前記第 5インバータの後段に接続され、前記第 2可変遅延回路によって遅延された 前記クロック信号に基づいて、前記第 3アナログスィッチのオンオフ制御と反転したォ ンオフ制御を行レ、、通過した信号を前記第 3インバータに供給する第 5アナログスイツ チと、
前記第 4インバータから出力された信号を反転させる第 6インバータと、
前記第 6インバータの後段に接続され、前記第 2可変遅延回路によって遅延された 前記クロック信号に基づいて、前記第 4アナログスィッチのオンオフ制御と反転したォ ンオフ制御を行レ、、通過した信号を前記第 4インバータに供給する第 6アナログスイツ チと
を含む請求項 5に記載の可変遅延回路。
前記位相比較器は、前記複数段の第 1可変遅延素子によって遅延された前記クロ ック信号の位相が、前記第 2可変遅延素子によって遅延された前記クロック信号の位 相に対して進んでいるか又は遅れているかを示すフラグ信号を出力し、
前記遅延量制御部は、
前記フラグ信号が、前記複数段の第 1可変遅延素子によって遅延された前記クロッ ク信号の位相が進んでいることを示す場合にはカウント値を増加させ、遅れているこ とを示す場合にはカウント値を減少させるカウンタと、
前記カウンタの前記カウント値に基づいて、前記複数段の第 1可変遅延素子のうち の少なくとも 1つに対して遅延量を制御するバイアス信号を供給する DACと を有する請求項 1に記載の可変遅延回路。
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