JPS61227422A - 位相比較回路 - Google Patents
位相比較回路Info
- Publication number
- JPS61227422A JPS61227422A JP60067809A JP6780985A JPS61227422A JP S61227422 A JPS61227422 A JP S61227422A JP 60067809 A JP60067809 A JP 60067809A JP 6780985 A JP6780985 A JP 6780985A JP S61227422 A JPS61227422 A JP S61227422A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- delay
- signal
- control
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Velocity Or Acceleration (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Rotational Drive Of Disk (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、レコードプレーヤ等のモータ制御回路等に用
いられる位相比較回路に関する。
いられる位相比較回路に関する。
従来の位相比較回路を第５図に示す。信号Ａと信号Ｂを
位相比較する。一方の信号Ａは遅延回路２に入力され、
他方の信号Ｂはラッチ回路４に入力される。遅延回路２
はＮ段の遅延素子２１〜。
位相比較する。一方の信号Ａは遅延回路２に入力され、
他方の信号Ｂはラッチ回路４に入力される。遅延回路２
はＮ段の遅延素子２１〜。
２ で構成されており、各遅延素子２１〜２Ｈのに
出力はラッチ回路４の各ラッチ４１〜４Ｎで、信号Ｂの
立上りまたは立下がりに同期してラッチされる。これら
ラッチ４〜４Ｎの出力Ｑ１．Ｑ２・・・ＱＨにより信号
Ａと信号Ｂの位相差がわかる。
立上りまたは立下がりに同期してラッチされる。これら
ラッチ４〜４Ｎの出力Ｑ１．Ｑ２・・・ＱＨにより信号
Ａと信号Ｂの位相差がわかる。
すなわち位相差が全くなければ位相比較出力Ｑ１゜Ｑ２
・・・ＯＮはある所定値になる。この所定値は信号へと
信号Ｂの周ｍＴと各遅延素子２〜２Ｎの遅延時間τによ
り定まる。信号Ａと信号Ｂの位相差ｔｐｄにより、この
所定値からラッチ回路２の出力値が変化するので信号Ａ
と信号Ｂの位相を比較することができる。
・・・ＯＮはある所定値になる。この所定値は信号へと
信号Ｂの周ｍＴと各遅延素子２〜２Ｎの遅延時間τによ
り定まる。信号Ａと信号Ｂの位相差ｔｐｄにより、この
所定値からラッチ回路２の出力値が変化するので信号Ａ
と信号Ｂの位相を比較することができる。
かかる従来の位相比較回路では各遅延素子の遅延時間τ
が一定しないため、位相比較出力Ｑ１゜Ｑ２・・・ＱＨ
が変動するという問題があった。特に電源電圧や温度が
変化すると素子特性が変動し、位相比較出力Ｑ 、Ｑ２
・・・ＱＮが正しく信号Ａと信＠Ｂ間の位相差をあられ
さなくなり、正しく比較することができなかった。
が一定しないため、位相比較出力Ｑ１゜Ｑ２・・・ＱＨ
が変動するという問題があった。特に電源電圧や温度が
変化すると素子特性が変動し、位相比較出力Ｑ 、Ｑ２
・・・ＱＮが正しく信号Ａと信＠Ｂ間の位相差をあられ
さなくなり、正しく比較することができなかった。
本発明は上記事情を考慮してなされたもので、使用条件
の変化や素子特性のばらつきがあっても、正しく信号間
の位相を比較することができる位相比較回路を提供する
ことを目的とする。
の変化や素子特性のばらつきがあっても、正しく信号間
の位相を比較することができる位相比較回路を提供する
ことを目的とする。
上記目的を達成するため本発明による位相比較回路は、
直列接続されて複数の遅延素子を有し、第１の信号を遅
延する比較用遅延回路と、この比較用遅延回路の前記遅
延素子の各出力を第２の信号に同期してラッチする比較
用ラッチ回路と、直列接続された複数の遅延素子を有し
、前記第２の信号を遅延する制御用遅延回路と、この制
御用遅延回路における予め定められた遅延素子の出力を
前記第２の信号に同期してラッチする制御用ラッチ回路
と、この制御用ラッチ回路の出力に基づいて前記制御用
遅延回路および前記比較用遅延回路の前記遅延素子の遅
延時間を制御する制御回路とを備え、前記比較用ラッチ
回路のラッチ出力により前記第１の信号と前記第２の信
号の位相を比較することを特徴とする。
直列接続されて複数の遅延素子を有し、第１の信号を遅
延する比較用遅延回路と、この比較用遅延回路の前記遅
延素子の各出力を第２の信号に同期してラッチする比較
用ラッチ回路と、直列接続された複数の遅延素子を有し
、前記第２の信号を遅延する制御用遅延回路と、この制
御用遅延回路における予め定められた遅延素子の出力を
前記第２の信号に同期してラッチする制御用ラッチ回路
と、この制御用ラッチ回路の出力に基づいて前記制御用
遅延回路および前記比較用遅延回路の前記遅延素子の遅
延時間を制御する制御回路とを備え、前記比較用ラッチ
回路のラッチ出力により前記第１の信号と前記第２の信
号の位相を比較することを特徴とする。
また本発明による位相比較回路は、第１の信号と、第２
の信号を切換える切換回路と、直列接続された複数の遅
延素子を有し、この切換回路からの出力信号を遅延する
遅延回路と、この遅延回路の遅延素子の各出力を前記第
２の信号に同期してラッチするラッチ回路と、このラッ
チ回路の予め定められたラッチ出力に基づいて前記遅延
回路の遅延素子の遅延時間を制御する制御回路とを備え
、遅延制御時には、前記切換回路により前記遅延回路に
前記第２の信号を入力し、前記制御回路により前記遅延
回路の遅延素子の遅延時間を制御し、位相比較時には、
前記切換回路により前記遅延回路に前記第１の信号を入
力し、前記ラッチ回路のラッチ出力により前記第１の信
号と前記第２の信号の位相を比較することを特徴とする
。
の信号を切換える切換回路と、直列接続された複数の遅
延素子を有し、この切換回路からの出力信号を遅延する
遅延回路と、この遅延回路の遅延素子の各出力を前記第
２の信号に同期してラッチするラッチ回路と、このラッ
チ回路の予め定められたラッチ出力に基づいて前記遅延
回路の遅延素子の遅延時間を制御する制御回路とを備え
、遅延制御時には、前記切換回路により前記遅延回路に
前記第２の信号を入力し、前記制御回路により前記遅延
回路の遅延素子の遅延時間を制御し、位相比較時には、
前記切換回路により前記遅延回路に前記第１の信号を入
力し、前記ラッチ回路のラッチ出力により前記第１の信
号と前記第２の信号の位相を比較することを特徴とする
。
第１図は本発明の一実施例による位相比較回路である。
信号へと信号Ｂを位相比較する。一方の信号Ａは比較用
の遅延回路１２に入力され、他方の信号Ｂはラッチ回路
１３、制御用の遅延回路１４、ラッチ１６、ラッチ１８
に入力される。遅延回路１２はＮ段の遅延素子１２１〜
１２Ｎで構成されており、各遅延素子１２〜１２Ｎの出
力はラッチ回路１３の各ラッチ１３〜１３Ｎで、信号Ｂ
の立上りまたは立下がりに同期してラッチされる。これ
らラッチ１３．１３ 〜１３Ｎの出力Ｑ、Ｑ２．・・・
Ｑ１４により、信号Ａと信号°Ｂの位相差がわかる。
の遅延回路１２に入力され、他方の信号Ｂはラッチ回路
１３、制御用の遅延回路１４、ラッチ１６、ラッチ１８
に入力される。遅延回路１２はＮ段の遅延素子１２１〜
１２Ｎで構成されており、各遅延素子１２〜１２Ｎの出
力はラッチ回路１３の各ラッチ１３〜１３Ｎで、信号Ｂ
の立上りまたは立下がりに同期してラッチされる。これ
らラッチ１３．１３ 〜１３Ｎの出力Ｑ、Ｑ２．・・・
Ｑ１４により、信号Ａと信号°Ｂの位相差がわかる。
信号Ｂを遅延する遅延回路１４もＮ段の遅延素子１４〜
１４Ｎで構成されている。遅延素子１４ ．１４
、つまり遅延回路１４のＮ−ＩＮ−Ｉ Ｎ 段目とＮ段目の出力信号はそれぞれラッチ回路１６．１
８に入力されており、各ラッチ回路１６゜１８の各出力
信号Ｑ、Ｑ、に制御信号生成回路２０に入力される。制
御信号生成回路２０からの出力信号０ＵＴＧ、ｔｉｌ！
延回路１２と１４の各遅延素子１２１〜１２Ｎ、１４
〜１４Ｎに対して、制御 御信号として与えられ、この制御信号０ＬＩＴにより各
遅延素子１２〜１２．１４１〜１４ＮのＮ 遅延時間が制御される。
１４Ｎで構成されている。遅延素子１４ ．１４
、つまり遅延回路１４のＮ−ＩＮ−Ｉ Ｎ 段目とＮ段目の出力信号はそれぞれラッチ回路１６．１
８に入力されており、各ラッチ回路１６゜１８の各出力
信号Ｑ、Ｑ、に制御信号生成回路２０に入力される。制
御信号生成回路２０からの出力信号０ＵＴＧ、ｔｉｌ！
延回路１２と１４の各遅延素子１２１〜１２Ｎ、１４
〜１４Ｎに対して、制御 御信号として与えられ、この制御信号０ＬＩＴにより各
遅延素子１２〜１２．１４１〜１４ＮのＮ 遅延時間が制御される。
信号Ａと信号Ｂの位相差ｔ、ｄはラッチ回路１３の位相
比較出力Ｑ１．Ｑ２−ＱＮにより知ることができる。例
えばＮ−８の場合、位相差ｔ、ｄがＯ≦ｔｌ）ｄ＜τで
あれば位相比較出力Ｑ１・・・Ｑ８＝ｏｏｏｏｏｏｏｏ
となり、τ≦ｔｐｄ＜２τであれば、位相比較出力Ｑ
・・・Ｑ８−１０００００００となる。ここでτは遅延
素子ひとつ分の遅延時間である。
比較出力Ｑ１．Ｑ２−ＱＮにより知ることができる。例
えばＮ−８の場合、位相差ｔ、ｄがＯ≦ｔｌ）ｄ＜τで
あれば位相比較出力Ｑ１・・・Ｑ８＝ｏｏｏｏｏｏｏｏ
となり、τ≦ｔｐｄ＜２τであれば、位相比較出力Ｑ
・・・Ｑ８−１０００００００となる。ここでτは遅延
素子ひとつ分の遅延時間である。
遅延回路１４は遅延回路１２と同じ遅延素子により構成
され、正しく遅延時間が制御された状態では、遅延素子
１４Ｎの出力が信号Ｂの１周期分遅れるように構成され
ている。ラッチ１６．１８の出力信号Ｑ、Ｑ、は制御さ
れた状態ではそれぞれｒＯＪ ＮＪとなる。これに対
して、遅延時間が長ずざると、ラッチ１６．１８の各出
力信号ＱＡ、ＱＢはそれぞれｒｌＪ、ｒｌＪとなる。一
方、遅延時間が短かすぎると、ラッチ１６．１８の各出
力信号ＱＡ、ＱＢはそれぞれｒｏｂ、ｒＯＪとなる。
され、正しく遅延時間が制御された状態では、遅延素子
１４Ｎの出力が信号Ｂの１周期分遅れるように構成され
ている。ラッチ１６．１８の出力信号Ｑ、Ｑ、は制御さ
れた状態ではそれぞれｒＯＪ ＮＪとなる。これに対
して、遅延時間が長ずざると、ラッチ１６．１８の各出
力信号ＱＡ、ＱＢはそれぞれｒｌＪ、ｒｌＪとなる。一
方、遅延時間が短かすぎると、ラッチ１６．１８の各出
力信号ＱＡ、ＱＢはそれぞれｒｏｂ、ｒＯＪとなる。
υ制御信号生成回路２０はこれら出力信号ＱＡ。
ＱＢに基づいた制御信号を生成し遅延素子１２１〜１２
．１４１〜１４Ｎに出力する。出力信号ＱＡ、Ｑ、がｒ
ｏｂ、ｒｌＪのときは遅延素子１２〜１２．１４ 〜１
４Ｎの遅延時間を維持するような制御信号を出力し、出
力信号ＱＡ。
．１４１〜１４Ｎに出力する。出力信号ＱＡ、Ｑ、がｒ
ｏｂ、ｒｌＪのときは遅延素子１２〜１２．１４ 〜１
４Ｎの遅延時間を維持するような制御信号を出力し、出
力信号ＱＡ。
Ｑ８がｒｌＪ、ＮＪのときは遅延時間を短くするような
制御信号を出力し、出力信号ＱＡ、ＱＢがｒＯＪ、ｒＯ
Ｊのときは遅延時間を長くするような制御信号を出力す
る。
制御信号を出力し、出力信号ＱＡ、ＱＢがｒＯＪ、ｒＯ
Ｊのときは遅延時間を長くするような制御信号を出力す
る。
このようにすることにより、遅延回路１２と１４のＮ段
目の遅延素子１２Ｎ、１４Ｎの出力信号が入力信号Ａ、
Ｂに対して正確に１周期の遅れをもつように制御される
。すなわち、各遅延素子１２〜１２ ．１４ 〜１４Ｎ
の遅延時間が入力信号Ａ、Ｂの周ＴＷＩＴのＮ分の１に
制御されたことになる。したがって遅延素子１２〜１２
１４の出力信号を用いて正確な位相比較が可能である。
目の遅延素子１２Ｎ、１４Ｎの出力信号が入力信号Ａ、
Ｂに対して正確に１周期の遅れをもつように制御される
。すなわち、各遅延素子１２〜１２ ．１４ 〜１４Ｎ
の遅延時間が入力信号Ａ、Ｂの周ＴＷＩＴのＮ分の１に
制御されたことになる。したがって遅延素子１２〜１２
１４の出力信号を用いて正確な位相比較が可能である。
−Ｊ開信号生成回路２０の具体的回路構成を第３図に示
す。アップダウンカウンタ回路１００はラッチ１６．１
８の出力信号ＱＡ、Ｑ、によって７ツプ、ダウンカンウ
ド＠御され、そのカウント値は出力線１０１，１０２，
１０３により電流源回路２００に与えられる。電流源回
路２０αは、出力線１０１，１０２．１０３からのカウ
ント値に応じた電流１ ．２１ ．４Ｉｏの組合せによ
りＯ 変化する信号を出力線２０１を介して遅延回路１２．１
４の各遅延素子１２１〜１２Ｍ、１４１〜１４Ｎに供給
する。その結果、遅延回路１２の遅延素子１２〜１２．
１４ 〜１４Ｎを構成するインバータＩＮＶ１に直列に
入っているトランジスタＱ。のバイアスがコントロール
され、遅延素子１２〜１２．１４ 〜１４Ｈの遅延量が
制御される。
す。アップダウンカウンタ回路１００はラッチ１６．１
８の出力信号ＱＡ、Ｑ、によって７ツプ、ダウンカンウ
ド＠御され、そのカウント値は出力線１０１，１０２，
１０３により電流源回路２００に与えられる。電流源回
路２０αは、出力線１０１，１０２．１０３からのカウ
ント値に応じた電流１ ．２１ ．４Ｉｏの組合せによ
りＯ 変化する信号を出力線２０１を介して遅延回路１２．１
４の各遅延素子１２１〜１２Ｍ、１４１〜１４Ｎに供給
する。その結果、遅延回路１２の遅延素子１２〜１２．
１４ 〜１４Ｎを構成するインバータＩＮＶ１に直列に
入っているトランジスタＱ。のバイアスがコントロール
され、遅延素子１２〜１２．１４ 〜１４Ｈの遅延量が
制御される。
各回路構成をさらに詳細に説明する。このアップダウン
カウンタ回路１００には３ビツトの／Ｊウンタ回路１２
０，１２２，１２４が設けられている。これらカウンタ
回路１２０，１２２，１２４には、アップＩＪＩＩＩ入
力端Ｕとダウン制御入力端りと、り０ツク入力端φと、
キャリー入力端ＣＩと、キャリー出力端ＣＯと、カウン
ト出力端Ｑとが設けられており、アップ制御入力端Ｕと
ダウン制御入力端りに入力する信号により、カウントア
ツプまたはカウントダウンされるか、カウントされずカ
ウント値が不変であるか制御される。
カウンタ回路１００には３ビツトの／Ｊウンタ回路１２
０，１２２，１２４が設けられている。これらカウンタ
回路１２０，１２２，１２４には、アップＩＪＩＩＩ入
力端Ｕとダウン制御入力端りと、り０ツク入力端φと、
キャリー入力端ＣＩと、キャリー出力端ＣＯと、カウン
ト出力端Ｑとが設けられており、アップ制御入力端Ｕと
ダウン制御入力端りに入力する信号により、カウントア
ツプまたはカウントダウンされるか、カウントされずカ
ウント値が不変であるか制御される。
ラッチ１６．１８の出り信号Ｑ、Ｑ、からノアゲート１
１０、アンドゲート１１６，１１８によりアップ制御信
号Ｕ１ダウン制御信号りが生成される。アンドゲート１
１６には、出力信号ＱＡとオアゲート１１２からの出力
信号とが入力され、ダウン制御信号りが出力される。オ
アゲート１１２にはカウンタ回路１２０，１２２，１２
４のカウント信号Ｑ１．Ｑ２．Ｑ３が入力されている。
１０、アンドゲート１１６，１１８によりアップ制御信
号Ｕ１ダウン制御信号りが生成される。アンドゲート１
１６には、出力信号ＱＡとオアゲート１１２からの出力
信号とが入力され、ダウン制御信号りが出力される。オ
アゲート１１２にはカウンタ回路１２０，１２２，１２
４のカウント信号Ｑ１．Ｑ２．Ｑ３が入力されている。
このようにすることによりカウント値［Ｑ３゜Ｑ２．Ｑ
ｌＪがｒｏｏＯＪのときにさらにカウントダウンしてｒ
ｌｌ”Ｈになることが防止できる。
ｌＪがｒｏｏＯＪのときにさらにカウントダウンしてｒ
ｌｌ”Ｈになることが防止できる。
アンドゲート１１８には、ノアゲート１１０の出力信号
とナントゲート１１４の出力信号が入力される。ノアゲ
ート１１０には出力信号Ａ、Ｂが入力されている。ナン
トゲート１１４にはカウンタ回路１２０，１２２，１２
４のカウント信号Ｑ１゜Ｑ２．Ｑ３が入力されている。
とナントゲート１１４の出力信号が入力される。ノアゲ
ート１１０には出力信号Ａ、Ｂが入力されている。ナン
トゲート１１４にはカウンタ回路１２０，１２２，１２
４のカウント信号Ｑ１゜Ｑ２．Ｑ３が入力されている。
このようにすることによりカウント値ｒＱ３．Ｑ２．Ｑ
ＩＪがＮ １１Ｊのときにさらにカウントアツプしてｒ
ｏｏＯＪになることを防止している。
ＩＪがＮ １１Ｊのときにさらにカウントアツプしてｒ
ｏｏＯＪになることを防止している。
ラッチ１６．１８からの出力信号Ｑ、Ｑ、が「０」、「
０」の場合には、アップ制御信号Ｕが「０」、ダウン制
御信号りが「１」となり、カウント回路１２０，１２２
．１２４はダウンカウントする。出力信号Ａ、Ｂが［０
］、「１」の場合には、アップ制御信号Ｕが「０」、ダ
ウン制御信号りがｒＯＪとなり現在のカウント値が保持
される。出力信号Ｑ、ＱＢがｒｌＪ ｒｌＪの場合に
＾ は、アップ信号Ｕが「１」、ダウン制御信号りが「０」
となり、カウント回路１２０，１２２゜１２４はアップ
カウントする。なお、出力信号Ｑ、、Ｑ、が「１」 「
１」の場合は、遅延′＠間が極めて長すぎるか、極めて
短かすぎるかいずれかの場合であり、この回路ではアッ
プ制御信号Ｕを「１」、ダウン制御信号りを「０」とし
アップカウントすることにしている。
０」の場合には、アップ制御信号Ｕが「０」、ダウン制
御信号りが「１」となり、カウント回路１２０，１２２
．１２４はダウンカウントする。出力信号Ａ、Ｂが［０
］、「１」の場合には、アップ制御信号Ｕが「０」、ダ
ウン制御信号りがｒＯＪとなり現在のカウント値が保持
される。出力信号Ｑ、ＱＢがｒｌＪ ｒｌＪの場合に
＾ は、アップ信号Ｕが「１」、ダウン制御信号りが「０」
となり、カウント回路１２０，１２２゜１２４はアップ
カウントする。なお、出力信号Ｑ、、Ｑ、が「１」 「
１」の場合は、遅延′＠間が極めて長すぎるか、極めて
短かすぎるかいずれかの場合であり、この回路ではアッ
プ制御信号Ｕを「１」、ダウン制御信号りを「０」とし
アップカウントすることにしている。
電流源回路２００には、直列接続されたｎチャンネルＭ
ＯＳトランジスタ２１０と抵抗２１２、ｎチャンネルＭ
ＯＳトランジスタ２１４と抵抗２１６、ｎチャンネルＭ
ＯＳトランジスタ２１８と抵抗２２０が設けられている
。これらｎチャンネルＭＯＳトランジスタ２１０，２１
４．２１８のソースは電源に接続され各ゲートはそれぞ
れカウンタ回路１２０，１２２，１２４のカウント出力
端Ｑ１．Ｑ２．Ｑ３にインバータ２２２，２２４゜２２
６を介して接続されている。カウント値Ｑ１゜Ｑ２．Ｑ
３が「１」のときＭＯＳトランジスタ２１０．２１４．
２１８は導通し電流が流れる。
ＯＳトランジスタ２１０と抵抗２１２、ｎチャンネルＭ
ＯＳトランジスタ２１４と抵抗２１６、ｎチャンネルＭ
ＯＳトランジスタ２１８と抵抗２２０が設けられている
。これらｎチャンネルＭＯＳトランジスタ２１０，２１
４．２１８のソースは電源に接続され各ゲートはそれぞ
れカウンタ回路１２０，１２２，１２４のカウント出力
端Ｑ１．Ｑ２．Ｑ３にインバータ２２２，２２４゜２２
６を介して接続されている。カウント値Ｑ１゜Ｑ２．Ｑ
３が「１」のときＭＯＳトランジスタ２１０．２１４．
２１８は導通し電流が流れる。
また抵抗２１２，２１６．２２０の一端は共通接続され
て、ｎチャンネルＭＯＳトランジスタ２２２のドレイン
とゲートに接続されている。ｎチャンネルＭＯ３ｔ−ラ
ンジスタ２２２のソースは接地されている。
て、ｎチャンネルＭＯＳトランジスタ２２２のドレイン
とゲートに接続されている。ｎチャンネルＭＯ３ｔ−ラ
ンジスタ２２２のソースは接地されている。
抵抗２１２，２１６．２２０（７）値は、ＭｏＳトラン
ジスタ２１０，２１４．２１８が導通したときに流れる
電流の比が１：２：４になるように定められる。したが
ってアップダウンカウンタ回路１００のカウント値に応
じた電流がＭＯＳトランジスタ２２２を流れる。例えば
カウント値−「Ｑ３゜Ｑ２．Ｑｌ」が「ｏｏｌ」であれ
ばＭＯＳトランジスタ２１０が導通し電流■。が流れる
。またカウント値ｒＱ３．Ｑ２．Ｑ１ＪがｒｏｌｌＪで
あればＭＯＳトランジスタが導通し電流３Ｉ０が流れる
。またカウント値ｒＱ３．Ｑ２．ＱＩＪがｒｌｌｏＪで
あればＭＯＳトランジスタが導通し電流６■。が流れる
。カウント値ｒＱ３．Ｑ２゜ＱｌＪが増大すると電流値
が増大する。
ジスタ２１０，２１４．２１８が導通したときに流れる
電流の比が１：２：４になるように定められる。したが
ってアップダウンカウンタ回路１００のカウント値に応
じた電流がＭＯＳトランジスタ２２２を流れる。例えば
カウント値−「Ｑ３゜Ｑ２．Ｑｌ」が「ｏｏｌ」であれ
ばＭＯＳトランジスタ２１０が導通し電流■。が流れる
。またカウント値ｒＱ３．Ｑ２．Ｑ１ＪがｒｏｌｌＪで
あればＭＯＳトランジスタが導通し電流３Ｉ０が流れる
。またカウント値ｒＱ３．Ｑ２．ＱＩＪがｒｌｌｏＪで
あればＭＯＳトランジスタが導通し電流６■。が流れる
。カウント値ｒＱ３．Ｑ２゜ＱｌＪが増大すると電流値
が増大する。
遅延回路１２．１４の各遅延素子１２１〜１２ ．１４
〜１４Ｈにはそれぞれインバータ１ＮＶ 、ＩＮＶ
２が設けられている。これら信号ＩＮＶ 、ＩＮＶ２
により入力信号が遅延させられる。インバーターＮＶ
、ＩＮＶ２はそれぞれｐチャンネルＭＯＳトランジス
タＱＰ１．ＱＰ２とｎチャンネルＭＯＳトランジスタＱ
。１．Ｑ１０とで構成されている。インバーターＮｖ１
のｎチャンネルＭＯＳトランジスタＱ。１とアースとの
間には、電流制御用、すなわち遅延時間制御用のｎチャ
ンネルＭＯＳトランジスタＱ。が挿入されている。
〜１４Ｈにはそれぞれインバータ１ＮＶ 、ＩＮＶ
２が設けられている。これら信号ＩＮＶ 、ＩＮＶ２
により入力信号が遅延させられる。インバーターＮＶ
、ＩＮＶ２はそれぞれｐチャンネルＭＯＳトランジス
タＱＰ１．ＱＰ２とｎチャンネルＭＯＳトランジスタＱ
。１．Ｑ１０とで構成されている。インバーターＮｖ１
のｎチャンネルＭＯＳトランジスタＱ。１とアースとの
間には、電流制御用、すなわち遅延時間制御用のｎチャ
ンネルＭＯＳトランジスタＱ。が挿入されている。
このＭＯＳトランジスタＱ。のゲートには電流源回路２
００からの出力源２０１が接続されている。
００からの出力源２０１が接続されている。
アップダウンカウンタ回路１００のカウンタ値ｒＱ３．
Ｑ２．Ｑ１Ｊが増大して、電流源回路２００の電流値が
増大すると、ＭＯＳトランジスタＱ。に流れるＮ流がミ
ラー効果により増大する。
Ｑ２．Ｑ１Ｊが増大して、電流源回路２００の電流値が
増大すると、ＭＯＳトランジスタＱ。に流れるＮ流がミ
ラー効果により増大する。
ＭＯＳトランジスタＱｎに流れる電流が増大すると、イ
ンバータＩＮＶ１の変化がはやくなり、インバータＩＮ
Ｖ１による遅延時間が短くなる。逆にアップダウンカウ
ンタ回路１００のカウント値ｒＱ３．Ｑ２．ＱＩＪが減
少するとインバータＩＮＶ１の遅延時間は長くなる。
ンバータＩＮＶ１の変化がはやくなり、インバータＩＮ
Ｖ１による遅延時間が短くなる。逆にアップダウンカウ
ンタ回路１００のカウント値ｒＱ３．Ｑ２．ＱＩＪが減
少するとインバータＩＮＶ１の遅延時間は長くなる。
上述したことからあきらかなように、結局ラッチ１６．
１８の内容により遅延素子１２１〜１２ ．１４ 〜１
４Ｎの遅延時間が制御され、最終的に遅延素子１２
．１４ の出力信号Ｎ−Ｉ Ｎ−１ が信号Ａ、Ｂと１周期遅れの同位相になる。
１８の内容により遅延素子１２１〜１２ ．１４ 〜１
４Ｎの遅延時間が制御され、最終的に遅延素子１２
．１４ の出力信号Ｎ−Ｉ Ｎ−１ が信号Ａ、Ｂと１周期遅れの同位相になる。
上記実施例では、アップダウンカウンタ回路１００の出
力に基いて電流源回路２００の電流値を制御し、この電
流によって遅延素子１２１〜１２．１４ 〜１４Ｎの遅
延時間を制御する場合を例示したが、遅延素子１２１〜
１２Ｎ。
力に基いて電流源回路２００の電流値を制御し、この電
流によって遅延素子１２１〜１２．１４ 〜１４Ｎの遅
延時間を制御する場合を例示したが、遅延素子１２１〜
１２Ｎ。
１４〜１４Ｎを第３図の回路図に示すように構成し、ア
ップダウンカウンタ回路１００の出力１０１．１０２，
１０３で遅延素子１２１〜１２．１４ 〜１４Ｈの遅延
時間を直接制御すＮす るように構成してもよい。すなわち、インバータ１Ｎ■
１と電流との間に、並列接続したｐチャンネルＭＯＳト
ランジスタ” ＱＰｏｌ−ＱＰＯ２。
ップダウンカウンタ回路１００の出力１０１．１０２，
１０３で遅延素子１２１〜１２．１４ 〜１４Ｈの遅延
時間を直接制御すＮす るように構成してもよい。すなわち、インバータ１Ｎ■
１と電流との間に、並列接続したｐチャンネルＭＯＳト
ランジスタ” ＱＰｏｌ−ＱＰＯ２。
Ｑ を挿入し、ＭｏＳトランジスタＱＰＯ１゜ＱＰＯ
２、ＱＰＯ３のゲートをアップダウンカウンタ回路１０
０のカウンタ回路１２０，１２２゜１２４の反転カウン
ト信号Ｑ１．Ｑ２．Ｑ３を入力する。したがってカウン
ト回路１２０，１２２゜１２４のカウント値ｒＱ３．Ｑ
２．Ｑ１Ｊが増大するとインバーターＮ■１に流れる電
流が増大し遅延時間が短くなる。
２、ＱＰＯ３のゲートをアップダウンカウンタ回路１０
０のカウンタ回路１２０，１２２゜１２４の反転カウン
ト信号Ｑ１．Ｑ２．Ｑ３を入力する。したがってカウン
ト回路１２０，１２２゜１２４のカウント値ｒＱ３．Ｑ
２．Ｑ１Ｊが増大するとインバーターＮ■１に流れる電
流が増大し遅延時間が短くなる。
本発明の他の実施例による位相比較回路を第４図に示す
。本実施例はひとつの遅延回路１２で比較用遅延回路と
制御用遅延回路を兼ねたものである。信号Ａと信号Ｂは
制御信号φ。により切換回路２２で切換えられる。信号
Ａ、Ｂはそれぞれクロックドインバータ２４．２６に入
力されている。
。本実施例はひとつの遅延回路１２で比較用遅延回路と
制御用遅延回路を兼ねたものである。信号Ａと信号Ｂは
制御信号φ。により切換回路２２で切換えられる。信号
Ａ、Ｂはそれぞれクロックドインバータ２４．２６に入
力されている。
信号Ａが入力されたクロックドインバータ２２は制御信
号φ。により制御され、信号Ｂが入力されたクロックド
インバータ２４は反転制御信号φ。
号φ。により制御され、信号Ｂが入力されたクロックド
インバータ２４は反転制御信号φ。
により制御される。クロックドインバータ２２と２４の
出力端は共通接続されて遅延回路１２に入力される。遅
延回路１２はＮ段の遅延素子１２１〜１２Ｎで構成され
ている。各遅延素子１２１〜１２Ｎの出力は、ラッチ回
路１３の各ラッチ１３〜１３Ｎでラッチされる。このラ
ッチ回路１３は、制御信号φ。が入力されたアンドゲー
ト２８を介して入力された信号Ｂに同期してラッチされ
る。これらラッチ１３１〜１３Ｎの出力により信号へと
信号Ｂの位相差がわかる。また遅延素子１２ ．１２
Ｎの出力信号はラッチ１６゜１８に入力されており、各
ラッチ１６．１８の出力信号ＱＡ、Ｑ、は前述の実施例
と同様の構成の＆Ｉｊ ｍ信号生成回路２０に入力さす
る。制御信号生成回路２０からの出力信号ＯＵＴにより
遅延回路１２の遅延素子１２〜１２Ｈの遅延時間が制御
される。ラッチ１６．１８は、インバータ３０による反
転制御信号φ。が入力されたアンドゲート３２を介して
入力された信号Ｂに同期してラッチされる。
出力端は共通接続されて遅延回路１２に入力される。遅
延回路１２はＮ段の遅延素子１２１〜１２Ｎで構成され
ている。各遅延素子１２１〜１２Ｎの出力は、ラッチ回
路１３の各ラッチ１３〜１３Ｎでラッチされる。このラ
ッチ回路１３は、制御信号φ。が入力されたアンドゲー
ト２８を介して入力された信号Ｂに同期してラッチされ
る。これらラッチ１３１〜１３Ｎの出力により信号へと
信号Ｂの位相差がわかる。また遅延素子１２ ．１２
Ｎの出力信号はラッチ１６゜１８に入力されており、各
ラッチ１６．１８の出力信号ＱＡ、Ｑ、は前述の実施例
と同様の構成の＆Ｉｊ ｍ信号生成回路２０に入力さす
る。制御信号生成回路２０からの出力信号ＯＵＴにより
遅延回路１２の遅延素子１２〜１２Ｈの遅延時間が制御
される。ラッチ１６．１８は、インバータ３０による反
転制御信号φ。が入力されたアンドゲート３２を介して
入力された信号Ｂに同期してラッチされる。
本実施例の動作を説明する。信号Ａと信号Ｂの位相比較
をする場合は、制御信号φ。をＨレベルとする。制御信
号φ。がＨレベルとなると、遅延回路１２には信号Ａが
入力され、ラッチ回路１３に各ラッチ１３〜１３Ｎのク
ロック入力端に信号Ｂが入力する。したがってラッチ１
３１〜１３Ｎの位相比較出力Ｑ１・・・ＱＨにより信号
Ａと信号Ｂの位相比較することができる。遅延素子１２
〜１２Ｈの遅延時間を制御する場合には制御 御信号φ をＬレベルとする。制御信号φ。がＬレベル
になると、遅延回路１２には信号Ｂが入力され、ラッチ
１６と１８のクロック入力端に信号Ｂが入力する。する
とラッチ１６．１８から出力信号Ｑ、Ｑ８が制御信号生
成回路２０に入力され、この出力信号Ｑ、Ｑ、の値によ
り遅延素子１２１〜１２Ｎの遅延時間が制御される。
をする場合は、制御信号φ。をＨレベルとする。制御信
号φ。がＨレベルとなると、遅延回路１２には信号Ａが
入力され、ラッチ回路１３に各ラッチ１３〜１３Ｎのク
ロック入力端に信号Ｂが入力する。したがってラッチ１
３１〜１３Ｎの位相比較出力Ｑ１・・・ＱＨにより信号
Ａと信号Ｂの位相比較することができる。遅延素子１２
〜１２Ｈの遅延時間を制御する場合には制御 御信号φ をＬレベルとする。制御信号φ。がＬレベル
になると、遅延回路１２には信号Ｂが入力され、ラッチ
１６と１８のクロック入力端に信号Ｂが入力する。する
とラッチ１６．１８から出力信号Ｑ、Ｑ８が制御信号生
成回路２０に入力され、この出力信号Ｑ、Ｑ、の値によ
り遅延素子１２１〜１２Ｎの遅延時間が制御される。
このように本実施例によればｔＩ１１ｉＩｌ信号φ。に
より切換回路２２を制御することにより、比較用と制御
用の遅延回路を共用することができる。
より切換回路２２を制御することにより、比較用と制御
用の遅延回路を共用することができる。
上記実施例に限らず本発明の範囲内で種々の変形が可能
である。例えば遅延素子の段数は必要に応じて定めるこ
とができる。
である。例えば遅延素子の段数は必要に応じて定めるこ
とができる。
以上の通り本発明によれば使用条件の変化や素子特性の
ばらつきがあっても正しく信号間の位相を比較すること
ができる。本発明による位相比較回路を用いれば極めて
高精度にモータ等を制御することができる。
ばらつきがあっても正しく信号間の位相を比較すること
ができる。本発明による位相比較回路を用いれば極めて
高精度にモータ等を制御することができる。
【図面の簡単な説明】
第１図は本発明の一実施例による位相比較回路の回路図
、第２図は同位相比較回路における制御信号生成回路の
具体例を示す回路図、第３図は同位相比較回路における
遅延素子の他の具体例を示す回路図、第４図は本発明の
他の実施例による位相比較回路の回路図、第５図従来の
位相比較回路の回路図である。 ２・・・遅延回路、４・・・ラッチ回路、１２．１４・
・・遅延回路、１３・・・ラッチ回路、１６．１８・・
・ラッチ、２０・・・制御信号生成回路、２２・・・切
換回路。 出願人代理人 猪 設 消 第５図 手続補正書 昭和６０年５月２日
、第２図は同位相比較回路における制御信号生成回路の
具体例を示す回路図、第３図は同位相比較回路における
遅延素子の他の具体例を示す回路図、第４図は本発明の
他の実施例による位相比較回路の回路図、第５図従来の
位相比較回路の回路図である。 ２・・・遅延回路、４・・・ラッチ回路、１２．１４・
・・遅延回路、１３・・・ラッチ回路、１６．１８・・
・ラッチ、２０・・・制御信号生成回路、２２・・・切
換回路。 出願人代理人 猪 設 消 第５図 手続補正書 昭和６０年５月２日
Claims (1)
- 【特許請求の範囲】 １、直列接続された複数の遅延素子を有し、第１の信号
を遅延する比較用遅延回路と、この比較用遅延回路の前
記遅延素子の各出力を第２の信号に同期してラッチする
比較用ラッチ回路と、直列接続された複数の遅延素子を
有し、前記第２の信号を遅延する制御用遅延回路と、こ
の制御用遅延回路における予め定められた遅延素子の出
力を前記第２の信号に同期してラッチする制御用ラッチ
回路と、この制御用ラッチ回路の出力に基づいて前記制
御用遅延回路および前記比較用遅延回路の前記遅延素子
の遅延時間を制御する制御回路とを備え、前記比較用ラ
ッチ回路のラッチ出力により前記第１の信号と前記第２
の信号の位相を比較することを特徴とする位相比較回路
。 ２、特許請求の範囲第１項記載の回路において、前記制
御用ラッチ回路は、前記制御用遅延回路の隣接する２つ
の遅延素子の出力信号をラッチし、前記制御回路は、前
記制御用ラッチ回路の出力信号に応じてアップカウント
またはダウンカウントするアップダウンカウンタを有し
、このアップダウンカウンタのカウント値に応じて前記
遅延素子の遅延時間を制御することを特徴とする位相比
較回路。 ３、特許請求の範囲第１項または第２項記載の回路にお
いて、前記制御回路は、電流源回路を有し、前記制御用
ラッチ回路の出力信号に応じて前記電流源回路からの電
流値を変更して、前記比較用遅延回路および前記制御用
遅延回路の前記遅延素子の遅延時間を制御することを特
徴とする位相比較回路。 ４、第１の信号と、第２の信号を切換える切換回路と、
直列接続された複数の遅延素子を有し、この切換回路か
らの出力信号を遅延する遅延回路と、この遅延回路の遅
延素子の各出力を前記第２の信号に周期してラッチする
ラッチ回路と、このラッチ回路の予め定められたラッチ
出力に基づいて前記遅延回路の遅延素子の遅延時間を制
御する制御回路とを備え、遅延制御時には、前記切換回
路により前記遅延回路に前記第２の信号を入力し、前記
制御回路により前記遅延回路の遅延素子の遅延時間を制
御し、位相比較時には、前記切換回路により前記遅延回
路に前記第１の信号を入力し、前記ラッチ回路のラッチ
出力により前記第１の信号と前記第２の信号の位相を比
較することを特徴とする位相比較回路。 ５、特許請求の範囲第４項記載の回路において、前記制
御回路は、前記ラッチ回路の隣接する２つのラッチ出力
に応じてアップカウントまたはダウンカウントするアッ
プダウンカウンタを有し、このアップダウンカウンタの
カウント値に応じて前記遅延素子の遅延時間を制御する
ことを特徴とする位相比較回路。 ６、特許請求の範囲第４項または第５項記載の回路にお
いて、前記制御回路は、電流源回路を有し、前記予め定
められたラッチ出力に応じて、前記電流源回路からの電
流値を変更して遅延回路の遅延時間を制御することを特
徴とする位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067809A JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60067809A JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227422A true JPS61227422A (ja) | 1986-10-09 |
| JPH0342016B2 JPH0342016B2 (ja) | 1991-06-25 |
Family
ID=13355643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60067809A Granted JPS61227422A (ja) | 1985-03-30 | 1985-03-30 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227422A (ja) |
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269018A (ja) * | 1988-07-21 | 1990-03-08 | Philips Gloeilampenfab:Nv | 位相検出回路 |
| JPH03121616A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | ディジタル位相比較器 |
| JPH03125514A (ja) * | 1989-10-11 | 1991-05-28 | Nippon Soken Inc | 物理量検出装置 |
| JPH03220814A (ja) * | 1990-01-25 | 1991-09-30 | Nippon Soken Inc | パルス位相差符号化回路 |
| EP0749210A2 (en) * | 1995-06-13 | 1996-12-18 | Matsushita Electric Industrial Co., Ltd. | Counting circuit for measuring pulse spacing, sampling circuit, skew adjusting circuit, and logic analyzing circuit |
| US5686835A (en) * | 1989-01-18 | 1997-11-11 | Nippondenso Co., Ltd | Physical quantity detection device for converting a physical quantity into a corresponding time interval |
| JPH104353A (ja) * | 1996-06-17 | 1998-01-06 | Denso Corp | Ａ／ｄ変換器 |
| JP2002076886A (ja) * | 2000-06-30 | 2002-03-15 | Texas Instruments Inc | デジタル小位相検出器 |
| JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
| JP2007110370A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | デジタル位相検出器 |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| WO2010016301A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | 位相比較器、ｐｌｌ回路およびｄｌｌ回路 |
| JP2011517160A (ja) * | 2008-03-03 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 高速時間ディジタル・コンバータ |
| JP2011519529A (ja) * | 2008-04-14 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 完全デジタル位相ロックループにおける位相デジタル変換器 |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| JP2012511280A (ja) * | 2008-12-08 | 2012-05-17 | ゼネラル・エレクトリック・カンパニイ | 信号の周波数または周期を決定するための方法 |
| JP2012516629A (ja) * | 2009-01-27 | 2012-07-19 | アギア システムズ インコーポレーテッド | 性能監視用クリティカルパス回路 |
| WO2012165260A1 (ja) * | 2011-05-27 | 2012-12-06 | 国立大学法人東京大学 | 信号変換回路、pll回路、遅延調整回路及び位相制御回路 |
| JP2013070172A (ja) * | 2011-09-21 | 2013-04-18 | Handotai Rikougaku Kenkyu Center:Kk | 時間差増幅回路 |
| WO2013069173A1 (ja) * | 2011-11-10 | 2013-05-16 | パナソニック株式会社 | 時間差デジタル変換器 |
| WO2013128790A1 (ja) * | 2012-02-29 | 2013-09-06 | パナソニック株式会社 | 時間デジタル変換器およびそれを備えたａ／ｄ変換器 |
-
1985
- 1985-03-30 JP JP60067809A patent/JPS61227422A/ja active Granted
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0269018A (ja) * | 1988-07-21 | 1990-03-08 | Philips Gloeilampenfab:Nv | 位相検出回路 |
| US5686835A (en) * | 1989-01-18 | 1997-11-11 | Nippondenso Co., Ltd | Physical quantity detection device for converting a physical quantity into a corresponding time interval |
| JPH03121616A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | ディジタル位相比較器 |
| JPH03125514A (ja) * | 1989-10-11 | 1991-05-28 | Nippon Soken Inc | 物理量検出装置 |
| JPH03220814A (ja) * | 1990-01-25 | 1991-09-30 | Nippon Soken Inc | パルス位相差符号化回路 |
| EP0749210A3 (en) * | 1995-06-13 | 2004-09-08 | Matsushita Electric Industrial Co., Ltd. | Counting circuit for measuring pulse spacing, sampling circuit, skew adjusting circuit, and logic analyzing circuit |
| EP0749210A2 (en) * | 1995-06-13 | 1996-12-18 | Matsushita Electric Industrial Co., Ltd. | Counting circuit for measuring pulse spacing, sampling circuit, skew adjusting circuit, and logic analyzing circuit |
| JPH104353A (ja) * | 1996-06-17 | 1998-01-06 | Denso Corp | Ａ／ｄ変換器 |
| JP2002076886A (ja) * | 2000-06-30 | 2002-03-15 | Texas Instruments Inc | デジタル小位相検出器 |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| JP2006093748A (ja) * | 2004-09-16 | 2006-04-06 | Renesas Technology Corp | 半導体集積回路装置のタイミング制御回路 |
| JP4642417B2 (ja) * | 2004-09-16 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2007110370A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | デジタル位相検出器 |
| JP2011517160A (ja) * | 2008-03-03 | 2011-05-26 | クゥアルコム・インコーポレイテッド | 高速時間ディジタル・コンバータ |
| JP2011519529A (ja) * | 2008-04-14 | 2011-07-07 | クゥアルコム・インコーポレイテッド | 完全デジタル位相ロックループにおける位相デジタル変換器 |
| WO2010016301A1 (ja) * | 2008-08-07 | 2010-02-11 | 日本電気株式会社 | 位相比較器、ｐｌｌ回路およびｄｌｌ回路 |
| JP2012511280A (ja) * | 2008-12-08 | 2012-05-17 | ゼネラル・エレクトリック・カンパニイ | 信号の周波数または周期を決定するための方法 |
| US8773160B2 (en) | 2009-01-27 | 2014-07-08 | Agere Systems Llc | Critical-path circuit for performance monitoring |
| JP2012516629A (ja) * | 2009-01-27 | 2012-07-19 | アギア システムズ インコーポレーテッド | 性能監視用クリティカルパス回路 |
| US8446302B2 (en) | 2010-09-09 | 2013-05-21 | Kabushiki Kaisha Toshiba | Time to digital converter and all digital phase-locked-loop |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| WO2012165260A1 (ja) * | 2011-05-27 | 2012-12-06 | 国立大学法人東京大学 | 信号変換回路、pll回路、遅延調整回路及び位相制御回路 |
| JPWO2012165260A1 (ja) * | 2011-05-27 | 2015-02-23 | 株式会社アイカデザイン | 信号変換回路、ｐｌｌ回路、遅延調整回路及び位相制御回路 |
| US9287853B2 (en) | 2011-05-27 | 2016-03-15 | Aika Design Inc. | Signal conversion circuit, PLL circuit, delay adjustment circuit, and phase control circuit |
| JP2013070172A (ja) * | 2011-09-21 | 2013-04-18 | Handotai Rikougaku Kenkyu Center:Kk | 時間差増幅回路 |
| US8829985B2 (en) | 2011-09-21 | 2014-09-09 | Semiconductor Technology Academic Research Center | Time difference amplifier circuit |
| WO2013069173A1 (ja) * | 2011-11-10 | 2013-05-16 | パナソニック株式会社 | 時間差デジタル変換器 |
| US8896477B2 (en) | 2011-11-10 | 2014-11-25 | Panasonic Corporation | Time-to-digital converter |
| WO2013128790A1 (ja) * | 2012-02-29 | 2013-09-06 | パナソニック株式会社 | 時間デジタル変換器およびそれを備えたａ／ｄ変換器 |
| US9081370B2 (en) | 2012-02-29 | 2015-07-14 | Panasonic Intellectual Property Management Co., Ltd. | Time-to-digital converter and an A/D converter including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0342016B2 (ja) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61227422A (ja) | 位相比較回路 | |
| JP3532153B2 (ja) | レベルシフタ制御回路 | |
| US5815042A (en) | Duty cycled control implemented within a frequency synthesizer | |
| US6542040B1 (en) | Phase-locked loop employing programmable tapped-delay-line oscillator | |
| US20050057285A1 (en) | Programmable low-power high-frequency divider | |
| WO1996038915A1 (en) | Macrocell and clock signal allocation circuit for a programmable logic device (pld) enabling pld resources to provide multiple functions | |
| JPH0715303A (ja) | 論理信号の状態遷移を検出する回路 | |
| US6265923B1 (en) | Dual rail dynamic flip-flop with single evaluation path | |
| JPH0888565A (ja) | 無抵抗器型の電圧制御発振器 | |
| JP4800773B2 (ja) | 半導体装置の遅延調節回路、及び遅延調節方法 | |
| US7142024B2 (en) | Power on reset circuit | |
| JP2004056428A (ja) | バッファ回路とバッファツリー及び半導体装置 | |
| KR960019992A (ko) | 전류형 인버터회로, 전류형 논리회로, 전류형 래치회로, 반도체 집적회로, 전류형 링 발진기, 전압제어발진기 및 pll회로 | |
| US5420528A (en) | Semiconductor integrated circuit having a function of reducing a consumed current | |
| US20060109947A1 (en) | Programmable low-power high-frequency divider | |
| KR100715845B1 (ko) | 위상혼합기 및 이를 이용한 다중위상 발생기 | |
| JPH10190416A (ja) | フリップフロップ回路 | |
| KR100236997B1 (ko) | 오프셋 트리밍 장치 | |
| JPH09284125A (ja) | 可変遅延回路 | |
| JPH11274921A (ja) | 充放電電流発生回路、チャージポンプ回路、ｐｌｌ回路およびパルス幅変調回路 | |
| US6861883B2 (en) | Semiconductor integrated circuit for phase management of clock domains including PLL circuit | |
| US10263604B2 (en) | Triangular wave generator | |
| JPH09180452A (ja) | メモリのアドレス遷移検出回路 | |
| KR100682266B1 (ko) | 차동 출력 ｔｓｐｃ ｄ-타입 플립플롭 및 이를 이용한주파수 분주기 | |
| JP2004214717A (ja) | フリップフロップ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |