JPH0269018A - 位相検出回路 - Google Patents

位相検出回路

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JPH0269018A
JPH0269018A JP1186169A JP18616989A JPH0269018A JP H0269018 A JPH0269018 A JP H0269018A JP 1186169 A JP1186169 A JP 1186169A JP 18616989 A JP18616989 A JP 18616989A JP H0269018 A JPH0269018 A JP H0269018A
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JP
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clock signal
delay
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delay circuit
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JP1186169A
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Arnoldus J J Boudewijns
アルノルダス・ヨハネス・ユリアナ・ボーデウィエンス
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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    • H03D13/003Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K9/00Demodulating pulses which have been modulated with a continuously-variable signal
    • H03K9/04Demodulating pulses which have been modulated with a continuously-variable signal of position-modulated pulses
    • HELECTRICITY
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    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、2つのクロック信号間の位相関係を段階的に
測定する位相検出回路であって、両クロック信号の第1
クロック信号により制御可能な遅延回路を具え、該遅延
回路は複数の口出しタップを有し、これら口出しタップ
が複数のメモリ素子の各々の入力端子に結合され、これ
らメモリ素子のクロック信号入力端子が両クロック信号
の第2クロック信号により制御可能であり、各メモリ素
子の出力端子が測定すべき位相関係を決定する論理回路
に結合されていると共に、第1クロック信号の周期を決
定する測定回路が前記遅延回路の複数の出力端子に結合
されている位相検出回路に関するものである。
(従来の技術) 上述のタイプの位相検出回路は「アイ・イー・イー・イ
ー・トランザクションズ オン コンシューマ エレク
トロニクス」、1987年8月、第188〜189頁、
から既知であり、この既知の回路では第1クロック信号
の周期を決定する測定回路は遅延回路の複数の出力端子
に接続された複数の追加の遅延素子を具え、それらのク
ロック信号入力端子に第1タロツク信号を受信させてい
る。
(発明が解決しようとする課題) 第1クロック信号の周期を十分な精度で測定するために
は多数の追加のメモリ素子が必要とされる。さらに、追
加のメモリ素子の出力端子を論理回路に接続し、この論
理回路で第1クロック信号と第2クロック信号のエツジ
間の時間間隔と第1クロック信号の周期との比を決定し
ている。これを明確に精密に行うためには多数の回路素
子を有する論理回路が必要とされる。
本発明の目的は、少数の回路素子を具え、明確に動作す
る精密な位相検出回路を提供することにある。
(課題を解決するための手段) 本発明は、頭書に記載したタイプの位相検出回路におい
て、前記論理回路は前記複数個のメモリ素子の順次の2
個の素子の出力端子に順次接続されたAND機能及びN
OR機能又はNANDAND機能R機能を交互に有する
一群のゲート回路を具え、且つ前記測定回路は前記遅延
回路の各別の1対の出力端子にそれぞれ結合された2個
の排他ORゲート回路を具え、これら排他ORゲートの
出力端子を前記遅延回路の遅延時間を制御する制御回路
に結合して該遅延時間が第1クロック信号の周期に一致
するようにしたことを特徴とする。
遅延回路の遅延時間が第1クロック信号の周期に一致す
るように制御する遅延回路の制御回路を用いると、追加
のメモリ素子を省略することができると共に、前記ゲー
ト回路の数及びメモリ素子の数が、所望の精度の代わり
に、検出に必要な段数によってのみ決まる。更に、前記
ゲート回路は2つのクロック信号間の位相関係の明確な
決定を2個の順次の股間の遷移において必要とされる追
加の手段の必要なしに与えてくれる。
この位相検出回路は例えばサンプリング周波数変換回路
に好適に用いることができ、この変換回路では色副搬送
波周波数の4倍のサンプリング周波数で発生ずるディジ
クル的に復号されたカラーテレビジョン信号をカラーテ
レビジョン信号のライン周波数の多数倍のサンプリング
周波数に変換する。この場合、ゲート回路の各出力によ
り、測定された位相関係と関連する一群の内挿係数をス
イッチオンさせることができる。
(実施例) 図面につき本発明の実施例を詳細に説明する。
第1図において、周波数f1を有する第1のクロツタ信
号を入力端子1に供給し、周波数f2を有する第2のク
ロック信号を入力端子3に供給する。
入力端子1は遅延回路7の入力端子5に接続する。
遅延回路7は遅延素子として複数個のインバータ9、1
1.13.15.17.19.21及び23の直列回路
を具え、その入力端子を遅延回路7の入力端子5にキャ
パシタンス25を経て接続する。インバータ9゜11、
13.15.17.19.21及び23の各々の出力端
子をメモリ素子27.29.31.33.35. 37
.39及び41の入力端子にそれぞれ接続し、これらメ
モリ素子のクロンク信号入力端子は入力端子3から第2
クロック信号f2を受信する。
インバータ9の人力の波形を第2図にaで示し7である
。明瞭のために、第2図にはインバータ9611、13
.15.17.1肌21及び23の出力の波形す。
c、 d、  e、  f、  g、  h及びlの波
形a及び0間、C及び0間、e及びg間、g及び1間に
、波バpt)。
d、  f、  hの反転値b’、d’、f’、h’を
示しである。
各メモリ素子27. 29.31.33.35. 37
.39. 41の各々の出力端子を論理回路59の入力
端子43.45゜47、49.51.53.55.57
にそれぞれ接続する。ANDゲート61、NORゲート
63、ANDゲート65、NORゲート67、ANDゲ
ート69、NORゲー暑・71、ANDゲート73、N
ORゲート75を入力端子43及び45間、45及び4
7間、47及び49間、49及び51間、51及び53
間、53及び55間、57及び43間にそわぞれ接続す
る。
遅延回路7内のインバータ9.11.13.15. 1
7゜19、21及び23の正及び負電源端子をトランジ
スタ77のコレクタ及びエミッタにそれぞれ接続する。
トランジスタ77のコレクタは抵抗79を経て正電源電
圧に接続し、そのエミッタは抵抗81を経て大地に接続
し、そのベースは差動増幅器83の出力端子に接続する
。この差動増幅器83の一方の入力端子はキャパシタン
ス85と抵抗87を具える平滑回路を経て排他ORゲー
ト89の出力端子に接続し、その他方の入力端子はキャ
パシタンス91と抵抗93を具える平滑回路を経て排他
ORゲート95の出力端子に接続する。排他○Rアゲー
ト9の2つの入力端子はインバータ9及び13の出力端
子に接続し、排他ORゲート95の2つの入力端子はイ
ンバータ11及び23の出力端子に接続する。このよう
にすると、後に説明するように、遅延回路の遅延時間を
該遅延時間が第1クロック信号の周期に等しくなるよう
に制御する制御回路が得られる。
更に、インバータ9の出力端子を抵抗97とキャパシタ
ンス99を具える平滑回路を経て差動増幅器101の一
方の入力端子に接続し、この差動増幅器の他方の入力端
子を抵抗103 とキャパシタレス105を具える平滑
回路を経てインバータ11の出力端子に接続する。この
差動増幅器101の出力端子を抵抗107を経てインバ
ータ9の入力端子に接続する。
このようにすると、遅延回路によって転送される第1ク
ロック信号のデユーティサイクルを電源電圧に対する上
述の制御回路によって生じ得る振幅変化と無関係に50
パーセントに制御する制御回路が形成される。波形すの
論理“0”部分に対する論理゛′1″部分の伸長は波形
Cの論理“1”部分に対する論理゛0”部分の伸長を生
ずる。従って、キャパシタンス99間の直流電圧が増大
し、キャパシタンス105間の直流電圧が減少するため
、インバータ9の入力端子の直流電圧が増大する。この
結果として波形すの論理“1”部分が再び短くなり、論
理′0”部分が長くなると共に、逆の結果が波形Cに生
ずる。振幅変化は差動増幅器の面入力端子のレベルを同
程度に増大又は減少するため制御の精度に何の影響も与
えない。
第2図において、2個の順次の波形a及びb′b′及び
c、c及びd /、・・・・・・の前縁により限界され
る順次の各カラム内に、第2クロック信号[2のアクテ
ィブエツジが当該カラム内に生ずる場合にメモリ素子2
7. 29. 31.33. 35.37. 39. 
41及び27の出力B、 C,D、 E、  F、 G
、 H,I及びBが呈する論理状態を示しである。この
場合ゲート回路61.63.65.67、69.71.
73及び75の出力P、 Q、 R,S、 T、 U、
 V及びWは第2図の該当するカラムに示す状態を呈す
る。
第2クロンク信号f2のアクティブエツジが波形a及び
b′の前縁間に生ずる場合、出力E及びFが“0”にな
り、NOゲート67の出力Sが“1”になる。このとき
他のゲートの出力P、 Q、  RT、U、V、Wは“
0”であること明らかである。
信号f2のエツジが波形b′及びCの前縁間のカラム内
に生ずる場合には、出力F及びGが1になり、ANDゲ
ート69の出力Tが1になる。図に示されているように
、このときE及びGの値は変化しない。その結果、メモ
リ素子33の出力Fのみがf2のエツジが生じたカラム
を決定する。メモリ素子は1つの値を取り得るだけであ
るため、1つのカラムから他のカラムへのf2エツジの
遷移があいまいになることはない。これがため論理回路
のゲート回路の出力の1つだけが常に論理“1“になる
遅延時間の制御回路は次のように動作する。インバータ
9.11.13.15.17.19.21及び23の各
々の遅延時間が増大する場合には、遅延回路7の遅延時
間は第1クロック信号の周期より長くなり、波形b’、
c、d’、e、f’、g、h’及びlが波形aに対し右
方向にシフトする。即ち、波形b′が時間隔Δだけシフ
トし、波形Cが2Δだけシフトし、波形d′が3Δだけ
シフトし、以下同様である。排他ORゲート89及び9
5は波形b′及びd′の立上り縁間及び波形】及びCの
立下り縁間において論理“1”信号を発生し、他の時間
に論理“0”信号を発生する。遅延回路の遅延時間が第
1クロック信号f、の周期に等しい場合、これらの排他
ORゲートの出力信号のデユーティサイクルは50%で
ある。インバータの遅延時間がΔだけ増大すると、排他
ORゲート89の出力信号の論理“1”部分が2Δだけ
長くなると共に論理゛0”部分が2Δだけ短くなり、デ
ユーティサイクルが増大する。排他ORゲート95の出
力信号に対しては論理“l”部分が5Δだけ短くなると
共に論理“0”部分が5Δだけ長くなるため、デユーテ
ィサイクルが減少する。この場合、キャパシタンス85
の電圧が高くなると共にキャパシタンス91の電圧が低
くなり、差動増幅器83の出力電圧が減少するため、イ
ンバータの電源電圧がトランジスタ77により増大され
、インバータの遅延時間が減少し、その結果排他ORゲ
ート89及び95の出力信号のデユーティサイクルが再
び50%になり、遅延回路7の遅延時間が第1クロック
信号の周期に再び等しくなる。
ゲート回路61.63.65.67、69.71.73
.75の各々の出力端子は係数選択回路1250入力端
子109゜111、113.115.117.119.
121.123にそれぞれ接続して、その1対の出力端
子127.129からサンプリング周波数変換回路13
5の1対の入力端子131゜133に、位相検出回路?
、 27.29.’ 31.33.35゜37、39.
41.59により測定された2つのクロック信号f1及
び12間の位相関係と関連する1対の係数を供給するよ
うにする。
更に、サンプリング周波数変換回路135はデータ信号
DT、が供給される入力端子137を有する。
データ信号は、例えばテレビジョン信号の色幅搬送波周
波数の4倍のサンプリング周波数を有するディジタルビ
デオ信号であり、この信号は第1クロック信号f1と同
期して生ずる。このデータ信号を第2図のJに、このデ
ータ信号が生ずるクロック信号周期に応じてDT+、D
T2.  ・・・・・・で表しである。
このデータ信号はメモリ素子139に供給され、このメ
モリ素子のクロック信号入力端子はサンプリング周波数
変換回路135の入力端子141に接続され、この入力
端子には入力端子1に供給される周波数f1の第1クロ
ック信号が供給される。この変換回路135の入力端子
143は入力端子3から周波数r2の第2クロック信号
を受信する。この第2クロック信号の周波数f2は例え
ば0,6f、〜1.2f、の値にし得る。
サンプリング周波数変換回路135の入力端子137は
2個のメモリ素子145.147の入力端子に接続し、
これら素子に第2図のJに示すデータ信号DT、。
DT2. ・・・・・・を供給する。メモリ素子139
の出力端子149は、第2図のkに示すように信号f1
の1クロック周期だけ遅延したデータ信号DTo、 D
T、、  ・・・・・・をメそり素子151.153に
供給する。メモリ素子145及び151のクロック信号
入力端子はサンプリング周波数変換回路135の入力端
子143からクロック信号f2を受信し、メモリ素子1
47. 153のクロック信号入力端子はこの入力端子
143から反転クロック信号f2を受信する。
メモリ素子145.147.149及び151の出力端
子は第2図にり、 M、  N及び0でそれぞれ示すf
2と同期したデータ信号を切換スイッチ1630入力端
子155.157.159及び1611にそれぞれ供給
する。
データ信号M及びOはデータ信号り及びNに対しf2の
クロック周期の半周期だけシフトされる。切換スイッチ
163の駆動信号入力端子165 はメモリ素子27の
出力端子に接続し、第2図にBで示す信号を受信させる
。f2の立上り縁がflの立上り縁と一致し得ない領域
ではこのB信号は“0″であり、切換スイッチ163は
図示の状態を呈するため、信号し及びNがこのスイッチ
の出力端子167及び169にそれぞれ現れる。f2の
立上り縁がflの立上り縁と位置し得る領域ではこれら
信号り及びNにエラーが生じ得る。この領域では信号B
が1”であり、切換スイッチ163は図示してない位置
を呈し、信号M及びOが出力端子167及び169にそ
れぞれ現れる。これらの信号M及び0は信号り及びNの
サンプリング瞬時に対しf2の半周期だけシフトした瞬
時にサンプリングされる。f、及びf2の立上り縁が一
致し得る瞬時に、fl及び反転f2の立上り縁は一致し
得ないため、信号M及びOは何の不規則も呈し得ない。
切換スイッチ163の出力端子167及び169の信号
は乗算器171および173を経て加算回路175に供
給し、この加算回路の出力端子177は入力端子3から
第2クロック信号f2をクロック信号入力端子に受信す
るメモリ素子1790入力端子に接続する。乗算器17
1及び173において切換スイッチ163の出力端子1
67及び169の信号に、サンプリング周波数変換回路
35の入力端子131及び133に供給される係数を乗
算し、測定された位相関係と関連する内挿を加算回路1
75に生じさせる。この内挿は本例では線形にするが、
必要に応じ、もっと多数の信号サンプルを用いる内挿に
拡張することができる。
本発明の位相検出回路は、例えば第2クロック信号に対
応するデータ信号位相を選択するような他の目的に用い
ることもできること明らかである。
必要に応じ、遅延回路7に並列セクションを設け、この
セクションに例えば排他ORゲートの上側の3つの入力
端子を接続することもできる。
また、2つのクロック信号間の位相関係を決定する段数
を図示の実施例と異なる数にすることもできること勿論
であり、この場合には遅延回路の遅延素子の数、メモリ
素子の数及びゲート回路の数を段数に適合させると共に
排他ORゲートを適合する口出しタップに接続すればよ
い。
ゲート回路61.63.65.67、69.71.73
.75は、反転出力信号が必要とされる場合、或いはこ
れらゲートをメモリ素子の反転出力端子に接続する場合
にはインバース型にすることができる。
【図面の簡単な説明】
第1図はサンプリング周波数変換回路に用いた本発明の
位相検出回路の一実施例のブロック図、第2図は第1図
の回路内の種々の点の状態を示す波形及び論理出力値を
示す図である。 1・・・第1クロック信号(f1)入力端子3・・・第
2クロック信号(f2)入力端子7・・・遅延回路 9、11.13.15.1?、 19.21.23・・
・遅延素子(インバータ)27、29.31.33.3
5.31.39.41 ・・・メモリ素子59・・・論
理回路 61、65.69.73・・・ANDゲート63、67
、71.75・・・NORゲート83、85.87.8
9.91.93.95・・・遅延時間制御回路97、9
9.101.103.105.107・・・デユーティ
サイクル制御回路 125・・・係数選択回路

Claims (1)

  1. 【特許請求の範囲】 1、2つのクロック信号間の位相関係を段階的に測定す
    る位相検出回路であって、両クロック信号の第1クロッ
    ク信号(f_1)により制御可能な遅延回路(7)を具
    え、該遅延回路は複数の口出しタップを有し、これら口
    出しタップが複数のメモリ素子(27、29、31、3
    3、35、37、39、41)の各々の入力端子に結合
    され、これらメモリ素子のクロック信号入力端子が両ク
    ロック信号の第2クロック信号(f_2)により制御可
    能であり、各メモリ素子の出力端子が測定すべき位相関
    係を決定する論理回路(59)に結合されていると共に
    、第1クロック信号の周期を決定する測定回路(89、
    95)が前記遅延回路の複数の出力端子に結合されてい
    る位相検出回路において、 前記論理回路は前記複数個のメモリ素子の 順次の2個の素子の出力端子に順次接続されたAND機
    能(61、65、69、73)及びNOR機能(63、
    67、71、75)又はNAND機能及びOR機能を交
    互に有する一群のゲート回路(61、63、65、67
    、69、71、73、75)を具え、且つ前記測定回路
    は前記遅延回路(7)の各別の1対の出力端子(b、d
    ;c、i)にそれぞれ結合された2個の排他ORゲート
    回路(89、95)を具え、これら排他ORゲートの出
    力端子を前記遅延回路の遅延時間を制御する制御回路(
    87、85、93、91、77、79、81)に結合し
    て該遅延時間が第1クロック信号の周期に一致するよう
    にしたことを特徴とする位相検出回路。 2、前記遅延回路(7)の入力端子(a)を、第1及び
    第2入力端子が前記遅延回路の第1及び第2遅延素子(
    9及び11)の出力端子に、第1及び第2平滑回路(9
    7、99及び103、105)を経て結合された差動増
    幅器(101)の出力端子に結合して前記遅延回路によ
    り伝送される第1クロック信号のデューティサイクルを
    略々50パーセントに制御するようにしてあることを特
    徴とする特許請求の範囲1記載の位相検出回路。 3、係数選択回路(125)の入力端子(109、11
    1、113、115、117、119、121 123
    )を前記一群のゲート回路の各々の出力端子に結合して
    、サンプリング周波数変換回路(135)の内挿回路(
    171、173、175)のために第1クロック信号に
    対する第2クロック信号の検出位相に対応する係数(1
    27、129)を選択するようにしてあること特徴とす
    る特許請求の範囲1又は2記載の位相検出回路。 4、前記遅延回路(7)の第1遅延素子(9)の出力端
    子に接続されたメモリ素子(27)の出力端子(B)を
    、第2クロック信号又はその反転信号により再サンプリ
    ングされた一群のデータ信号 (L、N;M、O)を内挿回路(171、173、17
    5)へ供給する目的のために選択する切換スイッチ(1
    63)の駆動信号入力端子に結合してあることを特徴と
    する特許請求の範囲3記載の位相検出回路。
JP1186169A 1988-07-21 1989-07-20 位相検出回路 Pending JPH0269018A (ja)

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NL8801845 1988-07-21
NL8801845 1988-07-21

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JP1186169A Pending JPH0269018A (ja) 1988-07-21 1989-07-20 位相検出回路

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US (1) US4965815A (ja)
EP (1) EP0353807B1 (ja)
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