JPH0269018A - 位相検出回路 - Google Patents

位相検出回路

Info

Publication number
JPH0269018A
JPH0269018A JP1186169A JP18616989A JPH0269018A JP H0269018 A JPH0269018 A JP H0269018A JP 1186169 A JP1186169 A JP 1186169A JP 18616989 A JP18616989 A JP 18616989A JP H0269018 A JPH0269018 A JP H0269018A
Authority
JP
Japan
Prior art keywords
circuit
clock signal
delay
output
delay circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1186169A
Other languages
English (en)
Inventor
Arnoldus J J Boudewijns
アルノルダス・ヨハネス・ユリアナ・ボーデウィエンス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH0269018A publication Critical patent/JPH0269018A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K9/00—Demodulating pulses which have been modulated with a continuously-variable signal
    • H03K9/04—Demodulating pulses which have been modulated with a continuously-variable signal of position-modulated pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manipulation Of Pulses (AREA)
  • Analogue/Digital Conversion (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２つのクロック信号間の位相関係を段階的に
測定する位相検出回路であって、両クロック信号の第１
クロック信号により制御可能な遅延回路を具え、該遅延
回路は複数の口出しタップを有し、これら口出しタップ
が複数のメモリ素子の各々の入力端子に結合され、これ
らメモリ素子のクロック信号入力端子が両クロック信号
の第２クロック信号により制御可能であり、各メモリ素
子の出力端子が測定すべき位相関係を決定する論理回路
に結合されていると共に、第１クロック信号の周期を決
定する測定回路が前記遅延回路の複数の出力端子に結合
されている位相検出回路に関するものである。
（従来の技術） 上述のタイプの位相検出回路は「アイ・イー・イー・イ
ー・トランザクションズ　オン　コンシューマ　エレク
トロニクス」、１９８７年８月、第１８８〜１８９頁、
から既知であり、この既知の回路では第１クロック信号
の周期を決定する測定回路は遅延回路の複数の出力端子
に接続された複数の追加の遅延素子を具え、それらのク
ロック信号入力端子に第１タロツク信号を受信させてい
る。
（発明が解決しようとする課題） 第１クロック信号の周期を十分な精度で測定するために
は多数の追加のメモリ素子が必要とされる。さらに、追
加のメモリ素子の出力端子を論理回路に接続し、この論
理回路で第１クロック信号と第２クロック信号のエツジ
間の時間間隔と第１クロック信号の周期との比を決定し
ている。これを明確に精密に行うためには多数の回路素
子を有する論理回路が必要とされる。
本発明の目的は、少数の回路素子を具え、明確に動作す
る精密な位相検出回路を提供することにある。
（課題を解決するための手段） 本発明は、頭書に記載したタイプの位相検出回路におい
て、前記論理回路は前記複数個のメモリ素子の順次の２
個の素子の出力端子に順次接続されたＡＮＤ機能及びＮ
ＯＲ機能又はＮＡＮＤＡＮＤ機能Ｒ機能を交互に有する
一群のゲート回路を具え、且つ前記測定回路は前記遅延
回路の各別の１対の出力端子にそれぞれ結合された２個
の排他ＯＲゲート回路を具え、これら排他ＯＲゲートの
出力端子を前記遅延回路の遅延時間を制御する制御回路
に結合して該遅延時間が第１クロック信号の周期に一致
するようにしたことを特徴とする。
遅延回路の遅延時間が第１クロック信号の周期に一致す
るように制御する遅延回路の制御回路を用いると、追加
のメモリ素子を省略することができると共に、前記ゲー
ト回路の数及びメモリ素子の数が、所望の精度の代わり
に、検出に必要な段数によってのみ決まる。更に、前記
ゲート回路は２つのクロック信号間の位相関係の明確な
決定を２個の順次の股間の遷移において必要とされる追
加の手段の必要なしに与えてくれる。
この位相検出回路は例えばサンプリング周波数変換回路
に好適に用いることができ、この変換回路では色副搬送
波周波数の４倍のサンプリング周波数で発生ずるディジ
クル的に復号されたカラーテレビジョン信号をカラーテ
レビジョン信号のライン周波数の多数倍のサンプリング
周波数に変換する。この場合、ゲート回路の各出力によ
り、測定された位相関係と関連する一群の内挿係数をス
イッチオンさせることができる。
（実施例） 図面につき本発明の実施例を詳細に説明する。
第１図において、周波数ｆ１を有する第１のクロツタ信
号を入力端子１に供給し、周波数ｆ２を有する第２のク
ロック信号を入力端子３に供給する。
入力端子１は遅延回路７の入力端子５に接続する。
遅延回路７は遅延素子として複数個のインバータ９、１
１．１３．１５．１７．１９．２１及び２３の直列回路
を具え、その入力端子を遅延回路７の入力端子５にキャ
パシタンス２５を経て接続する。インバータ９゜１１、
１３．１５．１７．１９．２１及び２３の各々の出力端
子をメモリ素子２７．２９．３１．３３．３５．　３７
．３９及び４１の入力端子にそれぞれ接続し、これらメ
モリ素子のクロンク信号入力端子は入力端子３から第２
クロック信号ｆ２を受信する。
インバータ９の人力の波形を第２図にａで示し７である
。明瞭のために、第２図にはインバータ９６１１、１３
．１５．１７．１肌２１及び２３の出力の波形す。
ｃ、　ｄ、　　ｅ、　　ｆ、　　ｇ、　　ｈ及びｌの波
形ａ及び０間、Ｃ及び０間、ｅ及びｇ間、ｇ及び１間に
、波バｐｔ）。
ｄ、　　ｆ、　　ｈの反転値ｂ’、ｄ’、ｆ’、ｈ’を
示しである。
各メモリ素子２７．　２９．３１．３３．３５．　３７
．３９．　４１の各々の出力端子を論理回路５９の入力
端子４３．４５゜４７、４９．５１．５３．５５．５７
にそれぞれ接続する。ＡＮＤゲート６１、ＮＯＲゲート
６３、ＡＮＤゲート６５、ＮＯＲゲート６７、ＡＮＤゲ
ート６９、ＮＯＲゲー暑・７１、ＡＮＤゲート７３、Ｎ
ＯＲゲート７５を入力端子４３及び４５間、４５及び４
７間、４７及び４９間、４９及び５１間、５１及び５３
間、５３及び５５間、５７及び４３間にそわぞれ接続す
る。
遅延回路７内のインバータ９．１１．１３．１５．　１
７゜１９、２１及び２３の正及び負電源端子をトランジ
スタ７７のコレクタ及びエミッタにそれぞれ接続する。
トランジスタ７７のコレクタは抵抗７９を経て正電源電
圧に接続し、そのエミッタは抵抗８１を経て大地に接続
し、そのベースは差動増幅器８３の出力端子に接続する
。この差動増幅器８３の一方の入力端子はキャパシタン
ス８５と抵抗８７を具える平滑回路を経て排他ＯＲゲー
ト８９の出力端子に接続し、その他方の入力端子はキャ
パシタンス９１と抵抗９３を具える平滑回路を経て排他
ＯＲゲート９５の出力端子に接続する。排他○Ｒアゲー
ト９の２つの入力端子はインバータ９及び１３の出力端
子に接続し、排他ＯＲゲート９５の２つの入力端子はイ
ンバータ１１及び２３の出力端子に接続する。このよう
にすると、後に説明するように、遅延回路の遅延時間を
該遅延時間が第１クロック信号の周期に等しくなるよう
に制御する制御回路が得られる。
更に、インバータ９の出力端子を抵抗９７とキャパシタ
ンス９９を具える平滑回路を経て差動増幅器１０１の一
方の入力端子に接続し、この差動増幅器の他方の入力端
子を抵抗１０３　とキャパシタレス１０５を具える平滑
回路を経てインバータ１１の出力端子に接続する。この
差動増幅器１０１の出力端子を抵抗１０７を経てインバ
ータ９の入力端子に接続する。
このようにすると、遅延回路によって転送される第１ク
ロック信号のデユーティサイクルを電源電圧に対する上
述の制御回路によって生じ得る振幅変化と無関係に５０
パーセントに制御する制御回路が形成される。波形すの
論理“０”部分に対する論理゛′１″部分の伸長は波形
Ｃの論理“１”部分に対する論理゛０”部分の伸長を生
ずる。従って、キャパシタンス９９間の直流電圧が増大
し、キャパシタンス１０５間の直流電圧が減少するため
、インバータ９の入力端子の直流電圧が増大する。この
結果として波形すの論理“１”部分が再び短くなり、論
理′０”部分が長くなると共に、逆の結果が波形Ｃに生
ずる。振幅変化は差動増幅器の面入力端子のレベルを同
程度に増大又は減少するため制御の精度に何の影響も与
えない。
第２図において、２個の順次の波形ａ及びｂ′ｂ′及び
ｃ、ｃ及びｄ　／、・・・・・・の前縁により限界され
る順次の各カラム内に、第２クロック信号［２のアクテ
ィブエツジが当該カラム内に生ずる場合にメモリ素子２
７．　２９．　３１．３３．　３５．３７．　３９．　
４１及び２７の出力Ｂ、　Ｃ，Ｄ、　Ｅ、　　Ｆ、　Ｇ
、　Ｈ，Ｉ及びＢが呈する論理状態を示しである。この
場合ゲート回路６１．６３．６５．６７、６９．７１．
７３及び７５の出力Ｐ、　Ｑ、　Ｒ，Ｓ、　Ｔ、　Ｕ、
　Ｖ及びＷは第２図の該当するカラムに示す状態を呈す
る。
第２クロンク信号ｆ２のアクティブエツジが波形ａ及び
ｂ′の前縁間に生ずる場合、出力Ｅ及びＦが“０”にな
り、ＮＯゲート６７の出力Ｓが“１”になる。このとき
他のゲートの出力Ｐ、　Ｑ、　　ＲＴ、Ｕ、Ｖ、Ｗは“
０”であること明らかである。
信号ｆ２のエツジが波形ｂ′及びＣの前縁間のカラム内
に生ずる場合には、出力Ｆ及びＧが１になり、ＡＮＤゲ
ート６９の出力Ｔが１になる。図に示されているように
、このときＥ及びＧの値は変化しない。その結果、メモ
リ素子３３の出力Ｆのみがｆ２のエツジが生じたカラム
を決定する。メモリ素子は１つの値を取り得るだけであ
るため、１つのカラムから他のカラムへのｆ２エツジの
遷移があいまいになることはない。これがため論理回路
のゲート回路の出力の１つだけが常に論理“１“になる
。
遅延時間の制御回路は次のように動作する。インバータ
９．１１．１３．１５．１７．１９．２１及び２３の各
々の遅延時間が増大する場合には、遅延回路７の遅延時
間は第１クロック信号の周期より長くなり、波形ｂ’、
ｃ、ｄ’、ｅ、ｆ’、ｇ、ｈ’及びｌが波形ａに対し右
方向にシフトする。即ち、波形ｂ′が時間隔Δだけシフ
トし、波形Ｃが２Δだけシフトし、波形ｄ′が３Δだけ
シフトし、以下同様である。排他ＯＲゲート８９及び９
５は波形ｂ′及びｄ′の立上り縁間及び波形】及びＣの
立下り縁間において論理“１”信号を発生し、他の時間
に論理“０”信号を発生する。遅延回路の遅延時間が第
１クロック信号ｆ、の周期に等しい場合、これらの排他
ＯＲゲートの出力信号のデユーティサイクルは５０％で
ある。インバータの遅延時間がΔだけ増大すると、排他
ＯＲゲート８９の出力信号の論理“１”部分が２Δだけ
長くなると共に論理゛０”部分が２Δだけ短くなり、デ
ユーティサイクルが増大する。排他ＯＲゲート９５の出
力信号に対しては論理“ｌ”部分が５Δだけ短くなると
共に論理“０”部分が５Δだけ長くなるため、デユーテ
ィサイクルが減少する。この場合、キャパシタンス８５
の電圧が高くなると共にキャパシタンス９１の電圧が低
くなり、差動増幅器８３の出力電圧が減少するため、イ
ンバータの電源電圧がトランジスタ７７により増大され
、インバータの遅延時間が減少し、その結果排他ＯＲゲ
ート８９及び９５の出力信号のデユーティサイクルが再
び５０％になり、遅延回路７の遅延時間が第１クロック
信号の周期に再び等しくなる。
ゲート回路６１．６３．６５．６７、６９．７１．７３
．７５の各々の出力端子は係数選択回路１２５０入力端
子１０９゜１１１、１１３．１１５．１１７．１１９．
１２１．１２３にそれぞれ接続して、その１対の出力端
子１２７．１２９からサンプリング周波数変換回路１３
５の１対の入力端子１３１゜１３３に、位相検出回路？
、　２７．２９．’　３１．３３．３５゜３７、３９．
４１．５９により測定された２つのクロック信号ｆ１及
び１２間の位相関係と関連する１対の係数を供給するよ
うにする。
更に、サンプリング周波数変換回路１３５はデータ信号
ＤＴ、が供給される入力端子１３７を有する。
データ信号は、例えばテレビジョン信号の色幅搬送波周
波数の４倍のサンプリング周波数を有するディジタルビ
デオ信号であり、この信号は第１クロック信号ｆ１と同
期して生ずる。このデータ信号を第２図のＪに、このデ
ータ信号が生ずるクロック信号周期に応じてＤＴ＋、Ｄ
Ｔ２．　　・・・・・・で表しである。
このデータ信号はメモリ素子１３９に供給され、このメ
モリ素子のクロック信号入力端子はサンプリング周波数
変換回路１３５の入力端子１４１に接続され、この入力
端子には入力端子１に供給される周波数ｆ１の第１クロ
ック信号が供給される。この変換回路１３５の入力端子
１４３は入力端子３から周波数ｒ２の第２クロック信号
を受信する。この第２クロック信号の周波数ｆ２は例え
ば０，６ｆ、〜１．２ｆ、の値にし得る。
サンプリング周波数変換回路１３５の入力端子１３７は
２個のメモリ素子１４５．１４７の入力端子に接続し、
これら素子に第２図のＪに示すデータ信号ＤＴ、。
ＤＴ２．　・・・・・・を供給する。メモリ素子１３９
の出力端子１４９は、第２図のｋに示すように信号ｆ１
の１クロック周期だけ遅延したデータ信号ＤＴｏ、　Ｄ
Ｔ、、　　・・・・・・をメそり素子１５１．１５３に
供給する。メモリ素子１４５及び１５１のクロック信号
入力端子はサンプリング周波数変換回路１３５の入力端
子１４３からクロック信号ｆ２を受信し、メモリ素子１
４７．　１５３のクロック信号入力端子はこの入力端子
１４３から反転クロック信号ｆ２を受信する。
メモリ素子１４５．１４７．１４９及び１５１の出力端
子は第２図にり、　Ｍ、　　Ｎ及び０でそれぞれ示すｆ
２と同期したデータ信号を切換スイッチ１６３０入力端
子１５５．１５７．１５９及び１６１１にそれぞれ供給
する。
データ信号Ｍ及びＯはデータ信号り及びＮに対しｆ２の
クロック周期の半周期だけシフトされる。切換スイッチ
１６３の駆動信号入力端子１６５　はメモリ素子２７の
出力端子に接続し、第２図にＢで示す信号を受信させる
。ｆ２の立上り縁がｆｌの立上り縁と一致し得ない領域
ではこのＢ信号は“０″であり、切換スイッチ１６３は
図示の状態を呈するため、信号し及びＮがこのスイッチ
の出力端子１６７及び１６９にそれぞれ現れる。ｆ２の
立上り縁がｆｌの立上り縁と位置し得る領域ではこれら
信号り及びＮにエラーが生じ得る。この領域では信号Ｂ
が１”であり、切換スイッチ１６３は図示してない位置
を呈し、信号Ｍ及びＯが出力端子１６７及び１６９にそ
れぞれ現れる。これらの信号Ｍ及び０は信号り及びＮの
サンプリング瞬時に対しｆ２の半周期だけシフトした瞬
時にサンプリングされる。ｆ、及びｆ２の立上り縁が一
致し得る瞬時に、ｆｌ及び反転ｆ２の立上り縁は一致し
得ないため、信号Ｍ及びＯは何の不規則も呈し得ない。
切換スイッチ１６３の出力端子１６７及び１６９の信号
は乗算器１７１および１７３を経て加算回路１７５に供
給し、この加算回路の出力端子１７７は入力端子３から
第２クロック信号ｆ２をクロック信号入力端子に受信す
るメモリ素子１７９０入力端子に接続する。乗算器１７
１及び１７３において切換スイッチ１６３の出力端子１
６７及び１６９の信号に、サンプリング周波数変換回路
３５の入力端子１３１及び１３３に供給される係数を乗
算し、測定された位相関係と関連する内挿を加算回路１
７５に生じさせる。この内挿は本例では線形にするが、
必要に応じ、もっと多数の信号サンプルを用いる内挿に
拡張することができる。
本発明の位相検出回路は、例えば第２クロック信号に対
応するデータ信号位相を選択するような他の目的に用い
ることもできること明らかである。
必要に応じ、遅延回路７に並列セクションを設け、この
セクションに例えば排他ＯＲゲートの上側の３つの入力
端子を接続することもできる。
また、２つのクロック信号間の位相関係を決定する段数
を図示の実施例と異なる数にすることもできること勿論
であり、この場合には遅延回路の遅延素子の数、メモリ
素子の数及びゲート回路の数を段数に適合させると共に
排他ＯＲゲートを適合する口出しタップに接続すればよ
い。
ゲート回路６１．６３．６５．６７、６９．７１．７３
．７５は、反転出力信号が必要とされる場合、或いはこ
れらゲートをメモリ素子の反転出力端子に接続する場合
にはインバース型にすることができる。
【図面の簡単な説明】
第１図はサンプリング周波数変換回路に用いた本発明の
位相検出回路の一実施例のブロック図、第２図は第１図
の回路内の種々の点の状態を示す波形及び論理出力値を
示す図である。 １・・・第１クロック信号（ｆ１）入力端子３・・・第
２クロック信号（ｆ２）入力端子７・・・遅延回路 ９、１１．１３．１５．１？、　１９．２１．２３・・
・遅延素子（インバータ）２７、２９．３１．３３．３
５．３１．３９．４１　・・・メモリ素子５９・・・論
理回路 ６１、６５．６９．７３・・・ＡＮＤゲート６３、６７
、７１．７５・・・ＮＯＲゲート８３、８５．８７．８
９．９１．９３．９５・・・遅延時間制御回路９７、９
９．１０１．１０３．１０５．１０７・・・デユーティ
サイクル制御回路 １２５・・・係数選択回路

Claims (1)

  1. 【特許請求の範囲】 １、２つのクロック信号間の位相関係を段階的に測定す
    る位相検出回路であって、両クロック信号の第１クロッ
    ク信号（ｆ＿１）により制御可能な遅延回路（７）を具
    え、該遅延回路は複数の口出しタップを有し、これら口
    出しタップが複数のメモリ素子（２７、２９、３１、３
    ３、３５、３７、３９、４１）の各々の入力端子に結合
    され、これらメモリ素子のクロック信号入力端子が両ク
    ロック信号の第２クロック信号（ｆ＿２）により制御可
    能であり、各メモリ素子の出力端子が測定すべき位相関
    係を決定する論理回路（５９）に結合されていると共に
    、第１クロック信号の周期を決定する測定回路（８９、
    ９５）が前記遅延回路の複数の出力端子に結合されてい
    る位相検出回路において、 前記論理回路は前記複数個のメモリ素子の 順次の２個の素子の出力端子に順次接続されたＡＮＤ機
    能（６１、６５、６９、７３）及びＮＯＲ機能（６３、
    ６７、７１、７５）又はＮＡＮＤ機能及びＯＲ機能を交
    互に有する一群のゲート回路（６１、６３、６５、６７
    、６９、７１、７３、７５）を具え、且つ前記測定回路
    は前記遅延回路（７）の各別の１対の出力端子（ｂ、ｄ
    ；ｃ、ｉ）にそれぞれ結合された２個の排他ＯＲゲート
    回路（８９、９５）を具え、これら排他ＯＲゲートの出
    力端子を前記遅延回路の遅延時間を制御する制御回路（
    ８７、８５、９３、９１、７７、７９、８１）に結合し
    て該遅延時間が第１クロック信号の周期に一致するよう
    にしたことを特徴とする位相検出回路。 ２、前記遅延回路（７）の入力端子（ａ）を、第１及び
    第２入力端子が前記遅延回路の第１及び第２遅延素子（
    ９及び１１）の出力端子に、第１及び第２平滑回路（９
    ７、９９及び１０３、１０５）を経て結合された差動増
    幅器（１０１）の出力端子に結合して前記遅延回路によ
    り伝送される第１クロック信号のデューティサイクルを
    略々５０パーセントに制御するようにしてあることを特
    徴とする特許請求の範囲１記載の位相検出回路。 ３、係数選択回路（１２５）の入力端子（１０９、１１
    １、１１３、１１５、１１７、１１９、１２１　１２３
    ）を前記一群のゲート回路の各々の出力端子に結合して
    、サンプリング周波数変換回路（１３５）の内挿回路（
    １７１、１７３、１７５）のために第１クロック信号に
    対する第２クロック信号の検出位相に対応する係数（１
    ２７、１２９）を選択するようにしてあること特徴とす
    る特許請求の範囲１又は２記載の位相検出回路。 ４、前記遅延回路（７）の第１遅延素子（９）の出力端
    子に接続されたメモリ素子（２７）の出力端子（Ｂ）を
    、第２クロック信号又はその反転信号により再サンプリ
    ングされた一群のデータ信号 （Ｌ、Ｎ；Ｍ、Ｏ）を内挿回路（１７１、１７３、１７
    ５）へ供給する目的のために選択する切換スイッチ（１
    ６３）の駆動信号入力端子に結合してあることを特徴と
    する特許請求の範囲３記載の位相検出回路。
JP1186169A 1988-07-21 1989-07-20 位相検出回路 Pending JPH0269018A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8801845 1988-07-21
NL8801845 1988-07-21

Publications (1)

Publication Number Publication Date
JPH0269018A true JPH0269018A (ja) 1990-03-08

Family

ID=19852659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1186169A Pending JPH0269018A (ja) 1988-07-21 1989-07-20 位相検出回路

Country Status (5)

Country Link
US (1) US4965815A (ja)
EP (1) EP0353807B1 (ja)
JP (1) JPH0269018A (ja)
KR (1) KR900002553A (ja)
DE (1) DE68913243T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105116A (en) * 1997-01-06 2000-08-15 Nec Corporation Method and apparatus of controlling a disk cache during a degenerated mode of operation
JP2002076886A (ja) * 2000-06-30 2002-03-15 Texas Instruments Inc デジタル小位相検出器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59009188D1 (de) * 1990-06-08 1995-07-06 Siemens Ag Verfahren und Schaltungsanordnung für einen Phasenkomparator.
FR2670343B1 (fr) * 1990-12-10 2003-07-04 Aerospatiale Procede de synchronisation de deux suites d'impulsions numeriques s et rf a haute frequence et dispositif pour la mise en óoeuvre du procede.
DE4123388A1 (de) * 1991-07-15 1993-01-21 Thomson Brandt Gmbh Vorrichtung zur erzeugung von schwingungen und deren anwendung
US5252867A (en) * 1992-02-14 1993-10-12 Vlsi Technology, Inc. Self-compensating digital delay semiconductor device with selectable output delays and method therefor
US5281874A (en) * 1992-02-14 1994-01-25 Vlsi Technology, Inc. Compensated digital delay semiconductor device with selectable output taps and method therefor
US5533072A (en) * 1993-11-12 1996-07-02 International Business Machines Corporation Digital phase alignment and integrated multichannel transceiver employing same
CA2219229A1 (en) * 1995-04-27 1996-10-31 Jos Scheelen Interrogator for electronic identification system
US6429694B1 (en) * 1998-03-02 2002-08-06 International Business Machines Corporation Apparatus and method in an integrated circuit for delay line phase difference amplification
US6628276B1 (en) * 2000-03-24 2003-09-30 Stmicroelectronics, Inc. System for high precision signal phase difference measurement
DE10057905A1 (de) * 2000-11-21 2002-06-06 Micronas Gmbh Phasenregelkreis mit Verzögerungselement
DE10215087B4 (de) 2002-04-05 2004-08-19 Infineon Technologies Ag Verfahren und Vorrichtung zur Phasendetektion
US7938884B2 (en) * 2007-01-31 2011-05-10 Spx Corporation Integral sweep controller for gas membrane separation device
US8441323B2 (en) 2008-09-16 2013-05-14 Nxp B.V. Signal processing using timing comparison

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61227422A (ja) * 1985-03-30 1986-10-09 Toshiba Corp 位相比較回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE41840T1 (de) * 1983-10-06 1989-04-15 Studer Willi Ag Verfahren und vorrichtung zur umsetzung einer eingangsabtastfolge in eine ausgangsabtastfolge.
US4584695A (en) * 1983-11-09 1986-04-22 National Semiconductor Corporation Digital PLL decoder
JPS60204121A (ja) * 1984-03-29 1985-10-15 Fujitsu Ltd 位相同期回路
US4604582A (en) * 1985-01-04 1986-08-05 Lockheed Electronics Company, Inc. Digital phase correlator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61227422A (ja) * 1985-03-30 1986-10-09 Toshiba Corp 位相比較回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105116A (en) * 1997-01-06 2000-08-15 Nec Corporation Method and apparatus of controlling a disk cache during a degenerated mode of operation
JP2002076886A (ja) * 2000-06-30 2002-03-15 Texas Instruments Inc デジタル小位相検出器

Also Published As

Publication number Publication date
EP0353807A1 (en) 1990-02-07
US4965815A (en) 1990-10-23
KR900002553A (ko) 1990-02-28
DE68913243T2 (de) 1994-08-25
DE68913243D1 (de) 1994-03-31
EP0353807B1 (en) 1994-02-23

Similar Documents

Publication Publication Date Title
JPH0269018A (ja) 位相検出回路
US5214367A (en) Controller for compressor driven by induction motor
US6016283A (en) Multiple data rate synchronous DRAM for enhancing data transfer speed
JP2777982B2 (ja) パルス幅変調回路
JPS5839272A (ja) 周波数変更装置の入力力率を制御する方法および周波数変更装置
US6348821B1 (en) Frequency doubler with 50% duty cycle output
JPH0576203B2 (ja)
US4035663A (en) Two phase clock synchronizing method and apparatus
US4710703A (en) Direction sensing system for an AC power supply and AC motor drive with such direction sensing system
JPS63224514A (ja) デユ−テイ制御回路
JP3154302B2 (ja) 位相差検出回路
JPH01284015A (ja) クロック位相設定回路
JPH05218832A (ja) パルス制御回路
JPS61287347A (ja) 自動位相調整回路
JP2665257B2 (ja) クロック乗せ換え回路
JPS62130016A (ja) パルス幅変調制御回路
JPS6324665Y2 (ja)
JPH11205101A (ja) 位相追従装置
JP2001068977A (ja) クロック逓倍回路
JPS6322265B2 (ja)
JPS59194229A (ja) クロツク断検出回路
JPH0654423B2 (ja) 表示制御装置
JPS62179213A (ja) 逓倍回路
JPH0597127U (ja) 微分回路
JPH07111419A (ja) 多チャンネル信号発生器