JPH04335264A - 磁気ディスク装置のクロック制御回路 - Google Patents
磁気ディスク装置のクロック制御回路Info
- Publication number
- JPH04335264A JPH04335264A JP13221691A JP13221691A JPH04335264A JP H04335264 A JPH04335264 A JP H04335264A JP 13221691 A JP13221691 A JP 13221691A JP 13221691 A JP13221691 A JP 13221691A JP H04335264 A JPH04335264 A JP H04335264A
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- signal
- circuit
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- 230000008602 contraction Effects 0.000 claims abstract description 27
- 230000000630 rising effect Effects 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000003786 synthesis reaction Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 abstract description 3
- 230000002194 synthesizing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、磁気ディスク装置のク
ロック制御回路に関し、特に、下位装置から送出される
基本クロック信号の立ち上がりエッジと立ち下がりエッ
ジとの両エッジを使用して、分周された分周クロック信
号のデューティ比を５０％にする磁気ディスク装置のク
ロック制御回路に関する。
ロック制御回路に関し、特に、下位装置から送出される
基本クロック信号の立ち上がりエッジと立ち下がりエッ
ジとの両エッジを使用して、分周された分周クロック信
号のデューティ比を５０％にする磁気ディスク装置のク
ロック制御回路に関する。
【０００２】
【従来の技術】従来、この種の磁気ディスク装置のクロ
ック制御回路は、図１（Ｂ）に示されているように（図
１（Ｂ）では、１．５分周を行っている）、基本クロッ
ク信号ａの両エッジを使用して、分周された分周クロッ
ク信号ｃをそのまま上位装置に出力していた。
ック制御回路は、図１（Ｂ）に示されているように（図
１（Ｂ）では、１．５分周を行っている）、基本クロッ
ク信号ａの両エッジを使用して、分周された分周クロッ
ク信号ｃをそのまま上位装置に出力していた。
【０００３】
【発明が解決しようとする課題】上述した従来の磁気デ
ィスク装置の基本クロック信号の両エッジを使用して分
周するクロック制御回路では、図１（Ｂ）の分周クロッ
ク信号ｃで示されるように、基本クロック信号ａが入力
される毎に、分周クロック信号ｃのパルス幅が変化し、
分周クロック信号ｃの論理１のパルス幅が狭すぎると、
上位装置が分周クロック信号ｃを認識できないという問
題点があった。また、分周クロック信号ｃの論理０のパ
ルス幅が狭すぎても、同様に、上位装置が分周クロック
信号ｃを認識できないという問題点があった。
ィスク装置の基本クロック信号の両エッジを使用して分
周するクロック制御回路では、図１（Ｂ）の分周クロッ
ク信号ｃで示されるように、基本クロック信号ａが入力
される毎に、分周クロック信号ｃのパルス幅が変化し、
分周クロック信号ｃの論理１のパルス幅が狭すぎると、
上位装置が分周クロック信号ｃを認識できないという問
題点があった。また、分周クロック信号ｃの論理０のパ
ルス幅が狭すぎても、同様に、上位装置が分周クロック
信号ｃを認識できないという問題点があった。
【０００４】分周クロック信号ｃに対し、遅延回路を通
して、分周クロック信号ｃの論理１のパルスを延ばした
としても、基本クロック信号ａの立ち上がりエッジで立
ち上がる分周クロック信号ｃの論理１のパルスは十分延
ばせるが、基本クロック信号ａの立ち下がりエッジで立
ち上がる分周クロック信号ｃの論理１のパルスも、同様
に延びるため、分周クロック信号ｃの論理０側のパルス
幅が狭くなり、上位装置が分周クロック信号ｃに対し、
遅延回路を通した分周クロック信号を認識できないとい
う問題点があった。
して、分周クロック信号ｃの論理１のパルスを延ばした
としても、基本クロック信号ａの立ち上がりエッジで立
ち上がる分周クロック信号ｃの論理１のパルスは十分延
ばせるが、基本クロック信号ａの立ち下がりエッジで立
ち上がる分周クロック信号ｃの論理１のパルスも、同様
に延びるため、分周クロック信号ｃの論理０側のパルス
幅が狭くなり、上位装置が分周クロック信号ｃに対し、
遅延回路を通した分周クロック信号を認識できないとい
う問題点があった。
【０００５】本発明の目的は、分周された分周クロック
信号のパルス幅を一定にし、デューティ比を５０％にす
ることである。
信号のパルス幅を一定にし、デューティ比を５０％にす
ることである。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、下位装置から送出される基本クロック信
号の立ち上がりエッジと立ち下がりエッジとの両エッジ
を使用して分周する回路を有する磁気ディスク装置にお
いて、前記基本クロック信号の両エッジを使用して分周
クロック信号を出力する分周回路と、前記基本クロック
信号の両エッジを使用して選択信号を出力する選択信号
回路と、前記選択信号で制御され、前記分周クロック信
号を伸縮選択信号できまる量だけ遅延された伸縮信号を
出力する２個以上の伸縮回路と、前記２個以上の伸縮信
号を受け、出力クロック信号を出力する合成回路とを備
えるようにしたものである。
に、本発明は、下位装置から送出される基本クロック信
号の立ち上がりエッジと立ち下がりエッジとの両エッジ
を使用して分周する回路を有する磁気ディスク装置にお
いて、前記基本クロック信号の両エッジを使用して分周
クロック信号を出力する分周回路と、前記基本クロック
信号の両エッジを使用して選択信号を出力する選択信号
回路と、前記選択信号で制御され、前記分周クロック信
号を伸縮選択信号できまる量だけ遅延された伸縮信号を
出力する２個以上の伸縮回路と、前記２個以上の伸縮信
号を受け、出力クロック信号を出力する合成回路とを備
えるようにしたものである。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。図１（Ａ）は本発明の一実施例のブロック図を示
す。図１（Ｂ）は本発明の一実施例の信号波形を示した
タイミングチャートを示す図である。
する。図１（Ａ）は本発明の一実施例のブロック図を示
す。図１（Ｂ）は本発明の一実施例の信号波形を示した
タイミングチャートを示す図である。
【０００８】まず、図１（Ａ）を用いて、構成について
説明する。
説明する。
【０００９】分周回路１及び選択信号回路２の入力端は
図示していない下位装置の出力端に接続されている。図
示していない上位装置，分周回路１，及び、選択信号回
路２の出力端は、第１伸縮回路３及び第２伸縮回路４の
入力端に接続されている。第１伸縮回路３及び第２伸縮
回路４の出力端は、合成回路５の入力端に接続されてい
る。
図示していない下位装置の出力端に接続されている。図
示していない上位装置，分周回路１，及び、選択信号回
路２の出力端は、第１伸縮回路３及び第２伸縮回路４の
入力端に接続されている。第１伸縮回路３及び第２伸縮
回路４の出力端は、合成回路５の入力端に接続されてい
る。
【００１０】次に、図１（Ａ）と図１（Ｂ）を用いて、
本発明の一実施例の動作について説明する。
本発明の一実施例の動作について説明する。
【００１１】分周回路１は、入力された基本クロック信
号ａの立ち上がりエッジと立ち下がりエッジの両方を使
用することによって、基本クロック信号ａを１．５分周
して、分周クロック信号ｃを出力する。選択信号回路２
は、入力された基本クロック信号ａの立ち上がりエッジ
と立ち下がりエッジの両方を使用することによって、基
本クロック信号ａを３分周して、選択信号ｄを出力する
。第１伸縮回路３は、入力された選択信号ｄが論理１の
ときだけ、入力された分周クロック信号ｃの立ち下がり
エッジを入力された伸縮選択信号ｂできまる量だけ遅延
させて、第１伸縮信号ｅを出力する。同様に、第２伸縮
回路４は、入力された選択信号ｄが論理０のときだけ、
入力された分周クロック信号ｃの立ち上がりエッジと立
ち下がりエッジを、入力された伸縮選択信号ｂできまる
量だけ遅延させて、第２伸縮信号ｆを出力する。合成回
路５は、入力された第１伸縮信号ｅと第２伸縮信号ｆの
論理和をとり、出力クロック信号ｇを出力する。すなわ
ち、基本クロック信号ａの３周期の幅の１／４を第１伸
縮信号ｅの「１」の幅とし、第１伸縮信号ｅの立ち下が
りから第２伸縮信号ｆの立ち上がりまでの時間を基本ク
ロック信号ａの３周期の幅の１／４にし、第２伸縮信号
ｆの「１」の幅を基本クロック信号ａの３周期の幅の１
／４になるように、伸縮選択信号ｂをきめると、合成回
路５の出力端に、基本クロック信号ａを１．５分周し、
デューティ比が５０％の出力クロック信号ｇが得られる
。
号ａの立ち上がりエッジと立ち下がりエッジの両方を使
用することによって、基本クロック信号ａを１．５分周
して、分周クロック信号ｃを出力する。選択信号回路２
は、入力された基本クロック信号ａの立ち上がりエッジ
と立ち下がりエッジの両方を使用することによって、基
本クロック信号ａを３分周して、選択信号ｄを出力する
。第１伸縮回路３は、入力された選択信号ｄが論理１の
ときだけ、入力された分周クロック信号ｃの立ち下がり
エッジを入力された伸縮選択信号ｂできまる量だけ遅延
させて、第１伸縮信号ｅを出力する。同様に、第２伸縮
回路４は、入力された選択信号ｄが論理０のときだけ、
入力された分周クロック信号ｃの立ち上がりエッジと立
ち下がりエッジを、入力された伸縮選択信号ｂできまる
量だけ遅延させて、第２伸縮信号ｆを出力する。合成回
路５は、入力された第１伸縮信号ｅと第２伸縮信号ｆの
論理和をとり、出力クロック信号ｇを出力する。すなわ
ち、基本クロック信号ａの３周期の幅の１／４を第１伸
縮信号ｅの「１」の幅とし、第１伸縮信号ｅの立ち下が
りから第２伸縮信号ｆの立ち上がりまでの時間を基本ク
ロック信号ａの３周期の幅の１／４にし、第２伸縮信号
ｆの「１」の幅を基本クロック信号ａの３周期の幅の１
／４になるように、伸縮選択信号ｂをきめると、合成回
路５の出力端に、基本クロック信号ａを１．５分周し、
デューティ比が５０％の出力クロック信号ｇが得られる
。
【００１２】また、伸縮回路を適当な個数設け、選択信
号回路２からその分周比に対して適当な信号を出力する
ことにより、分周比がいなかるものであっても、デュー
ティ比を５０％にすることができる。
号回路２からその分周比に対して適当な信号を出力する
ことにより、分周比がいなかるものであっても、デュー
ティ比を５０％にすることができる。
【００１３】
【発明の効果】以上説明したように、本発明は、基本ク
ロック信号の両エッジを使用して分周する分周回路にお
いて、分周後の分周クロック信号のパルス幅がまちまち
であるのをデューティ比５０％に整形することができる
ので、分周クロック信号が安定し、信頼性が高くなると
いう効果が得られる。
ロック信号の両エッジを使用して分周する分周回路にお
いて、分周後の分周クロック信号のパルス幅がまちまち
であるのをデューティ比５０％に整形することができる
ので、分周クロック信号が安定し、信頼性が高くなると
いう効果が得られる。
【図１】本発明の一実施例を示す図である。
１ 分周回路
２ 選択信号回路
３ 第１伸縮回路
４ 第２伸縮回路
５ 合成回路
Claims (1)
- 【請求項１】下位装置から送出される基本クロック信号
の立ち上がりエッジと立ち下がりエッジとの両エッジを
使用して分周する回路を有する磁気ディスク装置におい
て、前記基本クロック信号の両エッジを使用して分周ク
ロック信号を出力する分周回路と、前記基本クロック信
号の両エッジを使用して選択信号を出力する選択信号回
路と、前記選択信号で制御され、前記分周クロック信号
を伸縮選択信号できまる量だけ遅延された伸縮信号を出
力する２個以上の伸縮回路と、前記２個以上の伸縮信号
を受け、出力クロック信号を出力する合成回路とを備え
ることを特徴とする磁気ディスク装置のクロック制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13221691A JPH04335264A (ja) | 1991-05-09 | 1991-05-09 | 磁気ディスク装置のクロック制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13221691A JPH04335264A (ja) | 1991-05-09 | 1991-05-09 | 磁気ディスク装置のクロック制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335264A true JPH04335264A (ja) | 1992-11-24 |
Family
ID=15076107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13221691A Pending JPH04335264A (ja) | 1991-05-09 | 1991-05-09 | 磁気ディスク装置のクロック制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04335264A (ja) |
-
1991
- 1991-05-09 JP JP13221691A patent/JPH04335264A/ja active Pending
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