JP2775821B2 - インバータのオンディレイ回路 - Google Patents
インバータのオンディレイ回路Info
- Publication number
- JP2775821B2 JP2775821B2 JP1069891A JP6989189A JP2775821B2 JP 2775821 B2 JP2775821 B2 JP 2775821B2 JP 1069891 A JP1069891 A JP 1069891A JP 6989189 A JP6989189 A JP 6989189A JP 2775821 B2 JP2775821 B2 JP 2775821B2
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- JP
- Japan
- Prior art keywords
- circuit
- count
- clock
- gate signal
- signal
- Prior art date
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- Expired - Lifetime
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- Inverter Devices (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、インバータのオンディレイ回路に関する。
B.発明の概要 本発明は、カウント数データが設定される第１のラッ
チ回路と、このデータが入力され、ゲート信号が立ち上
がるとカウント用クロックによりカウントするカウンタ
回路と、このカウントアップ信号によりセットされ、前
記ゲート信号のオフによりリセットされてディレイ後の
ゲート信号を出力フリップフロップ回路と、カウント用
クロックチャネルデータが設定される第２のラッチ回路
と、周波数の異なる複数のクロックが入力され、前記チ
ャネルデータにより一つのクロックをカウント用クロッ
クとして前記カウント回路に出力するマルチプレクサ回
路とにより、カウント用クロックの周波数及びカウント
数を夫々設定することにより、広範囲にディレイタイム
を設定しうるようにしたものである。
チ回路と、このデータが入力され、ゲート信号が立ち上
がるとカウント用クロックによりカウントするカウンタ
回路と、このカウントアップ信号によりセットされ、前
記ゲート信号のオフによりリセットされてディレイ後の
ゲート信号を出力フリップフロップ回路と、カウント用
クロックチャネルデータが設定される第２のラッチ回路
と、周波数の異なる複数のクロックが入力され、前記チ
ャネルデータにより一つのクロックをカウント用クロッ
クとして前記カウント回路に出力するマルチプレクサ回
路とにより、カウント用クロックの周波数及びカウント
数を夫々設定することにより、広範囲にディレイタイム
を設定しうるようにしたものである。
C.従来の技術 従来インバータの正側主回路素子と負側主回路素子の
短絡を防ぐためオンディレイ回路が用いられる。第３図
はオンディレイ回路32を設けたインバータを示すもの
で、オンディレイ回路32は第４図に示すように構成され
ており、PWM発生回路31よりのゲート信号、例えばＵゲ
ート信号に抵抗ＲとコンデンサＣとによりディレイタイ
ムを取り、ベースドライブ回路33を介してインバータ部
34のトランジスタの導通を制御している。
短絡を防ぐためオンディレイ回路が用いられる。第３図
はオンディレイ回路32を設けたインバータを示すもの
で、オンディレイ回路32は第４図に示すように構成され
ており、PWM発生回路31よりのゲート信号、例えばＵゲ
ート信号に抵抗ＲとコンデンサＣとによりディレイタイ
ムを取り、ベースドライブ回路33を介してインバータ部
34のトランジスタの導通を制御している。
D.発明が解決しようとする課題 しかし、上記オンディレイ回路は、ディレイタイム
を変更する場合、抵抗Ｒ又はコンデンサＣの定数を変更
する必要があり、その変更に手間がかかる、抵抗Ｒ又
はコンデンサの定数及びインバータ素子等のロジック素
子のスレッショルド電圧には必ずバラツキがあるので、
これにより、ディレイタイムに絶対誤差，相対誤差を生
ずる、等の欠点がある。
を変更する場合、抵抗Ｒ又はコンデンサＣの定数を変更
する必要があり、その変更に手間がかかる、抵抗Ｒ又
はコンデンサの定数及びインバータ素子等のロジック素
子のスレッショルド電圧には必ずバラツキがあるので、
これにより、ディレイタイムに絶対誤差，相対誤差を生
ずる、等の欠点がある。
本発明は、従来の技術の有するこのような問題点に鑑
みてなされたものであり、その目的とするところは、デ
ィレイタイムをソフトウェアにて簡単正確に設定又は変
更しうるインバータのオンディレイ回路を提供すること
にある。
みてなされたものであり、その目的とするところは、デ
ィレイタイムをソフトウェアにて簡単正確に設定又は変
更しうるインバータのオンディレイ回路を提供すること
にある。
E.課題を解決するための手段 上記目的を達成するために、本発明におけるインバー
タのオンディレイ回路は、カウント数データが設定され
る第１のラッチ回路と、この回路のデータが入力され、
ゲート信号が立ち上がるとカウント用クロックでカウン
ト開始するカウンタ回路と、この回路のカウントアップ
信号によりセットされ、ゲート信号の立ち下がりでリセ
ットされてディレイ後のゲート信号を出力するフリップ
フロップ回路と、クロックチャネルデータが設定される
第２のラッチ回路と、周波数を異にする複数のクロック
が入力され、前記チャネルデータにより入力された複数
のクロックのうちの一つのクロックをカウント用クロッ
クとして前記カウンタ回路に出力するマルチプレクサ回
路とよりなるものである。
タのオンディレイ回路は、カウント数データが設定され
る第１のラッチ回路と、この回路のデータが入力され、
ゲート信号が立ち上がるとカウント用クロックでカウン
ト開始するカウンタ回路と、この回路のカウントアップ
信号によりセットされ、ゲート信号の立ち下がりでリセ
ットされてディレイ後のゲート信号を出力するフリップ
フロップ回路と、クロックチャネルデータが設定される
第２のラッチ回路と、周波数を異にする複数のクロック
が入力され、前記チャネルデータにより入力された複数
のクロックのうちの一つのクロックをカウント用クロッ
クとして前記カウンタ回路に出力するマルチプレクサ回
路とよりなるものである。
F.作用 第１のラッチ回路に設定されるカウント数データはソ
フトウェアにより設定，変更できる。
フトウェアにより設定，変更できる。
第１のラッチ回路に設定されたデータはカウンタに入
力され、カウンタはゲート信号発生回路よりのゲート信
号の立ち上がりによりカウント開始し、カウントアップ
するとキャリー信号を出力する。
力され、カウンタはゲート信号発生回路よりのゲート信
号の立ち上がりによりカウント開始し、カウントアップ
するとキャリー信号を出力する。
フリップフロップはカウンタのキャリー信号でセット
され、ゲート信号の立ち下がりによりリセットするの
で、フリップフロップはゲート信号のオンよりカウンタ
のカウント時間遅れてオンし、ゲート信号のオフと同時
にオフとなるオンディレイゲート信号を発生する。
され、ゲート信号の立ち下がりによりリセットするの
で、フリップフロップはゲート信号のオンよりカウンタ
のカウント時間遅れてオンし、ゲート信号のオフと同時
にオフとなるオンディレイゲート信号を発生する。
第２のラッチ回路に設定されるチャネルデータはソフ
トウェアにより設定，変更ができる。
トウェアにより設定，変更ができる。
周波数の異なる複数のクロックが入力されているマル
チプレクサ回路は第２のラッチ回路よりのチャネルデー
タにより一つのクロックが前記カウンタのカウント用ク
ロックとして出力される。
チプレクサ回路は第２のラッチ回路よりのチャネルデー
タにより一つのクロックが前記カウンタのカウント用ク
ロックとして出力される。
ディレイタイムはカウント用クロック周期とカウント
数の積である。そして、ディレイタイムは第１及び第２
のラッチ回路に設定するディレイにより設定，変更でき
るので広範囲にディレイタイムを設定することができ
る。
数の積である。そして、ディレイタイムは第１及び第２
のラッチ回路に設定するディレイにより設定，変更でき
るので広範囲にディレイタイムを設定することができ
る。
G.実施例 本発明の実施例について図面を参照して説明する。
第１図は１ゲート分のオンディレイ回路、第２図は第
１図回路の各部信号関係を示すタイムチャートである。
１図回路の各部信号関係を示すタイムチャートである。
第１図において、ラッチ回路１は、書込信号WR1によ
って図示しないマイクロプロセッサより設定されるカウ
ント数を保持する。
って図示しないマイクロプロセッサより設定されるカウ
ント数を保持する。
カウンタ回路２は、ラッチ回路に保持されたカウント
数が入力され、ゲート信号（例えば、Ｕゲート信号）が
立ち上がると、カウント用クロック信号ａでカウント
し、カウントアップするとキャリー信号Ｃを出力する。
数が入力され、ゲート信号（例えば、Ｕゲート信号）が
立ち上がると、カウント用クロック信号ａでカウント
し、カウントアップするとキャリー信号Ｃを出力する。
フリップフロップ３は、カウンタ回路２よりのキャリ
ー信号Ｃでセットされ、ゲート信号の立ち下がりでリセ
ットされ、ゲート信号ｂよりディレイタイムTDだけ立ち
上がりの遅れたディレイ後のゲート信号ｄを出力するよ
うになっている。
ー信号Ｃでセットされ、ゲート信号の立ち下がりでリセ
ットされ、ゲート信号ｂよりディレイタイムTDだけ立ち
上がりの遅れたディレイ後のゲート信号ｄを出力するよ
うになっている。
ラッチ回路４は、書込信号WR2によって、図示しない
マイクロプロセッサにより設定されるカウント用クロッ
クのチャネル番号を保持する。
マイクロプロセッサにより設定されるカウント用クロッ
クのチャネル番号を保持する。
分周回路５は、基準クロックCKOを夫々、1/2,1/4,1/8
に分周した複数のクロック信号を出力する。
に分周した複数のクロック信号を出力する。
マルチプレクサ６には、基準クロック信号CKOと分周
回路よりのクロック信号1/2CKO,1/4CKO,1/8CKO及びラッ
チ回路４よりのデータが入力され、ラッチ回路４のチャ
ネルデータにより入力された複数のクロック信号のうち
の一つのクロック信号がカウント用クロック信号として
出力されるようになっている。
回路よりのクロック信号1/2CKO,1/4CKO,1/8CKO及びラッ
チ回路４よりのデータが入力され、ラッチ回路４のチャ
ネルデータにより入力された複数のクロック信号のうち
の一つのクロック信号がカウント用クロック信号として
出力されるようになっている。
本発明はこのように構成されており、前記ディレイタ
イムTDは、カウント用クロック周期とカウント数の積で
あり、カウント用クロック周波数及びカウント数はソフ
トウェアによって設定することができるので、ディレイ
タイムをカウンタ回路のビット数が少ない場合でも広範
囲にディレイタイムを設定することができる。
イムTDは、カウント用クロック周期とカウント数の積で
あり、カウント用クロック周波数及びカウント数はソフ
トウェアによって設定することができるので、ディレイ
タイムをカウンタ回路のビット数が少ない場合でも広範
囲にディレイタイムを設定することができる。
H.発明の効果 本発明は、上述のとおり構成されているので、次に記
載する効果を奏する。
載する効果を奏する。
ディレイタイムをソフトウェアにより設定，変更が可
能であるので、インバータの種々の主回路素子（パワー
トランジスタ,IGBT,FET等）に容易に対応できる。
能であるので、インバータの種々の主回路素子（パワー
トランジスタ,IGBT,FET等）に容易に対応できる。
ディレイタイムの誤差は最大１クロック分であるの
で、短い周期のクロックを使用することにより、ディレ
イタイムのバラツキ乃至誤差を小さくすることができ
る。
で、短い周期のクロックを使用することにより、ディレ
イタイムのバラツキ乃至誤差を小さくすることができ
る。
デジタル回路で構成されているため、温度，電圧，経
年変化等によりディレイタイムに誤差を生ずることがな
い。
年変化等によりディレイタイムに誤差を生ずることがな
い。
第1,第２ラッチ回路の入力であるデータをデップスイ
ッチと書込信号用スイッチ等のハードウェアで構成すれ
ば、マイコンを用いない制御装置への適用も可能であ
る。
ッチと書込信号用スイッチ等のハードウェアで構成すれ
ば、マイコンを用いない制御装置への適用も可能であ
る。
第２のラッチ回路のデータによりカウント用クロック
を任意に選ぶことが可能であるので、カウンタ回路のカ
ウント数（構成するビット数）が少ない場合でも広範囲
にディレイタイムを設定することができる。
を任意に選ぶことが可能であるので、カウンタ回路のカ
ウント数（構成するビット数）が少ない場合でも広範囲
にディレイタイムを設定することができる。
第１図は本発明の実施例を示すブロック回路図、第２図
は第１図回路の各部信号関係を示すタイムチャート、第
３図はインバータの構成を示す回路図、第４図は従来１
アーム分のゲートオンディレイ回路図である。
は第１図回路の各部信号関係を示すタイムチャート、第
３図はインバータの構成を示す回路図、第４図は従来１
アーム分のゲートオンディレイ回路図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 7/42 - 7/98 H03K 5/04 - 5/07 H03K 5/13 - 5/145
Claims (1)
- 【請求項１】カウント数データが設定される第１のラッ
チ回路と、この回路のデータが入力され、ゲート信号が
立ち上がるとカウント用クロックでカウント開始するカ
ウンタ回路と、この回路のカウントアップ信号によりセ
ットされ、ゲート信号の立ち下がりでリセットされてデ
ィレイ後のゲート信号を出力するフリップフロップ回路
と、クロックチャネルデータが設定される第２のラッチ
回路と、周波数を異にする複数のクロックが入力され、
前記チャネルデータにより入力された複数のクロックの
うちの一つのクロックをカウント用クロックとして前記
カウンタ回路に出力するマルチプレクサ回路とよりなる
ことを特徴とするインバータのオンディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069891A JP2775821B2 (ja) | 1989-03-22 | 1989-03-22 | インバータのオンディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1069891A JP2775821B2 (ja) | 1989-03-22 | 1989-03-22 | インバータのオンディレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250673A JPH02250673A (ja) | 1990-10-08 |
| JP2775821B2 true JP2775821B2 (ja) | 1998-07-16 |
Family
ID=13415799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1069891A Expired - Lifetime JP2775821B2 (ja) | 1989-03-22 | 1989-03-22 | インバータのオンディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775821B2 (ja) |
-
1989
- 1989-03-22 JP JP1069891A patent/JP2775821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250673A (ja) | 1990-10-08 |
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