JPH06152347A - 多相クロック生成回路 - Google Patents
多相クロック生成回路Info
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- JPH06152347A JPH06152347A JP4303433A JP30343392A JPH06152347A JP H06152347 A JPH06152347 A JP H06152347A JP 4303433 A JP4303433 A JP 4303433A JP 30343392 A JP30343392 A JP 30343392A JP H06152347 A JPH06152347 A JP H06152347A
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- phase
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Abstract
(57)【要約】
【目的】電源電圧が変っても多相クロックの周期を変え
ることなく、各位相ごとに異るクロックパルス幅をもっ
た多相クロックを生成する。 【構成】基本クロックを入力して分周し、リセット信号
によりリセットされる従属接続されたＦＦ１〜４を有
し、ＦＦ１の出力信号１０１とＦＦ３の出力信号３０２
とをＡＮＤゲート１０に入力し、その出力信号をクロッ
クφ0 とし、ＦＦ１の出力信号１０１を遅延回路７を介
して遅延させた信号７０１とＦＦ３の出力信号３０１と
をＡＮＤゲート１１に入力し、その出力をクロックφ1
とし、ＦＦ１の出力１０２を遅延回路６を介して遅延さ
せた信号６０１とＦＦ３の出力信号３０１とをＡＮＤゲ
ート８に入力し、その出力信号をクロックφ2 とする。
ＦＦ１の出力信号１０２とＦＦ３の出力信号３０１とを
ＡＮＤゲート９に入力し、その出力信号をφ3 として多
相クロック信号を得るように構成する。
ることなく、各位相ごとに異るクロックパルス幅をもっ
た多相クロックを生成する。 【構成】基本クロックを入力して分周し、リセット信号
によりリセットされる従属接続されたＦＦ１〜４を有
し、ＦＦ１の出力信号１０１とＦＦ３の出力信号３０２
とをＡＮＤゲート１０に入力し、その出力信号をクロッ
クφ0 とし、ＦＦ１の出力信号１０１を遅延回路７を介
して遅延させた信号７０１とＦＦ３の出力信号３０１と
をＡＮＤゲート１１に入力し、その出力をクロックφ1
とし、ＦＦ１の出力１０２を遅延回路６を介して遅延さ
せた信号６０１とＦＦ３の出力信号３０１とをＡＮＤゲ
ート８に入力し、その出力信号をクロックφ2 とする。
ＦＦ１の出力信号１０２とＦＦ３の出力信号３０１とを
ＡＮＤゲート９に入力し、その出力信号をφ3 として多
相クロック信号を得るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は多相クロック生成回路に
関し、特にマイクロコンピュータ等のデジタル回路に用
いられる多相クロックを生成する多相クロック生成回路
に関する。
関し、特にマイクロコンピュータ等のデジタル回路に用
いられる多相クロックを生成する多相クロック生成回路
に関する。
【０００２】
【従来の技術】従来、この種の多相クロック生成回路
は、図５に示す一例の様な回路が用いられていた。
は、図５に示す一例の様な回路が用いられていた。
【０００３】図５によれば、基本クロックを入力して分
周し、リセット信号によりリセットされるフリップフロ
ップ（以下、ＦＦと称す）１〜４を有し、ＦＦ１の出力
信号Ｑ1 （１０１）とＦＦ３の出力信号反転Ｑ3 （３０
２）をＡＮＤゲート１０に入力し、その出力信号をクロ
ックφ0 とする。ＦＦ１の出力信号Ｑ1 （１０１）とＦ
Ｆ３の出力信号Ｑ3 （３０１）とをＡＮＤゲート１１に
入力し、その出力信号をクロックφ1 とする。ＦＦ１の
出力信号反転Ｑ1 とＦＦ３の出力信号Ｑ3 （３０１）と
をＡＮＤゲート８に入力し、その出力信号をφ2 とす
る。ＦＦ１の出力信号反転Ｑ1 とＦＦ３の出力信号反転
Ｑ3 とをＡＮＤゲート９に入力し、その出力信号をφ3
として多相クロック信号を得るように構成されていた。
周し、リセット信号によりリセットされるフリップフロ
ップ（以下、ＦＦと称す）１〜４を有し、ＦＦ１の出力
信号Ｑ1 （１０１）とＦＦ３の出力信号反転Ｑ3 （３０
２）をＡＮＤゲート１０に入力し、その出力信号をクロ
ックφ0 とする。ＦＦ１の出力信号Ｑ1 （１０１）とＦ
Ｆ３の出力信号Ｑ3 （３０１）とをＡＮＤゲート１１に
入力し、その出力信号をクロックφ1 とする。ＦＦ１の
出力信号反転Ｑ1 とＦＦ３の出力信号Ｑ3 （３０１）と
をＡＮＤゲート８に入力し、その出力信号をφ2 とす
る。ＦＦ１の出力信号反転Ｑ1 とＦＦ３の出力信号反転
Ｑ3 とをＡＮＤゲート９に入力し、その出力信号をφ3
として多相クロック信号を得るように構成されていた。
【０００４】図６はその従来例の多相クロック生成回路
の動作を説明するためのタイミングチャートである。タ
イミングチャートから判るように、任意の周波数のクロ
ック信号から、その４倍の周期をもったクロックＱ1 ，
反転Ｑ1 ，Ｑ3 ，反転Ｑ3 を生成する。それらのクロッ
クから、基本クロックの１周期分と同じパルス幅をも
ち、且つ基本クロックの１周期分ずつ位相の遅れた４相
のクロックφ0 ，φ1 ，φ2 ，φ3 を生成している。
の動作を説明するためのタイミングチャートである。タ
イミングチャートから判るように、任意の周波数のクロ
ック信号から、その４倍の周期をもったクロックＱ1 ，
反転Ｑ1 ，Ｑ3 ，反転Ｑ3 を生成する。それらのクロッ
クから、基本クロックの１周期分と同じパルス幅をも
ち、且つ基本クロックの１周期分ずつ位相の遅れた４相
のクロックφ0 ，φ1 ，φ2 ，φ3 を生成している。
【０００５】次に、多相クロックがハイレベルの期間中
に動作する一例として４相クロック動作のマイクロコン
ピュータに、従来型の、全てのクロックのパルス幅が等
しい４相クロックを使用した場合について、実例データ
に基づいて説明する。
に動作する一例として４相クロック動作のマイクロコン
ピュータに、従来型の、全てのクロックのパルス幅が等
しい４相クロックを使用した場合について、実例データ
に基づいて説明する。
【０００６】図７は、相補型ＭＯＳ（ＣＭＯＳ）で作ら
れたマイクロコンピュータが、φ0，φ1 ，φ2 ，φ3
の４相クロック動作の中で、クロックφ1 とφ2 の期間
中に必要とする動作時間ｔ１，ｔ２と、そのときの電源
電圧との関係をグラフにした一例を示す図である。
れたマイクロコンピュータが、φ0，φ1 ，φ2 ，φ3
の４相クロック動作の中で、クロックφ1 とφ2 の期間
中に必要とする動作時間ｔ１，ｔ２と、そのときの電源
電圧との関係をグラフにした一例を示す図である。
【０００７】この図７に示すグラフによれば、クロック
φ1 の期間中の必要動作時間ｔ１とクロックφ2 期間中
の必要動作時間ｔ２との比は、電源電圧が２Ｖから６Ｖ
の間ではほぼ３対２の割合である。しかし、必要動作時
間ｔ１とｔ２の差分△ｔ2V，△ｔ5Vについて比較する
と、電源電圧５Ｖのときの差分△ｔ5Vが約１５ｎｓｅｃ
であるのに対して、電源電圧２Ｖのときの差分△ｔ2Vで
は約７０ｎｓｅｃに増加する。つまり、電源電圧５Ｖ付
近では、４相クロックのパルス幅をクロックφ1 の必要
動作時ｔ１である５０ｎｓｅｃに合せたとすると、クロ
ックφ2 期間ではその必要時間ｔ２が約３５ｎｓｅｃで
あるため、クロックφ2 のパルス幅は約１５ｎｓｅｃで
済むことになる。
φ1 の期間中の必要動作時間ｔ１とクロックφ2 期間中
の必要動作時間ｔ２との比は、電源電圧が２Ｖから６Ｖ
の間ではほぼ３対２の割合である。しかし、必要動作時
間ｔ１とｔ２の差分△ｔ2V，△ｔ5Vについて比較する
と、電源電圧５Ｖのときの差分△ｔ5Vが約１５ｎｓｅｃ
であるのに対して、電源電圧２Ｖのときの差分△ｔ2Vで
は約７０ｎｓｅｃに増加する。つまり、電源電圧５Ｖ付
近では、４相クロックのパルス幅をクロックφ1 の必要
動作時ｔ１である５０ｎｓｅｃに合せたとすると、クロ
ックφ2 期間ではその必要時間ｔ２が約３５ｎｓｅｃで
あるため、クロックφ2 のパルス幅は約１５ｎｓｅｃで
済むことになる。
【０００８】しかし、電源電圧２Ｖ付近では、４クロッ
クのパルス幅をクロックφ1 期間の必要動作時間ｔ１の
約２００ｎｓｅｃに合せると、クロックφ2 期間の必要
動作時間ｔ２は約１３０ｎｓｅｃであるため、クロック
φ2 のパルス幅は約７０ｎｓｅｃとなり、増大すること
が判る。
クのパルス幅をクロックφ1 期間の必要動作時間ｔ１の
約２００ｎｓｅｃに合せると、クロックφ2 期間の必要
動作時間ｔ２は約１３０ｎｓｅｃであるため、クロック
φ2 のパルス幅は約７０ｎｓｅｃとなり、増大すること
が判る。
【０００９】これは、低電源電圧での動作時において、
マイクロコンピュータの動作速度が著しく低下する要因
の一つになる。
マイクロコンピュータの動作速度が著しく低下する要因
の一つになる。
【００１０】
【発明が解決しようとする課題】上述した従来の多相ク
ロック生成回路により生成された多相クロックは、電源
電圧等の動作条件によらず、各位相毎のクロックのパル
ス幅は全て等しい。他方、多相クロックを使用するデジ
タル回路は、一般的に電源電圧を低くした場合等、動作
条件によってはそのデジタル回路を動作させる為に必要
とする各位相毎のクロックのパルス幅は異なってくる。
ロック生成回路により生成された多相クロックは、電源
電圧等の動作条件によらず、各位相毎のクロックのパル
ス幅は全て等しい。他方、多相クロックを使用するデジ
タル回路は、一般的に電源電圧を低くした場合等、動作
条件によってはそのデジタル回路を動作させる為に必要
とする各位相毎のクロックのパルス幅は異なってくる。
【００１１】しかしながら、従来の多相クロック生成回
路では、電源電圧が変ったときに、多相クロック全体の
クロック周期を変えずに、位相クロック毎に異なるパル
ス幅をもつ多相クロックを供給することは出来なかっ
た。
路では、電源電圧が変ったときに、多相クロック全体の
クロック周期を変えずに、位相クロック毎に異なるパル
ス幅をもつ多相クロックを供給することは出来なかっ
た。
【００１２】本発明の目的は、上述の欠点を除去するこ
とにより、多相クロック全体のクロックスピードを変え
ることなく、隣接する２相のうち、一方のクロックのパ
ルス幅が広く、他方のクロックのパルス幅は狭く設定さ
れた多相クロックを生成することにある。
とにより、多相クロック全体のクロックスピードを変え
ることなく、隣接する２相のうち、一方のクロックのパ
ルス幅が広く、他方のクロックのパルス幅は狭く設定さ
れた多相クロックを生成することにある。
【００１３】
【課題を解決するための手段】本発明の特徴は、マイク
ロコンピュータの任意の周波数の基本クロックを分周し
たクロックから前記基本クロックの１周期の整数倍のパ
ルス幅と整数倍の周期とをもち、且つ前記基本クロック
の１周期分ずつ相互に位相がずれた多相クロックを生成
する多相クロック生成回路において、前記分周したクロ
ックを所定の時間遅らせる遅延回路を用いて、低電圧動
作時においても前記多相クロック全体の周波数を変える
ことなく、前記多相クロックのうち、隣接する２相クロ
ックの一方のパルス幅を前記遅延回路による遅延時間分
だけ広げ、他方のクロックのパルス幅を前記遅延時間分
だけ狭める手段を有するとともに、前記マイクロコンピ
ュータの前記多相クロック生成回路および前記遅延回路
が同一基板上に形成されることにある。
ロコンピュータの任意の周波数の基本クロックを分周し
たクロックから前記基本クロックの１周期の整数倍のパ
ルス幅と整数倍の周期とをもち、且つ前記基本クロック
の１周期分ずつ相互に位相がずれた多相クロックを生成
する多相クロック生成回路において、前記分周したクロ
ックを所定の時間遅らせる遅延回路を用いて、低電圧動
作時においても前記多相クロック全体の周波数を変える
ことなく、前記多相クロックのうち、隣接する２相クロ
ックの一方のパルス幅を前記遅延回路による遅延時間分
だけ広げ、他方のクロックのパルス幅を前記遅延時間分
だけ狭める手段を有するとともに、前記マイクロコンピ
ュータの前記多相クロック生成回路および前記遅延回路
が同一基板上に形成されることにある。
【００１４】また、前記遅延時間は、前記マイクロコン
ピュータが前記パルス幅を広げたクロックの期間中に必
要とする第１の必要動作時間と前記パルス幅を決めたク
ロックの期間中に必要とする第２の必要動作時間との差
の時間以内で、且つその差の１／２近辺の時間であって
もよい。
ピュータが前記パルス幅を広げたクロックの期間中に必
要とする第１の必要動作時間と前記パルス幅を決めたク
ロックの期間中に必要とする第２の必要動作時間との差
の時間以内で、且つその差の１／２近辺の時間であって
もよい。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１は、本発明の第１の実施例を示す回路
図であり、図２はその動作を説明するためのタイミング
チャートである。
図であり、図２はその動作を説明するためのタイミング
チャートである。
【００１７】図１によれば、基本クロックを入力して分
周し、リセット信号によりリセットされる従属接続され
たＦＦ１〜４を有し、ＦＦ１の出力信号Ｑ1 （１０１）
とＦＦ３の出力信号反転Ｑ3 （３０２）とをＡＮＤゲー
ト１０に入力し、その出力信号をφ0 とする。ＦＦ１の
出力信号Ｑ1 （１０１）を偶数個のインバータから成る
遅延回路７を介して所定の時間遅延させた信号７０１と
ＦＦ３の出力信号Ｑ3（３０１）とをＡＮＤゲート１１
に入力し、その出力信号をφ1 とする。ＦＦ１の出力信
号反転Ｑ1 を偶数個のインバータから成る遅延回路６を
介して所定の時間遅延させた信号６０１とＦＦ３の出力
信号Ｑ3 （３０１）とをＡＮＤゲート８に入力し、その
出力信号をφ2 とする。ＦＦ１の出力信号反転Ｑ1 （１
０２）とＦＦ３の出力信号反転Ｑ3 （３０１）とをＡＮ
Ｄゲート９に入力し、その出力信号をφ3 として多相ク
ロック信号を得るように構成されている。
周し、リセット信号によりリセットされる従属接続され
たＦＦ１〜４を有し、ＦＦ１の出力信号Ｑ1 （１０１）
とＦＦ３の出力信号反転Ｑ3 （３０２）とをＡＮＤゲー
ト１０に入力し、その出力信号をφ0 とする。ＦＦ１の
出力信号Ｑ1 （１０１）を偶数個のインバータから成る
遅延回路７を介して所定の時間遅延させた信号７０１と
ＦＦ３の出力信号Ｑ3（３０１）とをＡＮＤゲート１１
に入力し、その出力信号をφ1 とする。ＦＦ１の出力信
号反転Ｑ1 を偶数個のインバータから成る遅延回路６を
介して所定の時間遅延させた信号６０１とＦＦ３の出力
信号Ｑ3 （３０１）とをＡＮＤゲート８に入力し、その
出力信号をφ2 とする。ＦＦ１の出力信号反転Ｑ1 （１
０２）とＦＦ３の出力信号反転Ｑ3 （３０１）とをＡＮ
Ｄゲート９に入力し、その出力信号をφ3 として多相ク
ロック信号を得るように構成されている。
【００１８】図２は第１の実施例を説明するためのタイ
ミングチャートである。このタイミングチャートから判
るように、任意の周波数の基本クロックから、その４倍
の周期をもったクロックＱ1 （１０１），反転Ｑ1 （１
０２），Ｑ3 （３０１），反転Ｑ3 （３０２）を用いて
パルス幅の異る４相のクロックφ0 ，φ1 ，φ2 ，φ3
を得ている。
ミングチャートである。このタイミングチャートから判
るように、任意の周波数の基本クロックから、その４倍
の周期をもったクロックＱ1 （１０１），反転Ｑ1 （１
０２），Ｑ3 （３０１），反転Ｑ3 （３０２）を用いて
パルス幅の異る４相のクロックφ0 ，φ1 ，φ2 ，φ3
を得ている。
【００１９】次に、本発明の第１の実施例の多相クロッ
ク生成回路についてその動作を説明する。
ク生成回路についてその動作を説明する。
【００２０】図１に示すＦＦ１〜４に図２に示すタイミ
ングで、リセット信号と基本クロックを入力し、分周さ
れたクロックＱ1 （１０１），反転Ｑ1 （１０２），Ｑ
3 （３０１），反転Ｑ3 （３０２）を得る。更にクロッ
クＱ1 （１０１）を遅延回路７に入力し、図２に示すタ
イミングチャートのように基本クロックの１／４周期だ
け遅延された信号７０１を得る。
ングで、リセット信号と基本クロックを入力し、分周さ
れたクロックＱ1 （１０１），反転Ｑ1 （１０２），Ｑ
3 （３０１），反転Ｑ3 （３０２）を得る。更にクロッ
クＱ1 （１０１）を遅延回路７に入力し、図２に示すタ
イミングチャートのように基本クロックの１／４周期だ
け遅延された信号７０１を得る。
【００２１】このクロックＱ1 （１０１）と遅延された
信号７０１の論理積をとることによって位相差分（図２
のａ）だけクロックφ1 のパルス幅が広くなる（図２の
Ｗ1）。
信号７０１の論理積をとることによって位相差分（図２
のａ）だけクロックφ1 のパルス幅が広くなる（図２の
Ｗ1）。
【００２２】一方、クロック反転Ｑ1 （１０２）を遅延
回路６に入力し、図２に示すタイミングチャートのよう
に基本クロックの１／４周期だけ遅延された信号６０１
を得る。この遅延された信号６０１とクロックＱ1 （１
０２）の論理積をとることによって位相差分（図２の
ａ）だけクロックφ2 のパルス幅が狭まることになる
（図２のＷ2 ）。
回路６に入力し、図２に示すタイミングチャートのよう
に基本クロックの１／４周期だけ遅延された信号６０１
を得る。この遅延された信号６０１とクロックＱ1 （１
０２）の論理積をとることによって位相差分（図２の
ａ）だけクロックφ2 のパルス幅が狭まることになる
（図２のＷ2 ）。
【００２３】クロックφ0 とφ3 については、それぞれ
クロックＱ1 （１０１）とクロック反転Ｑ3 （３０２）
の論理積，クロック反転Ｑ1 （１０２）とクロック反転
Ｑ3（３０２）の論理積によって得られることは従来例
と同様である。
クロックＱ1 （１０１）とクロック反転Ｑ3 （３０２）
の論理積，クロック反転Ｑ1 （１０２）とクロック反転
Ｑ3（３０２）の論理積によって得られることは従来例
と同様である。
【００２４】前述したように、それぞれ遅延回路６，７
の挿入されたクロックφ1 とφ2 の関係は、クロックφ
1 のパルス幅（図２のＷ1 ）は基本クロックの１／４周
期分（図２のａ）広くなっており、クロックφ2 のパル
ス幅（図２のＷ2 ）は、基本クロックの１／４周期分
（図２のａ）狭くなっている。
の挿入されたクロックφ1 とφ2 の関係は、クロックφ
1 のパルス幅（図２のＷ1 ）は基本クロックの１／４周
期分（図２のａ）広くなっており、クロックφ2 のパル
ス幅（図２のＷ2 ）は、基本クロックの１／４周期分
（図２のａ）狭くなっている。
【００２５】次に、４相クロック動作のＣＭＯＳ構成に
よる１チップマイクロコンピュータに、本発明の多相ク
ロック生成回路を用いた場合の例を、実例データに基づ
き説明する。
よる１チップマイクロコンピュータに、本発明の多相ク
ロック生成回路を用いた場合の例を、実例データに基づ
き説明する。
【００２６】図７は、１チップマイクロコンピュータの
クロックφ1 とφ2 の期間中に必要とする必要動作期間
ｔ１，ｔ２と、遅延回路６，７による遅延時間Ｄｔと、
その電源電圧との関係をグラフにした一例である。説明
を容易にするために従来例で用いたグラフに遅延時間Ｄ
ｔを付加してある。
クロックφ1 とφ2 の期間中に必要とする必要動作期間
ｔ１，ｔ２と、遅延回路６，７による遅延時間Ｄｔと、
その電源電圧との関係をグラフにした一例である。説明
を容易にするために従来例で用いたグラフに遅延時間Ｄ
ｔを付加してある。
【００２７】図７によれば、遅延回路６，７による遅延
時間Ｄｔと、クロックφ1 とφ2 の期間中に必要とする
必要動作期間ｔ１，ｔ２との時間の比は、電源電圧によ
らずほぼ一定であることが判る。すなわちｔ１とｔ２と
Ｄｔとの比は、ほぼ６対４対１の割合になっている。
時間Ｄｔと、クロックφ1 とφ2 の期間中に必要とする
必要動作期間ｔ１，ｔ２との時間の比は、電源電圧によ
らずほぼ一定であることが判る。すなわちｔ１とｔ２と
Ｄｔとの比は、ほぼ６対４対１の割合になっている。
【００２８】上述の結果から、本発明の多相クロック生
成回路を付加するマイクロコンピュータを最も高速に動
作させ得る遅延回路６，７は、クロックφ1 とφ2 の期
間中に必要とする必要動作時間ｔ１，ｔ２の時間差△ｔ
の１／２以上で時間差△ｔより小さい遅延時間をもった
遅延回路であればよい、ということが判る。
成回路を付加するマイクロコンピュータを最も高速に動
作させ得る遅延回路６，７は、クロックφ1 とφ2 の期
間中に必要とする必要動作時間ｔ１，ｔ２の時間差△ｔ
の１／２以上で時間差△ｔより小さい遅延時間をもった
遅延回路であればよい、ということが判る。
【００２９】この遅延回路を用いることにより、マイク
ロコンピュータが動作可能な電源電圧範囲内で、クロッ
クφ1 とφ2 の期間中に必要とする必要動作時間ｔ１，
ｔ２の比に等しいクロックのパルス幅をもつ多相クロッ
クを、電源電圧に対応して自動生成する多相クロック生
成回路を得ることが出来る。
ロコンピュータが動作可能な電源電圧範囲内で、クロッ
クφ1 とφ2 の期間中に必要とする必要動作時間ｔ１，
ｔ２の比に等しいクロックのパルス幅をもつ多相クロッ
クを、電源電圧に対応して自動生成する多相クロック生
成回路を得ることが出来る。
【００３０】すなわち、本発明の多相クロック生成回路
を有するマイクロコンピュータのもつ回路遅延特性と、
本発明の多相クロック生成回路内の遅延回路６，７の遅
延特性との相似性を用いる利点はここにある。 次に、
本発明の第２の実施例について説明する。
を有するマイクロコンピュータのもつ回路遅延特性と、
本発明の多相クロック生成回路内の遅延回路６，７の遅
延特性との相似性を用いる利点はここにある。 次に、
本発明の第２の実施例について説明する。
【００３１】図３は第２の実施例の回路図であり、図４
はその動作を説明するためのタイミングチャートであ
る。
はその動作を説明するためのタイミングチャートであ
る。
【００３２】第１の実施例と異なるところは、遅延回路
６を削除し、遅延回路７の出力信号７０１をインバータ
１２を介してその出力信号１２１をＡＮＤゲート８の一
方の入力信号としたことであり、それ以外は第１の実施
例と同様であるので詳細な説明は省略する。第２の実施
例は遅延回路を１つしか用いないため、実際にマイクロ
コンピュータを製品化する上でチップサイズ的にも、コ
スト的にも優れている。
６を削除し、遅延回路７の出力信号７０１をインバータ
１２を介してその出力信号１２１をＡＮＤゲート８の一
方の入力信号としたことであり、それ以外は第１の実施
例と同様であるので詳細な説明は省略する。第２の実施
例は遅延回路を１つしか用いないため、実際にマイクロ
コンピュータを製品化する上でチップサイズ的にも、コ
スト的にも優れている。
【００３３】なお、第１の実施例では遅延回路をφ1 ，
φ2 の生成に適用した例で説明したが、クロックφ0 ，
φ3 を含め多相クロックのそれぞれに適用することも可
能であり、第２の実施例も同様である。
φ2 の生成に適用した例で説明したが、クロックφ0 ，
φ3 を含め多相クロックのそれぞれに適用することも可
能であり、第２の実施例も同様である。
【００３４】
【発明の効果】以上説明したように本発明の多相クロッ
ク生成回路は、低電圧動作時等、条件によって多相クロ
ックの各位相毎のクロックパルス幅をそれぞれ異なるパ
ルス幅にする必要がある場合、本多相クロック生成回路
の遅延回路の遅延量を制御することにより、本多相クロ
ック生成回路を内蔵するマイクロコンピュータの動作速
度に応じて、クロックのパルス幅を変化させることが可
能となる。従って、本回路により生成された多相クロッ
クを使用するマイクロコンピュータ等のデジタル回路を
最も高速に動作させ得る多相クロックを供給することが
可能となる効果を有する。
ク生成回路は、低電圧動作時等、条件によって多相クロ
ックの各位相毎のクロックパルス幅をそれぞれ異なるパ
ルス幅にする必要がある場合、本多相クロック生成回路
の遅延回路の遅延量を制御することにより、本多相クロ
ック生成回路を内蔵するマイクロコンピュータの動作速
度に応じて、クロックのパルス幅を変化させることが可
能となる。従って、本回路により生成された多相クロッ
クを使用するマイクロコンピュータ等のデジタル回路を
最も高速に動作させ得る多相クロックを供給することが
可能となる効果を有する。
【図１】本発明の第１の実施例の多相クロック生成回路
の回路図である。
の回路図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第２の実施例の多相クロック生成回路
の回路図である。
の回路図である。
【図４】本発明の第２の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】従来例の多相クロック生成回路の一例を示す回
路図である。
路図である。
【図６】従来例の動作を説明するためのタイミングチャ
ートである。
ートである。
【図７】ＣＭＯＳ１チップマイクロコンピュータの回路
遅延実例データを示す図である。
遅延実例データを示す図である。
１，２，３，４ フリップフロップ（ＦＦ） １０１ ＦＦ１の出力信号Ｑ1 １０２ ＦＦ１の出力信号反転Ｑ1 ３０１ ＦＦ３の出力信号Ｑ3 ３０２ ＦＦ３の出力信号反転Ｑ3 ６，７ 遅延回路 ８，９，１０，１１ ＡＮＤゲート １２ インバータ φ0 ，φ1 ，φ2 ，φ3 多相クロック Ｄｔ 遅延回路６，７による遅延時間特性 ｔ１ マイクロコンピュータのφ1 クロック時間の必
要動作時間の特性 ｔ２ マイクロコンピュータのφ2 クロック時間の必
要動作時間の特性 △ｔ2V 電源電圧２Ｖにおけるｔ１とｔ２の必要動作
時間の時間差 Ｄｔ 遅延回路６，７による遅延時間の特性
要動作時間の特性 ｔ２ マイクロコンピュータのφ2 クロック時間の必
要動作時間の特性 △ｔ2V 電源電圧２Ｖにおけるｔ１とｔ２の必要動作
時間の時間差 Ｄｔ 遅延回路６，７による遅延時間の特性
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/13 4239−5Ｊ
Claims (2)
- 【請求項１】 マイクロコンピュータの任意の周波数の
基本クロックを分周したクロックから前記基本クロック
の１周期の整数倍のパルス幅と整数倍の周期とをもち、
且つ前記基本クロックの１周期分ずつ相互に位相がずれ
た多相クロックを生成する多相クロック生成回路におい
て、前記分周したクロックを所定の時間遅らせる遅延回
路を用いて、低電圧動作時においても前記多相クロック
全体の周波数を変えることなく、前記多相クロックのう
ち、隣接する２相クロックの一方のパルス幅を前記遅延
回路による遅延時間分だけ広げ、他方のクロックのパル
ス幅を前記遅延時間分だけ狭める手段を有するととも
に、前記マイクロコンピュータの前記多相クロック生成
回路および前記遅延回路が同一基板上に形成されること
を特徴とする多相クロック生成回路。 - 【請求項２】 前記遅延時間は、前記マイクロコンピュ
ータが前記パルス幅を広げたクロックの期間中に必要と
する第１の必要動作時間と前記パルス幅を狭めたクロッ
クの期間中に必要とする第２の必要動作時間との差の時
間以内で、且つその差の１／２近辺の時間であることを
特徴とする請求項１に記載の多相クロック生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343392A JP3240713B2 (ja) | 1992-11-13 | 1992-11-13 | 多相クロック生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343392A JP3240713B2 (ja) | 1992-11-13 | 1992-11-13 | 多相クロック生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152347A true JPH06152347A (ja) | 1994-05-31 |
| JP3240713B2 JP3240713B2 (ja) | 2001-12-25 |
Family
ID=17920949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30343392A Expired - Fee Related JP3240713B2 (ja) | 1992-11-13 | 1992-11-13 | 多相クロック生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240713B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002011284A1 (fr) * | 2000-07-27 | 2002-02-07 | Thine Electronics, Inc. | Circuit integre a semi-conducteurs |
| KR100336753B1 (ko) * | 1999-08-06 | 2002-05-16 | 박종섭 | 상태 클럭 발생기 |
| WO2003028216A1 (de) * | 2001-08-31 | 2003-04-03 | Infineon Technologies Ag | Schaltungsanordnung zur erzeugung nicht-überlappender taktphasen |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226921A (ja) * | 1985-07-29 | 1987-02-04 | Canon Inc | タイミング発生装置 |
-
1992
- 1992-11-13 JP JP30343392A patent/JP3240713B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6226921A (ja) * | 1985-07-29 | 1987-02-04 | Canon Inc | タイミング発生装置 |
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| US7158441B2 (en) | 2000-07-27 | 2007-01-02 | Thine Electronics, Inc. | Semiconductor integrated circuit |
| WO2003028216A1 (de) * | 2001-08-31 | 2003-04-03 | Infineon Technologies Ag | Schaltungsanordnung zur erzeugung nicht-überlappender taktphasen |
| US6838922B2 (en) | 2001-08-31 | 2005-01-04 | Infineon Technologies Ag | Circuit arrangement for generating non-overlapping clock phases |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240713B2 (ja) | 2001-12-25 |
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