JP2685038B2 - クロック間ディレイ生成回路 - Google Patents
クロック間ディレイ生成回路Info
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- JP2685038B2 JP2685038B2 JP7282946A JP28294695A JP2685038B2 JP 2685038 B2 JP2685038 B2 JP 2685038B2 JP 7282946 A JP7282946 A JP 7282946A JP 28294695 A JP28294695 A JP 28294695A JP 2685038 B2 JP2685038 B2 JP 2685038B2
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータや記憶装置などのディジタル信号処理装置に用いら
れる多相クロックのそれぞれのクロック間に時間的な間
隔を持たせるためのクロック間ディレイ生成回路に関す
る。
ータや記憶装置などのディジタル信号処理装置に用いら
れる多相クロックのそれぞれのクロック間に時間的な間
隔を持たせるためのクロック間ディレイ生成回路に関す
る。
【０００２】
【従来の技術】マイクロコンピュータに代表されるディ
ジタル信号処理装置においては、各回路相互間の動作に
時間的な基準点を与え同期をとるためのクロックとし
て、多相のクロックが用いられる。この多相クロックの
それぞれは、図４に示すように、外部から入力される基
本クロックＣＬを分周することによって得られる。図４
には、一例として基本クロックＣＬから得られる３相の
クロックφ１，φ２，φ３の波形を示してある。図４を
参照すると、基本クロックＣＬは任意の周期１を持って
おり、分周して得られた３つのクロックはそれぞれ、基
本クロックＣＬの周期に等しいアクティブクロック幅１
０を持ち、位相が基本クロックＣＬの周期分ずつずれて
いる。すなわち、あるクロックの立ち下がりのタイミン
グと別のクロックの立ち上がりのタイミングとが丁度重
なるような波形となっている。
ジタル信号処理装置においては、各回路相互間の動作に
時間的な基準点を与え同期をとるためのクロックとし
て、多相のクロックが用いられる。この多相クロックの
それぞれは、図４に示すように、外部から入力される基
本クロックＣＬを分周することによって得られる。図４
には、一例として基本クロックＣＬから得られる３相の
クロックφ１，φ２，φ３の波形を示してある。図４を
参照すると、基本クロックＣＬは任意の周期１を持って
おり、分周して得られた３つのクロックはそれぞれ、基
本クロックＣＬの周期に等しいアクティブクロック幅１
０を持ち、位相が基本クロックＣＬの周期分ずつずれて
いる。すなわち、あるクロックの立ち下がりのタイミン
グと別のクロックの立ち上がりのタイミングとが丁度重
なるような波形となっている。
【０００３】ところで、実際のマイクロコンピュータで
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。従って、上記分周された
クロックをそのまま各回路に分配すると、クロック毎の
遅延時間に差が生じその結果クロック同志がある時間重
なり合って、回路が誤動作を起こすことがある。
は、クロック分配回路の配線毎に配線抵抗や配線容量の
差が生じるのは避けられない。従って、上記分周された
クロックをそのまま各回路に分配すると、クロック毎の
遅延時間に差が生じその結果クロック同志がある時間重
なり合って、回路が誤動作を起こすことがある。
【０００４】このような現象を避けるために、通常、分
周されたクロック群から、それぞれのアクティブクロッ
ク幅１０を狭くして１つのクロックの立下がりと次のク
ロックの立上りとの間に時間的な間隔をとり、各クロッ
クが重ならないようにしている。
周されたクロック群から、それぞれのアクティブクロッ
ク幅１０を狭くして１つのクロックの立下がりと次のク
ロックの立上りとの間に時間的な間隔をとり、各クロッ
クが重ならないようにしている。
【０００５】図５（ａ）に第１の従来のクロック間ディ
レイ生成回路（以後、ディレイ生成回路と記す）の一例
の回路図を示す。図５（ａ）を参照すると、このディレ
イ生成回路３は、複数段のインバータを縦列に接続した
ディレイ回路４とインバータ５と２入力ＡＮＤ回路６と
から構成される。ディレイ回路４には基本クロックＣＬ
を多相クロック生成回路７を通して分周して得られる３
相クロックφｎ−１，φｎ，φｎ＋１の内のクロックφ
ｎ−１が入力され、このディレイ回路４の出力端からク
ロックφｎ−１を遅延したφｎ−１（τ）が出力され
る。このφｎ−１（τ）がインバータ５により反転され
た信号（反転φｎ−１（τ））は２入力ＡＮＤ回路６の
一方の入力端に入力され、２入力ＡＮＤ回路６のもう一
方の入力端にはクロックφｎが入力され、出力端から信
号（反転φｎ−１（τ）・φｎ）が出力される。
レイ生成回路（以後、ディレイ生成回路と記す）の一例
の回路図を示す。図５（ａ）を参照すると、このディレ
イ生成回路３は、複数段のインバータを縦列に接続した
ディレイ回路４とインバータ５と２入力ＡＮＤ回路６と
から構成される。ディレイ回路４には基本クロックＣＬ
を多相クロック生成回路７を通して分周して得られる３
相クロックφｎ−１，φｎ，φｎ＋１の内のクロックφ
ｎ−１が入力され、このディレイ回路４の出力端からク
ロックφｎ−１を遅延したφｎ−１（τ）が出力され
る。このφｎ−１（τ）がインバータ５により反転され
た信号（反転φｎ−１（τ））は２入力ＡＮＤ回路６の
一方の入力端に入力され、２入力ＡＮＤ回路６のもう一
方の入力端にはクロックφｎが入力され、出力端から信
号（反転φｎ−１（τ）・φｎ）が出力される。
【０００６】以下にこの従来例のディレイ生成回路の動
作について述べる。基本クロックＣＬを多相クロック生
成回路７で分周して得られる３相クロックφｎ−１，φ
ｎ，φｎ＋１の内のクロックφｎ−１をディレイ回路４
に入力すると、クロックφｎ−１はディレイ回路４によ
り図５（ｂ）の８に示す遅延時間τだけ遅延し、タイミ
ング信号φｎ−１（τ）が生成され、さらにこの信号φ
ｎ−１（τ）の反転信号とクロックφｎ−１の次の位相
のクロックφｎとの積をとった信号（反転φｎ−１
（τ）・φｎ）が生成される。この信号（反転φｎ−１
（τ）・φｎ）とクロックφｎとの位相差がクロック間
ディレイ９となる。
作について述べる。基本クロックＣＬを多相クロック生
成回路７で分周して得られる３相クロックφｎ−１，φ
ｎ，φｎ＋１の内のクロックφｎ−１をディレイ回路４
に入力すると、クロックφｎ−１はディレイ回路４によ
り図５（ｂ）の８に示す遅延時間τだけ遅延し、タイミ
ング信号φｎ−１（τ）が生成され、さらにこの信号φ
ｎ−１（τ）の反転信号とクロックφｎ−１の次の位相
のクロックφｎとの積をとった信号（反転φｎ−１
（τ）・φｎ）が生成される。この信号（反転φｎ−１
（τ）・φｎ）とクロックφｎとの位相差がクロック間
ディレイ９となる。
【０００７】実際にディジタル信号処理回路において基
準信号として最終的に使用されるクロック（以下、シス
テムクロックと記す）は、多相クロック生成回路７の出
力クロックφｎ−１，φｎ，φｎ＋１ではなく、クロッ
ク間ディレイ９を持った２入力ＡＮＤ回路６の出力信号
（反転φｎ−１（τ）・φｎ）である。
準信号として最終的に使用されるクロック（以下、シス
テムクロックと記す）は、多相クロック生成回路７の出
力クロックφｎ−１，φｎ，φｎ＋１ではなく、クロッ
ク間ディレイ９を持った２入力ＡＮＤ回路６の出力信号
（反転φｎ−１（τ）・φｎ）である。
【０００８】以上述べた従来のディレイ生成回路では、
ディレイ回路４の遅延値が電源電圧や製造条件により大
きく変動する。従って、低電圧動作時などではディレイ
回路４の遅延時間が大きくなりすぎ、十分なアクティブ
クロック幅１０が得られないという欠点がある。このよ
うな問題を解決するために特開平５−２５００６５号公
報において、ディレイ回路におけるディレイ値が電源電
圧が低下するなどして大きくなった場合にも、アクティ
ブクロック幅１０が一定値となるクロック間ディレイ生
成回路が提案されている。
ディレイ回路４の遅延値が電源電圧や製造条件により大
きく変動する。従って、低電圧動作時などではディレイ
回路４の遅延時間が大きくなりすぎ、十分なアクティブ
クロック幅１０が得られないという欠点がある。このよ
うな問題を解決するために特開平５−２５００６５号公
報において、ディレイ回路におけるディレイ値が電源電
圧が低下するなどして大きくなった場合にも、アクティ
ブクロック幅１０が一定値となるクロック間ディレイ生
成回路が提案されている。
【０００９】この公報に記載された第２のクロック間デ
ィレイ生成回路を図６を参照して説明すると、このクロ
ック間ディレイ生成回路は、第１のディレイ生成回路と
同様に図４に示される任意の周期１を持った基本クロッ
クＣＬを分周して得られる周期１に等しいハイレベルの
期間を有し、基本クロックＣＬの周期分ずつ位相がずれ
た３相のクロックφ１，φ２，φ３を用いて、図６
（ｂ）に示すクロック間ディレイ１５を生成する。図６
（ａ）の回路が図５（ａ）に示す第１のディレイ生成回
路と異なるのは、新たに２入力ＡＮＤ回路１３と２入力
ＯＲ回路１４を設けている点である。ＡＮＤ回路１３
は、基本クロックを分周して得られるクロックφｎを一
方の入力とし、基本クロックＣＬをインバータ１１を通
して反転した信号（反転ＣＬ）を他方の入力として信号
（反転ＣＬ・φｎ）を出力する。ＯＲ回路１４は、従来
と同様にして生成した信号（反転φｎ−１（τ）・φ
ｎ）を一方の入力とし、ＡＮＤ回路１３の出力信号（反
転ＣＬ・φｎ）を他方の入力として信号を出力する。
ィレイ生成回路を図６を参照して説明すると、このクロ
ック間ディレイ生成回路は、第１のディレイ生成回路と
同様に図４に示される任意の周期１を持った基本クロッ
クＣＬを分周して得られる周期１に等しいハイレベルの
期間を有し、基本クロックＣＬの周期分ずつ位相がずれ
た３相のクロックφ１，φ２，φ３を用いて、図６
（ｂ）に示すクロック間ディレイ１５を生成する。図６
（ａ）の回路が図５（ａ）に示す第１のディレイ生成回
路と異なるのは、新たに２入力ＡＮＤ回路１３と２入力
ＯＲ回路１４を設けている点である。ＡＮＤ回路１３
は、基本クロックを分周して得られるクロックφｎを一
方の入力とし、基本クロックＣＬをインバータ１１を通
して反転した信号（反転ＣＬ）を他方の入力として信号
（反転ＣＬ・φｎ）を出力する。ＯＲ回路１４は、従来
と同様にして生成した信号（反転φｎ−１（τ）・φ
ｎ）を一方の入力とし、ＡＮＤ回路１３の出力信号（反
転ＣＬ・φｎ）を他方の入力として信号を出力する。
【００１０】以下に、この改良されたディレイ生成回路
の動作について説明する。基本クロックＣＬを分周して
得られる３相クロックφ１，φ２，φ３のうちの１つの
クロックφｎ−１を図６（ａ）のディレイ回路４に入力
すると、図６（ｂ）に示すようにクロックφｎ−１から
８に示す遅延時間τだけ遅延した信号φｎ−１（τ）が
生成され、さらにこの信号φｎ−１（τ）の反転とクロ
ックφｎ−１の次の位相のクロックφｎとの積をとった
信号（反転φｎ−１（τ）・φｎ）が生成される。この
信号（反転φｎ−１（τ）・φｎ）とクロックφｎとの
位相差が第１のクロック間ディレイ１５Ａとなる。ま
た、基本クロックＣＬの反転とクロックφｎとの積をと
った信号（反転ＣＬ・φｎ）とクロックφｎとの位相差
が、図６（ｂ）に示す第２のクロック間ディレイ１５Ｂ
となる。
の動作について説明する。基本クロックＣＬを分周して
得られる３相クロックφ１，φ２，φ３のうちの１つの
クロックφｎ−１を図６（ａ）のディレイ回路４に入力
すると、図６（ｂ）に示すようにクロックφｎ−１から
８に示す遅延時間τだけ遅延した信号φｎ−１（τ）が
生成され、さらにこの信号φｎ−１（τ）の反転とクロ
ックφｎ−１の次の位相のクロックφｎとの積をとった
信号（反転φｎ−１（τ）・φｎ）が生成される。この
信号（反転φｎ−１（τ）・φｎ）とクロックφｎとの
位相差が第１のクロック間ディレイ１５Ａとなる。ま
た、基本クロックＣＬの反転とクロックφｎとの積をと
った信号（反転ＣＬ・φｎ）とクロックφｎとの位相差
が、図６（ｂ）に示す第２のクロック間ディレイ１５Ｂ
となる。
【００１１】ここで信号（反転φｎ−１（τ）・φｎ）
と信号（反転ＣＬ・φｎ）の論理和をとることは、図６
（ｂ）に示すように第１のクロック間ディレイ１５Ａと
第２のクロック間ディレイ１５Ｂのどちらか小さい方を
選択して、クロックφｎと信号（反転φｎ−１（τ）・
φｎ＋反転ＣＬ・φｎ）との間のディレイ１５としてい
ることと同様である。第２のクロック間ディレイ１５Ｂ
は基本クロックＣＬのクロックハイ幅２より大きくなら
ないため、電源電圧が低下してディレイ回路４の遅延時
間８が大きくなってもクロック間ディレイ１５は最大で
も基本クロックＣＬのクロックハイ幅２となる。従っ
て、第１の従来例のようにクロック間ディレイ９が基本
クロックＣＬのクロックハイ幅以上に大きくなることが
なくなる。
と信号（反転ＣＬ・φｎ）の論理和をとることは、図６
（ｂ）に示すように第１のクロック間ディレイ１５Ａと
第２のクロック間ディレイ１５Ｂのどちらか小さい方を
選択して、クロックφｎと信号（反転φｎ−１（τ）・
φｎ＋反転ＣＬ・φｎ）との間のディレイ１５としてい
ることと同様である。第２のクロック間ディレイ１５Ｂ
は基本クロックＣＬのクロックハイ幅２より大きくなら
ないため、電源電圧が低下してディレイ回路４の遅延時
間８が大きくなってもクロック間ディレイ１５は最大で
も基本クロックＣＬのクロックハイ幅２となる。従っ
て、第１の従来例のようにクロック間ディレイ９が基本
クロックＣＬのクロックハイ幅以上に大きくなることが
なくなる。
【００１２】ここで、実際にシステムクロックとして使
用される信号は、多相クロック生成回路７の出力クロッ
クφ１，φ２，φ３ではなく、 クロック間ディレイ１
５を持ったＯＲ回路１４の出力信号（反転φｎ−１
（τ）・φｎ＋反転ＣＬ・φｎ）である。
用される信号は、多相クロック生成回路７の出力クロッ
クφ１，φ２，φ３ではなく、 クロック間ディレイ１
５を持ったＯＲ回路１４の出力信号（反転φｎ−１
（τ）・φｎ＋反転ＣＬ・φｎ）である。
【００１３】以上説明したように、第２の従来例では低
電圧動作時においてアクティブクロック幅が狭くなると
いう問題点は改善しているものの、図７に示すように電
源電圧が高くなり遅延回路で発生する遅延値が小さくな
るとともに製造プロセス上のパラメータも遅延値が最小
になるようにばらついた場合、クロック間ディレイ１５
は非常に小さい値となる。
電圧動作時においてアクティブクロック幅が狭くなると
いう問題点は改善しているものの、図７に示すように電
源電圧が高くなり遅延回路で発生する遅延値が小さくな
るとともに製造プロセス上のパラメータも遅延値が最小
になるようにばらついた場合、クロック間ディレイ１５
は非常に小さい値となる。
【００１４】システムクロックの立ち上がりおよび立ち
下がりで内部回路の状態が変化し過渡的に電源と接地間
に電流が流れるため、図７の電源電圧変動に示すように
システムクロックの立ち上がりおよび立ち下がりで電源
に急峻なノイズが重畳する。高周波成分を含むこのノイ
ズは、電源配線および寄生素子を介して内部回路に広く
伝搬して誤動作を起こす原因となる。
下がりで内部回路の状態が変化し過渡的に電源と接地間
に電流が流れるため、図７の電源電圧変動に示すように
システムクロックの立ち上がりおよび立ち下がりで電源
に急峻なノイズが重畳する。高周波成分を含むこのノイ
ズは、電源配線および寄生素子を介して内部回路に広く
伝搬して誤動作を起こす原因となる。
【００１５】ＭＯＳ回路では寄生容量を介して信号が結
合することが多く、高周波成分を多く含む上記のノイズ
は寄生容量を介して入力のゲート部に飛び込み易く、低
周波成分を多く含むノイズよりも誤動作の原因となり易
い。
合することが多く、高周波成分を多く含む上記のノイズ
は寄生容量を介して入力のゲート部に飛び込み易く、低
周波成分を多く含むノイズよりも誤動作の原因となり易
い。
【００１６】
【発明が解決しようとする課題】第１の従来例のディレ
イ生成回路では、電源電圧が低くなりディレイ回路４の
遅延時間８が大きくなるに従い、クロック間ディレイ９
が大きくなりすぎて十分なアクティブクロック幅１０が
得られず、このディレイ生成回路を用いたディジタル信
号処理回路では誤動作が生じる場合がある。また、電源
電圧が高くなるとクロック間ディレイ９が小さくなっ
て、システムクロックの立上りと立ち下がり時に電源電
流が急激に変化するため、電源電圧に急峻なピークを持
つノイズが重畳し、電源を共用する他のディジタル信号
処理装置やアナログ回路が誤動作し易くなるという問題
がある。
イ生成回路では、電源電圧が低くなりディレイ回路４の
遅延時間８が大きくなるに従い、クロック間ディレイ９
が大きくなりすぎて十分なアクティブクロック幅１０が
得られず、このディレイ生成回路を用いたディジタル信
号処理回路では誤動作が生じる場合がある。また、電源
電圧が高くなるとクロック間ディレイ９が小さくなっ
て、システムクロックの立上りと立ち下がり時に電源電
流が急激に変化するため、電源電圧に急峻なピークを持
つノイズが重畳し、電源を共用する他のディジタル信号
処理装置やアナログ回路が誤動作し易くなるという問題
がある。
【００１７】改善された第２のディレイ生成回路では、
低電圧動作時のクロック間ディレイ１５は最大でも基本
クロックのクロックハイ幅に抑えられているものの、高
電圧動作時は第１の従来例と同様にクロック間ディレイ
が小さいままであり、高周波成分を含むノイズが発生す
るという問題がある。
低電圧動作時のクロック間ディレイ１５は最大でも基本
クロックのクロックハイ幅に抑えられているものの、高
電圧動作時は第１の従来例と同様にクロック間ディレイ
が小さいままであり、高周波成分を含むノイズが発生す
るという問題がある。
【００１８】このため、本発明の目的は電源電圧が低い
ときはシステムクロックのハイレベルの期間を大きくし
て動作マージンを十分取ることができ、また電源電圧が
高いときはシステムクロックのハイレベルの期間を基本
クロックの約半分にして高周波成分を含むノイズの発生
を抑制することができるクロック間ディレイ生成回路を
提供することにある。
ときはシステムクロックのハイレベルの期間を大きくし
て動作マージンを十分取ることができ、また電源電圧が
高いときはシステムクロックのハイレベルの期間を基本
クロックの約半分にして高周波成分を含むノイズの発生
を抑制することができるクロック間ディレイ生成回路を
提供することにある。
【００１９】
【課題を解決するための手段】そのため、本発明による
ディレイ生成回路は、任意の周期を有する基本クロック
に対してこの基本クロックを所定時間遅延させる遅延回
路と、前記遅延回路の出力を用いて周期が前記基本クロ
ックの周期の整数倍で位相が前記基本クロックの周期の
整数倍ずつ順に遅れた多相クロック群を生成する多相ク
ロック生成回路と、前記基本クロックと前記遅延回路の
出力と前記多相クロック群内の第ｎ番目のクロックとを
用い前記基本クロックのクロックハイ幅から前記遅延回
路の遅延時間を差し引くことにより前記多相クロック群
の第（ｎ−１）番目のクロックと前記第ｎ番目のクロッ
クとのクロック間ディレイを生成する手段とを備えたこ
とを特徴としている。
ディレイ生成回路は、任意の周期を有する基本クロック
に対してこの基本クロックを所定時間遅延させる遅延回
路と、前記遅延回路の出力を用いて周期が前記基本クロ
ックの周期の整数倍で位相が前記基本クロックの周期の
整数倍ずつ順に遅れた多相クロック群を生成する多相ク
ロック生成回路と、前記基本クロックと前記遅延回路の
出力と前記多相クロック群内の第ｎ番目のクロックとを
用い前記基本クロックのクロックハイ幅から前記遅延回
路の遅延時間を差し引くことにより前記多相クロック群
の第（ｎ−１）番目のクロックと前記第ｎ番目のクロッ
クとのクロック間ディレイを生成する手段とを備えたこ
とを特徴としている。
【００２０】
【発明の実施の形態】次に、本発明について図面を参照
して説明をする。
して説明をする。
【００２１】図１は、本発明の一つの実施の形態を示す
回路図である。本実施の形態のクロック間ディレイ生成
回路は、前述した従来のディレイ生成回路と同様に、図
４に示す任意の周期１を持った基本クロックＣＬの周期
１の幅に等しいアクティブクロック幅１０を持ち、基本
クロックＣＬの周期分ずつ位相がずれた３相のクロック
φ１，φ２，φ３を用いて、図２に示すようにクロック
間ディレイ１９を生成する。
回路図である。本実施の形態のクロック間ディレイ生成
回路は、前述した従来のディレイ生成回路と同様に、図
４に示す任意の周期１を持った基本クロックＣＬの周期
１の幅に等しいアクティブクロック幅１０を持ち、基本
クロックＣＬの周期分ずつ位相がずれた３相のクロック
φ１，φ２，φ３を用いて、図２に示すようにクロック
間ディレイ１９を生成する。
【００２２】図１を参照すると、本実施の形態によるク
ロック間ディレイ生成回路が図５（ａ）の従来のディレ
イ生成回路と異なるのは、基本クロックＣＬをディレイ
回路４により遅らせた信号ＣＬ（τ）を元に多相のクロ
ックを生成している点と、２入力ＮＡＮＤ回路１６と２
入力ＡＮＤ回路１７を用いている点である。２入力ＮＡ
ＮＤ回路１６は、基本クロックＣＬと基本クロックを遅
延時間τだけ遅延させた信号ＣＬ（τ）とを入力として
信号（反転（ＣＬ・ＣＬ（τ）））を出力する。２入力
ＡＮＤ路１７は、２入力ＮＡＮＤ回路１６の出力信号を
一方の入力とし、任意のクロックφｎを他方の入力とし
て信号（反転（ＣＬ・ＣＬ（τ））・φｎ）を出力す
る。
ロック間ディレイ生成回路が図５（ａ）の従来のディレ
イ生成回路と異なるのは、基本クロックＣＬをディレイ
回路４により遅らせた信号ＣＬ（τ）を元に多相のクロ
ックを生成している点と、２入力ＮＡＮＤ回路１６と２
入力ＡＮＤ回路１７を用いている点である。２入力ＮＡ
ＮＤ回路１６は、基本クロックＣＬと基本クロックを遅
延時間τだけ遅延させた信号ＣＬ（τ）とを入力として
信号（反転（ＣＬ・ＣＬ（τ）））を出力する。２入力
ＡＮＤ路１７は、２入力ＮＡＮＤ回路１６の出力信号を
一方の入力とし、任意のクロックφｎを他方の入力とし
て信号（反転（ＣＬ・ＣＬ（τ））・φｎ）を出力す
る。
【００２３】以下に、本実施の形態によるディレイ生成
回路の動作について説明する。基本クロックＣＬをディ
レイ回路４に入力すると図２に示す信号ＣＬ（τ）が生
成される。この信号ＣＬ（τ）を多相クロック生成回路
７に入力することにより多相クロックφｎ−１，φｎ，
φｎ＋１が生成され、基本クロックＣＬと信号ＣＬ
（τ）とを２入力ＮＡＮＤ回路１６に入力すると、信号
（反転（ＣＬ・ＣＬ（τ）））が生成される。さらに、
この信号（反転（ＣＬ・ＣＬ（τ）））と多相クロック
生成回路７の出力クロックのうちの任意のクロックφｎ
との積をとった信号（反転（ＣＬ・ＣＬ（τ））・φ
ｎ）がＡＮＤ回路１７により生成される。この信号（反
転（ＣＬ・ＣＬ（τ））・φｎ）とクロックφｎとの位
相差がクロック間ディレイ１９となる。
回路の動作について説明する。基本クロックＣＬをディ
レイ回路４に入力すると図２に示す信号ＣＬ（τ）が生
成される。この信号ＣＬ（τ）を多相クロック生成回路
７に入力することにより多相クロックφｎ−１，φｎ，
φｎ＋１が生成され、基本クロックＣＬと信号ＣＬ
（τ）とを２入力ＮＡＮＤ回路１６に入力すると、信号
（反転（ＣＬ・ＣＬ（τ）））が生成される。さらに、
この信号（反転（ＣＬ・ＣＬ（τ）））と多相クロック
生成回路７の出力クロックのうちの任意のクロックφｎ
との積をとった信号（反転（ＣＬ・ＣＬ（τ））・φ
ｎ）がＡＮＤ回路１７により生成される。この信号（反
転（ＣＬ・ＣＬ（τ））・φｎ）とクロックφｎとの位
相差がクロック間ディレイ１９となる。
【００２４】ここで、実際にディジタル回路の基準クロ
ックとして使用される信号は、基本クロックＣＬを分周
して得られるクロックφｎ−１，φｎ，φｎ＋１ではな
く、クロック間ディレイ１９を持ったＡＮＤ回路１７の
出力信号（反転（ＣＬ・ＣＬ（τ））・φｎ）である。
ックとして使用される信号は、基本クロックＣＬを分周
して得られるクロックφｎ−１，φｎ，φｎ＋１ではな
く、クロック間ディレイ１９を持ったＡＮＤ回路１７の
出力信号（反転（ＣＬ・ＣＬ（τ））・φｎ）である。
【００２５】図２（ｂ）に電源電圧が低下した場合の本
実施の形態によるクロック間ディレイ生成回路のタイミ
ングチャートを示す。電源電圧が低下すると、ディレイ
回路４で発生する遅延時間１８は大きくなり、最終的に
得られるクロック間ディレイ１９は小さくなる。言い換
えると、電源電圧が低下するにつれてシステムクロック
の立ち上がりタイミングが早くなってアクティブクロッ
ク幅１０が大きくなるという特性が得られる。ディジタ
ル回路の動作の基準となるシステムクロックの立ち上が
りが早くなるという本発明の特徴により、電源電圧が低
下してディジタル回路内のゲートの遅延時間が大きくな
った場合、ディジタル回路を構成するゲートの立ち上が
りタイミングを早くし十分なアクティブクロック幅が確
保できるので、低電圧においても高速な回路動作を行う
ことができる。
実施の形態によるクロック間ディレイ生成回路のタイミ
ングチャートを示す。電源電圧が低下すると、ディレイ
回路４で発生する遅延時間１８は大きくなり、最終的に
得られるクロック間ディレイ１９は小さくなる。言い換
えると、電源電圧が低下するにつれてシステムクロック
の立ち上がりタイミングが早くなってアクティブクロッ
ク幅１０が大きくなるという特性が得られる。ディジタ
ル回路の動作の基準となるシステムクロックの立ち上が
りが早くなるという本発明の特徴により、電源電圧が低
下してディジタル回路内のゲートの遅延時間が大きくな
った場合、ディジタル回路を構成するゲートの立ち上が
りタイミングを早くし十分なアクティブクロック幅が確
保できるので、低電圧においても高速な回路動作を行う
ことができる。
【００２６】さらに本実施の形態によるクロック間ディ
レイ生成回路は、電源電圧が高くなるとディレイ回路４
で発生する遅延時間が小さくなるため、図３に示すよう
に３相のシステムクロック（反転（ＣＬ・ＣＬ（τ））
・φ１），（反転（ＣＬ・ＣＬ（τ））・φ２），（反
転（ＣＬ・ＣＬ（τ））・φ３）のうち隣り合うクロッ
ク同志の立ち上がりと立ち下がり間の時間、すなわちク
ロック間ディレイ１９はほぼアクティブクロック幅１０
に等しくなる。
レイ生成回路は、電源電圧が高くなるとディレイ回路４
で発生する遅延時間が小さくなるため、図３に示すよう
に３相のシステムクロック（反転（ＣＬ・ＣＬ（τ））
・φ１），（反転（ＣＬ・ＣＬ（τ））・φ２），（反
転（ＣＬ・ＣＬ（τ））・φ３）のうち隣り合うクロッ
ク同志の立ち上がりと立ち下がり間の時間、すなわちク
ロック間ディレイ１９はほぼアクティブクロック幅１０
に等しくなる。
【００２７】この場合、システムクロックの立ち上がり
と立ち下がり時にそれぞれ発生する過渡電流は、時間的
に離れているため時間的な相関関係は殆どない。従っ
て、それぞれの過渡電流に起因する電源電圧変動は電源
ラインが有するインピーダンスによって決まるダンピン
グ係数にしたがって減衰し、図３に示すように低周波成
分のみを含む波形となる。
と立ち下がり時にそれぞれ発生する過渡電流は、時間的
に離れているため時間的な相関関係は殆どない。従っ
て、それぞれの過渡電流に起因する電源電圧変動は電源
ラインが有するインピーダンスによって決まるダンピン
グ係数にしたがって減衰し、図３に示すように低周波成
分のみを含む波形となる。
【００２８】このため、誤動作の原因となる高周波成分
を含むノイズが発生せず、他のディジタル回路と電源を
共通化することができるのでチップ面積を小さくするこ
とができる。
を含むノイズが発生せず、他のディジタル回路と電源を
共通化することができるのでチップ面積を小さくするこ
とができる。
【００２９】ノイズのエネルギーは電源電圧の２乗に比
例して大きくなるため、第１および第２の従来例では電
源電圧が高くなったときに高周波成分を多く含むノイズ
が発生し回路が誤動作するという問題があったが、本発
明では電源電圧が高くなっても高周波成分を含むノイズ
は増加しないので、ノイズに対して安定なクロック間デ
ィレイ生成回路を提供することができる。
例して大きくなるため、第１および第２の従来例では電
源電圧が高くなったときに高周波成分を多く含むノイズ
が発生し回路が誤動作するという問題があったが、本発
明では電源電圧が高くなっても高周波成分を含むノイズ
は増加しないので、ノイズに対して安定なクロック間デ
ィレイ生成回路を提供することができる。
【００３０】
【発明の効果】以上説明したように本発明によるクロッ
ク間ディレイ生成回路は、高い電源電圧ではクロック間
ディレイが基本クロックの周期の約半分となるので高周
波成分を含むノイズが電源に重畳されず、電源を共用す
る他の信号処理回路がクロック間ディレイ生成回路で発
生したノイズにより誤動作するのを防ぐことができる。
ク間ディレイ生成回路は、高い電源電圧ではクロック間
ディレイが基本クロックの周期の約半分となるので高周
波成分を含むノイズが電源に重畳されず、電源を共用す
る他の信号処理回路がクロック間ディレイ生成回路で発
生したノイズにより誤動作するのを防ぐことができる。
【００３１】一方、低い電源電圧ではクロック間ディレ
イが小さくなるためアクティブクロック幅を大きくとる
ことができ、本発明のクロック間ディレイ生成回路を搭
載したディジタル信号処理回路は低電圧においても安定
に高速動作をすることができる。
イが小さくなるためアクティブクロック幅を大きくとる
ことができ、本発明のクロック間ディレイ生成回路を搭
載したディジタル信号処理回路は低電圧においても安定
に高速動作をすることができる。
【図１】本発明の一つの実施の形態を示す回路図であ
る。
る。
【図２】図１に示す回路の動作を説明するためのタイミ
ングチャートであり、分図（ａ）は遅延時間が小さい場
合、分図（ｂ）は遅延時間が大きい場合の回路動作を説
明するためのタイミングチャートである。
ングチャートであり、分図（ａ）は遅延時間が小さい場
合、分図（ｂ）は遅延時間が大きい場合の回路動作を説
明するためのタイミングチャートである。
【図３】図１に示す回路の動作を説明するための信号波
形図である。
形図である。
【図４】従来のディレイ生成回路における多相クロック
のタイミングチャートである。
のタイミングチャートである。
【図５】分図（ａ）は、第１の従来例を示す回路図であ
る。分図（ｂ）は、分図（ａ）に示す従来のディレイ生
成回路の動作を説明するためのタイミングチャートであ
る。
る。分図（ｂ）は、分図（ａ）に示す従来のディレイ生
成回路の動作を説明するためのタイミングチャートであ
る。
【図６】分図（ａ）は、改善された第２の従来例を示す
回路図である。分図（ｂ）は、分図（ａ）に示す回路の
動作を説明するためのタイミングチャートである。
回路図である。分図（ｂ）は、分図（ａ）に示す回路の
動作を説明するためのタイミングチャートである。
【図７】第２の従来例の回路動作を示す信号波形図であ
る。
る。
１ 周期 ２ クロックハイ幅 ３ ディレイ生成回路 ４ ディレイ回路 ５，１１ インバータ ６，１２，１３，１７ ＡＮＤ回路 ７ 多相クロック生成回路 ８，１８ 遅延時間 １０，２０ アクティブクロック幅 １４ ＯＲ回路 ９，１５，１５Ａ，１５Ｂ，１９ クロック間ディレ
イ １６ ＮＡＮＤ回路
イ １６ ＮＡＮＤ回路
Claims (2)
- 【請求項１】 任意の周期を有する基本クロックに対し
てこの基本クロックを所定時間遅延させる遅延回路と、 前記遅延回路の出力を用いて周期が前記基本クロックの
周期の整数倍で位相が前記基本クロックの周期の整数倍
ずつ順に遅れた多相クロック群を生成する多相クロック
生成回路と、 前記基本クロックと前記遅延回路の出力と前記多相クロ
ック群内の第ｎ番目のクロックとを用い前記基本クロッ
クのクロックハイ幅から前記遅延回路の遅延時間を差し
引くことにより前記多相クロック群の第（ｎ−１）番目
のクロックと前記第ｎ番目のクロックとのクロック間デ
ィレイを生成する手段とを備えたことを特徴とするクロ
ック間ディレイ生成回路。 - 【請求項２】 前記クロック間ディレイを生成する手段
は、前記基本クロックを一方の入力とし前記遅延回路の
出力を他方の入力とする２入力ＮＡＮＤ回路と、 前記多相クロック群の第ｎ番目のクロックを一方の入力
とし前記ＮＡＮＤ回路の出力を他方の入力とする２入力
ＡＮＤ回路とから構成される請求項１記載のクロック間
ディレイ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282946A JP2685038B2 (ja) | 1995-10-31 | 1995-10-31 | クロック間ディレイ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7282946A JP2685038B2 (ja) | 1995-10-31 | 1995-10-31 | クロック間ディレイ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128094A JPH09128094A (ja) | 1997-05-16 |
| JP2685038B2 true JP2685038B2 (ja) | 1997-12-03 |
Family
ID=17659170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7282946A Expired - Fee Related JP2685038B2 (ja) | 1995-10-31 | 1995-10-31 | クロック間ディレイ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685038B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3087734B2 (ja) * | 1998-10-09 | 2000-09-11 | 日本電気株式会社 | クロック信号生成回路 |
-
1995
- 1995-10-31 JP JP7282946A patent/JP2685038B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09128094A (ja) | 1997-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970715 |
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