JPH1173238A

JPH1173238A - 同期遅延回路

Info

Publication number: JPH1173238A
Application number: JP10142234A
Authority: JP
Inventors: Takanori Saeki; 貴範佐伯
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-05-30
Filing date: 1998-05-08
Publication date: 1999-03-16
Anticipated expiration: 2018-05-08
Also published as: DE69816538T2; EP0896432B1; KR19980087542A; TW379482B; DE69816538D1; JP3072726B2; EP0896432A1; KR100310880B1

Abstract

(57)【要約】【課題】クロックドライバのダミー遅延回路を不要と
し、ＡＳＩＣなどのクロック遅延量がチップ毎に異なる
デバイスに適用した場合であっても、配線の設計変更ご
とにクロックドライバダミーの設計を行うことを要しな
くし、クロックドライバダミー分の領域をレイアウトを
考慮する必要を無くし、これにより効率良く、経済的な
設計を可能とする同期遅延回路の提供。【解決手段】一定の間パルスまたはパルスエッジを進行
させる第１の遅延回路列１と第１の遅延回路中をパルス
またはパルスエッジが進行した長さと比例した長さをパ
ルスまたはパルスエッジを通過させることが可能な第２
の遅延回路列２と、クロックドライバ中をクロックパル
スが進行している期間のモニタ信号を出す回路９を有
し、第一の遅延回路列１がクロックドインバータなどで
形成され、該モニタ信号出力中は、第一の遅延回路列中
１をパルスまたは、エッジの進行を任意のタイミングで
止める。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にクロック信号の制御する同期遅延回路に関す
る。

【０００２】

【従来の技術】短時間の同期時間でクロックスキューを
除去する同期遅延回路が、回路構成の単純さと、消費電
流の少なさから、高速クロック同期回路に用いられるに
至っている。この種の同期遅延回路として例えば下記記
載の文献等が参照される。

【０００３】［１］特開平８−２３７０９１号公報、［２］Ｊｉｎ−ＭａｎＨａｎその他、“Ｓｋｅｗ
ＭｉｎｉｍｉｚａｔｉｏｎＴｅｃｈｉｎｉｑｕｅｆ
ｏｒ２５６Ｍ−ｂｉｔＳｙｎｃｈｒｏｎｏｕｓＤ
ＲＡＭａｎｄｂｅｙｏｎｄ．” １９９６Ｓｙｍ
ｐ．ｏｎＶＬＳＩＣｉｒｃ．ｐｐ．１９２−１９３、
ｐｐ．１９２−１９３．［３］ＲｉｃｈａｒｄＢ．Ｗａｔｓｏｎその他，“Ｃ
ｌｏｃｋＢｕｆｆｅｒＣｈｉｐｗｉｔｈＡｂｓ
ｏｌｕｔｅＤｅｌａｙＲｅｇｕｌａｔｉｏｎＯｖ
ｅｒＰｒｉｃｒｓｓａｎｄＥｎｖｉｒｏｎｍｅｎ
ｔＶａｒｉａｔｉｏｎｓ．” Ｐｒｏｃ．ｏｆＩＥ
ＥＥ１９９２ＣＩＣＣ（ＣｕｓｔｕｍＩｎｔｅｇ
ｒａｔｅｄＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃ
ｅ），２５．２．［４］ＹｏｓｈｉｈｉｒｏＯＫＡＪＩＭＡその他．、
“ＤｉｇｉｔａｌＤｅｌａｙＬｏｃｋｅｄＬｏｏ
ｐａｎｄＤｅｓｉｇｎＴｅｃｈｎｉｑｕｅｆｏ
ｒＨｉｇｈ−ＳｐｅｅｄＳｙｎｃｈｒｏｎｏｕｓ
Ｉｎｔｅｒｆａｃｅ．” ＩＥＩＣＥＴＲＡＮＳ．Ｅ
ＬＥＣＴＲＯＮ．．，ＶＯＬ．Ｅ７９−Ｃ、Ｎ０．６
ＪＵＮＥ１９９６ｐｐ．７９８−８０７．

【０００４】同期遅延回路の基本構成は、図９に示すよ
うに、一定の時間差を測定するために用いられる遅延回
路９０１と、測定された遅延時間を再現する遅延回路９
０２の１組の遅延回路列と、入力バッファ９０３、及び
クロックドライバ９０４の遅延時間ｔｄ１、ｔｄ２を加
えた遅延時間ｔｄ１＋ｔｄ２に相当する遅延時間を持つ
ダミー遅延回路９０５と、から構成されている。

【０００５】ダミー遅延回路９０５は、遅延時間を、入
力バッファ９０３、及びクロックドライバ９０４の遅延
時間ｔｄ１、ｔｄ２と等しくするため、入力バッファと
全く同じ回路を用いた入力バッファダミー９０５Ａと、
クロックドライバダミー９０５Ｂで構成される場合が多
い。

【０００６】遅延回路９０１と遅延回路９０２は、等し
い遅延時間を有する遅延回路列で構成される。このた
め、遅延回路９０１、９０２は、遅延回路列９０１、９
０２ともいう。

【０００７】この遅延回路９０１と遅延回路９０２の目
的は、一定の期間を遅延回路９０１で測定し、遅延回路
９０２で再現することである。この目的は、測定したい
期間中、信号を遅延回路９０１中で進行させ、遅延回路
９０１中を信号が通過した遅延素子数と等しい数の遅延
素子数分、遅延回路９０２中を信号が通過できるように
することで実現できる。

【０００８】信号が遅延回路９０１を通過した遅延素子
数と等しい遅延素子数を遅延回路９０２中を信号が通過
できるようにするための方式としては、遅延回路９０１
と遅延回路９０２の向きで２種類に分けられ、また、遅
延回路９０２の長さを決定するために、端部を選択する
か、経路全体を選択するかで２種類に分けられ、それぞ
れ、互いに２種類ずつ４種類に分類されることになる。

【０００９】すなわち、遅延回路９０１と遅延回路９０
２の向きで分けると、図１２、及び図１３に示すよう
に、遅延回路９０１と遅延回路９０２の向き（信号伝搬
方向）が等しく、遅延回路９０２の素子数を決定するの
に、遅延回路９０２の出力端子側でその長さが決まるも
のと、図１０、及び図１１に示すように、遅延回路９０
１と遅延回路９０２の向き（信号伝搬方向）が逆向き
で、遅延回路９０２の素子数を決定するのに、遅延回路
９０２の入力端子側でその長さが決まるものに分類され
る。

【００１０】また遅延回路９０２の長さを決定するの
に、端部を選択するか、経路全体を選択するかによる分
類としては、図１０、及び図１３に示すように、端部を
選択する方式と、図１１、及び図１２に示すように、経
路全体を選択する方式と、に分類される。

【００１１】なお図１０は、本願発明者による上記文献
［１］特開平８−１３７０９１公報に記載の方式に相当
している。

【００１２】また図１１に示す構成は、上記文献［４］
（ＩＥＩＣＥＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．．，Ｖ
ＯＬ．Ｅ７９−Ｃ、Ｎ０．６ＪＵＮＥ１９９６ｐ
ｐ．７９８−８０７）記載の方式に相当している。

【００１３】また図１２に示す構成は、上記文献［２］
（１９９６Ｓｙｍｐ．ｏｎＶＬＳＩＣｉｒｃ．ｐ
ｐ．１９２−１９３）記載の方式に相当している。

【００１４】図１３に示す構成は、上記文献［３］（Ｐ
ｒｏｃ．ｏｆＩＥＥＥ１９９２ＣＩＣＣ２５．
２）及び文献［４］（１９９６Ｓｙｍｐ．ｏｎＶＬ
ＳＩＣｉｒｃ．ｐｐ．１１２−１１３）記載の方式に
相当している。

【００１５】次にクロックスキューを除去する動作につ
いて、図１４、及び図１５の模式図及びタイミングチャ
ートを用いて説明する。

【００１６】（１）同期式遅延回路を用いない場合のク
ロック遅延：図１４は、同期遅延回路を用いない場合を
示しており、図１４（ａ）に示すように、外部クロック
９０６が、入力バッファ９０３、クロックドライバ９０
４を経て、内部クロック９０７として、利用される。こ
の時、外部クロックと内部クロックとの遅延時間差は、
入力バッファ９０３の遅延時間ｔｄ１、及びクロックド
ライバ９０４の遅延時間ｔｄ２により規定される。この
ｔｄ１＋ｔｄ２がクロックスキューになる。

【００１７】（２）同期式遅延回路を用いた場合のクロ
ック遅延除去の原理：同期遅延回路は、このクロックス
キューを実効的に除去するために、クロックパルスがク
ロック周期ｔＣＫごとに入力する性質を利用する。すな
わち、ｔＣＫ−（ｔｄ１＋ｔｄ２）の遅延時間の遅延回路を用意して、入力バッファ（遅延
時間ｔｄ１）と、クロックドライバ（遅延時間ｔｄ２）
の間に配置し、遅延時間の和が、クロック周期ｔＣＫ（＝ｔｄ１＋ｔＣＫ−（ｔｄ１＋ｔ
ｄ２）＋ｔｄ２）と等しくなるようにする。

【００１８】結果として、クロックドライバから出力さ
れる内部クロックのタイミングが外部クロックのタイミ
ングと等しくなるようするものである。

【００１９】（３）同期式遅延回路を用いた場合のクロ
ック遅延除去の方法：実際に同期遅延回路を用いた場合
のタイミングチャートを図１５に示す。

【００２０】同期遅延回路の動作は、２周期必要とす
る。

【００２１】最初の１周期目は、クロック周期に依存す
る遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定、およ
び、ｔＣＫ−（ｔｄ１＋ｔｄ２）の遅延量を再現する遅
延回路の遅延長の決定に用いられる。

【００２２】次の周期は、ｔＣＫ−（ｔｄ１＋ｔｄ２）
の遅延量の使用に用いられる。

【００２３】まず最初の１周期について、クロック周期
に依存する遅延時間ｔＣＫ−（ｔｄ１＋ｔｄ２）の測定
のためには、クロックドライバ９０４のダミー遅延回路
９０５と遅延回路列９０１を用いる。

【００２４】外部クロック９０６の連続する２パルスの
第１のパルスの入力バッファ９０３の出力が、第２のパ
ルスの入力バッファ９０３出力までの１クロック周期ｔ
ＣＫの間、ダミー遅延回路９０５と遅延回路９０１を進
行させる。ダミー遅延回路９０５の遅延時間は、ｔｄ１
＋ｔｄ２であるため、遅延回路９０１中をパルスが進行
した時間は、ｔＣＫ−（ｔｄ１十ｔｄ２）になる。

【００２５】遅延回路９０２の遅延時間は、遅延回路９
０１中をパルスが進行した時間ｔＣＫ−（ｔｄ１＋ｔｄ
２）に等しくなるように設定される。

【００２６】この遅延回路９０２の遅延時間の設定する
方法は、前述のとおり、大きく４種類に分けられるがそ
れぞれ所望の目的を達成できる。

【００２７】次の周期では、入力バッファ９０３を出た
クロックが、ｔＣＫ−（ｔｄ１＋ｔｄ２）の遅延量
の遅延回路９０２を通過し、クロックドライバ９０４か
ら出力し、丁度、クロックサイクルｔＣＫの遅延量の内
部クロック９０７を生成する。

【００２８】上記過程により、２クロック周期で、クロ
ックスキューの無い内部クロック９０７を提供する。

【００２９】ところで、短時間の同期時間でクロックス
キューを除去する同期遅延回路では、スキューを除去す
るほかに、クロック周波数を倍増させたり、Ｄｕｔｙ
（デューティ）５０％を発生させるための方式がすでに
提案されている（例えば本願発明者による上記文献
［１］の特開平８−２３７０９１号公報等参照）。

【００３０】クロック周波数の倍増（逓倍回路）、Ｄｕ
ｔｙ５０を発生させるための回路は、スキューを除去す
るための構成と同様、一定の時間差を測定するための遅
延回路と、遅延時間を再現するための遅延回路の一対の
遅延回路で構成され、遅延時間を再現するための遅延回
路の遅延時間を、一定の時間差を測定するための遅延回
路の２倍の速度にすることによって実現される。実際
に、クロック周波数の倍増、Ｄｕｔｙ５０を発生させる
ための回路を用いるときは、スキューを除去する回路と
組み合わせて使用することが多い。

【００３１】図２５に、同期遅延回路の基本構成の一例
を示す。図２５を参照すると、この従来の同期遅延回路
は、図９を参照して説明した従来の同期遅延回路に、さ
らに一対の遅延回路列を備えた構成とされており、クロ
ック周期を測定するための遅延回路列９０１と、測定さ
れた遅延時間を再現する遅延回路列９０２とからなる一
対の遅延回路列と、一定の時間差の測定に用いる遅延回
路列９０１Ａと、測定された遅延時間を再現するための
遅延回路列（倍速遅延回路列）９０２Ａとからなる一対
の遅延回路列とを、直列に組み合わせた構成とされ、遅
延回路列９０２の出力と倍速遅延回路列９０２Ａとの出
力が合成回路９１０Ａで合成され遅延時間ｔｄ２のクロ
ックドライバ９０４に供給される。

【００３２】この倍周波数発生、およびＤｕｔｙ５０発
生回路について、スキュー除去回路と同様の分類が可能
である。

【００３３】次に倍周波数発生およびＤｕｔｙ５０発生
の動作を、図２６に示したタイミングチャートを用いて
説明する。

【００３４】（２）同期式遅延回路を用いた場合のクロ
ック遅延除去の原理：同期遅延回路は、この倍周波数発
生、およびＤｕｔｙ５０発生するために、クロックパル
スがクロック周期ｔＣＫごとに入力する性質を利用す
る。すなわち、ｔＣＫ／２の遅延時間の遅延回路列（図
２５の９０２Ａ）を用意して、入力前のクロックとの遅
延時間がクロック周期ｔＣＫの１／２と等しくなるよう
にする。そのあと、もとのクロック信号（図２５の遅延
回路列９０２の出力Ｃ）と合成して、倍周波数（図２５
のＥ）、または、Ｄｕｔｙ５０％となるようするもので
ある。

【００３５】（３）同期式遅延回路を用いた場合のクロ
ック遅延除去の方法：実際に同期遅延回路を用いた場合
のタイミング動作について図２６を参照して説明する。
図２６は、図２５の各ノード動作波形を示すタイミング
チャートである。

【００３６】倍周波数発生およびＤｕｔｙ５０発生の同
期遅延回路の動作は１．５周期必要とする。

【００３７】最初の１周期は、クロック周期に依存する
遅延時間ｔＣＫの測定、およびｔＣＫ／２の遅延量を再
現する遅延回路の遅延長の決定に用いられる。次の周期
は、ｔＣＫ／２の遅延量に用いられる。

【００３８】まず最初の１周期について、クロック周期
に依存する遅延時間ｔＣＫの測定のためには、遅延回路
列９０１Ａを用いる。クロック９０６の連続する２パル
スのうち第１のパルスの遅延回路列９０２の出力（図２
５、図２６のＣ）が、第２のパルスの遅延回路列９０２
の出力までの１クロック周期ｔＣＫの間、遅延回路列９
０１Ａを進行させる。すなわち遅延回路列９０１Ａ中を
パルスが進行した時間はクロック周期ｔＣＫになる。

【００３９】遅延回路列９０２Ａの遅延時間は、遅延回
路列９０１Ａ中をパルスが進行した時間ｔＣＫの１／２
に等しくなるように設定される。

【００４０】この遅延回路列９０２Ａの遅延時間の設定
する方法も、前述した通り、大きく４種類に分けられる
が、それぞれ所望の目的を達成できる。

【００４１】次の周期では、遅延回路列９０１Ａを出た
クロックはｔＣＫ／２の遅延量の遅延回路列９０２Ａを
通過して出力され（図２５、図２６の信号Ｄ）、遅延回
路列列９０２を出たクロック（図２５、図２６の信号
Ｃ）と合成回路９１０Ａで合成されて出力され（図２
５、図２６の信号Ｅ）、２倍周波数の内部クロック９０
７、およびＤｕｔｙ５０の内部クロック（図２６の９０
７Ａ）が生成される。

【００４２】上記過程により、クロックスキュー除去に
２クロック周期と、倍周波数およびＤｕｔｙ５０に１．
５周期の、計３．５周期で、クロックスキューの無い内
部クロック倍周波数、およびＤｕｔｙ５０のクロックを
得ることができる。

【００４３】しかしながら、この従来の同期遅延回路で
は、クロックスキュー除去に、２クロック周期と、倍周
波数および、Ｄｕｔｙ５０に１．５周期それぞれ直列で
行うため、スキュー除去に要する時間として３．５クロ
ック（３．５ｔＣＫ）要した。

【００４４】従って、Ｄｕｔｙ５０、倍周期の機能を加
えることで、同期時間を長くすることは、回路のメリッ
トを生かしきれない、という問題点があった。

【００４５】

【発明が解決しようとする課題】上記したように、従来
の同期遅延回路では、クロックのダミー遅延量が固定で
あるため、固定遅延量を予め見積もるが必要あり、マイ
クロプロセッサやメモリデバイスなどのクロック遅延量
があらかじめ見積もることが可能なデバイスにおいて
は、トランジスタから配線までの設計が一括して行われ
るため、クロックドライバダミーの設計は、さほど困難
ではなかった。

【００４６】しかしながら、ＡＳＩＣなどのマクロとし
て同期遅延回路を用いる場合、ダミー遅延回路を設計す
るトランジスタゲート工程と、実際のクロック遅延を支
配する配線工程とが、別設計となり、クロック遅延量が
チップに使う配線設計によって異なるようなデバイスで
は、クロックのダミー遅延回路の設計が困難であり、配
線配置後に、ダミー遅延回路の設計が必要になり、きわ
めて効率が悪い。

【００４７】従って、マクロとして予め設計しておける
パターンも、遅延回路列９０１、９０２だけになり、レ
イアウト上も、ダミークロックドライバ９０５Ｂ分の領
域を確保しておく必要があり、不経済であった。

【００４８】また、マイクロプロセッサやメモリデバイ
スなどのクロック遅延量があらかじめ見積もることが可
能なデバイスにおいても、クロックドライバダミーの遅
延量と、もとのクロックドライバの遅延量は、図１６に
示すように、遅延時間の温度、電源電圧依存性に差が生
じ、特性を完全にそろえることは、困難であった。

【００４９】したがって、クロックドライバのダミーの
遅延量と、もとのクロックドライバの遅延量の誤差が、
スキュー除去の誤差の原因になった。

【００５０】また、図２５及び図２６を参照して説明し
た従来の同期遅延回路においては、倍周期、及びＤｕｔ
ｙ５０機能を加えることで、スキュー除去に要する時間
が３．５クロック周期を要し、一方、同期時間を長くす
ることは、回路のメリットを生かしきれない、という問
題点を有していた。

【００５１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、クロックドライ
バのダミー遅延回路を不要とし、ＡＳＩＣなどのクロッ
ク遅延量がチップ毎に異なるデバイスに適用した場合で
あっても、配線の設計変更ごとにクロックドライバダミ
ーの設計を行うことを要しなくし、クロックドライバダ
ミー分の領域をレイアウトを考慮する必要を無くし、こ
れにより効率良く、経済的な設計を可能とする同期遅延
回路を提供することにある。

【００５２】また本発明の他の目的は、外部クロックと
実質的にスキューが無い倍周期の内部クロッ７およびＤ
ｕｔｙ５０の内部クロックを得るのに要する時間を短縮
する同期遅延回路を提供することにある。

【００５３】

【課題を解決するための手段】前記目的を達成するた
め、本発明の同期遅延回路は、一定の間パルス、また
は、パルスエッジを進行させる第１の遅延回路列と第１
の遅延回路中をパルスまたは、パルスエッジが進行した
長さと比例した長さをパルスまたは、パルスエッジを通
過させることが可能な第２の遅延回路列を有し、クロッ
クドライバ中をクロックパルスが進行している期間のモ
ニタ信号を出す回路を有し、第一の遅延回路列がクロッ
クドインバータなどで形成され、該モニタ信号出力中
は、第一の遅延回路列中をパルスまたは、エッジの進行
を任意のタイミングで止めることを特徴とする構成にな
っている。

【００５４】クロック周期ｔＣＫ中第１の遅延回路列１
を進行させ、かつクロックドライバをパルスまたはエッ
ジが進行する期間は、第１の遅延回路列中のパルスまた
はエッジの進行をとめることで、クロックドライバのダ
ミー無しに、ｔＣＫ−（ｄｌ＋ｄ２）の遅延量を得るよ
うにしたものである。

【００５５】本発明の同期遅延回路は、一定の間パルス
またはパルスエッジを進行させる第１の遅延回路列と、
第１の遅延回路中をパルスまたはパルスエッジが進行し
た長さと比例した長さをパルスエッジを通過させること
が可能な第２の遅延回路列を有し、クロックドライバ中
をクロックパルスが進行している期間のモニタ信号を取
り出す回路を備え、第１の遅延回路列がクロックドイン
バータなどで形成され、該モニタ信号出力中は、第１の
遅延回路列中をパルスまたは、エッジの進行を任意のタ
イミングで止めるような構成としたものである。

【００５６】また、本発明の同期遅延回路は、一定の間
パルスまたはパルスエッジを進行させる第３の遅延回路
列と、第４の遅延回路中をパルスまたはパルスエッジが
進行した長さと比例した長さをパルスまたはパルスエッ
ジを通過させることが可能な第２の遅延回路列とを有
し、第３の遅延回路列がクロックドインバータなどで形
成され、一定期間パルスまたはパルスエッジを第４の遅
延回路列中を進行させたのち任意の期間クロックを止め
ておくような構成としたものである。

【００５７】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。

【００５８】［実施の形態１］図１は、本発明の第１の
実施の形態の同期遅延回路の構成、及びタイミングチャ
ートを示す図である。図１を参照すると、本発明の第１
の実施の形態は、一定の時間を測定する遅延回路列１
と、測定された遅延時間を再現する遅延回路列２と、か
ら構成される同期式遅延回路を有し、更に、入力バッフ
ァ３と、クロックドライバ４などを備えて構成されてい
る。クロックドライバ４からは内部クロック７が不図示
の内部回路（順序回路）に供給される。なお、入力バッ
ファダミー５は入力バッファ４と同一構成とされ同一の
遅延時間を有する。

【００５９】入力バッファ３の出力は、切替器（スイッ
チ）１０の一の入力端及び、周期測定用の遅延回路列１
に入力され、切替器１０の他の入力端には、遅延再現用
の遅延回路列２の出力が入力され、切替器１０の出力は
クロックドライバ４の入力及びモニタ信号発生回路９の
リセット端子に入力され、クロックドライバ４の出力は
入力バッファダミー５を介してモニタ信号発生回路９の
セット端子に入力され、モニタ信号発生回路９の出力Ｄ
は遅延回路列１に供給される。モニタ信号発生回路９
は、クロックパルスがクロックドライバ４及び入力バッ
ファダミー５を通過している期間の間モニタ信号Ｄを出
力する（アクティブとする）。

【００６０】本発明の第１の実施の形態においては、ク
ロック周期を、測定用の遅延回路列１をクロック信号を
通過させることで測定するが、クロックパルスがクロッ
クドライバ４を進行している期間、および、入力バッフ
ァダミー５通過期間などのクロックスキューの原因とな
る期間においては、モニタ信号発生回路９からのモニタ
信号Ｄがアクティブとなることで、遅延回路列１を信号
が進行しないようにして、クロック周期ｔＣＫの測定を
中止する。

【００６１】そのため、遅延回路列１内を信号が進行す
る期間（測定期間）は、丁度クロック周期ｔＣＫから、
入力バッファ３の遅延時間ｔｄ２と、クロックドライバ
４の遅延時間ｔｄ１を差し引いた時間ｔＶ＝ｔＣＫ−
（ｔｄ１十ｔｄ２）となり、遅延回路列２で再現さ
れる遅延時間（同期遅延時間）も、ｔＶ＝ｔＣＫ−（ｔ
ｄ１＋ｔｄ２）となる。

【００６２】結果として、クロックパルスが、入力バッ
ファ３、遅延回路列２、クロックドライバ４の通過に丁
度１クロック要し（ｔｄ２＋ｔｄ１＋ｔＶ＝ｔｄ２＋ｔ
ｄ１ｔＣＫ−（ｔｄ１十ｔｄ２）＝ｔＣＫ）、クロ
ックドライバ４から出力される内部クロック７は、外部
クロック６と実質的に、スキューが無くなる。

【００６３】また、クロックドライバ４と入力バッファ
ダミー５をクロックパルスが進行している期間におい
て、モニタ信号Ｄを出力するためのモニタ信号発生回路
９を、ＲＳフリップフロツプなどで構成することで、ク
ロックドライバ４と入力バッファダミー５の遅延量を足
した時間が、クロック周期ｔＣＫよりも長い場合に、ク
ロック周期ｔＣＫよりも長くなった分、すなわち、クロ
ックドライバと入力バッファダミーの遅延量を足した時
間を、クロック周期ｔＣＫで割った時間の剰余に相当す
る時間だけ、モニタ信号Ｄが出力され、測定中の遅延回
路列１中の信号を止める。このため、クロックドライバ
４と入力バッファダミー５の遅延量を足した時間が、ク
ロック周期ｔＣＫよりも長い場合にも、クロックスキュ
ーの除去ができる。

【００６４】また、図１（ｃ）のタイミングチャートに
おいて、遅延回路列１中のクロック信号の進行を止める
モニタ信号Ｄは、クロックドライバ４中を、クロックパ
ルスが通過している期間をモニタするので、クロックが
同期したときから、クロックドライバ４を進行するタイ
ミングが、ｔＣＫ−（ｔｄ１＋ｔｄ２）早くなる。
従って、同期前から同期後に切り替わる時、１周期中
に、モニタ信号Ｄが、２回出力されることになる（これ
を図１（ｃ）のタイミングチャート図ではモニタ信号Ｄ
の斜線（ハッチング）を施した部分の信号とその前の信
号で示す）が、これを回避するには、例えば遅延回路列
２の出力である信号Ｅの１回目の出力で、図１（ｃ）の
タイミングチャートのハッチングを施したモニタ信号Ｄ
を止めるか、または、クロックドライバ４へのパルスの
進行を止めるなどして、図１（ｃ）のタイミングチャー
トにおけるハッチングを施したモニタ信号Ｄを止める。

【００６５】上記した本発明の第１の実施の形態につい
て更に詳細に説明するため、本発明の実施例について図
面を参照して以下に説明する。

【００６６】［実施例１］図２は、本発明の第１の実施
例の回路構成を示す図である。

【００６７】本実施例では、クロック周期ｔＣＫの測定
用の遅延回路列１１と、測定された周期の再現用の遅延
回路列１２とが、逆向きに配置される方式を用いてい
る。

【００６８】遅延回路列１１と測定された周期の再現用
の遅延回路列１２が逆向きに配置される方式は、遅延回
路列１１をクロックパルスが進行し、次のクロックパル
スが入力バッファ１３から出力されたときに、制御回路
１８を通して遅延回路列１２の入力に転送する構成とさ
れている。この構成は、図１０を参照して説明した上記
特開平８−１３７０９１号公報記載の方式に対応する。

【００６９】すなわち、図２に示した遅延回路列１１、
１２と制御回路列１８からなる構成は、信号の伝達経路
の任意の位置から出力を取り出し得る遅延回路列１１
と、信号の伝達経路の任意の位置から入力を入れ得る遅
延回路列１２と、信号の入力端子と出力端子と入出力制
御端子とを有する複数の制御回路からなる制御回路列１
８と、を有し、遅延回路列１１と遅延回路列１２は、そ
れぞれ信号伝達経路が逆向きになるように配置され、制
御回路列１８を介して遅延回路列１１のクロック入力端
に近い側と、遅延回路列１２のクロック出力端に近い側
とが順次接続され、遅延回路列１１に信号を入力した
後、制御回路１８の入出力制御端子に信号を入力し、遅
延回路列１１上の信号を、遅延回路列１２内に転送す
る、構成とされている。

【００７０】図３は、本発明の一実施例における、遅延
回路列１１、遅延回路列１２及び制御回路１８の構成を
示す図である。

【００７１】本発明の一実施例においては、クロックド
ライバのダミーを不要にするために、図３に示すよう
に、遅延回路列１１及び遅延回路列１２を構成する素子
を、クロックドインバータ構成とし、クロックパルス
が、クロックドライバ１４を通過する期間は、クロック
ドライバ１４の入力、及び出力によりモニタ信号発生回
路１９で発生されるモニタ信号ＤがＬｏｗレベルとな
り、ＭＯＳトランジスタＭＮｌｌ、ＭＮ１２、ＭＰ１
１、ＭＰ１２をＯＦＦさせ、クロックパルスが、遅延回
路列１１中を進行しないようにする。すなわち、図２を
参照して、クロックパルスが、クロックドライバ１４に
入力する際に、ＳＲフリップフロップがリセットされて
信号ＤはＬｏｗレベルとされ、クロックパルスがクロッ
クドライバ１４を出力した時点でＳＲフリップフロップ
はセットされ信号ＤはＨｉｇｈレベルとなり、このよう
に、クロックドライバ１４を通過する期間、信号ＤはＬ
ｏｗレベルであり、上記ＭＯＳトランジスタがＯＦＦ状
態となる。

【００７２】遅延回路列１２のクロックドインバータの
構成については、遅延回路列１１との遅延時間を等しく
するために配置してあり、常にＯＮ状態になっている。
すなわちＭＯＳトランジスタＭＮｌ３、ＭＮ１４、ＭＰ
１３、ＭＰ１４はＯＮ状態に設定されている。

【００７３】図３を参照して、ｎ番目の遅延素子につい
て説明すると、遅延回路列１１のｎ−１番目のインバー
タの出力ＦＩｎは、ＮＡＮＤゲート１１に入力するとと
もに、制御回路１８のＮＡＮＤゲートの２つの入力端子
のうち、制御端子Ａと接続されていない入力端子と接続
され、制御回路１８のＮＡＮＤゲートの出力ＭＮｎは、
遅延回路列１１のｎ＋１番目のＮＡＮＤゲート（不図
示）の２つの入力端子の１つでｎ番目のインバータＩＮ
Ｖ１２の出力ＦＩｎ＋１の出力と接続されていない入力
端子と接続されると共に、遅延回路列１２のＮＡＮＤゲ
ート１４の２つの入力端子の１つで前段のインバータの
出力ＢＩｎ＋１の出力と接続されていない入力端子と接
続されている。遅延回路列１２のＮＡＮＤゲート１４の
出力は、遅延回路列１２のインバータＩＮＶ１３の入力
に接続されている。遅延回路列１２のＮＡＮＤゲート１
４の前段のインバータに出力ＢＩｎ＋１はＮＡＮＤゲー
ト１４に入力するとともに、負荷調整素子であるＮＡＮ
Ｄゲート１５の２つの入力端子の１つで接地線と接続さ
れていない入力端子と接続されている。負荷調整素子の
ＮＡＮＤゲートの出力はどこにも接続されていない。

【００７４】また、図２を参照して、入力バッファ３を
通過する時間と等しい時間については、従来技術と同様
に、入力バッファダミー１５を、遅延回路列１１の前段
に配置する。

【００７５】この構成により、上記実施の形態で説明し
たように、遅延回路列１１中をクロックパルスが進行す
る期間を、ｔＣＫ−（ｔｄ１＋ｔｄ２）とすること
できる。

【００７６】次に、本発明の一実施例の変形として、Ａ
ＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩ
Ｃ）のマクロを構成した場合の回路構成について、図４
を用いて述べる。

【００７７】ＡＳＩＣのマクロとして用いるためには、
クロックドライバ１４、入力バッファ１３など、ＡＳＩ
Ｃのチップによって異なる回路、配線構成をとるものを
マクロ内に配置することは出来ない。

【００７８】従って、図４を参照して、クロックドライ
バ１４、入力バッファ１３、入力バッファダミー１５
を、同期遅延回路マクロ２０の外部に配置した。

【００７９】このように、チップ構成に依存する要素
を、マクロ外に配置する事により、同期遅延回路マクロ
２０を、図５に示すように、異なるサイズ、配線のチッ
プにチップＡ、チップＢに配置した場合でも、上記従来
技術のように、クロックドライバダミー遅延の調整など
全く行うことなく、クロックスキューの除去が可能にな
った。

【００８０】［実施例２］図６は、本発明の第２の実施
例の回路構成を示す図である。

【００８１】図６を参照すると、本実施例では、クロッ
ク周期ｔＣＫの測定用の遅延回路列１１と、測定された
周期の再現用の遅延回路列１２が等しい向きに配置され
る方式を用いている。この遅延回路列１１と測定された
周期の再現用の遅延回路列１２が等しい向きに配置され
る方式は、遅延回路列１１をクロックパルスが進行し、
次のクロックパルスが入力バッファ１３から出力したと
きに、遅延回路列１２の出力を選択する方式で、図１２
を参照して説明した、文献［２］（１９９６Ｓｙｍｐ.
ｏｎＶＬＳＩＣｉｒｃ．ｐｐ．１９２−１９３）
記載の方式に対応する。

【００８２】本実施例においても、遅延回路列１１及び
遅延回路列１２を構成する素子をクロックドインバータ
の構成とし、クロックパルスが、クロックドライバ１４
を通過する期間は、クロックドライバ１４の入力、出力
からのＳＲ−フリップフロツプで構成されるモニタ信号
発生回路１９からの信号Ｄにより、クロックパルスが、
遅延回路列１１中を進行しないようにすることで、クロ
ックドライバのダミーを不要にでき、また、前記実施例
１と同様にＡＳＩＣのマクロとして用いることが出来
る。

【００８３】［実施例３］図７は、本発明の第３の実施
例の回路構成を示す図である。

【００８４】図７を参照すると、本実施例では、クロッ
ク周期ｔＣＫの測定用の遅延回路列１１と測定された周
期の再現用の遅延回路列１２が等しい方向に配置され、
パルスエッジを進行させる方式を用いている。この遅延
回路列１１と測定された周期の再現用の遅延回路列１２
が等しい方向に配置される方式は、遅延回路列１１をク
ロックパルスエッジが進行し、次のクロックパルスが入
力バッファ１３から出力したときに遅延回路列１２の出
力を選択する方式で、従来例の図１３で説明した上記文
献［３］（Ｐｒｏｃ．ｏｆＩＥＥＥ１９９２ＣＩ
ＣＣ２５．２）及び文献［４］（１９９６Ｓｙｍ
ｐ．ｏｎＶＬＳＩＣｉｒｃ．ｐｐ．１１２−１１
３）に記載の方式に対応する。

【００８５】本実施例では、クロックパルスエッジを用
いるので、クロック周期を、遅延回路列１１で測定する
ことと、遅延回路列１２で測定することは、一対の遅延
回路１１と遅延回路１２では、不可能であることから、
デューティ（ＤＵＴＹ）５０％のクロックを用意し、半
周期ごとに測定、遅延回路の利用を繰り返すか、もしく
は遅延回路列を２組用意し、１周期ごと交互に動作させ
ることが必要である。

【００８６】本実施例では、遅延回路列を２組用意し、
１周期ごと交互に動作させる方法を用いている。すなわ
ち、外部クロック１６を入力する入力バッファ１３の出
力は１／２分周器２４に入力されて分周されて、２組の
遅延回路列の供給される。

【００８７】本実施例においても、遅延回路列１１及び
遅延回路列１２を構成する素子をクロックインバータの
構成とし、クロックパルスが、クロックドライバ１４を
通過する期間は、クロックドライバ１４の入力及び出力
からのモニタ信号発生回路１９からの信号Ｄにより、ク
ロックパルスが、遅延回路列１１中を進行しないように
することで、クロックドライバのダミーを不要とするこ
とができ、また、前記実施例１と同様に、ＡＳＩＣのマ
クロとして用いることが出来る。

【００８８】［実施例４］図８は、本発明の第４の実施
例の回路構成を示す図である。

【００８９】図８を参照すると、本実施例では、クロッ
ク周期ｔＣＫの測定用の遅延回路列１１と測定された周
期の再現用の遅延回路列１２が逆方向に配置され、パル
スエッジを進行させる方式を用いた。この遅延回路列１
１と測定された周期の再現用の遅延回路列５２が逆方向
に配置される方式は、遅延回路列１１をクロックパルス
エッジが進行し、次のクロックパルスが入力バッファ１
３から出力したときに遅延回路列１２の出力を選択する
方式で、従来例の図１１で説明した文献［４］（ＩＥＩ
ＣＥＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．．，ＶＯＬ．Ｅ
７９−Ｃ、Ｎ０．６ＪＵＮＥ１９９６ｐｐ．７９
８−８０７）に記載の方式に対応する。

【００９０】本実施例では、クロックパルスエッジを用
いるので、クロック周期を遅延回路列１１で測定するこ
とと、遅延回路列１２で測定することを一組の遅延回路
列１１と遅延回路列１２では、不可能であるため、遅延
回路列を２組用意し、１周期ごと交互に動作させる方法
を用いている。

【００９１】本実施例においても、遅延回路列１１及び
遅延回路列１２を構成する素子をクロックドインバータ
の構成とし、クロックパルスが、クロックドライバ１４
を通過する期間は、クロックドライバ１４の入力及び出
力からのモニタ信号発生回路１９からの信号Ｄにより、
クロックパルスが、遅延回路列１１中を進行しないよう
にすることで、クロックドライバのダミーを不要にで
き、また、前記実施例１と同様にＡＳＩＣのマクロとし
て用いることが出来る。

【００９２】［実施の形態２］次に本発明の第２の実施
の形態について説明する。図１７は、本発明の第２の実
施に形態の構成を示す図であり、図１８は、本発明の第
２の実施に形態の動作を説明するためのタイミングチャ
ートであり、図１の各部のタイミング波形を示してい
る。

【００９３】図１７を参照すると、本発明の第２の実施
の形態においては、一定の時間を測定する遅延回路列１
と、測定された遅延時間を再現する遅延回路列２から構
成される同期式遅延回路を有し、さらに入力バッファ
３、クロックドライバ４、入力バッファダミー５、モニ
タ信号発生回路９を備えて構成されている。クロック周
期を測定するための遅延回路列１内をクロック信号を通
過させることで測定するが、クロックパルスがクロック
ドライバ４を進行している期間および、入力バッファダ
ミー５の通過期間などのクロックスキューの原因となる
期間中、遅延回路列１中をクロック信号が進行しないよ
うにして、クロック周期ｔＣＫの測定を停止する。

【００９４】このため、遅延回路列１の信号を進行する
期間が丁度クロック周期ｔＣＫから、入力バッファの遅
延時間ｔｄ２とクロックドライバの遅延時間ｔｄ１を差
し引いた時間ｔＣＫ−（ｔｄ１＋ｔｄ２）となり、遅延
回路列２で再現される遅延時間もｔＣＫ−（ｔｄ１＋ｔ
ｄ２）になる。

【００９５】結果として、クロッククロックパルスが、
入力バッファ３、遅延回路列２、クロックドライバ４の
通過に丁度１クロック要し、内部クロック７は、外部ク
ロック６と実質的にスキューが無くなる。なお、図１に
おいて、切替器１０は、遅延回路列１２の出力と外部ク
ロック６とを信号ＳＭＤＡＣＴにより切替える。

【００９６】また、クロックドライバ４と入力バッファ
ダミー５をパルスが進行している期間のモニタ信号発生
回路９を出力するためめの回路を、ＳＲ（セット・リセ
ット）フリップフロップなどで構成することにより、ク
ロックドライバ４と入力バッファダミー５の遅延量を足
した時間（ｔｄ１＋ｔｄ２）がクロック周期ｔＣＫより
も長い場合には、クロック周期ｔＣＫより長くなった
分、すなわち、クロックドライバ４と入力バッファ５の
遅延量を足した時間を、クロック周期ｔＣＫで割った時
間の剰余に相当する時間だけモニタ信号Ｄが出力され、
測定用遅延回路列１中の信号を止めることができる。す
なわちクロックドライバ４の遅延時間ｔｄ１と入力ドラ
イバダミー５の遅延時間ｔｄ２を足した時間がクロック
周期ｔＣＫよりも長い場合であっても、クロックスキュ
ーを除去することができる。

【００９７】また、図１８に示したタイミングチャート
において、クロック信号の進行を止めるモニタ信号Ｄ
は、クロックドライバ４中をクロックパルスが通過して
いる期間をモニタするのものであり、クロックが同期し
たときからクロックドライバ４を進行するタイミング
が、ｔＣＫ−（ｔｄ１＋ｔｄ２）早くなる。

【００９８】従って、同期前から同期後に切り替わる
時、１クロック周期中にモニタ信号Ｄが、２回出力され
ることになる。図１８のタイミングチャートにおいて、
斜線（ハッチング）を施したモニタ信号Ｄとその後ろの
信号が出力されることになるが、これは、内部クロック
７の１回目の出力後、または、１回目のモニタ信号Ｄの
出力後に、（１）図１８の斜線を施したタイミングでの
モニタ信号Ｄを止める、（２）クロック経路を切り替
え、クロックドライバ４へのパルスの進行を止める、な
どの方法により、図１８の斜線を施した部分のモニタ信
号Ｄを止めることで、回避する。

【００９９】すなわち、本発明の第２の実施の形態にお
いては、図１に示した前記第１の実施の形態で、停止す
る斜線を施したモニタ信号Ｄ（図１（Ｃ）のＤ）に対
し、その一つ前のモニタ信号Ｄを止める。

【０１００】本発明の第２の実施の形態においては、ス
キューを除去されていない内部クロック信号がただ一度
だけ出力されるだけであり、前記第一の実施の形態より
も１周早いタイミングで、クロックスキューが除去でき
る。

【０１０１】本発明の第２の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について以下に説明
する。

【０１０２】［実施例５］図１９は、本発明の第５の実
施例の構成を示す図である。図２０は、本発明の第５の
実施例の動作を説明するためのタイミングチャートであ
る。図１９を参照すると、本発明の第５の実施例におい
て、遅延回路列１、２の具体的な回路構成は、前記し第
１乃至第４の実施例と等しい構成とされる。

【０１０３】本実施例では、クロック経路の切り替えを
切替回路１０に切替制御信号として入力される外部信号
ＳＭＤＡＣＴで行う。図２０に示すように、ＳＭＤＡＣ
ＴがＬｏｗレベルにセットされ、動作モードに入った後
に、外部クロック信号６を入力バッファ３から切替器１
０を通してクロックドライバ４へクロックを通過する経
路を通過させ、クロックドライバ４からの出力は内部ク
ロック７として一度供給されたあと、入力バッファ３か
らクロックドライバ４へのパルスの経路から遅延回路列
１への経路へ切り替える。これにより、モニタ信号Ｄを
無駄無く発生させることができる。

【０１０４】また、遅延回路列１、２は、直線状に図示
したが、すでに特開平８−２３７０９１号公報で示した
ように、リング状に配置し、クロック信号が回転し、そ
の回数をカウンタで計数する構成としてもよい。この場
合でも、前記第１乃至第４の実施例で用いた遅延回路の
形式すべてに適用できる。

【０１０５】［実施の形態３］図２１は、本発明の第３
実施の形態の構成を示す図である。図２２は、本発明の
第３の実施の形態の動作を説明するためのタイミングチ
ャートである。図２１を参照すると、本発明の第３の実
施の形態においては、一定の時間を推定する遅延回路列
１と、推定された遅延時間を再現する遅延回路列２から
構成される同期式遅延回路を有し、さらに入力バッファ
３、クロックドライバ４、入力バッファダミー５、モニ
タ信号発生回路９、第１、第２の切替器（スイッチ）１
０Ａ、１０Ｂを備えて構成されている。

【０１０６】第１切替器１０Ａは、入力バッファ３の出
力と、遅延再現用の遅延回路列２の出力とを制御信号Ｓ
ＭＤＡＣＴで切り替え、クロックドライバ４とモニタ信
号発生回路９に供給する。また第２の切替器１０Ｂは、
入力バッファ３の出力と入力バッファダミー５の出力を
入力し、一方をクロック周期測定用の遅延回路列１の入
力の供給する。

【０１０７】クロック周期測定用の遅延回路列１をクロ
ック信号を通過させることでクロック周期の測定を行う
が、クロックパルスがクロックドライバ４を進行してい
る期間、および、入力バッファダミー５を通過している
期間などのクロックスキューの原因となる期間中、遅延
回路列１をクロック信号が進行しないようにして、クロ
ック周期ｔＣＫの測定を中止する。

【０１０８】そのため、遅延回路列１を信号を進行する
期間は、丁度クロック周期ｔＣＫから、入力バッファ３
の遅延時間ｄ２とクロックドライバの遅延時間ｔｄ１を
差し引いた時間ｔＣＫ−（ｔｄ１＋ｔｄ２）となり、遅
延回路列２で再現される遅延時間もｔＣＫ−（ｔｄ１＋
ｔｄ２）になる。

【０１０９】結果として、クロッククロックパルスが、
入力バッファ３、遅延回路列２、クロックドライバ４の
通過に、丁度１クロック周期ｔＣＫ要し、内部クロック
７と外部クロック６と実質的にスキューが無くなる。

【０１１０】また、クロックドライバ４と入力バッファ
ダミー５をパルスが進行している期間のモニタ信号を出
力するための回路９をＳＲフリップフロップなどで構成
することで、クロックドライバ４と入力ドライバダミー
５の遅延量を足した時間がクロック周期ｔＣＫより長い
場合には、クロック周期ｔＣＫよりも長くなった分すな
わち、クロックドライバ４と入力ドライバ３の遅延量を
足した時間をクロック周期で割った時間の剰余に相当す
る時間だけのモニタ信号Ｄが出力され、測定用遅延回路
列１中でのクロック信号の進行を止めることが出来、ク
ロックドライバ４と入力バッファダミー５の遅延量を足
した時間がクロック周期ｔＣＫより長い場合にもクロッ
クスキューを除去することができる。

【０１１１】また、図２２に示したタイミングチャート
中のクロック信号の進行を止めるモニタ信号Ｄは、クロ
ックドライバ４中をクロックパルスが通過している期間
をモニタしているで、クロックが同期したときからクロ
ックドライバ４を進行するタイミングがｔＣＫ−（ｔｄ
１＋ｔｄ２）早くなる。

【０１１２】本発明の第３の実施の形態では、同期前
は、クロック信号は、入力バッファ３、第１の切替器１
０Ａ、クロックドライバ４、入力バッファダミー５を通
過し、その後、第２の切替器１０Ｂを通して測定遅延回
路列１中に入力することで、ｔＣＫ−（ｔｄ１＋ｔｄ
２）の時間を計測し、同期時に、モニタ信号Ｄを出力
し、ｔＣＫ−（ｔｄ１＋ｔｄ２）の時間を計測する。

【０１１３】このため、前記第１及び第２の実施の形態
のように、同期前から同期後に切り替わることで、１ク
ロック周期の間に、モニタ信号Ｄが２回出力されること
はない。

【０１１４】本発明の第３の実施の形態では、前記第１
の実施の形態において、図１（ｃ）の斜線（ハッチン
グ）を施したモニタ信号Ｄに対して一つ前の信号で止め
る。このため、本発明の第３の実施の形態においては、
スキューが除去されていない内部クロック信号７は一度
出るだけであり、前記第１の実施の形態よりも、１周期
早いタイミングでクロックスキューが除去される。

【０１１５】本発明の第３の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【０１１６】［実施例６］図２１は、本発明の第６の実
施例の構成を示す図である。図２２は、本発明の第６の
実施例の動作を説明するためのタイミングチャートであ
る。

【０１１７】本実施例においても、遅延回路列１、２の
具体的な回路構成は、前記第１乃至第４の実施例１と等
しい回路構成とされる。

【０１１８】本実施例では、クロック経路の切り替えを
外部信号ＳＭＤＡＣＴで行う（図２２では、ＳＭＤＡＣ
ＴがＬｏｗレベルになった）ことで、動作モードに入っ
た後に、外部クロック信号６が、内部クロック信号７と
して一度供給されたあとに、クロック信号を入力バッフ
ァ３からクロックドライバ４へクロックを通過する経路
を通過させ、入力バッファダミー５を通過し、その後、
測定用遅延回路列１に供給することで、ｔＣＫ−（ｔｄ
１＋ｔｄ２）の時間を計測し、次のクロック信号から
は、入力バッファ３、第２の切替器１０Ｂ（入力バッフ
ァ３の出力を選択）から、測定用遅延回路列１と遅延再
現用遅延回路列２を経て、第１の切替器１０Ａ（遅延回
路列２の出力を選択）、クロックドライバ４にいたる経
路に変更し、外部クロック６と内部クロック７のスキュ
ーを除去する、すなわち、同期させる。

【０１１９】この時から、モニタ信号Ｄを出力し、ｔＣ
Ｋ−（ｔｄ１＋ｔｄ２）の時間を計測する。

【０１２０】このため、前記した第１、第２の実施の形
態のように、同期前から同期後に切り替わることでモニ
タ信号Ｄが２回出力されることはない。

【０１２１】また、遅延回路列１、２は、直線状のもの
を示したが、すでに特開平８−２３７０９１号公報等で
示したように、リング状に配置し、クロック信号が回転
し、その回数をカウンタで計数する構成としてもよい。
この場合でも、前記第１乃至第４の実施例で用いた遅延
回路の形式すべてに適用できる。

【０１２２】［実施の形態４］図２３は、本発明の第４
の実施の形態の構成を示す図である。図２４は、本発明
の第４の実施の形態の動作を説明するためのタイミング
チャートである。

【０１２３】図２３を参照すると、本発明の第４の実施
の形態においては、一定の時間を測定する遅延回路列１
と、測定された遅延時間を再現する遅延回路列２から構
成される同期式遅延回路を有し、さらに入力バアファ
３、クロックドライバ４、入力バッファダミー５、モニ
タ信号発生回路９を備えて構成されている。クロック周
期を測定用の遅延回路列１を信号を通過させることで測
定するが、クロックパルスがクロックドライバ４を進行
している期間および、入力バッファダミー５通過期間な
どのクロックスキューの原因となる期間分、遅延回路列
１をクロック信号が進行しないようにして、クロック周
期ｔＣＫの測定を中止する。

【０１２４】そのため、遅延回路列１を信号を進行する
期間が丁度クロック周期ｔＣＫから、入力バッファ３の
遅延時間ｄ２とクロックドライバ４の遅延時間ｔＤ１を
差し引いた時間ｔＣＫ−（ｔｄ１＋ｔｄ２）になり、遅
延回路列０２で再現される遅延時間もｔＣＫ−（ｔｄ１
＋ｔｄ２）になる。結果として、クロッククロックパル
スが、入力バッファ３、遅延回路列２、クロックドライ
バ４を通過に丁度１クロック要し、外部クロックと実質
的にスキューが無くなる。

【０１２５】また、クロックドライバ４と入力バッファ
ダミー５をクロックパルスが進行している期間、モニタ
信号Ｄを出力するための回路９をＳＲフリップフロップ
などで構成することで、クロックドライバ４と入力バッ
ファダミー５の遅延量を足した時間がクロック周期ｔＣ
Ｋよりも長い場合には、クロック周期ｔＣＫより長くな
った分、すなわち、クロックドライバ４の遅延量ｔｄ２
と入力バッファ３の遅延量ｔｄ１を足した時間（ｔｄ１
＋ｔｄ２）をクロック周期ｔＣＫで割った時間の剰余に
相当する時間だけモニタ信号Ｄが出力され、クロック周
期測定用の遅延回路列１中の信号の進行を止めることが
出来、クロックドライバ４と入力バッファダミー５の遅
延量を足した時間がクロック周期ｔＣＫよりも長い場合
であってもクロックスキューの除去ができる。

【０１２６】また、図２４に示したタイミングチャート
において、クロック信号の進行を止めるモニタ信号Ｄ
は、クロックドライバ４中をクロックパルスが通過して
いる期間をモニタするので、クロックが同期したときか
らクロックドライバ４を進行するタイミングがｔＣＫ−
（ｔｄ１＋ｔｄ２）早くなる。

【０１２７】本発明の第４の実施の形態では、常にクロ
ック信号は、入力バッファ３、遅延回路列１、２、クロ
ックドライバ４と入力バッファダミー５を通過する。そ
のため、同期前は、その後、測定遅延回路列１中に入る
ことで、クロック周期ｔＣＫの時間を計測して、再現
し、同期時には、モニタ信号Ｄを出力し、ｔＣＫ−（ｔ
ｄ１＋ｔｄ２）の時間を計測する。

【０１２８】このため、前記第１、及び第２の実施の形
態と同様に、同期前から後とに切り替わることで、１周
期の間に、モニタ信号Ｄが２回出力されることがある。
本発明の第４の実施の形態においては、モニタ信号Ｄが
２回出力されることを防ぐための対策としては、前記第
１、第２の実施の形態の方式に準ずる。

【０１２９】本発明の第４の実施の形態においては、ク
ロックの経路を変更する必要がないことから、クロック
経路（配線長）を短くでき、より短い周期、高い周波数
のクロック信号を取り扱うことが可能になる。

【０１３０】上記した本発明の第４の実施の形態につい
てさらに詳細に説明すべく、本発明の実施例について図
面を参照して説明する。

【０１３１】［実施例７］図２３は、本発明の第７の実
施例の構成を示す図である。図２４は、本発明の第４の
実施例の動作を説明するためのタイミングチャートであ
る。

【０１３２】図２３を参照すると、本実施例でも、遅延
回路列１、２の具体的な回路構成は、前記第１乃至第４
の実施例と等しい回路構成で実現される。

【０１３３】本実施例では、常にクロック信号は、入力
バッファ３、遅延回路列１、２、クロックドライバ４と
入力バッファダミー５を通過する。このため、本実施例
においては、同期動作モードに入った後に、クロックモ
ニタ信号Ｄを発生させ、ｔＣＫ−（ｔｄ１＋ｔｄ２）の
時間を遅延回路列１で計測し、ｔＣＫ−（ｔｄ１＋ｔｄ
２）の時間を遅延回路列２で再現することで、クロック
スキューの無い内部クロック７を発生する。

【０１３４】本実施例では、回路の動作モードに入った
後に、一度クロックモニタ信号Ｄが発生したあとの２回
目のクロックモニタ信号Ｄ（図２４の斜線（ハッチン
グ）を施したモニタ信号Ｄ）、または、その次のクロッ
クモニタ信号Ｄでは、遅延回路列１を作用させない。こ
れにより、１周期中に、２回モニタ信号Ｄが遅延回路列
１に作用させることを回避し、常に、ｔＣＫ−（ｔｄ１
＋ｔｄ２）を発生させる。

【０１３５】また、本実施例においても、遅延回路列
１、２は、遅延素子を直線状に配置したものに限定され
るものでなく、すでに特開平８−２３７０９１号公報に
示したように、リング状に配置し、クロック信号が回転
し、その回数をカウンタで計数する構成としてもよい。
この場合でも、前記第１乃至第４の実施例で用いた遅延
回路の形式すべてに適用できる。

【０１３６】［実施の形態５］図２５、及び図２６を参
照して既に説明したように、倍周波数およびＤｕｔｙ５
０発生回路とスキュー除去回路を同期遅延回路を用いて
構成した従来の回路においては、クロックスキュー除去
に２クロック周期と、倍周波数およびＤｕｔｙ５０に
１．５周期の、計３．５周期で、クロックスキューの無
い内部クロック倍周波数、およびＤｕｔｙ５０のクロッ
クを得ることができる。しかし、この従来の同期遅延回
路では、クロックスキュー除去に、２クロック周期と、
倍周波数および、Ｄｕｔｙ５０に１．５周期それぞれ直
列で行うため、スキュー除去に要する時間として３．５
クロック（３．５ｔＣＫ）要している。

【０１３７】図２７は、本発明の第５の実施の形態の構
成を示す図である。図２８は、本発明の第５の実施の形
態の動作を説明するためのタイミングチャートである。

【０１３８】図２７を参照すると、本発明の第５の実施
の形態においては、前記第１乃至第３の実施の形態で説
明した、入力バッファ３、第１の切替器１０Ａ、クロッ
クドライバ４、入力バッファダミー５、及びモニタ信号
発生回路９と、クロック周期測定用遅延回路列１及びク
ロック周期再現用遅延回路列２からなる同期遅延回路か
らなるクロックスキュー除去のための回路構成に加え
て、一定の時間を測定する遅延回路列１Ａ、測定された
遅延時間に比例した遅延時間を再現する速度可変遅延回
路列２Ａ、第２の切替器（スイッチ）１０Ｂ、合成回路
９Ａを備えた構成とされている。

【０１３９】入力バッファ３の出力（Ａ）と、クロック
周期再現用の遅延回路列２の出力（Ｅ１）が第２の切替
器（スイッチ）１０Ｂに入力し、第２の切替器１０Ｂの
出力が、測定用遅延回路列１Ａに接続する。

【０１４０】遅延回路列２と速度可変遅延回路列２Ａの
出力が信号合成回路９Ａに入力され信号合成回路９Ａの
出力は、第１の切替器１０Ａに入力され、第１の切替器
１０Ａの出力はクロックドライバ４とモニタ信号発生回
路９に供給される。

【０１４１】クロック周期測定用の遅延回路列１Ａを信
号を通過させることで測定するが、まず、入力バッファ
３の出力でクロック周期を測定し、周期再現用の遅延回
路列２から信号（Ｅ１）が出力されたところで、この遅
延回路列２からの信号でクロック周期を測定する。

【０１４２】測定された遅延時間に比例した遅延時間を
再現する速度可変遅延回路列２Ａは、周期測定用の遅延
回路列１Ａが、第２の切替器１０Ｂで選択された遅延回
路列２からの信号又は入力バッファ３の出力で、クロッ
ク周期を測定した場合のいずれの場合にも、測定された
遅延時間に比例した遅延時間を再現する。速度可変遅延
回路列２Ａは、遅延回路列２からの信号で出力を制御す
るが、この間、時間差が生じる。その時間差の間、クロ
ック周期ｔＣＫの測定を中止する。

【０１４３】このため、前記第１乃至第３の実施の形態
で説明した遅延回路列１、遅延回路列２で、外部クロッ
クと実質的にスキューが無いクロックが出力される前
に、遅延回路列１Ａでクロック周期の測定が可能にな
り、遅延回路列２から、スキューが無いクロックが出力
されたときに、直ちにクロック周期に比例した遅延量を
もつ遅延回路列２Ａにクロックを通過させることが出来
る。

【０１４４】従って、遅延回路列２の出力、遅延回路列
２Ａの出力を信号合成回路９Ａで合成することにより、
外部クロック６と実質的にスキューが無い、２倍周期の
内部クロッ７ク、およびＤｕｔｙ５０のクロックを２周
期で得ることができる。

【０１４５】上記した本発明の第５の実施の形態につい
てさらに詳細に説明すべく、本発明の実施例について図
面を参照して説明する。

【０１４６】［実施例８］図２７は、本発明の第８の実
施例の構成を示す図である。図２８は、本発明の第８の
実施例の動作を説明するためのタイミングチャートであ
る。図２７を参照すると、遅延回路列１、２、及び遅延
回路列１Ａ、２Ａの具体的な回路は、前記第１乃至第４
の実施例と等しい回路構成で実現できる。

【０１４７】周期測定用の遅延回路列１Ａに対し、周期
再現用の遅延回路列２Ａの遅延時間はちょうど１／２と
されている。この周期遅延回路列２Ａの遅延回路は、素
子数、駆動能力差、遅延時間差で実現される。その回路
構成のいくつかの例について図２９及至図３２に示す。

【０１４８】図２９を参照すると、測定用の遅延回路列
１１と、遅延回路列１１を伝搬するクロックの遅延回路
列１２への転送を制御する制御回路１８と、遅延再現用
の遅延回路列１２からなり、遅延回路列１１の遅延回路
の素子数（ＮＡＮＤ及びインバータで構成される遅延素
子）は一段あたり、遅延回路列１２の２倍の素子数とな
っている。このため周期測定用の遅延回路列１１に対
し、周期再現用の遅延回路列１２の遅延時間はちょうど
１／２とされている。なお、遅延回路列１１の各遅延回
路は、モニタ信号Ｄに基づきＰＭＯＳ、ＮＭＯＳトラン
ジスタがオン・オフして電源路のオン・オフを制御する
ことで、遅延回路（ＮＡＮＤ回路とインバータ回路）の
活性・非活性が制御される構成とされている。また遅延
回路列１２の遅延回路は常時活性化されている。

【０１４９】図３０は、遅延回路列１１の遅延回路の負
荷（負荷調整用ＮＡＮＤ）を一段あたり、遅延回路列１
２の２倍の個数に設定したものである。

【０１５０】図３１は、遅延回路列１２の遅延回路の一
段当たりの駆動能力を、遅延回路列１１の２倍に設定し
たものである。すなわち遅延回路列１２においては一段
あたりクロックドインバータが並列に２個接続されてい
る。また遅延回路列１２のクロックドインバータは遅延
回路列１１のクロックドインバータの活性・非活性を制
御する信号ＡＡの相補信号により活性・非活性が制御さ
れる。

【０１５１】図３２も、遅延回路列１２の遅延回路の一
段当たりの駆動能力を、遅延回路列１１の２倍に設定し
たものであり、遅延回路列１１では遅延回路一段あたり
クロックドインバータ２段で構成され、遅延回路列１２
では遅延回路一段あたり並列接続されたクロックドイン
バータ２段で構成される。なお、図３２においては、周
期測定用の遅延回路列１１のクロックドインバータの活
性化・非活性化を制御するＰＭＯＳ、ＮＭＯＳトランジ
スタ（例えばＮＰ１２、ＭＰ１２）のゲート端子には、
モニタ信号Ｄと、Ａ（外部クロック入力）の分周信号Ａ
Ａとの論理積（ＡＮＤ）出力及びその反転値で制御さ
れ、遅延再現用の遅延経路列１２のクロックドインバー
タの活性化・非活性化を制御するＰＭＯＳ、ＮＭＯＳト
ランジスタゲート端子には、分周信号ＡＡの相補信号及
びその反転値で制御される。

【０１５２】また、これまで示した実施例では、単相の
クロック信号を外部入力していたが、外部から入力する
クロック６が相補クロック信号であり、該相補クロック
信号の立ち上がり、または、立ち下がりのエッジを交互
に利用することでも、本発明を実施することができる。
この場合、クロック信号の進行する距離は、クロック周
期の１／２で済むので、回路規模を縮小するという効果
がある。

【０１５３】また、図１１及び図１３に示した方式で
は、パルスエッジを用いるため、単相クロック入力で
は、分周する必要があったが、相補信号を用いれば、分
周する必要が無くなるメリットがある。

【０１５４】さらに、外部から入力するクロックが相補
クロック信号であり、該相補クロック信号の立ち上が
り、または、立ち下がりのエッジを交互に利用する回路
構成を２組用い出力を相補信号とすることで、実質的な
動作周波数を高めることも可能である。

【０１５５】［実施例９］本発明の第９の実施例につい
て以下に説明する。本実施例は、図２７を参照して説明
した前記第８の実施例とほぼ同じ構成であるが、切替回
路の数を減らしたものである。図３３は、本発明の第９
の実施例の構成を示す図である。図３３を参照すると、
本実施例においては、図２７の第２の切替器（スイッ
チ）１０Ｂが省かれており、第１の切替器（スイッチ）
１０Ａの出力が、クロックドライバ４、モニタ信号発生
回路９、及び遅延回路列１Ａに入力されており、遅延回
路列２と遅延回路列２Ａ（遅延時間は測定用遅延回路列
１Ａの１／ｎ）の出力が、信号合成回路９Ａで合成さ
れ、合成された信号が第１の切替器１０からクロックド
ライバ４を経て内部クロック７として供給される。この
構成において、切替器１０は、はじめに入力バッファ３
からの外部クロックを選択してクロックドライバ４から
内部クロック信号７を供給し、遅延回路列１、２、遅延
回路列１Ａ、２Ａにも入力バッファ３の出力が供給さ
れ、同期後、信号合成回路９Ａからの出力を選択する。

【０１５６】また、遅延回路列１、２、１Ａ、２Ａは、
直線状に図示したが、すでに特開平８−２３７０９１に
示したように、リング状に配置し、クロック信号が回転
し、その回数をカウンターで係数する方法を用いても良
い、この場合でも、実施例１から４で用いた遅延回路の
形式すべてに適用できる。

【０１５７】

【発明の効果】以上説明したように、本発明によれば、
クロックの周期を、クロックパルスまたは、クロックパ
ルスエッジの進行時間として測定し、クロックドライバ
の遅延量を、クロックパルスの進行を止めることで測定
し、クロック周期から、クロックドライバの遅延量を取
り除いた時間を測定するような構成としたことにより、
クロックドライバのダミー遅延回路を不要としている。

【０１５８】このため、本発明によれば、ＡＳＩＣなど
のクロック遅延量がチップごとに異なるデバイスにも適
用しても、配線の設計変更ごとにクロックドライバダミ
ーの設計を行う必要がなく、クロックドライバダミー分
の領域をレイアウトを考慮する必要が無く、効率良く、
経済的な設計を可能とするという効果を奏する。

【０１５９】また、本発明においては、実際のクロック
ドライバの遅延量をクロック周期から取り除いた時間を
直接測定するので、使用中にデバイスの温度変化などに
よりドライバの遅延時間が変化しても、クロックドライ
バのダミーと元のクロックドライバとの遅延量の差によ
るスキューそのものがなくなり精度、信頼性を著しく向
上する、という効果を奏する。

【０１６０】さらに本発明によれば、外部クロックと実
質的にスキューが無い倍周期の内部クロックおよびＤｕ
ｔｙ５０の内部クロックを得るのに要する時間を短縮
し、例えば従来３．５周期要していたものを２周期で得
ることができるという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成及びタイミングチャ
ート図である。

【図２】本発明の第１の実施例の回路構成を示す図であ
る。

【図３】本発明の第１の実施例の素子構成の一例を示す
図である。

【図４】本発明の第１の実施例のマクロ構成を示す図で
ある。

【図５】本発明の第１の実施例におけるマクロのチップ
内配置を示す図である。

【図６】本発明の第２の実施例の回路構成を示す図であ
る。

【図７】本発明の第３の実施例の回路構成を示す図であ
る。

【図８】本発明の第４の実施例の回路構成を示す図であ
る。

【図９】従来技術の回路構成を示す図である。

【図１０】従来技術の第１の回路構成を示す図である。

【図１１】従来技術の第２の回路構成を示す図である。

【図１２】従来技術の第３の回路構成を示す図である。

【図１３】従来技術の第４の回路構成を示す図である。

【図１４】同期遅延回路を用いない場合の回路構成、及
びタイミングチャートを示す図である。

【図１５】従来の同期遅延回路を用いた場合の回路構成
及びタイミングチャートを示す図である。

【図１６】ダミー遅延回路とクロックドライバの遅延特
性図である。

【図１７】本発明の第２の実施の形態の構成を示す図で
ある。

【図１８】本発明の第２の実施の形態の動作を説明する
ためのタイミング図である。

【図１９】本発明の第５の実施例の回路構成を示す図で
ある。

【図２０】本発明の第５の実施例の動作を説明するため
のタイミング図である。

【図２１】本発明の第３の実施の形態（第６の実施例）
の構成を示す図である。

【図２２】本発明の第３の実施の形態の動作を説明する
ためのタイミング図である。

【図２３】本発明の第４の実施の形態（第７の実施例）
の構成を示す図である。

【図２４】本発明の第４の実施の形態の動作を説明する
ためのタイミングチャートである。

【図２５】倍速周波数、デューティ５０の内部クロック
を生成する同期遅延回路の構成を示す図である。

【図２６】図２５に示した同期遅延回路の動作を説明す
るためのタイミング図である。

【図２７】本発明の第４の実施の形態（第８の実施例）
の構成を示す図である。

【図２８】本発明の第４の実施の形態の動作を説明する
ためのタイミングチャートである。

【図２９】本発明の第４の実施の形態における遅延回路
列の構成の一例を示す図である（その１）。

【図３０】本発明の第４の実施の形態における遅延回路
列の構成の一例を示す図である（その２）。

【図３１】本発明の第４の実施の形態における遅延回路
列の構成の一例を示す図である（その３）。

【図３２】本発明の第４の実施の形態における遅延回路
列の構成の一例を示す図である（その４）。

【図３３】本発明の第５の実施の形態（第９の実施例）
の構成を示す図である。

【符号の説明】

１、２、１１、１２、９０１、９０２遅延回路列３、１３、９０３入力バッファ４、１４、９０４クロックドライバ１５、０５、９０５Ａ入力バッファダミー６、１６、９０６外部クロック７、１７、９０７内部クロック８、２０、９０８同期遅延回路マクロ９、１９モニタ信号発生回路１０切替器１８制御回路列２２ラツチ回路列２３選択回路列２４１／２分周回路９０５ダミー遅延回路９０６ＢクロックドライバダミーＭＰ＊Ｐ型ＭＯＳトランジスタＭＮ＊Ｎ型ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】クロック信号を制御する同期遅延回路にお
いて、一定の期間、パルスまたはパルスエッジを進行させる第
１の遅延回路列と、前記第１の遅延回路列中をパルスまたはパルスエッジが
進行した長さと比例した長さ分、パルスまたはパルスエ
ッジを通過させることが可能な第２の遅延回路列と、クロックドライバ中をクロックパルスが進行している期
間モニタ信号を出力する回路と、を有し、前記モニタ信号出力中は、前記第一の遅延回路列中にお
いてパルスまたはパルスエッジの進行を止める、ことを特徴とする同期遅延回路。
【請求項２】前記第一の遅延回路列を構成する遅延回路
素子が、前記モニタ信号で制御されるクロックドインバ
ータなどからなることを特徴とする請求項１記載の同期
遅延回路。
【請求項３】クロック信号を制御する同期遅延回路であ
って、入力したクロック信号を、一定の期間、進行させる第１
の遅延回路列と、前記第１の遅延回路列からクロック信号を入力し、前記
第１の遅延回路列を前記クロック信号が進行した長さに
比例した長さ分だけ、前記入力したクロック信号を通過
させることが可能な第２の遅延回路列と、入力したクロック信号が、内部クロック信号を出力する
クロックドライバ中を進行している期間、モニタ信号を
出力するモニタ信号発生回路と、を有し、前記モニタ信号出力中は、前記第一の遅延回路列中にお
いてクロック信号の進行を止める、ように構成されてな
る同期遅延回路を含む、ことを特徴とする半導体集積回
路装置。
【請求項４】前記第一の遅延回路列を構成する遅延回路
素子が前記モニタ信号で制御されるクロックドインバー
タなどからなることを特徴とする請求項３記載の同期遅
延回路。
【請求項５】前記第２の遅延回路列の出力と、外部クロ
ックを入力する入力バッファの出力とを切替える切替器
を備え、前記切替器の出力を前記クロックドライバに接
続してなることを特徴とする請求項３又は４記載の半導
体集積回路装置。
【請求項６】前記モニタ信号発生回路が前記クロックド
ライバの入力及び出力でリセット及びセットされるフリ
ップフロップからなることを特徴とする請求項３記載の
半導体集積回路装置。
【請求項７】クロック信号を制御する同期遅延回路であ
って、入力したクロック信号を、一定の期間、進行させる第１
の遅延回路列と、前記第１の遅延回路列からクロック信号を入力し、前記
第１の遅延回路列を前記クロック信号が進行した長さに
比例した長さ分だけ、前記入力したクロック信号を通過
させることが可能な第２の遅延回路列と、入力したクロック信号が、内部クロック信号を出力する
クロックドライバ中を進行している期間、モニタ信号を
出力するモニタ信号発生回路と、前記第２の遅延回路列の出力と前記入力バッファの出力
とを切替える切替器と、を備え、前記モニタ信号出力中は、前記第一の遅延回路列中にお
いてクロック信号の進行を止めるように構成されてなる
同期遅延回路マクロを含む、ことを特徴とする半導体集
積回路装置。
【請求項８】前記第１遅延回路列と前記第２の遅延回路
列が信号伝搬方向について逆向きに配置され、前記遅延
回路列をクロック信号が進行し、次のクロックパルス信
号が前記入力バッファから出力したときに制御回路を介
して前記第２遅延回路列に入力する、ことを特徴とする
請求項３記載の半導体集積回路装置。
【請求項９】前記第１遅延回路列と前記第２の遅延回路
列が信号伝搬方向について逆向きに配置され、前記遅延
回路列をクロック信号が進行し、次のクロックパルス信
号が前記入力バッファから出力したときに前記第２遅延
回路列に入力する、ことを特徴とする請求項３記載の半
導体集積回路装置。
【請求項１０】前記第１遅延回路列と前記第２の遅延回
路列が信号伝搬方向について等しい向きに配置され、前
記遅延回路列をクロック信号が進行し、次のクロックパ
ルス信号が前記入力バッファから出力したときに前記第
２の遅延回路列の出力を選択する、ことを特徴とする請
求項３記載の半導体集積回路装置。
【請求項１１】前記第１遅延回路列と前記第２の遅延回
路列が信号伝搬方向について逆向きに配置され、前記遅
延回路列をクロック信号が進行し、次のクロックパルス
信号が前記入力バッファから出力したときに前記第２の
遅延回路列の出力を選択する、ことを特徴とする請求項
３記載の半導体集積回路装置。
【請求項１２】外部からのクロック信号を入力する入力
バッファの出力と前記第２の遅延回路列の出力とを切り
替えて前記クロックドライバに供給する切替器を備え、前記切替器が、前記モニタ信号発生回路からのモニタ信
号の１回目の出力の後に、外部からのクロック信号を入
力する前記入力バッファの出力と前記第２の遅延回路の
出力とを切り替える、ことを特徴とする請求項３記載の
半導体集積回路装置。
【請求項１３】外部からのクロック信号を入力する入力
バッファの出力と前記第２の遅延回路列の出力とを切り
替えて前記クロックドライバに供給する切替器を備え、回路動作時、はじめに外部クロック信号を前記入力バッ
ファから前記切替器を通して前記クロックドライバへク
ロックを通過する経路を通過させ、前記クロックドライ
バからの出力は内部クロックとして一度供給されたあ
と、前記入力バッファからクロックドライバへの経路か
ら前記入力バッファ、前記第１の遅延回路列への経路へ
切り替え、前記第２の遅延回路列からの出力が前記切替
器で選択されて前記クロックドライバを通して内部クロ
ック信号として供給される、ことを特徴とする請求項３
記載の半導体集積回路装置。
【請求項１４】前記モニタ信号の１回目の出力の後に、
次のモニタ信号を止めるように制御するように構成され
てなることを特徴とする請求項３記載の半導体集積回路
装置。
【請求項１５】外部クロックを入力する入力バッファと
等しい遅延時間を有する入力バッファダミー回路を有
し、前記クロックドライバと前記入力バッファダミー回
路とを直列形態に接続し、前記モニタ信号発生回路は、前記クロックドライバと前
記入力バッファ中をクロック信号が進行している期間モ
ニタ信号を出力する、ことを特徴とする請求項３乃至１
４のいずれか一に記載の半導体集積回路装置。
【請求項１６】前記入力バッファダミー回路の出力と、
前記入力バッファの出力とを切り替える第２の切替器を
備え、前記第２の切替器の出力が前記第１の遅延回路列
に入力され、前記第２の切替器は、前記入力バッファからの出力を、
前記第１の遅延回路列に入力する最初のクロックパルス
またはパルスエッジとして供給する、ことを特徴とする
請求項１５記載の半導体集積回路装置。
【請求項１７】クロック信号を制御する同期遅延回路で
あって、入力したクロック信号を、一定の期間、進行させる第１
の遅延回路列と、前記第１の遅延回路列からクロック信号を入力し、前記
第１の遅延回路列を前記クロック信号が進行した長さに
比例した長さ分だけ、前記入力したクロック信号を通過
させることが可能な第２の遅延回路列と、入力したクロック信号が、内部クロック信号を出力する
クロックドライバ及び該クロックドライバに接続する入
力バッファダミー回路中を進行している期間、モニタ信
号を出力するモニタ信号発生回路と、外部からのクロック信号を入力する入力バッファの出力
と前記第２の遅延回路列の出力とを切り替えて前記クロ
ックドライバに供給する第１の切替器と、前記入力バッファダミー回路の出力と、前記入力バッフ
ァの出力とを切り替えて前記第１の遅延回路列に供給す
る第２の切替器と、を備え、前記モニタ信号出力中は、前記第一の遅延回路列中にお
いてクロック信号の進行を止め、回路動作時、はじめに外部クロック信号を前記入力バッ
ファから前記第１の切替器を通して前記クロックドライ
バへクロックを通過する経路を通過させ、前記クロック
ドライバからの出力は内部クロックとして一度供給され
たあと、外部からのクロック信号を前記入力バッファか
ら前記クロックドライバへクロックを通過する経路を通
過させ、前記入力バッファダミーを回路通過し、その
後、前記第２の切替器から前記第１の遅延回路列に供給
することで、クロック周期ｔＣＫから前記入力バッファ
の遅延時間（ｔｄ１）と前記クロックドライバの遅延時
間（ｔｄ２）の和（ｔｄ１＋ｔｄ２）を差し引いた時間
を計測し、次のクロック信号からは、前記入力バッファ、前記第２
の切替器から、測定用の前記第１の遅延回路列と遅延再
現用の前記第２遅延回路列を経て、前記第１の切替器、
前記クロックドライバにいたる経路に変更し、前記外部
クロックと前記内部クロックのスキューを除去する、こ
とを特徴とする半導体集積回路装置。
【請求項１８】一定の間パルスまたはパルスエッジを進
行させる第３の遅延回路列と、前記第３の遅延回路列中をパルスまたはパルスエッジが
進行した長さと比例した長さをパルスまたはパルスエッ
ジを通過させることが可能な第４の遅延回路列とをさら
に有し、前記第３の遅延回路列中を進行させたのち、任意の期間
クロックを止めるように構成されてなる、ことを特徴と
する請求項３乃至１６のいずれか一に記載の半導体集積
回路装置。
【請求項１９】外部クロックを入力する入力バッファの
出力と、前記第２の遅延回路列の出力とを切り替える第
３の切替器をさらに備え、前記第３の切替器の出力が前
記第３の遅延回路列に入力されることを特徴とする請求
項１８記載の半導体集積回路装置。
【請求項２０】クロック信号を制御する同期遅延回路で
あって、入力バッファからしたクロック信号を、一定の期間、進
行させる第１の遅延回路列と、前記第１の遅延回路列からクロック信号を入力し、前記
第１の遅延回路列を前記クロック信号が進行した長さに
比例した長さ分だけ、前記入力したクロック信号を通過
させることが可能な第２の遅延回路列と、入力したクロック信号が、内部クロック信号を出力する
クロックドライバ及び該クロックドライバに接続する入
力バッファダミー回路中を進行している期間、モニタ信
号を出力するモニタ信号発生回路と、一定の間パルスまたはパルスエッジを進行させる第３の
遅延回路列と、前記第３の遅延回路列中をパルスまたはパルスエッジが
進行した長さと比例した長さをパルスまたはパルスエッ
ジを通過させ、速度可変の第４の遅延回路列と、前記第２の遅延回路列の出力と前記第４の遅延回路列の
出力を合成する信号合成回路と、前記信号合成回路の出力と前記入力バッファの出力を入
力しこのうち一方を前記クロックドライバ及び前記モニ
タ信号発生回路に供給する第１の切替器と、前記入力バッファの出力と前記第２の遅延回路列の出力
とを入力としこのうちの一方を前記第３の遅延回路列の
入力に供給する第２の切替器と、を備えたことを特徴とする半導体集積回路装置。
【請求項２１】クロック信号を制御する同期遅延回路で
あって、入力バッファからしたクロック信号を、一定の期間、進
行させる第１の遅延回路列と、前記第１の遅延回路列からクロック信号を入力し、前記
第１の遅延回路列を前記クロック信号が進行した長さに
比例した長さ分だけ、前記入力したクロック信号を通過
させることが可能な第２の遅延回路列と、入力したクロック信号が、内部クロック信号を出力する
クロックドライバ及び該クロックドライバに接続する入
力バッファダミー回路中を進行している期間、モニタ信
号を出力するモニタ信号発生回路と、一定の間パルスまたはパルスエッジを進行させる第３の
遅延回路列と、前記第３の遅延回路列中をパルスまたはパルスエッジが
進行した長さと比例した長さをパルスまたはパルスエッ
ジを通過させ、速度可変の第４の遅延回路列と、前記第２の遅延回路列の出力と前記第４の遅延回路列の
出力を合成する信号合成回路と、前記信号合成回路の出力と前記入力バッファの出力とを
入力しこのうち一方を前記クロックドライバ、前記モニ
タ信号発生回路、及び前記第３の遅延回路列に供給する
切替器と、を備えたことを特徴とする半導体集積回路装置。
【請求項２２】前記第３の遅延回路列の遅延回路素子と
前記第４の遅延回路列の遅延回路素子が、互いに異なる
素子数比で構成されることを特徴とする請求項１８乃至
２１のいずれか一に記載の半導体集積回路。
【請求項２３】前記第３の遅延回路列の遅延回路素子と
第４の遅延回路列が遅延回路素子が、互いに異なる負荷
比で構成されることを特徴とする請求項１８乃至２１の
いずれか一に記載の半導体集積回路装置。
【請求項２４】前記第３の遅延回路列の遅延回路素子と
第４の遅延回路列の遅延回路素子が互いに異なる駆動能
力比で構成されることを特徴とする請求項１８乃至２１
のいずれか一に記載の半導体集積回路装置。
【請求項２５】前記第１の遅延回路列と第２の遅延回路
列、第３の遅延回路列と第４の遅延回路列が、該遅延回
路列の遅延回路を構成するＰＭＯＳ、ＮＭＯＳトランジ
スタを別々に駆動するように構成されてなる遅延回路よ
りなる、ことを特徴とする請求項１８乃至２１のいずれ
か一に記載の半導体集積回路装置。
【請求項２６】外部から入力するクロックパルスまたは
エッジが相補クロック信号であり、該相補クロック信号
の立ち上がりまたは立ち下がりのエッジを交互に利用す
ることを特徴とする請求項３乃至２５のいずれか一に記
載の半導体集積回路装置。
【請求項２７】外部から入力するクロックパルスまたは
エッジが相補クロック信号であり、該相補クロック信号
の立ち上がりまたは立ち下がりのエッジの一方を相互に
利用する回路を２組有することを特徴とする請求項３乃
至２５のいずれか一に記載の半導体集積回路装置。
【請求項２８】前記各遅延回路列のうち少なくとも一つ
が、遅延素子をリング状に配置し、クロック信号が回転
しその回数をカウンタで計数するように構成されてなる
ことを特徴とする請求項３乃至２７のいずれか一に記載
の半導体集積回路装置。