JP3139475B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に係り、特に、外部クロック信号に基づいて、タイミン
グ変動を抑えた内部クロック信号を生成するための半導
体集積回路に関する。
に係り、特に、外部クロック信号に基づいて、タイミン
グ変動を抑えた内部クロック信号を生成するための半導
体集積回路に関する。
【０００２】
【従来の技術】クロック信号に同期して動作する装置に
おいては、外部クロック信号を受信回路で受信し増幅し
て、内部クロック信号を生成して、装置のクロック信号
制御に使用する方法がとられるが、この際、装置規模が
増大するのに伴って、内部クロック信号の生成時に生じ
る遅延時間が、クロック周期に対して相対的に大きくな
り、装置動作に支障をきたす場合があった。
おいては、外部クロック信号を受信回路で受信し増幅し
て、内部クロック信号を生成して、装置のクロック信号
制御に使用する方法がとられるが、この際、装置規模が
増大するのに伴って、内部クロック信号の生成時に生じ
る遅延時間が、クロック周期に対して相対的に大きくな
り、装置動作に支障をきたす場合があった。
【０００３】従来、外部クロック信号に対する内部クロ
ック信号の遅延時間を少なくするために、入力クロック
信号と出力クロック信号との位相差に対応する電圧を増
幅して、電圧制御発振器の制御信号として帰還すること
によって、電圧制御発振器から出力する内部クロック信
号の周波数を外部クロック信号に追従させるようにし
た、位相同期ループ（Phase Locked Loop:ＰＬＬ）を使
用して、外部クロック信号に同期した内部クロック信号
を生成する方法が知られている。しかしながら、ＰＬＬ
では、外部クロック信号に対する同期動作の収束に時間
がかかるため、待機状態で電源供給を停止する装置の場
合には、内部クロック信号を使用する必要が生じた場合
でも、直ちに使用可能な状態にならないので、装置動作
上の障害になることがある。
ック信号の遅延時間を少なくするために、入力クロック
信号と出力クロック信号との位相差に対応する電圧を増
幅して、電圧制御発振器の制御信号として帰還すること
によって、電圧制御発振器から出力する内部クロック信
号の周波数を外部クロック信号に追従させるようにし
た、位相同期ループ（Phase Locked Loop:ＰＬＬ）を使
用して、外部クロック信号に同期した内部クロック信号
を生成する方法が知られている。しかしながら、ＰＬＬ
では、外部クロック信号に対する同期動作の収束に時間
がかかるため、待機状態で電源供給を停止する装置の場
合には、内部クロック信号を使用する必要が生じた場合
でも、直ちに使用可能な状態にならないので、装置動作
上の障害になることがある。
【０００４】これに対して、実効的に１周期以内に外部
クロック信号と内部クロック信号との位相差をなくすこ
とができるものとして、レジスタ制御ＤＬＬ（Register
Controled Delay Locked loop：ＲＤＬＬ）及びＳＭＤ
（Synchronous Mirror Delay）が知られている。
クロック信号と内部クロック信号との位相差をなくすこ
とができるものとして、レジスタ制御ＤＬＬ（Register
Controled Delay Locked loop：ＲＤＬＬ）及びＳＭＤ
（Synchronous Mirror Delay）が知られている。
【０００５】ＲＤＬＬにおいては、外部クロック信号
と、外部クロック信号を受信回路及び増幅回路の遅延時
間と等しい時間遅延したクロック信号との位相差を検出
し、検出結果に応じて複数段からなるシフトレジスタ回
路のいずれかの段をセットし、セットされた段のシフト
レジスタ回路出力によって、複数段からなる遅延回路列
のいずれかの節点を選択して、外部クロック信号をこの
節点で定まる時間遅延して、内部クロック信号を生成す
るように構成する。そして、外部クロック信号が安定な
状態で、シフトレジスタ回路を設定して、外部クロック
信号と内部クロック信号との位相差がなくなるようにす
るので、外部クロック信号と内部クロック信号との位相
差がなくなるまでに必要な時間を、実効的にクロック１
周期にすることができる。したがって、ＲＤＬＬの場合
は、内部クロック信号を使用しないときは、電源供給を
停止して、待機状態での消費電力を逓減することができ
る。
と、外部クロック信号を受信回路及び増幅回路の遅延時
間と等しい時間遅延したクロック信号との位相差を検出
し、検出結果に応じて複数段からなるシフトレジスタ回
路のいずれかの段をセットし、セットされた段のシフト
レジスタ回路出力によって、複数段からなる遅延回路列
のいずれかの節点を選択して、外部クロック信号をこの
節点で定まる時間遅延して、内部クロック信号を生成す
るように構成する。そして、外部クロック信号が安定な
状態で、シフトレジスタ回路を設定して、外部クロック
信号と内部クロック信号との位相差がなくなるようにす
るので、外部クロック信号と内部クロック信号との位相
差がなくなるまでに必要な時間を、実効的にクロック１
周期にすることができる。したがって、ＲＤＬＬの場合
は、内部クロック信号を使用しないときは、電源供給を
停止して、待機状態での消費電力を逓減することができ
る。
【０００６】また、ＳＭＤにおいては、外部クロック信
号を受信回路及び増幅回路の遅延時間と等しい時間遅延
したクロック信号を第１の遅延回路列を伝搬させるとと
もに、次の周期の外部クロック信号によってゲート群を
制御して、第１の遅延回路列を伝搬したパルスを第２の
遅延回路列に移して第１の遅延回路列と反対方向に伝搬
させて、内部クロック信号を生成する。この際、第１の
遅延回路列の伝搬時間と第２の遅延回路列の伝搬時間と
は常に等しくなるように構成されているので、さらに次
の周期に第２の遅延回路列から出力される内部クロック
信号は、外部クロック信号と同位相になる。したがって
ＳＭＤの場合は、クロック２周期で、内部クロック信号
と外部クロック信号との位相差をなくすことができとと
もに、内部クロック信号を使用しないときは、電源供給
を停止して、待機状態での消費電力を逓減することがで
きる。
号を受信回路及び増幅回路の遅延時間と等しい時間遅延
したクロック信号を第１の遅延回路列を伝搬させるとと
もに、次の周期の外部クロック信号によってゲート群を
制御して、第１の遅延回路列を伝搬したパルスを第２の
遅延回路列に移して第１の遅延回路列と反対方向に伝搬
させて、内部クロック信号を生成する。この際、第１の
遅延回路列の伝搬時間と第２の遅延回路列の伝搬時間と
は常に等しくなるように構成されているので、さらに次
の周期に第２の遅延回路列から出力される内部クロック
信号は、外部クロック信号と同位相になる。したがって
ＳＭＤの場合は、クロック２周期で、内部クロック信号
と外部クロック信号との位相差をなくすことができとと
もに、内部クロック信号を使用しないときは、電源供給
を停止して、待機状態での消費電力を逓減することがで
きる。
【０００７】しかしながら、ＲＤＬＬやＳＭＤの場合、
クロック信号が高速化すると、内部クロック信号の生成
タイミングにばらつきが生じた場合、クロック信号によ
るデータ入出力ウインドウ時間に対して動作余裕が低下
する。すなわち、クロック信号によってデータの入出力
を行う場合には、データ入力時に、クロック入力信号の
前後に、入力セットアップ時間と入力ホールド時間とが
規定されるとともに、データ出力時に、アクセス時間と
出力ホールド時間とが規定される。ＲＤＬＬの場合のク
ロック出力タイミングの分解能は、遅延素子１段分であ
り、ＳＭＤの場合は、第２の遅延回路列の入力端子の間
隔である遅延素子１段分であって、内部クロック信号の
タイミングは、クロックサイクル時間の変動時、この分
解能の範囲で変動するため、前述の入出力データに対す
る動作余裕が少なくなり、そのため、伝搬するパルス信
号の波形が崩れ、最悪の場合にはパルス信号の消失を招
くことになる。
クロック信号が高速化すると、内部クロック信号の生成
タイミングにばらつきが生じた場合、クロック信号によ
るデータ入出力ウインドウ時間に対して動作余裕が低下
する。すなわち、クロック信号によってデータの入出力
を行う場合には、データ入力時に、クロック入力信号の
前後に、入力セットアップ時間と入力ホールド時間とが
規定されるとともに、データ出力時に、アクセス時間と
出力ホールド時間とが規定される。ＲＤＬＬの場合のク
ロック出力タイミングの分解能は、遅延素子１段分であ
り、ＳＭＤの場合は、第２の遅延回路列の入力端子の間
隔である遅延素子１段分であって、内部クロック信号の
タイミングは、クロックサイクル時間の変動時、この分
解能の範囲で変動するため、前述の入出力データに対す
る動作余裕が少なくなり、そのため、伝搬するパルス信
号の波形が崩れ、最悪の場合にはパルス信号の消失を招
くことになる。
【０００８】これに対して、複数段からなる遅延回路中
のパルス波形の往復の伝搬時間によって、出力クロック
信号のタイミングを規正することによって、外部クロッ
ク信号に対して遅延がなく、かつ安定な内部クロック信
号を供給することができるようにしたクロック供給用半
導体集積回路が提案されている（例えば特願平９−１５
２６５６号参照）。
のパルス波形の往復の伝搬時間によって、出力クロック
信号のタイミングを規正することによって、外部クロッ
ク信号に対して遅延がなく、かつ安定な内部クロック信
号を供給することができるようにしたクロック供給用半
導体集積回路が提案されている（例えば特願平９−１５
２６５６号参照）。
【０００９】図１５は、従来のクロック供給用半導体集
積回路の電気的構成を示す図、図１６は、同半導体集積
回路における遅延回路列の構成を示す図、図１７は、同
半導体集積回路の動作を説明するためのタイミングチャ
ート、図１８は、同半導体集積回路におけるタイミング
ずれの増幅を説明する図、また、図１９は、遅延回路列
における、サイクル時間による出力タイミングの変化
（ジッタ）を説明する図である。
積回路の電気的構成を示す図、図１６は、同半導体集積
回路における遅延回路列の構成を示す図、図１７は、同
半導体集積回路の動作を説明するためのタイミングチャ
ート、図１８は、同半導体集積回路におけるタイミング
ずれの増幅を説明する図、また、図１９は、遅延回路列
における、サイクル時間による出力タイミングの変化
（ジッタ）を説明する図である。
【００１０】従来例の半導体集積回路は、図１５に示す
ように、受信回路１０と、極性制御回路２４と、制御回
路１１０，２１０と、遅延回路列１２０，２２０と、パ
ルス生成回路１３０，２３０と、オア回路４０とから概
略構成されている。受信回路１０は、エッジ検出回路を
有し、外部クロック信号を１を受信して、内部電源電位
に変換された内部信号２を出力する。極性制御回路２４
は、内部信号２の立ち上がりごとに論理レベルが交互に
反転する極性制御信号１０８、及び極性制御信号１０８
の反転信号である極性制御信号２０８を出力する。制御
回路１１０、２１０は、それぞれ極性制御信号１０８，
２０８によって定まる極性で、内部信号２の立ち上がり
でトグルする互いに逆相の制御信号１０１，１０２及び
２０１，２０２を発生するとともに、内部信号２から一
定時間遅れた入力信号１０３，２０３を発生する。遅延
回路列１２０，２２０は、直列に接続された複数段の遅
延素子からなり、入力信号１０３，２０３を図の右方向
に伝搬させるとともに、ある時期から折り返して反対方
向に伝搬させて、信号１０４，２０４を出力する。パル
ス生成回路１３０，２３０は、それぞれ、遅延回路列か
らの出力信号１０４，２０４の立ち上がりに応じて、出
力パルス１０５，２０５を生成する。オア回路４０は、
出力パルス１０５，２０５の論理和をとって、内部クロ
ック信号４を出力する。
ように、受信回路１０と、極性制御回路２４と、制御回
路１１０，２１０と、遅延回路列１２０，２２０と、パ
ルス生成回路１３０，２３０と、オア回路４０とから概
略構成されている。受信回路１０は、エッジ検出回路を
有し、外部クロック信号を１を受信して、内部電源電位
に変換された内部信号２を出力する。極性制御回路２４
は、内部信号２の立ち上がりごとに論理レベルが交互に
反転する極性制御信号１０８、及び極性制御信号１０８
の反転信号である極性制御信号２０８を出力する。制御
回路１１０、２１０は、それぞれ極性制御信号１０８，
２０８によって定まる極性で、内部信号２の立ち上がり
でトグルする互いに逆相の制御信号１０１，１０２及び
２０１，２０２を発生するとともに、内部信号２から一
定時間遅れた入力信号１０３，２０３を発生する。遅延
回路列１２０，２２０は、直列に接続された複数段の遅
延素子からなり、入力信号１０３，２０３を図の右方向
に伝搬させるとともに、ある時期から折り返して反対方
向に伝搬させて、信号１０４，２０４を出力する。パル
ス生成回路１３０，２３０は、それぞれ、遅延回路列か
らの出力信号１０４，２０４の立ち上がりに応じて、出
力パルス１０５，２０５を生成する。オア回路４０は、
出力パルス１０５，２０５の論理和をとって、内部クロ
ック信号４を出力する。
【００１１】遅延回路列１２０，２２０は、同一の構成
を有している。以下においては、図１６を用いて、遅延
回路列１２０について説明する。遅延回路列１２０は、
複数の同一構成の遅延素子１２０１，１２０２，…，１
２０ｋ、…、１２０ｎからなっている。以下、例えば遅
延素子１２０１について説明すると、遅延素子１２０１
は、２組の直列に接続された２個のＰｃｈトランジスタ
（ＴＰ１、ＴＰ２及びＴＰ３、ＴＰ４）と、２組の直列
に接続された２個のＮｃｈトランジスタ（ＴＮ１、ＴＮ
２及びＴＮ３、ＴＮ４）とからなり、入出力節点とな
る、第一、第二，第三，第四の節点Ａ０，Ｂ０，Ａ１，
Ｂ１を有している。
を有している。以下においては、図１６を用いて、遅延
回路列１２０について説明する。遅延回路列１２０は、
複数の同一構成の遅延素子１２０１，１２０２，…，１
２０ｋ、…、１２０ｎからなっている。以下、例えば遅
延素子１２０１について説明すると、遅延素子１２０１
は、２組の直列に接続された２個のＰｃｈトランジスタ
（ＴＰ１、ＴＰ２及びＴＰ３、ＴＰ４）と、２組の直列
に接続された２個のＮｃｈトランジスタ（ＴＮ１、ＴＮ
２及びＴＮ３、ＴＮ４）とからなり、入出力節点とな
る、第一、第二，第三，第四の節点Ａ０，Ｂ０，Ａ１，
Ｂ１を有している。
【００１２】遅延素子１２０１において、トランジスタ
ＴＰ１及びＴＮ２は、そのソースをそれぞれ電源及び接
地に接続され、ゲートに第一の制御信号１０１を接続さ
れている。トランジスタＴＰ３及びＴＮ４は、そのソー
スをそれぞれ電源及び接地に接続され、ゲートに第二の
制御信号１０２を接続されている。トランジスタＴＰ２
及びＴＮ１は、そのソースをそれぞれトランジスタＴＰ
１，ＴＮ２のドレインに接続され、ドレインを互いに接
続されて第二の節点Ｂ０を形成している。トランジスタ
ＴＰ４及びＴＮ３は、そのソースをそれぞれトランジス
タＴＰ３，ＴＮ４のドレインに接続され、ドレインを互
いに接続されて第三の節点Ａ１を形成している。さら
に、トランジスタＴＮ１のゲートは第一の節点Ａ０を形
成し、トランジスタＴＰ２のゲートは第三の節点Ａ１に
接続され、トランジスタＴＰ４のゲートは、第二の節点
Ｂ０に接続され、トランジスタＴＮ３のゲートは第四の
節点Ｂ１を形成している。
ＴＰ１及びＴＮ２は、そのソースをそれぞれ電源及び接
地に接続され、ゲートに第一の制御信号１０１を接続さ
れている。トランジスタＴＰ３及びＴＮ４は、そのソー
スをそれぞれ電源及び接地に接続され、ゲートに第二の
制御信号１０２を接続されている。トランジスタＴＰ２
及びＴＮ１は、そのソースをそれぞれトランジスタＴＰ
１，ＴＮ２のドレインに接続され、ドレインを互いに接
続されて第二の節点Ｂ０を形成している。トランジスタ
ＴＰ４及びＴＮ３は、そのソースをそれぞれトランジス
タＴＰ３，ＴＮ４のドレインに接続され、ドレインを互
いに接続されて第三の節点Ａ１を形成している。さら
に、トランジスタＴＮ１のゲートは第一の節点Ａ０を形
成し、トランジスタＴＰ２のゲートは第三の節点Ａ１に
接続され、トランジスタＴＰ４のゲートは、第二の節点
Ｂ０に接続され、トランジスタＴＮ３のゲートは第四の
節点Ｂ１を形成している。
【００１３】第一の制御信号１０１がハイレベルのと
き、第一の節点Ａ０がハイレベルになると、直列に接続
された２個のＮｃｈトランジスタＴＮ１，ＴＮ２が導通
し、第二の節点Ｂ０が放電してロウレベルになる。この
とき第二の制御信号１０２がロウレベルなので、直列に
接続された２個のＰｃｈトランジスタＴＰ３，ＴＰ４が
導通し、第三の節点Ａ１は充電されてハイレベルにな
る。また、第一の制御信号１０１がロウレベルのとき、
第二の制御信号１０２がハイレベルなので、第４の節点
Ｂ１がハイレベルになると、直列に接続された２個のＮ
ｃｈトランジスタＴＮ３，ＴＮ４が導通し、第三の節点
Ａ１が放電してロウレベルになる。第三の節点Ａ１がロ
ウレベルになると、直列に接続された２個のＰｃｈトラ
ンジスタＴＰ１，ＴＰ２が導通し、第二の節点Ｂ０は充
電されてハイレベルになる。
き、第一の節点Ａ０がハイレベルになると、直列に接続
された２個のＮｃｈトランジスタＴＮ１，ＴＮ２が導通
し、第二の節点Ｂ０が放電してロウレベルになる。この
とき第二の制御信号１０２がロウレベルなので、直列に
接続された２個のＰｃｈトランジスタＴＰ３，ＴＰ４が
導通し、第三の節点Ａ１は充電されてハイレベルにな
る。また、第一の制御信号１０１がロウレベルのとき、
第二の制御信号１０２がハイレベルなので、第４の節点
Ｂ１がハイレベルになると、直列に接続された２個のＮ
ｃｈトランジスタＴＮ３，ＴＮ４が導通し、第三の節点
Ａ１が放電してロウレベルになる。第三の節点Ａ１がロ
ウレベルになると、直列に接続された２個のＰｃｈトラ
ンジスタＴＰ１，ＴＰ２が導通し、第二の節点Ｂ０は充
電されてハイレベルになる。
【００１４】次に、図１５及び図１６を参照して、従来
例の半導体集積回路の動作を説明する。いま、内部信号
２が立ち上がると、第一の制御信号１０１がハイレベル
となり、第二の制御信号１０２がロウレベルとなる。制
御回路１１０からの入力信号１０３によって遅延回路列
１２０の節点Ａ０がハイレベルになると、節点Ｂ０が放
電してロウレベルになり、続いて節点Ａ１が充電されて
ハイレベルになる。以降順に、節点Ａｋ（ｋ＝０，１，
２，…，ｎ）は充電されてハイレベルになり、節点Ｂｋ
は放電してロウレベルになり、節点Ａｋ＋１は充電され
てハイレベルになる回路状態が移動することによって、
入力信号のエッジが遅延回路列１２０内を図１６の右方
向（ｋが大きくなる方向）に進行する（前進サイクル又
は測定サイクル：Forward ）。
例の半導体集積回路の動作を説明する。いま、内部信号
２が立ち上がると、第一の制御信号１０１がハイレベル
となり、第二の制御信号１０２がロウレベルとなる。制
御回路１１０からの入力信号１０３によって遅延回路列
１２０の節点Ａ０がハイレベルになると、節点Ｂ０が放
電してロウレベルになり、続いて節点Ａ１が充電されて
ハイレベルになる。以降順に、節点Ａｋ（ｋ＝０，１，
２，…，ｎ）は充電されてハイレベルになり、節点Ｂｋ
は放電してロウレベルになり、節点Ａｋ＋１は充電され
てハイレベルになる回路状態が移動することによって、
入力信号のエッジが遅延回路列１２０内を図１６の右方
向（ｋが大きくなる方向）に進行する（前進サイクル又
は測定サイクル：Forward ）。
【００１５】ある時刻において、次のサイクルの内部信
号２が立ち上がり、第一の制御信号１０１が反転してロ
ウレベルになり、第二の制御信号１０２が反転してハイ
レベルになったとき、遅延回路列の節点Ａｎが充電され
ている途中だったとすると、節点Ｂｎはハイレベルのま
まなので、節点Ａｎは充電された電荷量だけ放電され
る。以降、節点Ａｋが放電、節点Ｂｋが充電されなが
ら、遅延回路列１２０を図１６の左方向（ｋが小さくな
る方向）に進行し、最後に節点Ｂ０の信号、すなわち遅
延回路列１２０の出力信号１０４がハイレベルになる
（後退サイクル又は出力サイクル：Backward）。
号２が立ち上がり、第一の制御信号１０１が反転してロ
ウレベルになり、第二の制御信号１０２が反転してハイ
レベルになったとき、遅延回路列の節点Ａｎが充電され
ている途中だったとすると、節点Ｂｎはハイレベルのま
まなので、節点Ａｎは充電された電荷量だけ放電され
る。以降、節点Ａｋが放電、節点Ｂｋが充電されなが
ら、遅延回路列１２０を図１６の左方向（ｋが小さくな
る方向）に進行し、最後に節点Ｂ０の信号、すなわち遅
延回路列１２０の出力信号１０４がハイレベルになる
（後退サイクル又は出力サイクル：Backward）。
【００１６】パルス生成回路１３０は、出力信号１０４
と、これを遅延した信号との論理積をとることによっ
て、出力信号１０４の立ち上がりに対応する１ショット
パルスからなる出力パルス１０５を発生する。出力パル
ス１０５は、内部信号２の２倍の周期を有している。
と、これを遅延した信号との論理積をとることによっ
て、出力信号１０４の立ち上がりに対応する１ショット
パルスからなる出力パルス１０５を発生する。出力パル
ス１０５は、内部信号２の２倍の周期を有している。
【００１７】遅延回路列２２０における動作も同様であ
るが、この場合は、極性制御信号２０８が極性制御信号
１０８と逆相のため、第一の制御信号２０１、第二の制
御信号２０２、入力信号２０３は、それぞれ第一の制御
信号１０１、第二の制御信号１０２、入力信号１０３と
逆相の関係になる。そのため、出力パルス２０５は、出
力パルス１０５と同様に内部信号２の２倍の周期を有し
ているが、その位相は、出力パルス１０５に対して半周
期異なっている。そこでオア回路４０を介して出力パル
ス１０５，２０５の論理和をとることによって、内部信
号２と同じ周期を有する内部クロック信号４が得られ
る。
るが、この場合は、極性制御信号２０８が極性制御信号
１０８と逆相のため、第一の制御信号２０１、第二の制
御信号２０２、入力信号２０３は、それぞれ第一の制御
信号１０１、第二の制御信号１０２、入力信号１０３と
逆相の関係になる。そのため、出力パルス２０５は、出
力パルス１０５と同様に内部信号２の２倍の周期を有し
ているが、その位相は、出力パルス１０５に対して半周
期異なっている。そこでオア回路４０を介して出力パル
ス１０５，２０５の論理和をとることによって、内部信
号２と同じ周期を有する内部クロック信号４が得られ
る。
【００１８】次に、図１７を参照して、従来の半導体集
積回路における各部信号の位相関係を説明する。第一の
期間Ｃ１と第二の期間Ｃ２とにおいて、信号は同一経路
を互いに逆方向に伝搬する。遅延回路列を構成する各節
点の寄生容量は等しく、かつ遅延回路列を構成するＰｃ
ｈトランジスタ及びＮｃｈトランジスタの能力はそれぞ
れ等しいので、第一の期間Ｃ１に節点Ａ０が立ち上がっ
てから、節点Ａｋが立ち上がるまでの伝搬時間、すなわ
ち第一の期間に遅延回路列を伝搬する時間と、第二の期
間Ｃ２に節点Ｂｋが立ち上がってから、節点Ｂ０が立ち
上がるまでの伝搬時間、すなわち第二の期間に遅延回路
列を伝搬する時間とは等しい。
積回路における各部信号の位相関係を説明する。第一の
期間Ｃ１と第二の期間Ｃ２とにおいて、信号は同一経路
を互いに逆方向に伝搬する。遅延回路列を構成する各節
点の寄生容量は等しく、かつ遅延回路列を構成するＰｃ
ｈトランジスタ及びＮｃｈトランジスタの能力はそれぞ
れ等しいので、第一の期間Ｃ１に節点Ａ０が立ち上がっ
てから、節点Ａｋが立ち上がるまでの伝搬時間、すなわ
ち第一の期間に遅延回路列を伝搬する時間と、第二の期
間Ｃ２に節点Ｂｋが立ち上がってから、節点Ｂ０が立ち
上がるまでの伝搬時間、すなわち第二の期間に遅延回路
列を伝搬する時間とは等しい。
【００１９】外部クロック信号１が受信回路１０へ入力
されてから、制御回路１１０から遅延回路列１２０に対
する第一の制御信号１０１が出力されるまでの時間、す
なわち、受信回路１０と制御回路１１０における伝搬時
間をｔ１とし、遅延回路列１２０からの出力信号１０４
が、内部クロック信号４に出力されるまでの時間、すな
わち、パルス生成回路１３０及びオア回路４０の伝搬時
間をｔ２とし、第一の期間Ｃ１及び第二の期間Ｃ２にお
いて遅延回路列１２０を伝搬する時間をｔｄとする。一
方、制御回路１１０における遅延回路列入力信号１０３
に対する遅延時間は、ｔ１＋ｔ２になるように予め設定
されている。遅延回路列１２０の第一の制御信号１０１
がハイレベルである時間は、クロックのサイクル時間ｔ
ＣＫに等しく、これは第一の制御信号１０１が立ち上が
ってから、入力信号が第一の期間Ｃ１に遅延回路列１２
０を伝搬する時間に等しいので、ｔＣＫ＝ｔ１＋ｔ２＋
ｔｄである。
されてから、制御回路１１０から遅延回路列１２０に対
する第一の制御信号１０１が出力されるまでの時間、す
なわち、受信回路１０と制御回路１１０における伝搬時
間をｔ１とし、遅延回路列１２０からの出力信号１０４
が、内部クロック信号４に出力されるまでの時間、すな
わち、パルス生成回路１３０及びオア回路４０の伝搬時
間をｔ２とし、第一の期間Ｃ１及び第二の期間Ｃ２にお
いて遅延回路列１２０を伝搬する時間をｔｄとする。一
方、制御回路１１０における遅延回路列入力信号１０３
に対する遅延時間は、ｔ１＋ｔ２になるように予め設定
されている。遅延回路列１２０の第一の制御信号１０１
がハイレベルである時間は、クロックのサイクル時間ｔ
ＣＫに等しく、これは第一の制御信号１０１が立ち上が
ってから、入力信号が第一の期間Ｃ１に遅延回路列１２
０を伝搬する時間に等しいので、ｔＣＫ＝ｔ１＋ｔ２＋
ｔｄである。
【００２０】第二の期間Ｃ２に、外部クロック信号１が
受信回路１０に入力されてから、第一の制御信号１０１
が立ち下がり、遅延回路列１２０、パルス生成回路１３
０及びオア回路４０を経て、内部クロック信号４が出力
されるまでの時間は、ｔ１＋ｔｄ＋ｔ２であって、サイ
クル時間ｔＣＫに等しい。そこで、内部クロック信号４
は、第三の期間Ｃ３における外部クロック信号１と同じ
タイミングで出力されることになる。このように、従来
例の半導体集積回路では、２周期で、内部クロック信号
と外部クロック信号との位相差をなくして、同期させる
ことができる。したがって、図１５に戻って、メモリセ
ル３１の出力を、Ｄタイプフリップフロップ３２を介し
て内部クロック信号４によってタイミング整形すること
によって、内部クロック信号４に同期した、メモリ出力
信号が得られる。
受信回路１０に入力されてから、第一の制御信号１０１
が立ち下がり、遅延回路列１２０、パルス生成回路１３
０及びオア回路４０を経て、内部クロック信号４が出力
されるまでの時間は、ｔ１＋ｔｄ＋ｔ２であって、サイ
クル時間ｔＣＫに等しい。そこで、内部クロック信号４
は、第三の期間Ｃ３における外部クロック信号１と同じ
タイミングで出力されることになる。このように、従来
例の半導体集積回路では、２周期で、内部クロック信号
と外部クロック信号との位相差をなくして、同期させる
ことができる。したがって、図１５に戻って、メモリセ
ル３１の出力を、Ｄタイプフリップフロップ３２を介し
て内部クロック信号４によってタイミング整形すること
によって、内部クロック信号４に同期した、メモリ出力
信号が得られる。
【００２１】次に、図１８を用いて、従来の半導体集積
回路におけるタイミングずれの増幅を説明する。半導体
集積回路において、正常時、サイクル時間ｔＣＫで、遅
延回路列１２０と２２０とから、交互にパルスが出力さ
れていたとし、期間Ｃ２で、サイクル時間が延びて、ｔ
ＣＫ＋Δｔに変化したものとする。このとき、遅延回路
列１２０では、期間Ｃ３における前進（Forward ）の期
間に−Δｔの変化が生じ、したがって期間Ｃ４における
後退（Backward）の期間にも−Δｔの変化が生じる。一
方、このとき、遅延回路列２２０では、期間Ｃ２におけ
る前進の期間に＋Δｔの変化が生じ、したがって期間Ｃ
３における後退の期間にも＋Δｔの変化が生じる。した
がって、期間Ｃ２における、正常なタイミングからのず
れ＋Δｔが、期間Ｃ３において、最大＋２Δｔに増幅さ
れている。
回路におけるタイミングずれの増幅を説明する。半導体
集積回路において、正常時、サイクル時間ｔＣＫで、遅
延回路列１２０と２２０とから、交互にパルスが出力さ
れていたとし、期間Ｃ２で、サイクル時間が延びて、ｔ
ＣＫ＋Δｔに変化したものとする。このとき、遅延回路
列１２０では、期間Ｃ３における前進（Forward ）の期
間に−Δｔの変化が生じ、したがって期間Ｃ４における
後退（Backward）の期間にも−Δｔの変化が生じる。一
方、このとき、遅延回路列２２０では、期間Ｃ２におけ
る前進の期間に＋Δｔの変化が生じ、したがって期間Ｃ
３における後退の期間にも＋Δｔの変化が生じる。した
がって、期間Ｃ２における、正常なタイミングからのず
れ＋Δｔが、期間Ｃ３において、最大＋２Δｔに増幅さ
れている。
【００２２】次に、図１９を用いて、遅延回路列におけ
る、サイクル時間による出力タイミングの変化（ジッ
タ）を説明する。図１９（ａ）は、遅延回路列におい
て、遅延素子を構成するＰｃｈトランジスタとＮｃｈト
ランジスタの閾値が標準的（Typical ）な値でバランス
している場合の、サイクル時間ｔＣＫ（ｎｓ）と、内部
クロック信号４の出力タイミングと外部クロック信号１
の入力タイミングとの時間差ｔ（ＩＣＬＫＲＢ）−ｔ
（ＣＬＫ）（ｎｓ）との関係を示し、ほぼフラットな関
係になることが示されている。図１９（ｂ）は、遅延回
路列において、遅延素子を構成するＰｃｈトランジスタ
の閾値が標準値より高く、Ｎｃｈトランジスタの閾値が
標準値より低い場合の、サイクル時間ｔＣＫ（ｎｓ）
と、内部クロック信号４の出力タイミングと外部クロッ
ク信号１の入力タイミングとの時間差ｔ（ＩＣＬＫＲ
Ｂ）−ｔ（ＣＬＫ）（ｎｓ）との関係を示し、サイクル
時間における、遅延素子１個あたりの伝搬遅延時間ｔＰ
Ｄの変化を周期として、時間差ｔ（ＩＣＬＫＲＢ）−ｔ
（ＣＬＫ）（ｎｓ）が増減することが示されている。
る、サイクル時間による出力タイミングの変化（ジッ
タ）を説明する。図１９（ａ）は、遅延回路列におい
て、遅延素子を構成するＰｃｈトランジスタとＮｃｈト
ランジスタの閾値が標準的（Typical ）な値でバランス
している場合の、サイクル時間ｔＣＫ（ｎｓ）と、内部
クロック信号４の出力タイミングと外部クロック信号１
の入力タイミングとの時間差ｔ（ＩＣＬＫＲＢ）−ｔ
（ＣＬＫ）（ｎｓ）との関係を示し、ほぼフラットな関
係になることが示されている。図１９（ｂ）は、遅延回
路列において、遅延素子を構成するＰｃｈトランジスタ
の閾値が標準値より高く、Ｎｃｈトランジスタの閾値が
標準値より低い場合の、サイクル時間ｔＣＫ（ｎｓ）
と、内部クロック信号４の出力タイミングと外部クロッ
ク信号１の入力タイミングとの時間差ｔ（ＩＣＬＫＲ
Ｂ）−ｔ（ＣＬＫ）（ｎｓ）との関係を示し、サイクル
時間における、遅延素子１個あたりの伝搬遅延時間ｔＰ
Ｄの変化を周期として、時間差ｔ（ＩＣＬＫＲＢ）−ｔ
（ＣＬＫ）（ｎｓ）が増減することが示されている。
【００２３】これは、遅延回路列内を信号が折り返す最
終段の遅延素子において、ＰｃｈトランジスタとＮｃｈ
トランジスタの閾値がバランスしている場合には、前進
と後退の切り替えが、節点Ａｎの充電中に行われる場合
も、節点Ｂｎの放電中に行われる場合も、その時間が等
しいため、サイクル時間の変化に対して、時間差ｔ（Ｉ
ＣＬＫＲＢ）−ｔ（ＣＬＫ）（ｎｓ）の変化がほぼフラ
ットになるのに対して、最終段の遅延素子において、例
えば、Ｐｃｈトランジスタの閾値が高くなったとする
と、サイクル時間が短いときは、節点Ｂｎの放電は速い
が、次のサイクルにおける節点Ａｎ＋１の充電が遅れる
ので、前進の時間に対して後退の時間が長くなる。一
方、サイクル時間が長くなると、節点Ａｎ＋１が途中ま
で充電されてから放電されるので、逆の現象が生じて、
前進の時間に対して後退の時間が短くなるためである。
この結果、遅延素子１個あたりの伝搬遅延時間ｔＰＤを
周期として、時間差ｔ（ＩＣＬＫＲＢ）−ｔ（ＣＬＫ）
（ｎｓ）が増減する。図１９（ｂ）においては、ｔＰＤ
≒０．８ｎｓを周期として、時間差ｔ（ＩＣＬＫＲＢ）
−ｔ（ＣＬＫ）（ｎｓ）が増減することが示されてい
る。
終段の遅延素子において、ＰｃｈトランジスタとＮｃｈ
トランジスタの閾値がバランスしている場合には、前進
と後退の切り替えが、節点Ａｎの充電中に行われる場合
も、節点Ｂｎの放電中に行われる場合も、その時間が等
しいため、サイクル時間の変化に対して、時間差ｔ（Ｉ
ＣＬＫＲＢ）−ｔ（ＣＬＫ）（ｎｓ）の変化がほぼフラ
ットになるのに対して、最終段の遅延素子において、例
えば、Ｐｃｈトランジスタの閾値が高くなったとする
と、サイクル時間が短いときは、節点Ｂｎの放電は速い
が、次のサイクルにおける節点Ａｎ＋１の充電が遅れる
ので、前進の時間に対して後退の時間が長くなる。一
方、サイクル時間が長くなると、節点Ａｎ＋１が途中ま
で充電されてから放電されるので、逆の現象が生じて、
前進の時間に対して後退の時間が短くなるためである。
この結果、遅延素子１個あたりの伝搬遅延時間ｔＰＤを
周期として、時間差ｔ（ＩＣＬＫＲＢ）−ｔ（ＣＬＫ）
（ｎｓ）が増減する。図１９（ｂ）においては、ｔＰＤ
≒０．８ｎｓを周期として、時間差ｔ（ＩＣＬＫＲＢ）
−ｔ（ＣＬＫ）（ｎｓ）が増減することが示されてい
る。
【００２４】
【発明が解決しようとする課題】このように、上記従来
の半導体集積回路では、外部クロック信号にジッタがあ
ったときは、内部クロック信号における一定周期のタイ
ミングからのずれが、外部クロック信号における一定周
期のタイミングからのずれより大きくなるという問題が
あった。
の半導体集積回路では、外部クロック信号にジッタがあ
ったときは、内部クロック信号における一定周期のタイ
ミングからのずれが、外部クロック信号における一定周
期のタイミングからのずれより大きくなるという問題が
あった。
【００２５】簡易なクロックドライバ等を使用したシス
テムでは、入力クロック信号が一定周期のタイミングか
らずれることがあるが、このとき、従来の半導体集積回
路では、上述のように、内部クロック信号のタイミング
のずれが、外部クロック信号のタイミングずれΔｔより
も増幅され、最大では２Δｔになることがある。
テムでは、入力クロック信号が一定周期のタイミングか
らずれることがあるが、このとき、従来の半導体集積回
路では、上述のように、内部クロック信号のタイミング
のずれが、外部クロック信号のタイミングずれΔｔより
も増幅され、最大では２Δｔになることがある。
【００２６】また、外部クロック信号に周期的なノイズ
があったときは、内部クロック信号におけるジッタが増
大し、最悪の場合は、２サイクル周期のときに、外部ク
ロック信号のタイミングずれΔｔに対して、内部クロッ
ク信号のタイミングのずれが３Δｔになる。
があったときは、内部クロック信号におけるジッタが増
大し、最悪の場合は、２サイクル周期のときに、外部ク
ロック信号のタイミングずれΔｔに対して、内部クロッ
ク信号のタイミングのずれが３Δｔになる。
【００２７】さらに、遅延回路列を構成するＰｃｈトラ
ンジスタとＮｃｈトランジスタの能力（閾値）がアンバ
ランスの場合には、内部クロック信号において、サイク
ル時間の変化に対して、遅延素子１個分の伝搬遅延時間
ｔＰＤを周期とする、出力タイミングの変化（ジッタ）
が生じる。
ンジスタとＮｃｈトランジスタの能力（閾値）がアンバ
ランスの場合には、内部クロック信号において、サイク
ル時間の変化に対して、遅延素子１個分の伝搬遅延時間
ｔＰＤを周期とする、出力タイミングの変化（ジッタ）
が生じる。
【００２８】この発明は、上述の事情に鑑みてなされた
ものであって、外部クロック信号に基づいて内部クロッ
ク信号を生成するための半導体集積回路において、短期
間に、内部クロック信号と外部クロック信号との位相差
をなくして、同期させることができるとともに、外部ク
ロック信号にタイミングのずれが生じた場合でも、出力
される内部クロック信号において、タイミングのずれが
増幅されることが少なく、さらに、遅延回路列を構成す
るＰｃｈトランジスタとＮｃｈトランジスタの能力（閾
値）がアンバランスの場合でも、サイクル時間の変化に
対して、内部クロック信号に周期的なジッタを生じるこ
とがない、半導体集積回路を提供することを目的として
いる。
ものであって、外部クロック信号に基づいて内部クロッ
ク信号を生成するための半導体集積回路において、短期
間に、内部クロック信号と外部クロック信号との位相差
をなくして、同期させることができるとともに、外部ク
ロック信号にタイミングのずれが生じた場合でも、出力
される内部クロック信号において、タイミングのずれが
増幅されることが少なく、さらに、遅延回路列を構成す
るＰｃｈトランジスタとＮｃｈトランジスタの能力（閾
値）がアンバランスの場合でも、サイクル時間の変化に
対して、内部クロック信号に周期的なジッタを生じるこ
とがない、半導体集積回路を提供することを目的として
いる。
【００２９】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体集積回路に係り、信
号前進時の入力節点、出力節点及び信号後退時の入力節
点、出力節点を有し、第一の制御状態のとき、信号を一
定の遅延時間で信号前進時の入出力節点間を伝搬させ、
第二の制御状態のとき、信号を上記遅延時間で信号後退
時の入出力節点間を伝搬させ、第一の制御状態と第二の
制御状態がともに反転した第三の制御状態のとき信号の
伝搬を停止する複数の遅延素子を、相隣る素子間におい
て対応する出力節点と入力節点とを順次接続することに
よって、直列に接続してなる２ｎ（ｎ＝２，３，…；以
下、略す）列の遅延回路列と、上記遅延回路列の各遅延
素子に対応する複数の短絡素子を有し、該遅延回路列２
列ごとに、該２列の遅延回路列の中間に介在して、短絡
制御信号に応じて、該２列の遅延回路列の各遅延素子の
対応する前進時の入力節点間と後退時の出力節点間とを
対応する短絡素子によって短絡するｎ列の短絡回路列
と、外部クロック信号の入力ごとにその１サイクル時間
だけ有意になる２ｎ相の極性制御信号を発生するととも
に、１相おきの各相の極性制御信号の中間のサイクルに
おいて上記短絡制御信号を発生する極性制御手段と、各
相の極性制御信号に応じて、順次、対応する遅延回路列
を上記第一の制御状態にするとともに、該制御状態の立
ち上がりから所定時間遅延させて、上記遅延回路列の先
頭の遅延素子の前進時の入力節点に入力信号を与え、２
ｎ−１サイクル後の上記極性制御信号に応じて上記遅延
回路列を上記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、上記各遅延回路列の出力信号の論理和をとって内部
クロック信号を生成する論理和手段とを備えてなること
を特徴としている。
め、請求項１記載の発明は、半導体集積回路に係り、信
号前進時の入力節点、出力節点及び信号後退時の入力節
点、出力節点を有し、第一の制御状態のとき、信号を一
定の遅延時間で信号前進時の入出力節点間を伝搬させ、
第二の制御状態のとき、信号を上記遅延時間で信号後退
時の入出力節点間を伝搬させ、第一の制御状態と第二の
制御状態がともに反転した第三の制御状態のとき信号の
伝搬を停止する複数の遅延素子を、相隣る素子間におい
て対応する出力節点と入力節点とを順次接続することに
よって、直列に接続してなる２ｎ（ｎ＝２，３，…；以
下、略す）列の遅延回路列と、上記遅延回路列の各遅延
素子に対応する複数の短絡素子を有し、該遅延回路列２
列ごとに、該２列の遅延回路列の中間に介在して、短絡
制御信号に応じて、該２列の遅延回路列の各遅延素子の
対応する前進時の入力節点間と後退時の出力節点間とを
対応する短絡素子によって短絡するｎ列の短絡回路列
と、外部クロック信号の入力ごとにその１サイクル時間
だけ有意になる２ｎ相の極性制御信号を発生するととも
に、１相おきの各相の極性制御信号の中間のサイクルに
おいて上記短絡制御信号を発生する極性制御手段と、各
相の極性制御信号に応じて、順次、対応する遅延回路列
を上記第一の制御状態にするとともに、該制御状態の立
ち上がりから所定時間遅延させて、上記遅延回路列の先
頭の遅延素子の前進時の入力節点に入力信号を与え、２
ｎ−１サイクル後の上記極性制御信号に応じて上記遅延
回路列を上記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、上記各遅延回路列の出力信号の論理和をとって内部
クロック信号を生成する論理和手段とを備えてなること
を特徴としている。
【００３０】また、請求項２記載の発明は、半導体集積
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなるｎ列の遅延
回路列と、上記遅延回路列の各遅延素子に対応する複数
の短絡素子を有し、該遅延回路列１列ごとに、順次、前
後に相隣る遅延回路列の中間に介在して、短絡制御信号
に応じて、該前後の２列の遅延回路列の各遅延素子の対
応する前進時の入力節点間と後退時の出力節点間とを対
応する短絡素子によって短絡するｎ列の短絡回路列と、
外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にするとともに、該制御状態の立ち上がりから所定
時間遅延させて、上記遅延回路列の先頭の遅延素子の前
進時の入力節点に入力信号を与え、ｎ−１サイクル後の
上記極性制御信号に応じて上記遅延回路列を上記第二の
制御状態にすることによって、順次、各遅延回路列の先
頭の遅延素子の後退時の出力節点から出力信号を取り出
すように制御する複数の制御手段と、上記各遅延回路列
の出力信号の論理和をとって内部クロック信号を生成す
る論理和手段とを備えてなることを特徴としている。
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなるｎ列の遅延
回路列と、上記遅延回路列の各遅延素子に対応する複数
の短絡素子を有し、該遅延回路列１列ごとに、順次、前
後に相隣る遅延回路列の中間に介在して、短絡制御信号
に応じて、該前後の２列の遅延回路列の各遅延素子の対
応する前進時の入力節点間と後退時の出力節点間とを対
応する短絡素子によって短絡するｎ列の短絡回路列と、
外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にするとともに、該制御状態の立ち上がりから所定
時間遅延させて、上記遅延回路列の先頭の遅延素子の前
進時の入力節点に入力信号を与え、ｎ−１サイクル後の
上記極性制御信号に応じて上記遅延回路列を上記第二の
制御状態にすることによって、順次、各遅延回路列の先
頭の遅延素子の後退時の出力節点から出力信号を取り出
すように制御する複数の制御手段と、上記各遅延回路列
の出力信号の論理和をとって内部クロック信号を生成す
る論理和手段とを備えてなることを特徴としている。
【００３１】また、請求項３記載の発明は、請求項１又
は２記載の半導体集積回路に係り、上記所定時間が、外
部クロック信号の入力から前記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であることを特徴
としている。
は２記載の半導体集積回路に係り、上記所定時間が、外
部クロック信号の入力から前記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であることを特徴
としている。
【００３２】また、請求項４記載の発明は、半導体集積
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなる２ｎ列の遅
延回路列と、上記遅延回路列の各遅延素子に対応する複
数の短絡素子を有し、該遅延回路列２列ごとに、該２列
の遅延回路列の中間に介在して、短絡制御信号に応じ
て、該２列の遅延回路列の各遅延素子の対応する前進時
の入力節点間と後退時の出力節点間とを対応する短絡素
子によって短絡するｎ列の短絡回路列と、外部クロック
信号の入力ごとにその１サイクル時間だけ有意になる２
ｎ相の極性制御信号を発生するとともに、１相おきの各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にし、上記２列の遅延回路列のうちの一方に対し
て、該制御状態の立ち上がりから第一の所定時間遅延さ
せるとともに、他方に対して、該制御状態の立ち上がり
から第二の所定時間遅延させて、上記各遅延回路列の先
頭の遅延素子の前進時の入力節点に入力信号を与え、２
ｎ−１サイクル後の上記極性制御信号に応じて上記各遅
延回路列を上記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、上記各遅延回路列の出力信号を第三の所定時間遅延
させる複数の遅延手段と、該各遅延出力の論理和をとっ
て内部クロック信号を生成する論理和手段とを備えてな
ることを特徴としている。
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなる２ｎ列の遅
延回路列と、上記遅延回路列の各遅延素子に対応する複
数の短絡素子を有し、該遅延回路列２列ごとに、該２列
の遅延回路列の中間に介在して、短絡制御信号に応じ
て、該２列の遅延回路列の各遅延素子の対応する前進時
の入力節点間と後退時の出力節点間とを対応する短絡素
子によって短絡するｎ列の短絡回路列と、外部クロック
信号の入力ごとにその１サイクル時間だけ有意になる２
ｎ相の極性制御信号を発生するとともに、１相おきの各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にし、上記２列の遅延回路列のうちの一方に対し
て、該制御状態の立ち上がりから第一の所定時間遅延さ
せるとともに、他方に対して、該制御状態の立ち上がり
から第二の所定時間遅延させて、上記各遅延回路列の先
頭の遅延素子の前進時の入力節点に入力信号を与え、２
ｎ−１サイクル後の上記極性制御信号に応じて上記各遅
延回路列を上記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、上記各遅延回路列の出力信号を第三の所定時間遅延
させる複数の遅延手段と、該各遅延出力の論理和をとっ
て内部クロック信号を生成する論理和手段とを備えてな
ることを特徴としている。
【００３３】また、請求項５記載の発明は、請求項４記
載の半導体集積回路に係り、上記第一の所定時間が、外
部クロック信号の入力から上記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であり、上記第二
の所定時間が、上記第一の所定時間と、上記遅延素子１
段あたりの伝搬遅延時間の１／２の時間との和の時間で
あり、上記第三の所定時間が、上記遅延素子１段あたり
の伝搬遅延時間の１／４の時間であることを特徴として
いる。
載の半導体集積回路に係り、上記第一の所定時間が、外
部クロック信号の入力から上記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であり、上記第二
の所定時間が、上記第一の所定時間と、上記遅延素子１
段あたりの伝搬遅延時間の１／２の時間との和の時間で
あり、上記第三の所定時間が、上記遅延素子１段あたり
の伝搬遅延時間の１／４の時間であることを特徴として
いる。
【００３４】また、請求項６記載の発明は、半導体集積
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなるｎ列の遅延
回路列と、上記遅延回路列の各遅延素子に対応する複数
の短絡素子を有し、該遅延回路列１列ごとに、順次、前
後に相隣る遅延回路列の中間に介在して、短絡制御信号
に応じて、該前後の２列の遅延回路列の各遅延素子の対
応する前進時の入力節点間と後退時の出力節点間とを対
応する短絡素子によって短絡するｎ列の短絡回路列と、
外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にし、上記ｎ列の遅延回路列から交互に選択した一
方の遅延回路列に対して、該制御状態の立ち上がりから
第一の所定時間遅延させるとともに、他方の遅延回路列
に対して、該制御状態の立ち上がりから第二の所定時間
遅延させて、上記各遅延回路列の先頭の遅延素子の前進
時の入力節点に入力信号を与え、ｎ−１サイクル後の上
記極性制御信号に応じて上記各遅延回路列を上記第二の
制御状態にすることによって、順次、各遅延回路列の先
頭の遅延素子の後退時の出力節点から出力信号を取り出
すように制御する複数の制御手段と、上記各遅延回路列
の出力信号を第三の所定時間遅延させる複数の遅延手段
と、該各遅延出力の論理和をとって内部クロック信号を
生成する論理和手段とを備えてなることを特徴としてい
る。
回路に係り、信号前進時の入力節点、出力節点及び信号
後退時の入力節点、出力節点を有し、第一の制御状態の
とき、信号を一定の遅延時間で信号前進時の入出力節点
間を伝搬させ、第二の制御状態のとき、信号を上記遅延
時間で信号後退時の入出力節点間を伝搬させ、第一の制
御状態と第二の制御状態がともに反転した第三の制御状
態のとき信号の伝搬を停止する複数の遅延素子を、相隣
る素子間において対応する出力節点と入力節点とを順次
接続することによって、直列に接続してなるｎ列の遅延
回路列と、上記遅延回路列の各遅延素子に対応する複数
の短絡素子を有し、該遅延回路列１列ごとに、順次、前
後に相隣る遅延回路列の中間に介在して、短絡制御信号
に応じて、該前後の２列の遅延回路列の各遅延素子の対
応する前進時の入力節点間と後退時の出力節点間とを対
応する短絡素子によって短絡するｎ列の短絡回路列と、
外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて上記短絡制
御信号を発生する極性制御手段と、各相の極性制御信号
に応じて、順次、対応する遅延回路列を上記第一の制御
状態にし、上記ｎ列の遅延回路列から交互に選択した一
方の遅延回路列に対して、該制御状態の立ち上がりから
第一の所定時間遅延させるとともに、他方の遅延回路列
に対して、該制御状態の立ち上がりから第二の所定時間
遅延させて、上記各遅延回路列の先頭の遅延素子の前進
時の入力節点に入力信号を与え、ｎ−１サイクル後の上
記極性制御信号に応じて上記各遅延回路列を上記第二の
制御状態にすることによって、順次、各遅延回路列の先
頭の遅延素子の後退時の出力節点から出力信号を取り出
すように制御する複数の制御手段と、上記各遅延回路列
の出力信号を第三の所定時間遅延させる複数の遅延手段
と、該各遅延出力の論理和をとって内部クロック信号を
生成する論理和手段とを備えてなることを特徴としてい
る。
【００３５】また、請求項７記載の発明は、請求項６記
載の半導体集積回路に係り、上記第一の所定時間が、外
部クロック信号の入力から上記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であり、上記第二
の所定時間が、上記第一の所定時間と、第四の所定時間
との和の時間であり、上記第三の所定時間が、上記第四
の所定時間の１／２の時間であることを特徴としてい
る。
載の半導体集積回路に係り、上記第一の所定時間が、外
部クロック信号の入力から上記第一の制御状態の立ち上
がりまでの時間と、上記出力信号の発生から内部クロッ
ク信号の出力までの時間との和の時間であり、上記第二
の所定時間が、上記第一の所定時間と、第四の所定時間
との和の時間であり、上記第三の所定時間が、上記第四
の所定時間の１／２の時間であることを特徴としてい
る。
【００３６】また、請求項８記載の発明は、請求項１乃
至７記載の半導体集積回路に係り、上記第一の制御状態
が、極性制御信号によって定まる極性を有し、外部クロ
ック信号に応じてトグルする第一の制御信号と、該第一
の制御信号と逆極性の第二の制御信号とによって定ま
り、上記第二の制御状態が、次の上記第一の制御状態の
直前のサイクルにおいて外部クロック信号に応じてトグ
ルする第三の制御信号と、該第三の制御信号と逆極性の
第四の制御信号とによって定まることを特徴としてい
る。
至７記載の半導体集積回路に係り、上記第一の制御状態
が、極性制御信号によって定まる極性を有し、外部クロ
ック信号に応じてトグルする第一の制御信号と、該第一
の制御信号と逆極性の第二の制御信号とによって定ま
り、上記第二の制御状態が、次の上記第一の制御状態の
直前のサイクルにおいて外部クロック信号に応じてトグ
ルする第三の制御信号と、該第三の制御信号と逆極性の
第四の制御信号とによって定まることを特徴としてい
る。
【００３７】また、請求項９記載の発明は、請求項８記
載の半導体集積回路に係り、上記各遅延素子が、ゲート
を上記信号前進方向の入力節点に接続された第一のＮチ
ャネルトランジスタと、ゲートに上記第一の制御信号を
接続された第二のＮチャネルトランジスタとを、上記信
号後退方向の出力節点と第二の電源間に直列に接続した
第一の枝路と、ゲートに上記第四の制御信号を接続され
た第一のＰチャネルトランジスタと、ゲートを上記信号
前進方向の出力節点に接続された第二のＰチャネルトラ
ンジスタとを、第一の電源と上記信号後退方向の出力節
点間に直列に接続した第二の枝路と、ゲートを上記信号
後退方向の入力節点に接続された第三のＮチャネルトラ
ンジスタと、ゲートに上記第三の制御信号を接続された
第四のＮチャネルトランジスタとを、上記信号前進方向
の出力節点と上記第二の電源間に直列に接続した第三の
枝路と、ゲートに上記第二の制御信号を接続された第三
のＰチャネルトランジスタと、ゲートを上記信号後退方
向の出力節点に接続された第四のＰチャネルトランジス
タとを上記第一の電源と上記信号前進方向の出力節点間
に直列に接続した第四の枝路とからなることを特徴とし
ている。
載の半導体集積回路に係り、上記各遅延素子が、ゲート
を上記信号前進方向の入力節点に接続された第一のＮチ
ャネルトランジスタと、ゲートに上記第一の制御信号を
接続された第二のＮチャネルトランジスタとを、上記信
号後退方向の出力節点と第二の電源間に直列に接続した
第一の枝路と、ゲートに上記第四の制御信号を接続され
た第一のＰチャネルトランジスタと、ゲートを上記信号
前進方向の出力節点に接続された第二のＰチャネルトラ
ンジスタとを、第一の電源と上記信号後退方向の出力節
点間に直列に接続した第二の枝路と、ゲートを上記信号
後退方向の入力節点に接続された第三のＮチャネルトラ
ンジスタと、ゲートに上記第三の制御信号を接続された
第四のＮチャネルトランジスタとを、上記信号前進方向
の出力節点と上記第二の電源間に直列に接続した第三の
枝路と、ゲートに上記第二の制御信号を接続された第三
のＰチャネルトランジスタと、ゲートを上記信号後退方
向の出力節点に接続された第四のＰチャネルトランジス
タとを上記第一の電源と上記信号前進方向の出力節点間
に直列に接続した第四の枝路とからなることを特徴とし
ている。
【００３８】また、請求項１０記載の発明は、請求項１
乃至９記載の半導体集積回路に係り、上記各短絡素子
が、上記短絡制御信号によってオンになる第一のＰチャ
ネルトランジスタ及び第一のＮチャネルトランジスタか
らなるトランスファゲートを上記２列の遅延回路列の対
応する信号後退時の入力節点間に接続した第一の枝路
と、上記短絡制御信号によってオンになる第二のＰチャ
ネルトランジスタ及び第二のＮチャネルトランジスタか
らなるトランスファゲートを前記２列の遅延回路列の対
応する信号前進時の出力節点間に接続した第二の枝路と
からなることを特徴としている。
乃至９記載の半導体集積回路に係り、上記各短絡素子
が、上記短絡制御信号によってオンになる第一のＰチャ
ネルトランジスタ及び第一のＮチャネルトランジスタか
らなるトランスファゲートを上記２列の遅延回路列の対
応する信号後退時の入力節点間に接続した第一の枝路
と、上記短絡制御信号によってオンになる第二のＰチャ
ネルトランジスタ及び第二のＮチャネルトランジスタか
らなるトランスファゲートを前記２列の遅延回路列の対
応する信号前進時の出力節点間に接続した第二の枝路と
からなることを特徴としている。
【００３９】
【作用】この発明の構成では、第一の制御状態のとき、
信号を、信号前進時の入出力節点間で伝搬させ、第二の
制御状態のとき、信号を、信号後退時の入出力節点間で
伝搬させる機能を有する遅延素子を、複数、直列に接続
して構成した遅延回路列を２ｎ列備えるとともに、２列
の遅延回路列ごとに、その中間に、複数の短絡素子を有
する短絡回路列を配置して、短絡制御信号に応じて、そ
れぞれの短絡素子によって、２列の遅延回路列の各遅延
素子における、前進時の入力節点間と、後退時の出力節
点間を電気的に接続するように構成する。これに対し
て、外部クロック信号の入力ごとに、その１サイクル時
間だけ有意になる２ｎ相の極性制御信号によって、遅延
回路列を順次、第一の制御状態にして、先頭の遅延素子
の信号前進時の入力節点に入力信号を与えることによっ
て、遅延回路列中に信号を伝搬させるとともに、２ｎ−
１サイクル後に、第二の制御状態にして、遅延回路列中
を折り返して伝搬した信号によって、遅延回路列の先頭
の遅延素子の信号後退時の出力節点から出力信号を取り
出すとともに、この際、１相おきに発生する短絡制御信
号に応じて、第一の制御状態と第二の制御状態の中間の
サイクルで、短絡回路列を動作させて、２列の遅延回路
列の各遅延素子において、電荷を共有して平均化させ
る。そして、取り出された各遅延回路列の出力信号の論
理和をとって、内部クロック信号を生成する。したがっ
て、この発明によれば、順にサイクル時間を測定する２
列の遅延回路列ごとに、サイクル時間を測定した結果に
相当する電荷を共有して、出力のサイクル時間を平均化
するようにしたので、外部クロック信号にタイミングず
れが生じた場合でも、出力である内部クロック信号にお
けるタイミングずれの増加を、大幅に軽減することがで
きる。
信号を、信号前進時の入出力節点間で伝搬させ、第二の
制御状態のとき、信号を、信号後退時の入出力節点間で
伝搬させる機能を有する遅延素子を、複数、直列に接続
して構成した遅延回路列を２ｎ列備えるとともに、２列
の遅延回路列ごとに、その中間に、複数の短絡素子を有
する短絡回路列を配置して、短絡制御信号に応じて、そ
れぞれの短絡素子によって、２列の遅延回路列の各遅延
素子における、前進時の入力節点間と、後退時の出力節
点間を電気的に接続するように構成する。これに対し
て、外部クロック信号の入力ごとに、その１サイクル時
間だけ有意になる２ｎ相の極性制御信号によって、遅延
回路列を順次、第一の制御状態にして、先頭の遅延素子
の信号前進時の入力節点に入力信号を与えることによっ
て、遅延回路列中に信号を伝搬させるとともに、２ｎ−
１サイクル後に、第二の制御状態にして、遅延回路列中
を折り返して伝搬した信号によって、遅延回路列の先頭
の遅延素子の信号後退時の出力節点から出力信号を取り
出すとともに、この際、１相おきに発生する短絡制御信
号に応じて、第一の制御状態と第二の制御状態の中間の
サイクルで、短絡回路列を動作させて、２列の遅延回路
列の各遅延素子において、電荷を共有して平均化させ
る。そして、取り出された各遅延回路列の出力信号の論
理和をとって、内部クロック信号を生成する。したがっ
て、この発明によれば、順にサイクル時間を測定する２
列の遅延回路列ごとに、サイクル時間を測定した結果に
相当する電荷を共有して、出力のサイクル時間を平均化
するようにしたので、外部クロック信号にタイミングず
れが生じた場合でも、出力である内部クロック信号にお
けるタイミングずれの増加を、大幅に軽減することがで
きる。
【００４０】またこの発明の別の構成では、第一の制御
状態のとき、信号を、信号前進時の入出力節点間で伝搬
させ、第二の制御状態のとき、信号を、信号後退時の入
出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列をｎ列備えると
ともに、各遅延回路列ごとに、順次、前後の遅延回路列
の中間に、複数の短絡素子を有する短絡回路列を配置し
て、各相ごとに発生する短絡制御信号に応じて、それぞ
れの短絡素子によって、前後の遅延回路列の各遅延素子
における、前進時の入力節点間と、後退時の出力節点間
を電気的に接続するように構成する。これに対して、外
部クロック信号の入力ごとに、その１サイクル時間だけ
有意になるｎ相の極性制御信号によって、遅延回路列を
順次、第一の制御状態にして、先頭の遅延素子の信号前
進時の入力節点に入力信号を与えることによって、遅延
回路列中に信号を伝搬させるとともに、ｎ−１サイクル
後に、第二の制御状態にして、遅延回路列中を折り返し
て伝搬した信号によって、遅延回路列の先頭の遅延素子
の信号後退時の出力節点から出力信号を取り出すととも
に、この際、各相ごとに、第一の制御状態と第二の制御
状態の中間のサイクルで、短絡回路列を動作させて、前
後の遅延回路列の各遅延素子において、電荷を共有して
平均化させる。そして、取り出された各遅延回路列の出
力信号の論理和をとって、内部クロック信号を生成す
る。したがって、この発明によれば、隣接する３列の遅
延回路列において、順次、サイクル時間を測定した結果
に相当する電荷を共有して、出力のサイクル時間を平均
化するようにしたので、外部クロック信号にタイミング
ずれが生じた場合でも、出力である内部クロック信号に
おけるタイミングずれの増加を、大幅に軽減することが
できる。
状態のとき、信号を、信号前進時の入出力節点間で伝搬
させ、第二の制御状態のとき、信号を、信号後退時の入
出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列をｎ列備えると
ともに、各遅延回路列ごとに、順次、前後の遅延回路列
の中間に、複数の短絡素子を有する短絡回路列を配置し
て、各相ごとに発生する短絡制御信号に応じて、それぞ
れの短絡素子によって、前後の遅延回路列の各遅延素子
における、前進時の入力節点間と、後退時の出力節点間
を電気的に接続するように構成する。これに対して、外
部クロック信号の入力ごとに、その１サイクル時間だけ
有意になるｎ相の極性制御信号によって、遅延回路列を
順次、第一の制御状態にして、先頭の遅延素子の信号前
進時の入力節点に入力信号を与えることによって、遅延
回路列中に信号を伝搬させるとともに、ｎ−１サイクル
後に、第二の制御状態にして、遅延回路列中を折り返し
て伝搬した信号によって、遅延回路列の先頭の遅延素子
の信号後退時の出力節点から出力信号を取り出すととも
に、この際、各相ごとに、第一の制御状態と第二の制御
状態の中間のサイクルで、短絡回路列を動作させて、前
後の遅延回路列の各遅延素子において、電荷を共有して
平均化させる。そして、取り出された各遅延回路列の出
力信号の論理和をとって、内部クロック信号を生成す
る。したがって、この発明によれば、隣接する３列の遅
延回路列において、順次、サイクル時間を測定した結果
に相当する電荷を共有して、出力のサイクル時間を平均
化するようにしたので、外部クロック信号にタイミング
ずれが生じた場合でも、出力である内部クロック信号に
おけるタイミングずれの増加を、大幅に軽減することが
できる。
【００４１】またこの発明の別の構成では、第一の制御
状態のとき、信号を、信号前進時の入出力節点間で伝搬
させ、第二の制御状態のとき、信号を、信号後退時の入
出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列を２ｎ列備える
とともに、２列の遅延回路列ごとに、その中間に、複数
の短絡素子を有する短絡回路列を配置して、短絡制御信
号に応じて、それぞれの短絡素子によって、２列の遅延
回路列の各遅延素子における、前進時の入力節点間と、
後退時の出力節点間を電気的に接続するように構成す
る。これに対して、外部クロック信号の入力ごとに、そ
の１サイクル時間だけ有意になる２ｎ相の極性制御信号
によって、遅延回路列を順次、第一の制御状態にして、
先頭の遅延素子の信号前進時の入力節点に入力信号を与
えるが、この際、２列の遅延回路列のうちの一方に対し
て、他方の遅延回路列よりも、１遅延素子あたりの伝搬
遅延時間ｔＰＤの１／２長く遅延させて、入力信号を与
えて、遅延回路列中に信号を伝搬させ、２ｎ−１サイク
ル後に、第二の制御状態にして、遅延回路列中を折り返
して伝搬した信号によって、遅延回路列の先頭の遅延素
子の信号後退時の出力節点から出力信号を取り出すとと
もに、この際、１相おきに発生する短絡制御信号に応じ
て、第一の制御状態と第二の制御状態の中間のサイクル
で、短絡回路列を動作させて、２列の遅延回路列の各遅
延素子において、電荷を共有して平均化させる。そし
て、取り出された各遅延回路列の出力信号をｔＰＤの１
／４遅延させた後、それぞれの論理和をとって、内部ク
ロック信号を生成する。したがって、この発明によれ
ば、順にサイクル時間を測定する２列の遅延回路列にお
いて、一方の入力をｔＰＤ／２だけずらして入力して、
サイクル時間を測定した結果に相当する電荷を共有し
て、出力のサイクル時間を平均化するようにしたので、
遅延素子を構成するＰチャネルトランジスタとＮチャネ
ルトランジスタの能力（閾値）が、アンバランスした場
合に生じる、ｔＰＤを周期とする出力タイミングのサイ
クル時間依存性を相殺した、内部クロック信号を出力す
ることができる。
状態のとき、信号を、信号前進時の入出力節点間で伝搬
させ、第二の制御状態のとき、信号を、信号後退時の入
出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列を２ｎ列備える
とともに、２列の遅延回路列ごとに、その中間に、複数
の短絡素子を有する短絡回路列を配置して、短絡制御信
号に応じて、それぞれの短絡素子によって、２列の遅延
回路列の各遅延素子における、前進時の入力節点間と、
後退時の出力節点間を電気的に接続するように構成す
る。これに対して、外部クロック信号の入力ごとに、そ
の１サイクル時間だけ有意になる２ｎ相の極性制御信号
によって、遅延回路列を順次、第一の制御状態にして、
先頭の遅延素子の信号前進時の入力節点に入力信号を与
えるが、この際、２列の遅延回路列のうちの一方に対し
て、他方の遅延回路列よりも、１遅延素子あたりの伝搬
遅延時間ｔＰＤの１／２長く遅延させて、入力信号を与
えて、遅延回路列中に信号を伝搬させ、２ｎ−１サイク
ル後に、第二の制御状態にして、遅延回路列中を折り返
して伝搬した信号によって、遅延回路列の先頭の遅延素
子の信号後退時の出力節点から出力信号を取り出すとと
もに、この際、１相おきに発生する短絡制御信号に応じ
て、第一の制御状態と第二の制御状態の中間のサイクル
で、短絡回路列を動作させて、２列の遅延回路列の各遅
延素子において、電荷を共有して平均化させる。そし
て、取り出された各遅延回路列の出力信号をｔＰＤの１
／４遅延させた後、それぞれの論理和をとって、内部ク
ロック信号を生成する。したがって、この発明によれ
ば、順にサイクル時間を測定する２列の遅延回路列にお
いて、一方の入力をｔＰＤ／２だけずらして入力して、
サイクル時間を測定した結果に相当する電荷を共有し
て、出力のサイクル時間を平均化するようにしたので、
遅延素子を構成するＰチャネルトランジスタとＮチャネ
ルトランジスタの能力（閾値）が、アンバランスした場
合に生じる、ｔＰＤを周期とする出力タイミングのサイ
クル時間依存性を相殺した、内部クロック信号を出力す
ることができる。
【００４２】さらにこの発明の別の構成では、第一の制
御状態のとき、信号を、信号前進時の入出力節点間で伝
搬させ、第二の制御状態のとき、信号を、信号後退時の
入出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列をｎ列備えると
ともに、各遅延回路列ごとに、順次、前後の遅延回路列
の中間に、複数の短絡素子を有する短絡回路列を配置し
て、各相ごとに発生する短絡制御信号に応じて、それぞ
れの短絡素子によって、前後の遅延回路列の各遅延素子
における、前進時の入力節点間と、後退時の出力節点間
を電気的に接続するように構成する。これに対して、外
部クロック信号の入力ごとに、その１サイクル時間だけ
有意になるｎ相の極性制御信号によって、遅延回路列を
順次、第一の制御状態にして、先頭の遅延素子の信号前
進時の入力節点に入力信号を与えるが、この際、前後の
遅延回路列のうちの一方に対して、他方の遅延回路列よ
りも、所定時間αの１／２長く遅延させて、入力信号を
与えて、遅延回路列中に信号を伝搬させ、ｎ−１サイク
ル後に、第二の制御状態にして、遅延回路列中を折り返
して伝搬した信号によって、遅延回路列の先頭の遅延素
子の信号後退時の出力節点から出力信号を取り出すとと
もに、この際、各相ごとに発生する短絡制御信号に応じ
て、第一の制御状態と第二の制御状態の中間のサイクル
で、短絡回路列を動作させて、前後の遅延回路列の各遅
延素子において、電荷を共有して平均化させる。そし
て、取り出された各遅延回路列の出力信号をαの１／４
遅延させた後、それぞれの論理和をとって、内部クロッ
ク信号を生成する。したがって、この発明によれば、順
にサイクル時間を測定する前後の遅延回路列において、
一方の入力をα／２だけずらして入力して、隣接する３
列の遅延回路列において、順次、サイクル時間を測定し
た結果に相当する電荷を共有して、出力のサイクル時間
を平均化するようにしたので、遅延素子を構成するＰチ
ャネルトランジスタとＮチャネルトランジスタの能力
（閾値）が、アンバランスした場合に生じる、αを周期
とする出力タイミングのサイクル時間依存性を相殺し
た、内部クロック信号を出力することができる。
御状態のとき、信号を、信号前進時の入出力節点間で伝
搬させ、第二の制御状態のとき、信号を、信号後退時の
入出力節点間で伝搬させる機能を有する遅延素子を、複
数、直列に接続して構成した遅延回路列をｎ列備えると
ともに、各遅延回路列ごとに、順次、前後の遅延回路列
の中間に、複数の短絡素子を有する短絡回路列を配置し
て、各相ごとに発生する短絡制御信号に応じて、それぞ
れの短絡素子によって、前後の遅延回路列の各遅延素子
における、前進時の入力節点間と、後退時の出力節点間
を電気的に接続するように構成する。これに対して、外
部クロック信号の入力ごとに、その１サイクル時間だけ
有意になるｎ相の極性制御信号によって、遅延回路列を
順次、第一の制御状態にして、先頭の遅延素子の信号前
進時の入力節点に入力信号を与えるが、この際、前後の
遅延回路列のうちの一方に対して、他方の遅延回路列よ
りも、所定時間αの１／２長く遅延させて、入力信号を
与えて、遅延回路列中に信号を伝搬させ、ｎ−１サイク
ル後に、第二の制御状態にして、遅延回路列中を折り返
して伝搬した信号によって、遅延回路列の先頭の遅延素
子の信号後退時の出力節点から出力信号を取り出すとと
もに、この際、各相ごとに発生する短絡制御信号に応じ
て、第一の制御状態と第二の制御状態の中間のサイクル
で、短絡回路列を動作させて、前後の遅延回路列の各遅
延素子において、電荷を共有して平均化させる。そし
て、取り出された各遅延回路列の出力信号をαの１／４
遅延させた後、それぞれの論理和をとって、内部クロッ
ク信号を生成する。したがって、この発明によれば、順
にサイクル時間を測定する前後の遅延回路列において、
一方の入力をα／２だけずらして入力して、隣接する３
列の遅延回路列において、順次、サイクル時間を測定し
た結果に相当する電荷を共有して、出力のサイクル時間
を平均化するようにしたので、遅延素子を構成するＰチ
ャネルトランジスタとＮチャネルトランジスタの能力
（閾値）が、アンバランスした場合に生じる、αを周期
とする出力タイミングのサイクル時間依存性を相殺し
た、内部クロック信号を出力することができる。
【００４３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路の
電気的構成を示すブロック図、図２は、同半導体集積回
路における遅延回路列の構成例を示す図、図３は、同半
導体集積回路における短絡回路列の構成例を示す図、図
４は、同半導体集積回路の動作を説明するためのタイミ
ングチャート、図５は、同半導体集積回路における外部
クロック信号のタイミングずれの影響を説明する図、図
６は、入力ノイズパターンを示す図、図７は、遅延回路
列における、サイクル時間による出力タイミングの変化
（ジッタ）を説明する図である。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例である半導体集積回路の
電気的構成を示すブロック図、図２は、同半導体集積回
路における遅延回路列の構成例を示す図、図３は、同半
導体集積回路における短絡回路列の構成例を示す図、図
４は、同半導体集積回路の動作を説明するためのタイミ
ングチャート、図５は、同半導体集積回路における外部
クロック信号のタイミングずれの影響を説明する図、図
６は、入力ノイズパターンを示す図、図７は、遅延回路
列における、サイクル時間による出力タイミングの変化
（ジッタ）を説明する図である。
【００４４】この例の半導体集積回路は、図１に示すよ
うに、受信回路１０と、極性制御回路２６と、制御回路
１１０，２１０，３１０，４１０と、遅延回路列１２
０，２２０，３２０，４２０と、パルス生成回路１３
０，２３０，３３０，４３０と、短絡回路列１９０，２
９０と、オア回路４１とから概略構成されている。上記
受信回路１０は、エッジ検出回路を有し、外部クロック
信号１を受信して、内部電源電位に変換された内部信号
２を出力する。また、極性制御回路２６は、論理レベル
が１サイクル時間だけハイレベルになる変化を４サイク
ルごとに繰り返す、４相の極性制御信号１０８，２０
８，３０８，４０８を、内部信号２の立ち上がりごとに
順次出力するとともに、第一の極性制御信号１０８と第
三の極性制御信号３０８から、それぞれ２サイクル遅れ
て、短絡制御信号２１，２２を出力する。
うに、受信回路１０と、極性制御回路２６と、制御回路
１１０，２１０，３１０，４１０と、遅延回路列１２
０，２２０，３２０，４２０と、パルス生成回路１３
０，２３０，３３０，４３０と、短絡回路列１９０，２
９０と、オア回路４１とから概略構成されている。上記
受信回路１０は、エッジ検出回路を有し、外部クロック
信号１を受信して、内部電源電位に変換された内部信号
２を出力する。また、極性制御回路２６は、論理レベル
が１サイクル時間だけハイレベルになる変化を４サイク
ルごとに繰り返す、４相の極性制御信号１０８，２０
８，３０８，４０８を、内部信号２の立ち上がりごとに
順次出力するとともに、第一の極性制御信号１０８と第
三の極性制御信号３０８から、それぞれ２サイクル遅れ
て、短絡制御信号２１，２２を出力する。
【００４５】制御回路１１０，２１０，３１０，４１０
は、それぞれ極性制御信号１０８，２０８，３０８，４
０８によって定まる極性で、内部信号２の立ち上がりで
トグルする第一の制御信号１０１，２０１，３０１，４
０１と、第一の制御信号と逆相の第二の制御信号１０
２，２０２，３０２，４０２と、第一の制御信号から３
サイクル時間遅れて内部信号２の立ち上がりでトグルす
る第三の制御信号１０６，２０６，３０６，４０６と、
第三の制御信号と逆相の第四の制御信号１０７，２０
７，３０７，４０７とを発生するとともに、内部信号２
から一定時間遅れて、第一の制御信号１０１，２０１，
３０１，４０１の立ち上がりごとにそれぞれ信号１０
３，２０３，３０３，４０３を出力する。
は、それぞれ極性制御信号１０８，２０８，３０８，４
０８によって定まる極性で、内部信号２の立ち上がりで
トグルする第一の制御信号１０１，２０１，３０１，４
０１と、第一の制御信号と逆相の第二の制御信号１０
２，２０２，３０２，４０２と、第一の制御信号から３
サイクル時間遅れて内部信号２の立ち上がりでトグルす
る第三の制御信号１０６，２０６，３０６，４０６と、
第三の制御信号と逆相の第四の制御信号１０７，２０
７，３０７，４０７とを発生するとともに、内部信号２
から一定時間遅れて、第一の制御信号１０１，２０１，
３０１，４０１の立ち上がりごとにそれぞれ信号１０
３，２０３，３０３，４０３を出力する。
【００４６】遅延回路列１２０，２２０，３２０，４２
０は、直列に接続された複数の遅延素子からなり、それ
ぞれ入力信号１０３，２０３，３０３，４０３を始め図
の右方向に伝搬させるとともに、ある時期から折り返し
て左方向に伝搬させて、信号１０４，２０４，３０４，
４０４を出力する。パルス生成回路１３０，２３０，３
３０，４３０は、それぞれ、遅延回路列からの出力信号
１０４，２０４，３０４，４０４の立ち上がりに応じ
て、出力パルス１０５，２０５，３０５，４０５を生成
する。短絡回路列１９０，２９０は、複数の短絡素子か
らなり、短絡制御信号２１，２２に応じて、遅延回路列
１２０と２２０，３２０と４２０の対応する遅延素子の
節点間を、対応する短絡素子によって電気的に接続す
る。オア回路４１は、出力パルス１０５，２０５，３０
５，４０５の論理和をとって、内部クロック信号４を出
力する。
０は、直列に接続された複数の遅延素子からなり、それ
ぞれ入力信号１０３，２０３，３０３，４０３を始め図
の右方向に伝搬させるとともに、ある時期から折り返し
て左方向に伝搬させて、信号１０４，２０４，３０４，
４０４を出力する。パルス生成回路１３０，２３０，３
３０，４３０は、それぞれ、遅延回路列からの出力信号
１０４，２０４，３０４，４０４の立ち上がりに応じ
て、出力パルス１０５，２０５，３０５，４０５を生成
する。短絡回路列１９０，２９０は、複数の短絡素子か
らなり、短絡制御信号２１，２２に応じて、遅延回路列
１２０と２２０，３２０と４２０の対応する遅延素子の
節点間を、対応する短絡素子によって電気的に接続す
る。オア回路４１は、出力パルス１０５，２０５，３０
５，４０５の論理和をとって、内部クロック信号４を出
力する。
【００４７】遅延回路列１２０，２２０，３２０，４２
０は、同一の構成を有している。以下においては、図２
を参照して、遅延回路列１２０を例として説明する。遅
延回路列１２０は、複数の同一構成の遅延素子１２０
１，１２０２，…，１２０ｋ，…，１２０ｎからなって
いる。以下、例えば遅延素子１２０１について説明する
と、遅延素子１２０１は、２組の直列に接続された２個
のＰｃｈトランジスタ（ＴＰ１，ＴＰ２及びＴＰ３，Ｔ
Ｐ４）と、２組の直列に接続された２個のＮｃｈトラン
ジスタ（ＴＮ１，ＴＮ２及びＴＮ３，ＴＮ４）とからな
り、入出力点となる、第一，第二，第三，第四の節点Ａ
０，Ｂ０，Ａ１，Ｂ１を有している。
０は、同一の構成を有している。以下においては、図２
を参照して、遅延回路列１２０を例として説明する。遅
延回路列１２０は、複数の同一構成の遅延素子１２０
１，１２０２，…，１２０ｋ，…，１２０ｎからなって
いる。以下、例えば遅延素子１２０１について説明する
と、遅延素子１２０１は、２組の直列に接続された２個
のＰｃｈトランジスタ（ＴＰ１，ＴＰ２及びＴＰ３，Ｔ
Ｐ４）と、２組の直列に接続された２個のＮｃｈトラン
ジスタ（ＴＮ１，ＴＮ２及びＴＮ３，ＴＮ４）とからな
り、入出力点となる、第一，第二，第三，第四の節点Ａ
０，Ｂ０，Ａ１，Ｂ１を有している。
【００４８】遅延素子１２０１において、トランジスタ
ＴＰ１及びＴＮ２は、そのソースをそれぞれ電源及び接
地に接続され、ゲートにそれぞれ第四の制御信号１０７
及び第一の制御信号１０１を接続されている。トランジ
スタＴＰ３及びＴＮ４は、そのソースをそれぞれ電源及
び接地に接続され、ゲートにそれぞれ第二の制御信号１
０２及び第三の制御信号１０６を接続されている。トラ
ンジスタＴＰ２及びＴＮ１は、そのソースをそれぞれト
ランジスタＴＰ１，ＴＮ２のドレインに接続され、ドレ
インを互いに接続されて第二の節点Ｂ０を形成してい
る。トランジスタＴＰ４及びＴＮ３は、そのソースをそ
れぞれトランジスタＴＰ３，ＴＮ４のドレインに接続さ
れ、ドレインを互いに接続されて第三の節点Ａ１を形成
している。さらに、トランジスタＴＮ１のゲートは第一
の節点Ａ０を形成し、トランジスタＴＰ２のゲートは第
三の節点Ａ１に接続され、トランジスタＴＰ４のゲート
は、第二の節点Ｂ０に接続され、トランジスタＴＮ３の
ゲートは第四の節点Ｂ１を形成している。
ＴＰ１及びＴＮ２は、そのソースをそれぞれ電源及び接
地に接続され、ゲートにそれぞれ第四の制御信号１０７
及び第一の制御信号１０１を接続されている。トランジ
スタＴＰ３及びＴＮ４は、そのソースをそれぞれ電源及
び接地に接続され、ゲートにそれぞれ第二の制御信号１
０２及び第三の制御信号１０６を接続されている。トラ
ンジスタＴＰ２及びＴＮ１は、そのソースをそれぞれト
ランジスタＴＰ１，ＴＮ２のドレインに接続され、ドレ
インを互いに接続されて第二の節点Ｂ０を形成してい
る。トランジスタＴＰ４及びＴＮ３は、そのソースをそ
れぞれトランジスタＴＰ３，ＴＮ４のドレインに接続さ
れ、ドレインを互いに接続されて第三の節点Ａ１を形成
している。さらに、トランジスタＴＮ１のゲートは第一
の節点Ａ０を形成し、トランジスタＴＰ２のゲートは第
三の節点Ａ１に接続され、トランジスタＴＰ４のゲート
は、第二の節点Ｂ０に接続され、トランジスタＴＮ３の
ゲートは第四の節点Ｂ１を形成している。
【００４９】第一の制御信号１０１がハイレベルである
第一の期間において、入力信号１０３によって第一の節
点Ａ０がハイレベルになると、直列に接続された２個の
ＮｃｈトランジスタＴＮ１，ＴＮ２が導通して、第二の
節点Ｂ０が放電してロウレベルになる。このとき第二の
制御信号１０２がロウレベルなので、直列に接続された
２個のＰｃｈトランジスタＴＰ３，ＴＰ４が導通して、
第三の節点Ａ１は充電されてハイレベルになる。また、
第一の制御信号１０１がロウレベルである第四の期間に
おいては、第三の制御信号１０６がハイレベルなので、
折り返された信号によって第四の節点Ｂ１がハイレベル
になると、直列に接続された２個のＮｃｈトランジスタ
ＴＮ３，ＴＮ４が導通して、第三の節点Ａ１が放電して
ロウレベルになる。このとき、第四の制御信号１０７は
ロウレベルなので、第三の節点Ａ１がロウレベルになる
と、直列に接続された２個のＰｃｈトランジスタＴＰ
１，ＴＰ２が導通して、第二の節点Ｂ０は充電されてハ
イレベルになる。なお、第二の期間、第三の期間におい
ては、第一の制御信号１０１、第三の制御信号１０６が
ロウレベルであり、第二の制御信号１０２、第四の制御
信号１０７がハイレベルであって、各節点における充放
電の動作は行われない。
第一の期間において、入力信号１０３によって第一の節
点Ａ０がハイレベルになると、直列に接続された２個の
ＮｃｈトランジスタＴＮ１，ＴＮ２が導通して、第二の
節点Ｂ０が放電してロウレベルになる。このとき第二の
制御信号１０２がロウレベルなので、直列に接続された
２個のＰｃｈトランジスタＴＰ３，ＴＰ４が導通して、
第三の節点Ａ１は充電されてハイレベルになる。また、
第一の制御信号１０１がロウレベルである第四の期間に
おいては、第三の制御信号１０６がハイレベルなので、
折り返された信号によって第四の節点Ｂ１がハイレベル
になると、直列に接続された２個のＮｃｈトランジスタ
ＴＮ３，ＴＮ４が導通して、第三の節点Ａ１が放電して
ロウレベルになる。このとき、第四の制御信号１０７は
ロウレベルなので、第三の節点Ａ１がロウレベルになる
と、直列に接続された２個のＰｃｈトランジスタＴＰ
１，ＴＰ２が導通して、第二の節点Ｂ０は充電されてハ
イレベルになる。なお、第二の期間、第三の期間におい
ては、第一の制御信号１０１、第三の制御信号１０６が
ロウレベルであり、第二の制御信号１０２、第四の制御
信号１０７がハイレベルであって、各節点における充放
電の動作は行われない。
【００５０】短絡回路列１９０，２９０は、同一の構成
を有している。以下においては、図３を参照して、短絡
回路列１９０を例として説明する。短絡回路列１９０
は、複数の同一構成の短絡素子１９０１，１９０２，
…，１９０ｋ，…，１９０ｎからなっている。以下、例
えば短絡素子１９０１について説明すると、短絡素子１
９０１は、遅延回路列１２０の節点Ｂ０と遅延回路列２
２０の節点Ｂ０間に接続された、ＰｃｈトランジスタＴ
Ｐ１１とＮｃｈトランジスタＴＮ１１、遅延回路列１２
０の節点Ａ１と遅延回路列２２０の節点Ａ１間に接続さ
れた、ＰｃｈトランジスタＴＰ１２とＮｃｈトランジス
タＴＮ１２、及び短絡制御信号２１とＰｃｈトランジス
タＴＰ１１，ＴＰ１２のゲート間に接続されたインバー
タＩＮＶ１と、インバータＩＮＶ１の出力とＮｃｈトラ
ンジスタＴＮ１１，ＴＮ１２のゲート間に接続されたイ
ンバータＩＮＶ２とから構成されている。短絡素子１９
０１はトランスファゲートを構成し、短絡制御信号２１
がハイレベルになったとき、ＰｃｈトランジスタＴＰ１
１、ＮｃｈトランジスタＴＮ１１が導通して、遅延回路
列１２０の節点Ｂ０と遅延回路列２２０の節点Ｂ０とを
電気的に接続し、ＰｃｈトランジスタＴＰ１２、Ｎｃｈ
トランジスタＴＮ１２が導通して、遅延回路列１２０の
節点Ａ１と遅延回路列２２０の節点Ａ１とを電気的に接
続する。
を有している。以下においては、図３を参照して、短絡
回路列１９０を例として説明する。短絡回路列１９０
は、複数の同一構成の短絡素子１９０１，１９０２，
…，１９０ｋ，…，１９０ｎからなっている。以下、例
えば短絡素子１９０１について説明すると、短絡素子１
９０１は、遅延回路列１２０の節点Ｂ０と遅延回路列２
２０の節点Ｂ０間に接続された、ＰｃｈトランジスタＴ
Ｐ１１とＮｃｈトランジスタＴＮ１１、遅延回路列１２
０の節点Ａ１と遅延回路列２２０の節点Ａ１間に接続さ
れた、ＰｃｈトランジスタＴＰ１２とＮｃｈトランジス
タＴＮ１２、及び短絡制御信号２１とＰｃｈトランジス
タＴＰ１１，ＴＰ１２のゲート間に接続されたインバー
タＩＮＶ１と、インバータＩＮＶ１の出力とＮｃｈトラ
ンジスタＴＮ１１，ＴＮ１２のゲート間に接続されたイ
ンバータＩＮＶ２とから構成されている。短絡素子１９
０１はトランスファゲートを構成し、短絡制御信号２１
がハイレベルになったとき、ＰｃｈトランジスタＴＰ１
１、ＮｃｈトランジスタＴＮ１１が導通して、遅延回路
列１２０の節点Ｂ０と遅延回路列２２０の節点Ｂ０とを
電気的に接続し、ＰｃｈトランジスタＴＰ１２、Ｎｃｈ
トランジスタＴＮ１２が導通して、遅延回路列１２０の
節点Ａ１と遅延回路列２２０の節点Ａ１とを電気的に接
続する。
【００５１】この例においては、外部クロック信号１が
受信回路１０へ入力されてから、制御回路１１０から制
御信号１０１が出力されるまでの時間、すなわち、受信
回路１０と極性制御回路２６と制御回路１１０における
伝搬時間をｔ１とし、出力信号１０４がパルス生成回路
１３０へ入力されてから、内部クロック信号４がオア回
路４１から出力されるまでの時間、すなわち、パルス生
成回路１３０とオア回路４１における伝搬時間をｔ２と
し、入力信号が遅延回路列１２０を右方向に伝搬する時
間及び左方向に伝搬する時間をｔｄとする。また、制御
回路１１０における入力信号１０３に対する遅延時間
は、ｔ１＋ｔ２に設定されている。
受信回路１０へ入力されてから、制御回路１１０から制
御信号１０１が出力されるまでの時間、すなわち、受信
回路１０と極性制御回路２６と制御回路１１０における
伝搬時間をｔ１とし、出力信号１０４がパルス生成回路
１３０へ入力されてから、内部クロック信号４がオア回
路４１から出力されるまでの時間、すなわち、パルス生
成回路１３０とオア回路４１における伝搬時間をｔ２と
し、入力信号が遅延回路列１２０を右方向に伝搬する時
間及び左方向に伝搬する時間をｔｄとする。また、制御
回路１１０における入力信号１０３に対する遅延時間
は、ｔ１＋ｔ２に設定されている。
【００５２】遅延回路列１２０において、制御信号１０
１がハイレベルである期間は、サイクル時間ｔＣＫに等
しく、これは制御信号１０１が立ち上がってから、入力
信号が制御回路１１０を経て遅延回路列１２０を右方向
に伝搬する時間に等しいので、Ｔｃｋ＝ｔ１＋ｔ２＋ｔ
ｄである。また、外部クロック信号１が受信回路１０に
入力されてから、制御信号１０１が立ち下がり、折り返
された入力信号によって、遅延回路列１２０、パルス生
成回路１３０及びオア回路４１を経て内部クロック信号
４が出力されるまでの時間は、ｔ１＋ｔｄ＋ｔ２であっ
て、これはｔＣＫすなわちサイクル時間である。したが
って、内部クロック信号４は、外部クロック信号１と同
じ位相で出力される。他の、制御回路２１０，３１０，
４１０、パルス生成回路２３０，３３０，４３０及び遅
延回路列２２０，３２０，４２０についても、同様であ
る。
１がハイレベルである期間は、サイクル時間ｔＣＫに等
しく、これは制御信号１０１が立ち上がってから、入力
信号が制御回路１１０を経て遅延回路列１２０を右方向
に伝搬する時間に等しいので、Ｔｃｋ＝ｔ１＋ｔ２＋ｔ
ｄである。また、外部クロック信号１が受信回路１０に
入力されてから、制御信号１０１が立ち下がり、折り返
された入力信号によって、遅延回路列１２０、パルス生
成回路１３０及びオア回路４１を経て内部クロック信号
４が出力されるまでの時間は、ｔ１＋ｔｄ＋ｔ２であっ
て、これはｔＣＫすなわちサイクル時間である。したが
って、内部クロック信号４は、外部クロック信号１と同
じ位相で出力される。他の、制御回路２１０，３１０，
４１０、パルス生成回路２３０，３３０，４３０及び遅
延回路列２２０，３２０，４２０についても、同様であ
る。
【００５３】次に、図１乃至図４を参照して、この例の
半導体集積回路の動作について説明する。第一の期間Ｃ
１において、遅延回路列１２０では、第一の制御信号１
０１がハイレベル、第二の制御信号１０２がロウレベル
になるので、制御回路１１０からの入力信号１０３が節
点Ａ０に入力されることによって、各遅延素子において
順次充放電動作が行われて、入力信号が図１の右方向に
伝搬する。
半導体集積回路の動作について説明する。第一の期間Ｃ
１において、遅延回路列１２０では、第一の制御信号１
０１がハイレベル、第二の制御信号１０２がロウレベル
になるので、制御回路１１０からの入力信号１０３が節
点Ａ０に入力されることによって、各遅延素子において
順次充放電動作が行われて、入力信号が図１の右方向に
伝搬する。
【００５４】第二の期間Ｃ２において、遅延回路列１２
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
一方、遅延回路列２２０では、第一の制御信号２０１が
ハイレベル、第二の制御信号２０２がロウレベルになる
ので、制御回路２１０からの入力信号２０３が節点Ａ０
に入力されることによって、入力信号が図１の右方向に
伝搬する。
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
一方、遅延回路列２２０では、第一の制御信号２０１が
ハイレベル、第二の制御信号２０２がロウレベルになる
ので、制御回路２１０からの入力信号２０３が節点Ａ０
に入力されることによって、入力信号が図１の右方向に
伝搬する。
【００５５】第三の期間Ｃ３において、遅延回路列１２
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止している。また、遅延回路列２２
０では、第一の制御信号２０１がロウレベル、第二の制
御信号２０２がハイレベル、第三の制御信号２０６がロ
ウレベル、第四の制御信号２０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
このとき、短絡制御信号２１が一定期間ハイレベルにな
るので、短絡回路列１９０における各短絡素子が導通状
態になり、遅延回路列１２０，２２０における対応する
各遅延素子の節点Ｂｋ及びＡｋ＋１が電気的に接続され
て、電荷が共有され平均化される。
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止している。また、遅延回路列２２
０では、第一の制御信号２０１がロウレベル、第二の制
御信号２０２がハイレベル、第三の制御信号２０６がロ
ウレベル、第四の制御信号２０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
このとき、短絡制御信号２１が一定期間ハイレベルにな
るので、短絡回路列１９０における各短絡素子が導通状
態になり、遅延回路列１２０，２２０における対応する
各遅延素子の節点Ｂｋ及びＡｋ＋１が電気的に接続され
て、電荷が共有され平均化される。
【００５６】第四の期間Ｃ４において、遅延回路列１２
０では、第三の制御信号１０６がハイレベル、第四の制
御信号１０７がロウレベルになるので、入力信号は、折
り返して図１の左方向に伝搬し、節点Ｂ０から出力信号
１０４が発生して、パルス生成回路１３０を経て、出力
パルス１０５が生成され、オア回路４１を経て内部クロ
ック信号４が出力される。一方、遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
充放電動作が停止している。
０では、第三の制御信号１０６がハイレベル、第四の制
御信号１０７がロウレベルになるので、入力信号は、折
り返して図１の左方向に伝搬し、節点Ｂ０から出力信号
１０４が発生して、パルス生成回路１３０を経て、出力
パルス１０５が生成され、オア回路４１を経て内部クロ
ック信号４が出力される。一方、遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
充放電動作が停止している。
【００５７】第五の期間Ｃ５において、遅延回路列１２
０では、第一の制御信号１０１がハイレベル、第二の制
御信号１０２がロウレベルになるので、制御回路１１０
からの入力信号１０３が再び節点Ａ０に入力されること
によって、入力信号が右方向に伝搬する。一方、遅延回
路列２２０では、第三の制御信号２０６がハイレベル、
第四の制御信号２０７がロウレベルになるので、入力信
号は、折り返して左方向に伝搬し、節点Ｂ０から出力信
号２０４が発生して、パルス生成回路２３０を経て、出
力パルス２０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。
０では、第一の制御信号１０１がハイレベル、第二の制
御信号１０２がロウレベルになるので、制御回路１１０
からの入力信号１０３が再び節点Ａ０に入力されること
によって、入力信号が右方向に伝搬する。一方、遅延回
路列２２０では、第三の制御信号２０６がハイレベル、
第四の制御信号２０７がロウレベルになるので、入力信
号は、折り返して左方向に伝搬し、節点Ｂ０から出力信
号２０４が発生して、パルス生成回路２３０を経て、出
力パルス２０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。
【００５８】遅延回路列３２０，４２０においても同様
であって、第三の期間Ｃ３に制御回路３１０から遅延回
路列３２０に入力信号３０３が入力され、３サイクル時
間後に出力信号３０４が発生して、パルス生成回路３３
０を経て、出力パルス３０５が生成され、オア回路４１
を経て内部クロック信号４が出力され、第四の期間Ｃ４
に制御回路４１０から遅延回路列４２０に入力信号４０
３が入力されることによって、３サイクル時間後に出力
信号４０４が発生して、パルス生成回路４３０を経て、
出力パルス４０５が生成され、オア回路４１を経て内部
クロック信号４が出力される。この際、第五の期間Ｃ５
に、短絡制御信号２２が出力されることによって、遅延
回路列３２０，４２０の電荷が共有され平均化される。
であって、第三の期間Ｃ３に制御回路３１０から遅延回
路列３２０に入力信号３０３が入力され、３サイクル時
間後に出力信号３０４が発生して、パルス生成回路３３
０を経て、出力パルス３０５が生成され、オア回路４１
を経て内部クロック信号４が出力され、第四の期間Ｃ４
に制御回路４１０から遅延回路列４２０に入力信号４０
３が入力されることによって、３サイクル時間後に出力
信号４０４が発生して、パルス生成回路４３０を経て、
出力パルス４０５が生成され、オア回路４１を経て内部
クロック信号４が出力される。この際、第五の期間Ｃ５
に、短絡制御信号２２が出力されることによって、遅延
回路列３２０，４２０の電荷が共有され平均化される。
【００５９】以下、同様に、外部クロック信号１の入力
ごとに、各制御回路１１０，２１０，３１０，４１０か
ら順次、入力信号１０３，２０３，３０３，４０３が入
力されることによって、順次、出力パルス１０５，２０
５，３０５，４０５が発生し、これによって、内部クロ
ック信号４が出力される。このようにして、各サイクル
ごとに、入力信号の発生から４サイクル後に、内部クロ
ック信号４が出力されるので、これによって、メモリセ
ル３１からＤタイプフリップフロップ３２を介して、各
サイクル時間ごとにデータ出力５が発生する。
ごとに、各制御回路１１０，２１０，３１０，４１０か
ら順次、入力信号１０３，２０３，３０３，４０３が入
力されることによって、順次、出力パルス１０５，２０
５，３０５，４０５が発生し、これによって、内部クロ
ック信号４が出力される。このようにして、各サイクル
ごとに、入力信号の発生から４サイクル後に、内部クロ
ック信号４が出力されるので、これによって、メモリセ
ル３１からＤタイプフリップフロップ３２を介して、各
サイクル時間ごとにデータ出力５が発生する。
【００６０】以下、図５を用いて、同半導体集積回路に
おいて、外部クロック信号にタイミングずれが発生した
場合の、データ出力に対する影響を説明する。第一の期
間Ｃ１において、外部クロック信号のタイミングは正常
であって、遅延回路列２２０からの出力に基づいて、デ
ータ出力５が正常なタイミングで発生する。次の第二の
期間Ｃ２において、外部クロック信号にΔｔのずれが発
生した場合、遅延回路列２２０において、入力信号の前
進期間に＋Δｔの変化が生じる。
おいて、外部クロック信号にタイミングずれが発生した
場合の、データ出力に対する影響を説明する。第一の期
間Ｃ１において、外部クロック信号のタイミングは正常
であって、遅延回路列２２０からの出力に基づいて、デ
ータ出力５が正常なタイミングで発生する。次の第二の
期間Ｃ２において、外部クロック信号にΔｔのずれが発
生した場合、遅延回路列２２０において、入力信号の前
進期間に＋Δｔの変化が生じる。
【００６１】次の第三の期間Ｃ３において、短絡回路列
１９０が動作して、遅延回路列１２０，２２０の電荷が
共有され平均化される。遅延回路列３２０では、入力信
号の前進開始にΔｔの遅れが生じるが、前進期間の終了
は変わらないので、前進期間に−Δｔの変化が生じる。
また、遅延回路列４２０では、入力信号の後退期間の開
始がΔｔ遅れるが、後退期間は変化しないので、内部ク
ロック信号に＋Δｔの遅れが生じ、データ出力５の終了
に＋Δｔの変化が生じる。次の第四の期間Ｃ４におい
て、遅延回路列１２０では、第三の期間Ｃ３において電
荷が平均化された結果、入力信号の後退期間に＋Δｔ／
２の変化が生じる。したがって、この期間には、データ
出力５の開始に＋Δｔの変化が生じ、終了に＋Δｔ／２
の変化が生じる。
１９０が動作して、遅延回路列１２０，２２０の電荷が
共有され平均化される。遅延回路列３２０では、入力信
号の前進開始にΔｔの遅れが生じるが、前進期間の終了
は変わらないので、前進期間に−Δｔの変化が生じる。
また、遅延回路列４２０では、入力信号の後退期間の開
始がΔｔ遅れるが、後退期間は変化しないので、内部ク
ロック信号に＋Δｔの遅れが生じ、データ出力５の終了
に＋Δｔの変化が生じる。次の第四の期間Ｃ４におい
て、遅延回路列１２０では、第三の期間Ｃ３において電
荷が平均化された結果、入力信号の後退期間に＋Δｔ／
２の変化が生じる。したがって、この期間には、データ
出力５の開始に＋Δｔの変化が生じ、終了に＋Δｔ／２
の変化が生じる。
【００６２】次の第五の期間Ｃ５において、短絡回路列
２９０が動作して、遅延回路列３２０，４２０の電荷が
共有され平均化される。遅延回路列１２０では、新たな
入力が発生して前進する。また、遅延回路列２２０で
は、第三の期間Ｃ３において電荷が平均化された結果、
入力信号の後退期間に＋Δｔ／２の変化が生じる。した
がって、この期間には、データ出力５の開始に＋Δｔ／
２の変化が生じ、終了に＋Δｔ／２の変化が生じる。次
の第六の期間Ｃ６において、遅延回路列３２０では、第
五の期間Ｃ５において電荷が平均化された結果、入力信
号の後退期間に＋Δｔ／２の変化が生じる。したがっ
て、この期間には、データ出力５の開始に＋Δｔ／２の
変化が生じ、終了に−Δｔ／２の変化が生じる。
２９０が動作して、遅延回路列３２０，４２０の電荷が
共有され平均化される。遅延回路列１２０では、新たな
入力が発生して前進する。また、遅延回路列２２０で
は、第三の期間Ｃ３において電荷が平均化された結果、
入力信号の後退期間に＋Δｔ／２の変化が生じる。した
がって、この期間には、データ出力５の開始に＋Δｔ／
２の変化が生じ、終了に＋Δｔ／２の変化が生じる。次
の第六の期間Ｃ６において、遅延回路列３２０では、第
五の期間Ｃ５において電荷が平均化された結果、入力信
号の後退期間に＋Δｔ／２の変化が生じる。したがっ
て、この期間には、データ出力５の開始に＋Δｔ／２の
変化が生じ、終了に−Δｔ／２の変化が生じる。
【００６３】次の第七の期間Ｃ７において、遅延回路列
４２０では、第五の期間Ｃ５において電荷が平均化され
た結果、入力信号の後退期間に＋Δｔ／２の変化が生じ
る。したがって、この期間には、データ出力５の開始に
−Δｔ／２の変化が生じ、終了に−Δｔ／２の変化が生
じる。次の第八の期間Ｃ８において、遅延回路列１２０
では、入力信号の後退期間に変化を生じない。したがっ
て、この期間には、データ出力５の開始に−Δｔ／２の
変化が生じるが、終了には変化が生じない。以後におい
ては、第二の期間Ｃ２において生じた、外部クロック信
号のタイミングずれの影響がなくなる。
４２０では、第五の期間Ｃ５において電荷が平均化され
た結果、入力信号の後退期間に＋Δｔ／２の変化が生じ
る。したがって、この期間には、データ出力５の開始に
−Δｔ／２の変化が生じ、終了に−Δｔ／２の変化が生
じる。次の第八の期間Ｃ８において、遅延回路列１２０
では、入力信号の後退期間に変化を生じない。したがっ
て、この期間には、データ出力５の開始に−Δｔ／２の
変化が生じるが、終了には変化が生じない。以後におい
ては、第二の期間Ｃ２において生じた、外部クロック信
号のタイミングずれの影響がなくなる。
【００６４】以上においては、外部クロック信号周期に
単発的に変動が発生した場合について説明したが、外部
クロック信号の変動は、周期的に生じることがある。以
下、図６を用いて、このような外部クロック信号の変動
について説明する。図６においては、外部クロック信号
周期（ｔＣＫ）の変動がない理想的な入力状態に対し
て、変動が一回だけ生じた場合（Single-Event Noise）
と、周期的なノイズの例として、２サイクル周期の場合
と、４サイクル周期の場合と、８サイクル周期の場合と
の、外部クロック信号の態様を例示している。
単発的に変動が発生した場合について説明したが、外部
クロック信号の変動は、周期的に生じることがある。以
下、図６を用いて、このような外部クロック信号の変動
について説明する。図６においては、外部クロック信号
周期（ｔＣＫ）の変動がない理想的な入力状態に対し
て、変動が一回だけ生じた場合（Single-Event Noise）
と、周期的なノイズの例として、２サイクル周期の場合
と、４サイクル周期の場合と、８サイクル周期の場合と
の、外部クロック信号の態様を例示している。
【００６５】次に、図７を用いて、外部クロック信号周
期の変動周期が変化した場合の、内部クロック信号周期
の変動について説明する。図７においては、横軸に示
す、入力である外部クロック信号周期の変動（ジッタ）
周期（外部クロック信号のサイクル数で示す）が変化し
た場合の、出力（内部クロック信号）ジッタの、入力ジ
ッタに対する倍率を縦軸に示し、点線で示す従来例（図
１５）の双方向性遅延素子（ＢＤＤ）の場合と、実線で
示すこの例の電荷結合型双方向性遅延素子（ＣＢＤＤ）
の場合とを対比して示している。図示のように、従来例
の場合は、倍率の最大は３倍（２サイクル周期の場合）
であるのに対して、この例の場合は、最大約１．７倍で
あって、大幅に改善されている。なお図中においてＳ．
Ｅは、単発的変動の場合を示し、従来例の場合は倍率が
２倍であったが、この例の場合は前述の説明のように１
倍であって、同様に改善されている。
期の変動周期が変化した場合の、内部クロック信号周期
の変動について説明する。図７においては、横軸に示
す、入力である外部クロック信号周期の変動（ジッタ）
周期（外部クロック信号のサイクル数で示す）が変化し
た場合の、出力（内部クロック信号）ジッタの、入力ジ
ッタに対する倍率を縦軸に示し、点線で示す従来例（図
１５）の双方向性遅延素子（ＢＤＤ）の場合と、実線で
示すこの例の電荷結合型双方向性遅延素子（ＣＢＤＤ）
の場合とを対比して示している。図示のように、従来例
の場合は、倍率の最大は３倍（２サイクル周期の場合）
であるのに対して、この例の場合は、最大約１．７倍で
あって、大幅に改善されている。なお図中においてＳ．
Ｅは、単発的変動の場合を示し、従来例の場合は倍率が
２倍であったが、この例の場合は前述の説明のように１
倍であって、同様に改善されている。
【００６６】このように、この例によれば、２列の遅延
回路列ごとにその中間に短絡回路列を配置して、順にサ
イクル時間を測定した、隣接する２列の遅延回路列ごと
に、測定したサイクル時間に相当する電荷を共有して、
出力されるサイクル時間を平均化するようにしたので、
外部クロック信号のタイミングが一定周期からずれた場
合でも、出力である内部クロック信号のタイミング変動
の増加を、大幅に抑えることができる。
回路列ごとにその中間に短絡回路列を配置して、順にサ
イクル時間を測定した、隣接する２列の遅延回路列ごと
に、測定したサイクル時間に相当する電荷を共有して、
出力されるサイクル時間を平均化するようにしたので、
外部クロック信号のタイミングが一定周期からずれた場
合でも、出力である内部クロック信号のタイミング変動
の増加を、大幅に抑えることができる。
【００６７】◇第２実施例 図８は、この発明の第２実施例である半導体集積回路の
構成を示すブロック図、図９は、同半導体集積回路の動
作を説明するためのタイミングチャート、図１０は、同
半導体集積回路における外部クロック信号のジッタの影
響を説明する図、図１１は、同半導体集積回路におけ
る、入力ジッタ周期による出力ジッタの変化を説明する
図である。
構成を示すブロック図、図９は、同半導体集積回路の動
作を説明するためのタイミングチャート、図１０は、同
半導体集積回路における外部クロック信号のジッタの影
響を説明する図、図１１は、同半導体集積回路におけ
る、入力ジッタ周期による出力ジッタの変化を説明する
図である。
【００６８】この例の半導体集積回路は、図８に示すよ
うに、受信回路１０と、極性制御回路２７と、制御回路
１１０，２１０，３１０，４１０と、遅延回路列１２
０，２２０，３２０，４２０と、パルス生成回路１３
０，２３０，３３０，４３０と、短絡回路列１９０，２
９０，３９０，４９０と、オア回路４１とから概略構成
されている。受信回路１０は、エッジ検出回路を有し、
外部クロック信号１を受信して、内部電源電位に変換さ
れた内部信号２を出力する。極性制御回路２７は、論理
レベルが１サイクル時間だけハイレベルになる変化を４
サイクルごとに繰り返す、４相の極性制御信号１０８，
２０８，３０８，４０８を、内部信号２の立ち上がりご
とに順次出力するとともに、極性制御信号１０８，２０
８，３０８，４０８から２サイクル遅れて、短絡制御信
号２１，２２，２３，２４を出力する。
うに、受信回路１０と、極性制御回路２７と、制御回路
１１０，２１０，３１０，４１０と、遅延回路列１２
０，２２０，３２０，４２０と、パルス生成回路１３
０，２３０，３３０，４３０と、短絡回路列１９０，２
９０，３９０，４９０と、オア回路４１とから概略構成
されている。受信回路１０は、エッジ検出回路を有し、
外部クロック信号１を受信して、内部電源電位に変換さ
れた内部信号２を出力する。極性制御回路２７は、論理
レベルが１サイクル時間だけハイレベルになる変化を４
サイクルごとに繰り返す、４相の極性制御信号１０８，
２０８，３０８，４０８を、内部信号２の立ち上がりご
とに順次出力するとともに、極性制御信号１０８，２０
８，３０８，４０８から２サイクル遅れて、短絡制御信
号２１，２２，２３，２４を出力する。
【００６９】制御回路１１０，２１０，３１０，４１０
は、それぞれ極性制御信号１０８，２０８，３０８，４
０８によって定まる極性で、内部信号２の立ち上がりで
トグルする第一の制御信号１０１，２０１，３０１，４
０１と、第一の制御信号と逆相の第二の制御信号１０
２，２０２，３０２，４０２と、第一の制御信号から３
サイクル時間遅れて内部信号２の立ち上がりでトグルす
る第三の制御信号１０６，２０６，３０６，４０６と、
第三の制御信号と逆相の第四の制御信号１０７，２０
７，３０７，４０７とを発生するとともに、内部信号２
から一定時間遅れて、第一の制御信号１０１，２０１，
３０１，４０１の立ち上がりごとにそれぞれ信号１０
３，２０３，３０３，４０３を出力する。
は、それぞれ極性制御信号１０８，２０８，３０８，４
０８によって定まる極性で、内部信号２の立ち上がりで
トグルする第一の制御信号１０１，２０１，３０１，４
０１と、第一の制御信号と逆相の第二の制御信号１０
２，２０２，３０２，４０２と、第一の制御信号から３
サイクル時間遅れて内部信号２の立ち上がりでトグルす
る第三の制御信号１０６，２０６，３０６，４０６と、
第三の制御信号と逆相の第四の制御信号１０７，２０
７，３０７，４０７とを発生するとともに、内部信号２
から一定時間遅れて、第一の制御信号１０１，２０１，
３０１，４０１の立ち上がりごとにそれぞれ信号１０
３，２０３，３０３，４０３を出力する。
【００７０】遅延回路列１２０，２２０，３２０，４２
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり，それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左対方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。短絡回路列１
９０，２９０，３９０，４９０は、それぞれ図３に示さ
れた短絡回路列１９０と同様の構成を有している。各短
絡回路列１９０，２９０，３９０，４９０は、短絡制御
信号２１，２２，２３，２４に応じて、遅延回路列４２
０と１２０，１２０と２２０，２２０と３２０，３２０
と４２０の対応する遅延素子の節点間を、対応する短絡
素子によって電気的に接続する。オア回路４１は、出力
パルス１０５，２０５，３０５，４０５の論理和をとっ
て、内部クロック信号４を出力する。
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり，それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左対方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。短絡回路列１
９０，２９０，３９０，４９０は、それぞれ図３に示さ
れた短絡回路列１９０と同様の構成を有している。各短
絡回路列１９０，２９０，３９０，４９０は、短絡制御
信号２１，２２，２３，２４に応じて、遅延回路列４２
０と１２０，１２０と２２０，２２０と３２０，３２０
と４２０の対応する遅延素子の節点間を、対応する短絡
素子によって電気的に接続する。オア回路４１は、出力
パルス１０５，２０５，３０５，４０５の論理和をとっ
て、内部クロック信号４を出力する。
【００７１】この例の場合の、制御回路１１０，２１
０，３１０，４１０及びパルス生成回路１３０，２３
０，３３０，４３０における、信号伝搬時間ｔ１，ｔ２
と遅延設定時間ｔ１＋ｔ２、ならびに遅延回路列１２
０，２２０，３２０，４２０における信号伝搬時間ｔｄ
の関係は、第１実施例の場合と同様である。
０，３１０，４１０及びパルス生成回路１３０，２３
０，３３０，４３０における、信号伝搬時間ｔ１，ｔ２
と遅延設定時間ｔ１＋ｔ２、ならびに遅延回路列１２
０，２２０，３２０，４２０における信号伝搬時間ｔｄ
の関係は、第１実施例の場合と同様である。
【００７２】次に、図８及び図９を参照して、この例の
半導体集積回路の動作について説明する。第一の期間Ｃ
１において、遅延回路列１２０では、第一の制御信号１
０１がハイレベル、第二の制御信号１０２がロウレベル
になるので、制御回路１１０からの入力信号１０３が節
点Ａ０に入力されることによって、各遅延素子において
順次充放電動作が行われて、入力信号が図８の右方向に
伝搬する。
半導体集積回路の動作について説明する。第一の期間Ｃ
１において、遅延回路列１２０では、第一の制御信号１
０１がハイレベル、第二の制御信号１０２がロウレベル
になるので、制御回路１１０からの入力信号１０３が節
点Ａ０に入力されることによって、各遅延素子において
順次充放電動作が行われて、入力信号が図８の右方向に
伝搬する。
【００７３】第二の期間Ｃ２において、遅延回路列１２
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
一方、遅延回路列２２０では、第一の制御信号２０１が
ハイレベル、第二の制御信号２０２がロウレベルになる
ので、制御回路２１０からの入力信号２０３が節点Ａ０
に入力されることによって、入力信号が図８の右方向に
伝搬する。このとき、制御回路４１０からの短絡制御信
号２４がハイレベルになるので、短絡回路列４９０の各
短絡素子が導通状態になり、遅延回路列４２０，１２０
における対応する各遅延素子の節点Ｂｋ及びＡｋ＋１が
電気的に接続されて、電荷が共有され平均化される。
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止する。
一方、遅延回路列２２０では、第一の制御信号２０１が
ハイレベル、第二の制御信号２０２がロウレベルになる
ので、制御回路２１０からの入力信号２０３が節点Ａ０
に入力されることによって、入力信号が図８の右方向に
伝搬する。このとき、制御回路４１０からの短絡制御信
号２４がハイレベルになるので、短絡回路列４９０の各
短絡素子が導通状態になり、遅延回路列４２０，１２０
における対応する各遅延素子の節点Ｂｋ及びＡｋ＋１が
電気的に接続されて、電荷が共有され平均化される。
【００７４】第三の期間Ｃ３において、遅延回路列１２
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止している。遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
入力信号の伝搬が停止し、充放電動作が停止している。
遅延回路列３２０では、第一の制御信号３０１がハイレ
ベル、第二の制御信号３０２がロウレベルになるので、
制御回路３１０からの入力信号３０３が節点Ａ０に入力
されることによって、入力信号が図８の右方向に伝搬す
る。このとき、短絡制御信号２１が一定期間ハイレベル
になるので、短絡回路列１９０における各短絡素子が導
通状態になり、遅延回路列１２０，２２０における対応
する各遅延素子の節点Ｂｋ及びＡｋ＋１が短絡されて、
電荷が共有され平均化される。
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止している。遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
入力信号の伝搬が停止し、充放電動作が停止している。
遅延回路列３２０では、第一の制御信号３０１がハイレ
ベル、第二の制御信号３０２がロウレベルになるので、
制御回路３１０からの入力信号３０３が節点Ａ０に入力
されることによって、入力信号が図８の右方向に伝搬す
る。このとき、短絡制御信号２１が一定期間ハイレベル
になるので、短絡回路列１９０における各短絡素子が導
通状態になり、遅延回路列１２０，２２０における対応
する各遅延素子の節点Ｂｋ及びＡｋ＋１が短絡されて、
電荷が共有され平均化される。
【００７５】第四の期間Ｃ４において、遅延回路列１２
０では、第三の制御信号１０６がハイレベル、第四の制
御信号１０７がロウレベルになるので、入力信号は、折
り返して図８の左方向に伝搬し、節点Ｂ０から出力信号
１０４が発生して、パルス生成回路１３０を経て、出力
パルス１０５が生成され、オア回路４１を経て内部クロ
ック信号４が出力される。遅延回路列２２０では、第一
の制御信号２０１がロウレベル、第二の制御信号２０２
がハイレベル、第三の制御信号２０６がロウレベル、第
四の制御信号２０７がハイレベルになるので、充放電動
作が停止している。遅延回路列３２０では、第一の制御
信号３０１がロウレベル、第二の制御信号３０２がハイ
レベル、第三の制御信号３０６がロウレベル、第四の制
御信号３０７がハイレベルになるので、充放電動作が停
止している。遅延回路列４２０では、第一の制御信号４
０１がハイレベル、第二の制御信号４０２がロウレベル
になるので、制御回路４１０からの入力信号４０３が入
力されることによって、入力信号が図８の右方向に伝搬
する。このとき、短絡制御信号２２が一定期間ハイレベ
ルになるので、短絡回路列２９０における各短絡素子が
導通状態になり、遅延回路列２２０，３２０における対
応する各遅延素子の節点Ｂｋ及びＡｋ＋１が短絡され
て、電荷が共有され平均化される。
０では、第三の制御信号１０６がハイレベル、第四の制
御信号１０７がロウレベルになるので、入力信号は、折
り返して図８の左方向に伝搬し、節点Ｂ０から出力信号
１０４が発生して、パルス生成回路１３０を経て、出力
パルス１０５が生成され、オア回路４１を経て内部クロ
ック信号４が出力される。遅延回路列２２０では、第一
の制御信号２０１がロウレベル、第二の制御信号２０２
がハイレベル、第三の制御信号２０６がロウレベル、第
四の制御信号２０７がハイレベルになるので、充放電動
作が停止している。遅延回路列３２０では、第一の制御
信号３０１がロウレベル、第二の制御信号３０２がハイ
レベル、第三の制御信号３０６がロウレベル、第四の制
御信号３０７がハイレベルになるので、充放電動作が停
止している。遅延回路列４２０では、第一の制御信号４
０１がハイレベル、第二の制御信号４０２がロウレベル
になるので、制御回路４１０からの入力信号４０３が入
力されることによって、入力信号が図８の右方向に伝搬
する。このとき、短絡制御信号２２が一定期間ハイレベ
ルになるので、短絡回路列２９０における各短絡素子が
導通状態になり、遅延回路列２２０，３２０における対
応する各遅延素子の節点Ｂｋ及びＡｋ＋１が短絡され
て、電荷が共有され平均化される。
【００７６】第５の期間Ｃ５において、遅延回路列１２
０では、第一の制御信号１０１がハイレベル、第二の制
御信号１０２がロウレベルになるので、制御回路１１０
からの入力信号１０３が節点Ａ０に入力されることによ
って、入力信号が図８の右方向に伝搬する。遅延回路列
２２０では、第三の制御信号２０６がハイレベル、第四
の制御信号２０７がロウレベルになるので、入力信号は
折り返して図８の左方向に伝搬し、節点Ｂ０から出力信
号２０４が発生して、パルス生成回路２３０を経て、出
力パルス２０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。 遅延回路列３２０では、
第一の制御信号３０１がロウレベル、第二の制御信号３
０２がハイレベル、第三の制御信号３０６がロウレベ
ル、第四の制御信号３０７がハイレベルになるので、充
放電動作が停止している。遅延回路列４２０では、第一
の制御信号４０１がロウレベル、第二の制御信号４０２
がハイレベル、第三の制御信号４０６がロウレベル、第
四の制御信号４０７がハイレベルになるので、充放電動
作が停止している。このとき、短絡制御信号２３が一定
期間ハイレベルになるので、短絡回路列３９０における
各短絡素子が導通状態になり、遅延回路列３２０，４２
０における対応する各遅延素子の節点Ｂｋ及びＡｋ＋１
が短絡されて電荷が共有され平均化される。
０では、第一の制御信号１０１がハイレベル、第二の制
御信号１０２がロウレベルになるので、制御回路１１０
からの入力信号１０３が節点Ａ０に入力されることによ
って、入力信号が図８の右方向に伝搬する。遅延回路列
２２０では、第三の制御信号２０６がハイレベル、第四
の制御信号２０７がロウレベルになるので、入力信号は
折り返して図８の左方向に伝搬し、節点Ｂ０から出力信
号２０４が発生して、パルス生成回路２３０を経て、出
力パルス２０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。 遅延回路列３２０では、
第一の制御信号３０１がロウレベル、第二の制御信号３
０２がハイレベル、第三の制御信号３０６がロウレベ
ル、第四の制御信号３０７がハイレベルになるので、充
放電動作が停止している。遅延回路列４２０では、第一
の制御信号４０１がロウレベル、第二の制御信号４０２
がハイレベル、第三の制御信号４０６がロウレベル、第
四の制御信号４０７がハイレベルになるので、充放電動
作が停止している。このとき、短絡制御信号２３が一定
期間ハイレベルになるので、短絡回路列３９０における
各短絡素子が導通状態になり、遅延回路列３２０，４２
０における対応する各遅延素子の節点Ｂｋ及びＡｋ＋１
が短絡されて電荷が共有され平均化される。
【００７７】以下、同様に、外部クロック信号１の入力
ごとに、各制御回路１１０，２１０，３１０，４１０か
ら順次、入力信号１０３，２０３，３０３，４０３が入
力されることによって、順次、出力パルス１０５，２０
５，３０５，４０５が発生し、これによって、内部クロ
ック信号４が出力される。このようにして、４サイクル
時間後から、各サイクル時間ごとに、内部クロック信号
４が出力されるので、これによって、メモリセル３１か
らＤタイプフリップフロップ３２を介して、各サイクル
時間ごとにデータ出力５が発生する。
ごとに、各制御回路１１０，２１０，３１０，４１０か
ら順次、入力信号１０３，２０３，３０３，４０３が入
力されることによって、順次、出力パルス１０５，２０
５，３０５，４０５が発生し、これによって、内部クロ
ック信号４が出力される。このようにして、４サイクル
時間後から、各サイクル時間ごとに、内部クロック信号
４が出力されるので、これによって、メモリセル３１か
らＤタイプフリップフロップ３２を介して、各サイクル
時間ごとにデータ出力５が発生する。
【００７８】この際、各遅延回路列に対する入力信号の
入力から１サイクル時間後に、停止状態にある、当該遅
延回路列とこれより１サイクル前に入力された遅延回路
列とが、短絡回路列によって、電荷が共有され平均化さ
れる。停止状態にある１サイクル前に入力された遅延回
路列では、前サイクルで、当該遅延回路列とさらに１サ
イクル前に入力された遅延回路列とが、電荷共有されて
いるので、あるサイクルの出力信号には、当該サイクル
の前３サイクルの入力信号に基づくサイクル時間の平均
時間が反映されている。
入力から１サイクル時間後に、停止状態にある、当該遅
延回路列とこれより１サイクル前に入力された遅延回路
列とが、短絡回路列によって、電荷が共有され平均化さ
れる。停止状態にある１サイクル前に入力された遅延回
路列では、前サイクルで、当該遅延回路列とさらに１サ
イクル前に入力された遅延回路列とが、電荷共有されて
いるので、あるサイクルの出力信号には、当該サイクル
の前３サイクルの入力信号に基づくサイクル時間の平均
時間が反映されている。
【００７９】この場合、外部クロック信号にタイミング
ずれが発生すると、データ出力タイミングにも変化が生
じる。以下、図１０を用いて、同半導体集積回路におけ
る外部クロック信号のジッタの影響を説明する。第一の
期間Ｃ１において、外部クロック信号のタイミングは正
常であって、遅延回路列２２０からの出力に基づいて、
データ出力５が正常なタイミングで発生する。また、こ
の期間には、短絡回路列３９０が動作して、遅延回路列
３２０，４２０の電荷が共有され平均化される。第二の
期間Ｃ２において、外部クロック信号にΔｔの遅れが発
生した場合、遅延回路列２２０において、入力信号の前
進期間に＋Δｔの変化が生じる。また、この期間には、
短絡回路列４９０が動作して、遅延回路列４２０，１２
０の電荷が共有され平均化される。
ずれが発生すると、データ出力タイミングにも変化が生
じる。以下、図１０を用いて、同半導体集積回路におけ
る外部クロック信号のジッタの影響を説明する。第一の
期間Ｃ１において、外部クロック信号のタイミングは正
常であって、遅延回路列２２０からの出力に基づいて、
データ出力５が正常なタイミングで発生する。また、こ
の期間には、短絡回路列３９０が動作して、遅延回路列
３２０，４２０の電荷が共有され平均化される。第二の
期間Ｃ２において、外部クロック信号にΔｔの遅れが発
生した場合、遅延回路列２２０において、入力信号の前
進期間に＋Δｔの変化が生じる。また、この期間には、
短絡回路列４９０が動作して、遅延回路列４２０，１２
０の電荷が共有され平均化される。
【００８０】次の第三の期間Ｃ３において、遅延回路列
３２０では、入力信号の前進開始が遅れるので、前進期
間に−Δｔの変化が生じる。遅延回路列４２０では、入
力信号の後退開始がΔｔ遅れるが、後退期間は変化しな
いので、内部クロック信号に＋Δｔの遅れが生じ、デー
タ出力の終了に＋Δｔの変化が生じる。また、この期間
には、短絡回路列１９０が動作して、遅延回路列１２
０，２２０の電荷が共有され平均化される。次の第四の
期間Ｃ４において、遅延回路列１２０では、第一の期間
Ｃ１と、第二の期間Ｃ２と、第三の期間Ｃ３とにおいて
電荷が平均化された結果、入力信号の後退期間に＋Δｔ
／２の変化が生じる。したがって、この期間には、デー
タ出力５の開始に＋Δｔの変化が生じ、終了に＋Δｔ／
２の変化が生じる。また、この期間には、短絡回路列２
９０が動作して、遅延回路列２２０，３２０の電荷が共
有され平均化される。
３２０では、入力信号の前進開始が遅れるので、前進期
間に−Δｔの変化が生じる。遅延回路列４２０では、入
力信号の後退開始がΔｔ遅れるが、後退期間は変化しな
いので、内部クロック信号に＋Δｔの遅れが生じ、デー
タ出力の終了に＋Δｔの変化が生じる。また、この期間
には、短絡回路列１９０が動作して、遅延回路列１２
０，２２０の電荷が共有され平均化される。次の第四の
期間Ｃ４において、遅延回路列１２０では、第一の期間
Ｃ１と、第二の期間Ｃ２と、第三の期間Ｃ３とにおいて
電荷が平均化された結果、入力信号の後退期間に＋Δｔ
／２の変化が生じる。したがって、この期間には、デー
タ出力５の開始に＋Δｔの変化が生じ、終了に＋Δｔ／
２の変化が生じる。また、この期間には、短絡回路列２
９０が動作して、遅延回路列２２０，３２０の電荷が共
有され平均化される。
【００８１】次の第五の期間Ｃ５において、遅延回路列
２２０では、第二の期間Ｃ２と、第三の期間Ｃ３と、第
四の期間Ｃ４とにおいて電荷が平均化された結果、入力
信号の後退期間に−Δｔ／２の変化が生じる。したがっ
て、この期間には、データ出力５の開始に＋Δｔ／２の
変化が生じ、終了に−Δｔ／２の変化が生じる。また、
この期間には、短絡回路列３９０が動作して、遅延回路
列３２０，４２０の電荷が共有され平均化される。次の
第六の期間Ｃ６において、遅延回路列３２０では、第三
の期間Ｃ３と、第四の期間Ｃ４と、第五の期間Ｃ５とに
おいて電荷が平均化された結果、入力信号の後退期間に
−Δｔ／４の変化が生じる。したがって、この期間に
は、データ出力５の開始に−Δｔ／２の変化が生じ、終
了に−Δｔ／４の変化が生じる。また、この期間には、
短絡回路列４９０が動作して、遅延回路列４２０，１２
０の電荷が共有され平均化される。
２２０では、第二の期間Ｃ２と、第三の期間Ｃ３と、第
四の期間Ｃ４とにおいて電荷が平均化された結果、入力
信号の後退期間に−Δｔ／２の変化が生じる。したがっ
て、この期間には、データ出力５の開始に＋Δｔ／２の
変化が生じ、終了に−Δｔ／２の変化が生じる。また、
この期間には、短絡回路列３９０が動作して、遅延回路
列３２０，４２０の電荷が共有され平均化される。次の
第六の期間Ｃ６において、遅延回路列３２０では、第三
の期間Ｃ３と、第四の期間Ｃ４と、第五の期間Ｃ５とに
おいて電荷が平均化された結果、入力信号の後退期間に
−Δｔ／４の変化が生じる。したがって、この期間に
は、データ出力５の開始に−Δｔ／２の変化が生じ、終
了に−Δｔ／４の変化が生じる。また、この期間には、
短絡回路列４９０が動作して、遅延回路列４２０，１２
０の電荷が共有され平均化される。
【００８２】次の第七の期間Ｃ７において、遅延回路列
４２０では、第四の期間Ｃ４と、第五の期間Ｃ５と、第
六の期間Ｃ６とにおいて電荷が平均化された結果、入力
信号の後退期間に−Δｔ／８の変化が生じる。したがっ
て、この期間には、データ出力５の開始に−Δｔ／４の
変化が生じ、終了に−Δｔ／８の変化が生じる。また、
この期間には、短絡回路列１９０が動作して、遅延回路
列１２０，２２０の電荷が共有され平均化される。次の
第八の期間Ｃ８において、遅延回路列１２０では、第五
の期間Ｃ５と、第六の期間Ｃ６と、第七の期間Ｃ７とに
おいて電荷が平均化された結果、入力信号の後退期間に
−Δｔ／１６の変化が生じる。したがって、この期間に
は、データ出力５の開始に−Δｔ／８の変化が生じ、終
了に−Δｔ／１６の変化が生じる。また、この期間に
は、短絡回路列２９０が動作して、遅延回路列２２０，
３２０の電荷が共有され平均化される。
４２０では、第四の期間Ｃ４と、第五の期間Ｃ５と、第
六の期間Ｃ６とにおいて電荷が平均化された結果、入力
信号の後退期間に−Δｔ／８の変化が生じる。したがっ
て、この期間には、データ出力５の開始に−Δｔ／４の
変化が生じ、終了に−Δｔ／８の変化が生じる。また、
この期間には、短絡回路列１９０が動作して、遅延回路
列１２０，２２０の電荷が共有され平均化される。次の
第八の期間Ｃ８において、遅延回路列１２０では、第五
の期間Ｃ５と、第六の期間Ｃ６と、第七の期間Ｃ７とに
おいて電荷が平均化された結果、入力信号の後退期間に
−Δｔ／１６の変化が生じる。したがって、この期間に
は、データ出力５の開始に−Δｔ／８の変化が生じ、終
了に−Δｔ／１６の変化が生じる。また、この期間に
は、短絡回路列２９０が動作して、遅延回路列２２０，
３２０の電荷が共有され平均化される。
【００８３】この例の場合も、外部クロック信号周期の
変動が周期的に生じた場合には、入力ジッタ周期によっ
て出力ジッタの大きさが変化する。以下、図１１を用い
て、外部クロック信号周期の変動周期が変化した場合
の、内部クロック信号周期の変動について説明する。図
中において、横軸と縦軸の表示は、図７に示された第１
実施例の場合と同じであり、同様に点線で示す従来例
（図１５）の双方向性遅延素子（ＢＤＤ）の場合と、実
線で示すこの例の電荷結合型双方向性遅延素子（ＣＢＤ
Ｄ）の場合とを対比して示す。図示のように、従来例の
場合は、倍率の最大は３倍（２サイクル周期の場合）で
あるのに対して、この例の場合は、最悪値でも約１．５
倍であって、特にジッタ周期が短いノイズの場合に効果
が顕著であることが示されている。なお図中において
Ｓ．Ｅは、単発的変動の場合を示し、従来例の場合は倍
率が２倍であったが、この例の場合は１倍であり、同様
に改善されている。
変動が周期的に生じた場合には、入力ジッタ周期によっ
て出力ジッタの大きさが変化する。以下、図１１を用い
て、外部クロック信号周期の変動周期が変化した場合
の、内部クロック信号周期の変動について説明する。図
中において、横軸と縦軸の表示は、図７に示された第１
実施例の場合と同じであり、同様に点線で示す従来例
（図１５）の双方向性遅延素子（ＢＤＤ）の場合と、実
線で示すこの例の電荷結合型双方向性遅延素子（ＣＢＤ
Ｄ）の場合とを対比して示す。図示のように、従来例の
場合は、倍率の最大は３倍（２サイクル周期の場合）で
あるのに対して、この例の場合は、最悪値でも約１．５
倍であって、特にジッタ周期が短いノイズの場合に効果
が顕著であることが示されている。なお図中において
Ｓ．Ｅは、単発的変動の場合を示し、従来例の場合は倍
率が２倍であったが、この例の場合は１倍であり、同様
に改善されている。
【００８４】このように、この例の構成によれば、遅延
回路列と短絡回路列とを交互に配置して、順にサイクル
時間を測定した、隣接する２列の遅延回路列ごとに、測
定したサイクル時間に相当する電荷を共有して、出力さ
れるサイクル時間を平均化するようにしたので、外部ク
ロック信号のタイミングが一定周期からずれた場合で
も、出力である内部クロック信号のタイミング変動の増
加を大幅に抑えることができる。
回路列と短絡回路列とを交互に配置して、順にサイクル
時間を測定した、隣接する２列の遅延回路列ごとに、測
定したサイクル時間に相当する電荷を共有して、出力さ
れるサイクル時間を平均化するようにしたので、外部ク
ロック信号のタイミングが一定周期からずれた場合で
も、出力である内部クロック信号のタイミング変動の増
加を大幅に抑えることができる。
【００８５】◇第３実施例 図１２は、この発明の第３実施例である半導体集積回路
の構成を示すブロック図、図１３は、同半導体集積回路
の動作を説明するためのタイミングチャートである。
の構成を示すブロック図、図１３は、同半導体集積回路
の動作を説明するためのタイミングチャートである。
【００８６】この例の半導体集積回路は、図１２に示す
ように、受信回路１０と、極性制御回路２６と、制御回
路１１０，２１０Ａ，３１０，４１０Ａと、遅延回路列
１２０，２２０，３２０，４２０と、パルス生成回路１
３０，２３０，３３０，４３０と、遅延素子１４０，２
４０，３４０，４４０と、短絡回路列１９０，２９０
と、オア回路４１とから概略構成されている。上記受信
回路１０は、エッジ検出回路を有し、外部クロック信号
１を受信して、内部電源電位に変換された内部信号２を
出力する。また、極性制御回路２６は、論理レベルが１
サイクル時間だけハイレベルになる変化を４サイクルご
とに繰り返す、４相の極性制御信号１０８、２０８，３
０８，４０８を、内部信号２の立ち上がりごとに順次出
力するとともに、第一の極性制御信号１０８と第三の極
性制御信号３０８から、それぞれ２サイクル遅れて、短
絡制御信号２１，２２を出力する。
ように、受信回路１０と、極性制御回路２６と、制御回
路１１０，２１０Ａ，３１０，４１０Ａと、遅延回路列
１２０，２２０，３２０，４２０と、パルス生成回路１
３０，２３０，３３０，４３０と、遅延素子１４０，２
４０，３４０，４４０と、短絡回路列１９０，２９０
と、オア回路４１とから概略構成されている。上記受信
回路１０は、エッジ検出回路を有し、外部クロック信号
１を受信して、内部電源電位に変換された内部信号２を
出力する。また、極性制御回路２６は、論理レベルが１
サイクル時間だけハイレベルになる変化を４サイクルご
とに繰り返す、４相の極性制御信号１０８、２０８，３
０８，４０８を、内部信号２の立ち上がりごとに順次出
力するとともに、第一の極性制御信号１０８と第三の極
性制御信号３０８から、それぞれ２サイクル遅れて、短
絡制御信号２１，２２を出力する。
【００８７】制御回路１１０、２１０Ａ，３１０，４１
０Ａは、それぞれ極性制御信号１０８，２０８，３０
８，４０８によって定まる極性で、内部信号２の立ち上
がりでトグルする第一の制御信号１０１，２０１，３０
１，４０１と、第一の制御信号と逆相の第二の制御信号
１０２，２０２，３０２，４０２と、第一の制御信号か
ら３サイクル時間遅れて内部信号２の立ち上がりでトグ
ルする第三の制御信号１０６，２０６，３０６，４０６
と、第三の制御信号と逆相の第四の制御信号１０７，２
０７，３０７，４０７とを発生するとともに、内部信号
２から第一の所定時間遅れて、第一の制御信号１０１，
３０１の立ち上がりごとにそれぞれ信号１０３，３０３
を出力し、内部信号２から第二の所定時間遅れて、第一
の制御信号２０１，３０１の立ち上がりごとにそれぞれ
信号２０３，４０３を出力する。
０Ａは、それぞれ極性制御信号１０８，２０８，３０
８，４０８によって定まる極性で、内部信号２の立ち上
がりでトグルする第一の制御信号１０１，２０１，３０
１，４０１と、第一の制御信号と逆相の第二の制御信号
１０２，２０２，３０２，４０２と、第一の制御信号か
ら３サイクル時間遅れて内部信号２の立ち上がりでトグ
ルする第三の制御信号１０６，２０６，３０６，４０６
と、第三の制御信号と逆相の第四の制御信号１０７，２
０７，３０７，４０７とを発生するとともに、内部信号
２から第一の所定時間遅れて、第一の制御信号１０１，
３０１の立ち上がりごとにそれぞれ信号１０３，３０３
を出力し、内部信号２から第二の所定時間遅れて、第一
の制御信号２０１，３０１の立ち上がりごとにそれぞれ
信号２０３，４０３を出力する。
【００８８】遅延回路列１２０，２２０，３２０，４２
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり、それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。遅延素子１４
０，２４０，３４０，４４０は、パルス生成回路１３
０，２３０，３３０，４３０の出力を、ｔＰＤ／４だけ
遅延させる。短絡回路列１９０，２９０は、それぞれ図
３に示された短絡回路列１９０と同様の構成を有し、短
絡制御信号２１，２２に応じて、遅延回路列１２０と２
２０，３２０と４２０の対応する遅延素子の節点間を、
対応する短絡素子によって電気的に接続する。オア回路
４１は、出力パルス１０５，２０５，３０５，４０５の
論理和をとって、内部クロック信号４を出力する。
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり、それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。遅延素子１４
０，２４０，３４０，４４０は、パルス生成回路１３
０，２３０，３３０，４３０の出力を、ｔＰＤ／４だけ
遅延させる。短絡回路列１９０，２９０は、それぞれ図
３に示された短絡回路列１９０と同様の構成を有し、短
絡制御信号２１，２２に応じて、遅延回路列１２０と２
２０，３２０と４２０の対応する遅延素子の節点間を、
対応する短絡素子によって電気的に接続する。オア回路
４１は、出力パルス１０５，２０５，３０５，４０５の
論理和をとって、内部クロック信号４を出力する。
【００８９】この例においては、第１実施例の場合と比
べて、制御回路１１０，３１０における信号１０３，２
０３に対する遅延時間は、ｔ１＋ｔ２に設定されている
が、制御回路２１０Ａ，４１０Ａにおける信号２０３，
４０３に対する遅延時間が、ｔ１＋ｔ２＋ｔＰＤ／２に
設定されている点が異なっている。ここで、ｔＰＤは、
各遅延回路列における、１遅延素子あたりの伝搬遅延時
間である。他の各部における信号伝搬時間ｔ１，ｔ２，
ｔｄは、第１実施例の場合と同様である。他の各部にお
ける信号伝搬時間ｔ１，ｔ２，ｔｄは、第１実施例の場
合と同様である。
べて、制御回路１１０，３１０における信号１０３，２
０３に対する遅延時間は、ｔ１＋ｔ２に設定されている
が、制御回路２１０Ａ，４１０Ａにおける信号２０３，
４０３に対する遅延時間が、ｔ１＋ｔ２＋ｔＰＤ／２に
設定されている点が異なっている。ここで、ｔＰＤは、
各遅延回路列における、１遅延素子あたりの伝搬遅延時
間である。他の各部における信号伝搬時間ｔ１，ｔ２，
ｔｄは、第１実施例の場合と同様である。他の各部にお
ける信号伝搬時間ｔ１，ｔ２，ｔｄは、第１実施例の場
合と同様である。
【００９０】次に、図１２及び図１３を参照して、この
例の半導体集積回路の動作を説明する。第一の期間Ｃ１
において、遅延回路列１２０では、第一の制御信号１０
１がハイレベル、第２の制御信号１０２がロウレベルに
なり、制御回路１１０の設定に基づいてｔ１＋ｔ２遅れ
て、遅延回路列１２０を図１２の左方向に伝搬した信号
による出力信号１０４が立ち下がるとともに、入力信号
１０３の発生によって、信号が遅延回路列１２０を、第
一の制御信号１０１の立ち下がりまでのｔｄの期間、図
１２の右方向に伝搬する。
例の半導体集積回路の動作を説明する。第一の期間Ｃ１
において、遅延回路列１２０では、第一の制御信号１０
１がハイレベル、第２の制御信号１０２がロウレベルに
なり、制御回路１１０の設定に基づいてｔ１＋ｔ２遅れ
て、遅延回路列１２０を図１２の左方向に伝搬した信号
による出力信号１０４が立ち下がるとともに、入力信号
１０３の発生によって、信号が遅延回路列１２０を、第
一の制御信号１０１の立ち下がりまでのｔｄの期間、図
１２の右方向に伝搬する。
【００９１】第二の期間Ｃ２において、遅延回路列１２
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止してい
る。一方、遅延回路列２２０では、第一の制御信号２０
１がハイレベル、第２の制御信号２０２がロウレベルに
なり、制御回路２１０Ａの設定に基づいてｔ１＋ｔ２＋
ｔＰＤ／２遅れて、遅延回路列２２０を図１２の左方向
に伝搬した信号による出力信号２０４が立ち下がるとと
もに、入力信号２０３の発生によって、信号が遅延回路
列２２０を、第一の制御信号２０１の立ち下がりまでの
ｔｄ−ｔＰＤ／２の期間、図１２の右方向に伝搬する。
０では、第一の制御信号１０１がロウレベル、第二の制
御信号１０２がハイレベル、第三の制御信号１０６がロ
ウレベル、第四の制御信号１０７がハイレベルになるの
で、充放電動作が停止し、入力信号の伝搬が停止してい
る。一方、遅延回路列２２０では、第一の制御信号２０
１がハイレベル、第２の制御信号２０２がロウレベルに
なり、制御回路２１０Ａの設定に基づいてｔ１＋ｔ２＋
ｔＰＤ／２遅れて、遅延回路列２２０を図１２の左方向
に伝搬した信号による出力信号２０４が立ち下がるとと
もに、入力信号２０３の発生によって、信号が遅延回路
列２２０を、第一の制御信号２０１の立ち下がりまでの
ｔｄ−ｔＰＤ／２の期間、図１２の右方向に伝搬する。
【００９２】第三の期間Ｃ３において、遅延回路列１２
０，２２０では、第一の制御信号１０１，２０１がロウ
レベル、第２の制御信号１０２，２０２がハイレベル、
第三の制御信号１０６，２０６がロウレベル、第四の制
御信号１０７，２０７がハイレベルになるので、充放電
動作がが停止し、信号の伝搬が停止している。このと
き、短絡制御信号２１がハイレベルになることによっ
て、短絡回路列１９０が動作して、遅延回路列１２０と
２２０の対応する遅延素子の節点間が、対応する短絡素
子によって電気的に接続されて、電荷が共有され平均化
される。
０，２２０では、第一の制御信号１０１，２０１がロウ
レベル、第２の制御信号１０２，２０２がハイレベル、
第三の制御信号１０６，２０６がロウレベル、第四の制
御信号１０７，２０７がハイレベルになるので、充放電
動作がが停止し、信号の伝搬が停止している。このと
き、短絡制御信号２１がハイレベルになることによっ
て、短絡回路列１９０が動作して、遅延回路列１２０と
２２０の対応する遅延素子の節点間が、対応する短絡素
子によって電気的に接続されて、電荷が共有され平均化
される。
【００９３】第四の期間Ｃ４において、第三の制御信号
１０６がハイレベル、第四の制御信号１０７がロウレベ
ルになるので、遅延回路列１２０において信号が図１２
の左方向に伝搬して、出力信号１０４を発生する。出力
信号１０４は、第三の期間Ｃ３において、遅延回路網１
２０と２２０が短絡されているので、制御回路２１０Ａ
で設定された伝搬時間の差分ｔＰＤ／２が平均化され
て、ｔｄ−ｔＰＤ／４の期間後に出力され、さらにパル
ス生成回路１３０，オア回路４１においてｔ２遅延さ
れ、遅延素子１４０においてｔＰＤ／４だけ遅延され
て、内部クロック信号４を出力するので、内部クロック
信号４のタイミングは、外部クロック信号１と一致す
る。
１０６がハイレベル、第四の制御信号１０７がロウレベ
ルになるので、遅延回路列１２０において信号が図１２
の左方向に伝搬して、出力信号１０４を発生する。出力
信号１０４は、第三の期間Ｃ３において、遅延回路網１
２０と２２０が短絡されているので、制御回路２１０Ａ
で設定された伝搬時間の差分ｔＰＤ／２が平均化され
て、ｔｄ−ｔＰＤ／４の期間後に出力され、さらにパル
ス生成回路１３０，オア回路４１においてｔ２遅延さ
れ、遅延素子１４０においてｔＰＤ／４だけ遅延され
て、内部クロック信号４を出力するので、内部クロック
信号４のタイミングは、外部クロック信号１と一致す
る。
【００９４】第五の期間Ｃ５において、第三の制御信号
２０６がハイレベル、第四の制御信号２０７がロウレベ
ルになのるで、遅延回路列２２０において信号が図１２
の左方向に伝搬して、出力信号２０４を発生する。出力
信号２０４は、第三の期間Ｃ３において、遅延回路網１
２０と２２０が短絡されているので、制御回路２１０Ａ
で設定された伝搬時間の差分ｔＰＤ／２が平均化され
て、ｔｄ−ｔＰＤ／４の期間後に出力され、さらにパル
ス生成回路２３０，オア回路４１においてｔ２遅延さ
れ、遅延素子２４０においてｔＰＤ／４だけ遅延され
て、内部クロック信号４を出力するので、内部クロック
信号４のタイミングは、外部クロック信号１と一致す
る。
２０６がハイレベル、第四の制御信号２０７がロウレベ
ルになのるで、遅延回路列２２０において信号が図１２
の左方向に伝搬して、出力信号２０４を発生する。出力
信号２０４は、第三の期間Ｃ３において、遅延回路網１
２０と２２０が短絡されているので、制御回路２１０Ａ
で設定された伝搬時間の差分ｔＰＤ／２が平均化され
て、ｔｄ−ｔＰＤ／４の期間後に出力され、さらにパル
ス生成回路２３０，オア回路４１においてｔ２遅延さ
れ、遅延素子２４０においてｔＰＤ／４だけ遅延され
て、内部クロック信号４を出力するので、内部クロック
信号４のタイミングは、外部クロック信号１と一致す
る。
【００９５】遅延回路列３２０，４２０を伝搬する信号
についても、同様のタイミング関係が成立する。
についても、同様のタイミング関係が成立する。
【００９６】各遅延回路列において、遅延素子を構成す
るＰｃｈトランジスタとＮｃｈトランジスタの閾値がと
もに標準的な値である場合、すなわち能力がバランスし
ている場合には、サイクル時間が変化しても、出力のタ
イミングは変化しない。しかしながら、Ｐｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
した場合には、図１９に示されたように、１遅延素子分
の伝搬時間ｔＰＤを周期として、出力タイミングのサイ
クル時間依存性が生じて、これが出力ジッタとなる。
るＰｃｈトランジスタとＮｃｈトランジスタの閾値がと
もに標準的な値である場合、すなわち能力がバランスし
ている場合には、サイクル時間が変化しても、出力のタ
イミングは変化しない。しかしながら、Ｐｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
した場合には、図１９に示されたように、１遅延素子分
の伝搬時間ｔＰＤを周期として、出力タイミングのサイ
クル時間依存性が生じて、これが出力ジッタとなる。
【００９７】しかしながら、この例では、２列の遅延回
路列ごとにその中間に短絡回路列を配置し、２列の遅延
回路列ごとに、一方の遅延回路列の信号入力時の遅延時
間をｔＰＤ／２だけ長くするとともに、順にサイクル時
間を測定した、隣接する２列の遅延回路列ごとに、測定
したサイクル時間に相当する電荷を共有して、出力され
るサイクル時間を平均化し、さらに各遅延回路列の出力
をｔＰＤ／４遅延させて、内部クロック信号を生成する
ようにしたので、遅延回路列を構成するＰｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
して、ｔＰＤを周期とする出力タイミングのサイクル時
間依存性が生じても、これを打ち消して、内部クロック
信号におけるジッタを抑えることができる。
路列ごとにその中間に短絡回路列を配置し、２列の遅延
回路列ごとに、一方の遅延回路列の信号入力時の遅延時
間をｔＰＤ／２だけ長くするとともに、順にサイクル時
間を測定した、隣接する２列の遅延回路列ごとに、測定
したサイクル時間に相当する電荷を共有して、出力され
るサイクル時間を平均化し、さらに各遅延回路列の出力
をｔＰＤ／４遅延させて、内部クロック信号を生成する
ようにしたので、遅延回路列を構成するＰｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
して、ｔＰＤを周期とする出力タイミングのサイクル時
間依存性が生じても、これを打ち消して、内部クロック
信号におけるジッタを抑えることができる。
【００９８】このように、この例によれば、順にサイク
ル時間を測定する２列の遅延回路列において、遅延素子
を構成するＰｃｈトランジスタとＮｃｈトランジスタの
能力（閾値）がアンバランスに変化した場合に生じる、
１遅延素子あたりの伝搬遅延時間ｔｐｄを周期とする出
力タイミングのサイクル時間依存性を相殺した、内部ク
ロック信号を出力することができる。
ル時間を測定する２列の遅延回路列において、遅延素子
を構成するＰｃｈトランジスタとＮｃｈトランジスタの
能力（閾値）がアンバランスに変化した場合に生じる、
１遅延素子あたりの伝搬遅延時間ｔｐｄを周期とする出
力タイミングのサイクル時間依存性を相殺した、内部ク
ロック信号を出力することができる。
【００９９】◇第４実施例 図１４は、この発明の第４実施例である半導体集積回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【０１００】この例の半導体集積回路は、図１４に示す
ように、受信回路１０と、極性制御回路２７と、制御回
路１１０，２１０Ｂ，３１０，４１０Ｂと、遅延回路列
１２０，２２０，３２０，４２０と、パルス生成回路１
３０，２３０，３３０，４３０と、遅延素子１４０Ａ，
２４０Ａ，３４０Ａ，４４０Ａと、短絡回路列１９０，
２９０，３９０，４９０と、オア回路４１とから概略構
成されている。受信回路１０は、エッジ検出回路を有
し、外部クロック信号１を受信して、内部電源電位に変
換された内部信号２を出力する。極性制御回路２７は、
論理レベルが１サイクル時間だけハイレベルになる変化
を４サイクルごとに繰り返す、４相の極性制御信号１０
８、２０８，３０８，４０８を、内部信号２の立ち上が
りごとに順次出力するとともに、極性制御信号１０８，
２０８，３０８，４０８から２サイクル遅れて、短絡制
御信号２１，２２，２３，２４を出力する。
ように、受信回路１０と、極性制御回路２７と、制御回
路１１０，２１０Ｂ，３１０，４１０Ｂと、遅延回路列
１２０，２２０，３２０，４２０と、パルス生成回路１
３０，２３０，３３０，４３０と、遅延素子１４０Ａ，
２４０Ａ，３４０Ａ，４４０Ａと、短絡回路列１９０，
２９０，３９０，４９０と、オア回路４１とから概略構
成されている。受信回路１０は、エッジ検出回路を有
し、外部クロック信号１を受信して、内部電源電位に変
換された内部信号２を出力する。極性制御回路２７は、
論理レベルが１サイクル時間だけハイレベルになる変化
を４サイクルごとに繰り返す、４相の極性制御信号１０
８、２０８，３０８，４０８を、内部信号２の立ち上が
りごとに順次出力するとともに、極性制御信号１０８，
２０８，３０８，４０８から２サイクル遅れて、短絡制
御信号２１，２２，２３，２４を出力する。
【０１０１】制御回路１１０、２１０Ｂ，３１０，４１
０Ｂは、それぞれ極性制御信号１０８，２０８，３０
８，４０８によって定まる極性で、内部信号２の立ち上
がりでトグルする第一の制御信号１０１，２０１，３０
１，４０１と、第一の制御信号と逆相の第二の制御信号
１０２，２０２，３０２，４０２と、第一の制御信号か
ら３サイクル時間遅れて内部信号２の立ち上がりでトグ
ルする第三の制御信号１０６，２０６，３０６，４０６
と、第三の制御信号と逆相の第四の制御信号１０７，２
０７，３０７，４０７とを発生するとともに、内部信号
２から第一の所定時間遅れて、第一の制御信号１０１，
３０１の立ち上がりごとにそれぞれ信号１０３，３０３
を出力し、内部信号２から第二の所定時間遅れて、第一
の制御信号２０１，４０１の立ち上がりごとにそれぞれ
信号２０３，４０３を出力する。
０Ｂは、それぞれ極性制御信号１０８，２０８，３０
８，４０８によって定まる極性で、内部信号２の立ち上
がりでトグルする第一の制御信号１０１，２０１，３０
１，４０１と、第一の制御信号と逆相の第二の制御信号
１０２，２０２，３０２，４０２と、第一の制御信号か
ら３サイクル時間遅れて内部信号２の立ち上がりでトグ
ルする第三の制御信号１０６，２０６，３０６，４０６
と、第三の制御信号と逆相の第四の制御信号１０７，２
０７，３０７，４０７とを発生するとともに、内部信号
２から第一の所定時間遅れて、第一の制御信号１０１，
３０１の立ち上がりごとにそれぞれ信号１０３，３０３
を出力し、内部信号２から第二の所定時間遅れて、第一
の制御信号２０１，４０１の立ち上がりごとにそれぞれ
信号２０３，４０３を出力する。
【０１０２】遅延回路列１２０，２２０，３２０，４２
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり、それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。遅延素子１４
０Ａ，２４０Ａ，３４０Ａ，４４０Ａは、パルス生成回
路１３０，２３０，３３０，４３０の出力を、ｔｄ＋α
／２だけ遅延させる。短絡回路列１９０，２９０，３９
０，４９０は、それぞれ図３に示された短絡回路列１９
０と同様の構成を有している。各短絡回路列１９０，２
９０，３９０，４９０は、短絡制御信号２１，２２，２
３，２４に応じて、遅延回路列４２０と１２０，１２０
と２２０，２２０と３２０，３２０と４２０の対応する
遅延素子の節点間を、対応する短絡素子によって電気的
に接続する。オア回路４１は、出力パルス１０５，２０
５，３０５，４０５の論理和をとって、内部クロック信
号４を出力する。
０における各遅延回路列は、それぞれ図２に示された遅
延回路列１２０と同様の構成を有している。各遅延回路
列１２０，２２０，３２０，４２０は、直列に接続され
た複数の遅延素子からなり、それぞれ入力信号１０３，
２０３，３０３，４０３を始め図の右方向に伝搬させる
とともに、ある時期から折り返して左方向に伝搬させ
て、信号１０４，２０４，３０４，４０４を出力する。
パルス生成回路１３０，２３０，３３０，４３０は、そ
れぞれ、遅延回路列からの出力信号１０４，２０４，３
０４，４０４の立ち上がりに応じて、出力パルス１０
５，２０５，３０５，４０５を生成する。遅延素子１４
０Ａ，２４０Ａ，３４０Ａ，４４０Ａは、パルス生成回
路１３０，２３０，３３０，４３０の出力を、ｔｄ＋α
／２だけ遅延させる。短絡回路列１９０，２９０，３９
０，４９０は、それぞれ図３に示された短絡回路列１９
０と同様の構成を有している。各短絡回路列１９０，２
９０，３９０，４９０は、短絡制御信号２１，２２，２
３，２４に応じて、遅延回路列４２０と１２０，１２０
と２２０，２２０と３２０，３２０と４２０の対応する
遅延素子の節点間を、対応する短絡素子によって電気的
に接続する。オア回路４１は、出力パルス１０５，２０
５，３０５，４０５の論理和をとって、内部クロック信
号４を出力する。
【０１０３】この例においては、制御回路１１０，３１
０における信号１０３，２０３に対する遅延時間は、ｔ
１＋ｔ２に設定されているが、制御回路２１０Ｂ，４１
０Ｂにおける信号２０３，４０３に対する遅延時間は、
ｔ１＋ｔ２＋αに設定されている。ここでαは、予め設
定される微小な伝搬時間である。
０における信号１０３，２０３に対する遅延時間は、ｔ
１＋ｔ２に設定されているが、制御回路２１０Ｂ，４１
０Ｂにおける信号２０３，４０３に対する遅延時間は、
ｔ１＋ｔ２＋αに設定されている。ここでαは、予め設
定される微小な伝搬時間である。
【０１０４】次に、図１４を参照して、この例の半導体
集積回路の動作を説明する。最初のサイクル期間におい
て、遅延回路列１２０では、第一の制御信号１０１がハ
イレベル、第二の制御信号１０２がロウレベルになるの
で、制御回路１１０からの入力信号１０３が節点Ａ０に
入力されることによって、各遅延素子において順次充放
電動作が行われて、入力信号が図１４の右方向に伝搬す
る。
集積回路の動作を説明する。最初のサイクル期間におい
て、遅延回路列１２０では、第一の制御信号１０１がハ
イレベル、第二の制御信号１０２がロウレベルになるの
で、制御回路１１０からの入力信号１０３が節点Ａ０に
入力されることによって、各遅延素子において順次充放
電動作が行われて、入力信号が図１４の右方向に伝搬す
る。
【０１０５】次のサイクル期間において、遅延回路列１
２０では、第一の制御信号１０１がロウレベル、第二の
制御信号１０２がハイレベル、第三の制御信号１０６が
ロウレベル、第四の制御信号１０７がハイレベルになる
ので、充放電動作が停止し、入力信号の伝搬が停止す
る。一方、遅延回路列２２０では、第一の制御信号２０
１がハイレベル、第二の制御信号２０２がロウレベルに
なるので、制御回路２１０からの入力信号２０３が節点
Ａ０に入力されることによって、入力信号が図１４の右
方向に伝搬する。このとき、制御回路４１０からの短絡
制御信号２４がハイレベルになるので、短絡回路列４９
０の各短絡素子が導通状態になり、遅延回路列４２０，
１２０における、対応する各遅延素子の節点Ｂ０及びＡ
ｋ＋１が電気的に接続されて、電荷が共有され平均化さ
れる。
２０では、第一の制御信号１０１がロウレベル、第二の
制御信号１０２がハイレベル、第三の制御信号１０６が
ロウレベル、第四の制御信号１０７がハイレベルになる
ので、充放電動作が停止し、入力信号の伝搬が停止す
る。一方、遅延回路列２２０では、第一の制御信号２０
１がハイレベル、第二の制御信号２０２がロウレベルに
なるので、制御回路２１０からの入力信号２０３が節点
Ａ０に入力されることによって、入力信号が図１４の右
方向に伝搬する。このとき、制御回路４１０からの短絡
制御信号２４がハイレベルになるので、短絡回路列４９
０の各短絡素子が導通状態になり、遅延回路列４２０，
１２０における、対応する各遅延素子の節点Ｂ０及びＡ
ｋ＋１が電気的に接続されて、電荷が共有され平均化さ
れる。
【０１０６】次のサイクル期間において、遅延回路列１
２０では、第一の制御信号１０１がロウレベル、第二の
制御信号１０２がハイレベル、第三の制御信号１０６が
ロウレベル、第四の制御信号１０７がハイレベルになる
ので、充放電動作が停止している。遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
充放電動作が停止している。遅延回路列３２０では、第
一の制御信号３０１がハイレベル、第二の制御信号３０
２がロウレベルになるので、制御回路３１０からの入力
信号３０３が入力されることによって、入力信号が図１
４の右方向に伝搬する。このとき、短絡制御信号２１が
一定期間ハイレベルになるので、短絡回路列１９０にお
ける各短絡素子が導通状態になり、遅延回路列１２０，
２２０における、対応する各遅延素子の節点Ｂｋ及びＡ
ｋ＋１が短絡されて、電荷が共有され平均化される。
２０では、第一の制御信号１０１がロウレベル、第二の
制御信号１０２がハイレベル、第三の制御信号１０６が
ロウレベル、第四の制御信号１０７がハイレベルになる
ので、充放電動作が停止している。遅延回路列２２０で
は、第一の制御信号２０１がロウレベル、第二の制御信
号２０２がハイレベル、第三の制御信号２０６がロウレ
ベル、第四の制御信号２０７がハイレベルになるので、
充放電動作が停止している。遅延回路列３２０では、第
一の制御信号３０１がハイレベル、第二の制御信号３０
２がロウレベルになるので、制御回路３１０からの入力
信号３０３が入力されることによって、入力信号が図１
４の右方向に伝搬する。このとき、短絡制御信号２１が
一定期間ハイレベルになるので、短絡回路列１９０にお
ける各短絡素子が導通状態になり、遅延回路列１２０，
２２０における、対応する各遅延素子の節点Ｂｋ及びＡ
ｋ＋１が短絡されて、電荷が共有され平均化される。
【０１０７】次のサイクル期間において、遅延回路列１
２０では、第三の制御信号１０６がロウレベル、第四の
制御信号１０７がハイレベルになるので、入力信号は折
り返して図１４の左方向に伝搬し、節点Ｂ０から出力信
号１０４が発生して、パルス生成回路１３０を経て、出
力パルス１０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。遅延回路列２２０では、第
一の制御信号２０１がロウレベル、第二の制御信号２０
２がハイレベル、第三の制御信号２０６がロウレベル、
第四の制御信号２０７がハイレベルになるので、充放電
動作が停止している。遅延回路列３２０では、第一の制
御信号３０１がロウレベル、第二の制御信号３０２がハ
イレベル、第三の制御信号３０６がロウレベル、第四の
制御信号３０７がハイレベルになるので、充放電動作が
停止している。遅延回路列４２０では、第一の制御信号
４０１がハイレベル、第二の制御信号４０２がロウレベ
ルになるので、制御回路４１０からの入力信号４０３が
節点Ａ０に入力されることによって、入力信号が図１４
の右方向に伝搬する。このとき、短絡制御信号２２が一
定期間ハイレベルになるので、短絡回路列２９０におけ
る各短絡素子が導通状態になり、遅延回路列２２０，３
２０における、対応する各遅延素子の節点Ｂｋ及びＡｋ
＋１が短絡されて、電荷が共有され平均化される。
２０では、第三の制御信号１０６がロウレベル、第四の
制御信号１０７がハイレベルになるので、入力信号は折
り返して図１４の左方向に伝搬し、節点Ｂ０から出力信
号１０４が発生して、パルス生成回路１３０を経て、出
力パルス１０５が生成され、オア回路４１を経て内部ク
ロック信号４が出力される。遅延回路列２２０では、第
一の制御信号２０１がロウレベル、第二の制御信号２０
２がハイレベル、第三の制御信号２０６がロウレベル、
第四の制御信号２０７がハイレベルになるので、充放電
動作が停止している。遅延回路列３２０では、第一の制
御信号３０１がロウレベル、第二の制御信号３０２がハ
イレベル、第三の制御信号３０６がロウレベル、第四の
制御信号３０７がハイレベルになるので、充放電動作が
停止している。遅延回路列４２０では、第一の制御信号
４０１がハイレベル、第二の制御信号４０２がロウレベ
ルになるので、制御回路４１０からの入力信号４０３が
節点Ａ０に入力されることによって、入力信号が図１４
の右方向に伝搬する。このとき、短絡制御信号２２が一
定期間ハイレベルになるので、短絡回路列２９０におけ
る各短絡素子が導通状態になり、遅延回路列２２０，３
２０における、対応する各遅延素子の節点Ｂｋ及びＡｋ
＋１が短絡されて、電荷が共有され平均化される。
【０１０８】次のサイクル期間において、遅延回路列１
２０では、第一の制御信号１０１がハイレベル、第二の
制御信号１０２がロウレベルになるので、制御回路１１
０からの入力信号１０３が節点Ａ０に入力されることに
よって、入力信号が図１４の右方向に伝搬する。遅延回
路列２２０では、第三の制御信号２０６がハイレベル、
第四の制御信号２０７がハイレベルになるので、入力信
号は折り返して図１４の左方向に伝搬し、節点Ｂ０から
出力信号２０４が発生して、パルス生成回路２３０を経
て、出力パルス２０５が生成され、オア回路４１を経て
内部クロック信号４が出力される。遅延回路列３２０で
は、第一の制御信号３０１がロウレベル、第二の制御信
号３０２がハイレベル、第三の制御信号３０６がロウレ
ベル、第四の制御信号３０７がハイレベルになるので、
充放電動作が停止している。遅延回路列４２０では、第
一の制御信号４０１がロウレベル、第二の制御信号４０
２がハイレベル、第三の制御信号４０６がロウレベル、
第四の制御信号４０７がハイレベルになるので、充放電
動作が停止している。このとき、短絡制御信号２３が一
定期間ハイレベルになるので、短絡回路列３９０におけ
る各短絡素子が導通状態になり、遅延回路列３２０，４
２０における、対応する各遅延素子の節点Ｂｋ及びＡｋ
＋１が短絡されて、電荷が共有され平均化される。
２０では、第一の制御信号１０１がハイレベル、第二の
制御信号１０２がロウレベルになるので、制御回路１１
０からの入力信号１０３が節点Ａ０に入力されることに
よって、入力信号が図１４の右方向に伝搬する。遅延回
路列２２０では、第三の制御信号２０６がハイレベル、
第四の制御信号２０７がハイレベルになるので、入力信
号は折り返して図１４の左方向に伝搬し、節点Ｂ０から
出力信号２０４が発生して、パルス生成回路２３０を経
て、出力パルス２０５が生成され、オア回路４１を経て
内部クロック信号４が出力される。遅延回路列３２０で
は、第一の制御信号３０１がロウレベル、第二の制御信
号３０２がハイレベル、第三の制御信号３０６がロウレ
ベル、第四の制御信号３０７がハイレベルになるので、
充放電動作が停止している。遅延回路列４２０では、第
一の制御信号４０１がロウレベル、第二の制御信号４０
２がハイレベル、第三の制御信号４０６がロウレベル、
第四の制御信号４０７がハイレベルになるので、充放電
動作が停止している。このとき、短絡制御信号２３が一
定期間ハイレベルになるので、短絡回路列３９０におけ
る各短絡素子が導通状態になり、遅延回路列３２０，４
２０における、対応する各遅延素子の節点Ｂｋ及びＡｋ
＋１が短絡されて、電荷が共有され平均化される。
【０１０９】以下、同様に、外部クロック信号１の入力
ごとに、各制御回路１１０，２１０Ｂ，３１０，４１０
Ｂから順次、入力信号１０３，２０３，３０３，４０３
が入力されることによって、順次、出力パルス１０５，
２０５，３０５，４０５が発生し、これによって、内部
クロック信号４が出力される。このようにして、４サイ
クル時間後から、各サイクル時間ごとに、内部クロック
信号４が出力されるので、これによって、メモリセル３
１からＤタイプフリップフロップ３２を介して、各サイ
クル時間ごとにデータ出力５が発生する。
ごとに、各制御回路１１０，２１０Ｂ，３１０，４１０
Ｂから順次、入力信号１０３，２０３，３０３，４０３
が入力されることによって、順次、出力パルス１０５，
２０５，３０５，４０５が発生し、これによって、内部
クロック信号４が出力される。このようにして、４サイ
クル時間後から、各サイクル時間ごとに、内部クロック
信号４が出力されるので、これによって、メモリセル３
１からＤタイプフリップフロップ３２を介して、各サイ
クル時間ごとにデータ出力５が発生する。
【０１１０】この際、各遅延回路列に対する入力信号の
入力から１サイクル時間後に、停止状態にある、当該遅
延回路列とこれより１サイクル前に入力された遅延回路
列とが、短絡回路列によって、電荷が共有され平均化さ
れる。停止状態にある１サイクル前に入力された遅延回
路列では、前サイクルで、当該遅延回路列とさらに１サ
イクル前に入力された遅延回路列とが、電荷共有されて
いるので、あるサイクルの出力信号には、当該サイクル
の前３サイクルの入力信号に基づくサイクル時間の平均
時間が反映されている。
入力から１サイクル時間後に、停止状態にある、当該遅
延回路列とこれより１サイクル前に入力された遅延回路
列とが、短絡回路列によって、電荷が共有され平均化さ
れる。停止状態にある１サイクル前に入力された遅延回
路列では、前サイクルで、当該遅延回路列とさらに１サ
イクル前に入力された遅延回路列とが、電荷共有されて
いるので、あるサイクルの出力信号には、当該サイクル
の前３サイクルの入力信号に基づくサイクル時間の平均
時間が反映されている。
【０１１１】例えば、遅延回路列４２０，１２０の電荷
が共有されると、出力信号１０４では、制御回路４１０
で設定された伝搬時間の差分αが平均化されて、ｔｄ−
α／２の期間後に出力され、さらにパルス生成回路１３
０，オア回路４１においてｔ２遅延され、遅延素子１４
０Ａにおいてα／２だけ遅延されて、内部クロック信号
４を出力するので、内部クロック信号４のタイミング
は、外部クロック信号１と一致する。他の遅延回路列１
２０，２２０、遅延回路列２２０，３２０、遅延回路列
３２０，４２０についても同様である。
が共有されると、出力信号１０４では、制御回路４１０
で設定された伝搬時間の差分αが平均化されて、ｔｄ−
α／２の期間後に出力され、さらにパルス生成回路１３
０，オア回路４１においてｔ２遅延され、遅延素子１４
０Ａにおいてα／２だけ遅延されて、内部クロック信号
４を出力するので、内部クロック信号４のタイミング
は、外部クロック信号１と一致する。他の遅延回路列１
２０，２２０、遅延回路列２２０，３２０、遅延回路列
３２０，４２０についても同様である。
【０１１２】各遅延回路列において、遅延素子を構成す
るＰｃｈトランジスタとＮｃｈトランジスタの閾値がと
もに標準的な値である場合、すなわち能力がバランスし
ている場合には、サイクル時間が変化しても、出力のタ
イミングは変化しない。しかしながら、Ｐｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
した場合には、図１９に示されたように、１遅延素子分
の伝搬時間ｔＰＤを周期として、出力タイミングのサイ
クル時間依存性が生じて、これが出力ジッタとなる。
るＰｃｈトランジスタとＮｃｈトランジスタの閾値がと
もに標準的な値である場合、すなわち能力がバランスし
ている場合には、サイクル時間が変化しても、出力のタ
イミングは変化しない。しかしながら、Ｐｃｈトランジ
スタとＮｃｈトランジスタの能力がアンバランスに変化
した場合には、図１９に示されたように、１遅延素子分
の伝搬時間ｔＰＤを周期として、出力タイミングのサイ
クル時間依存性が生じて、これが出力ジッタとなる。
【０１１３】しかしながら、この例では、遅延回路列と
短絡回路列とを交互に配置して、順次隣接する遅延回路
列において、１列おきに信号入力時の遅延時間を所定値
αだけ長くするとともに、順にサイクル時間を測定し
た、隣接する２列の遅延回路列ごとに、測定したサイク
ル時間に相当する電荷を共有して、出力されるサイクル
時間を平均化し、さらに各遅延回路列の出力をα／２遅
延させて、内部クロック信号を生成するようにしたの
で、遅延回路列を構成するＰｃｈトランジスタとＮｃｈ
トランジスタの能力がアンバランスに変化して、ｔＰＤ
を周期とする出力タイミングのサイクル時間依存性が生
じても、これを打ち消して、内部クロック信号における
ジッタを抑えることができる。
短絡回路列とを交互に配置して、順次隣接する遅延回路
列において、１列おきに信号入力時の遅延時間を所定値
αだけ長くするとともに、順にサイクル時間を測定し
た、隣接する２列の遅延回路列ごとに、測定したサイク
ル時間に相当する電荷を共有して、出力されるサイクル
時間を平均化し、さらに各遅延回路列の出力をα／２遅
延させて、内部クロック信号を生成するようにしたの
で、遅延回路列を構成するＰｃｈトランジスタとＮｃｈ
トランジスタの能力がアンバランスに変化して、ｔＰＤ
を周期とする出力タイミングのサイクル時間依存性が生
じても、これを打ち消して、内部クロック信号における
ジッタを抑えることができる。
【０１１４】このように、この例によれば、遅延回路列
において、遅延素子を構成するＰｃｈトランジスタとＮ
ｃｈトランジスタの能力（閾値）がアンバランスに変化
した場合に生じる、１遅延素子分の伝搬時間ｔＰＤを周
期とする、出力タイミングのサイクル時間依存性を相殺
した内部クロック信号を出力することができる。
において、遅延素子を構成するＰｃｈトランジスタとＮ
ｃｈトランジスタの能力（閾値）がアンバランスに変化
した場合に生じる、１遅延素子分の伝搬時間ｔＰＤを周
期とする、出力タイミングのサイクル時間依存性を相殺
した内部クロック信号を出力することができる。
【０１１５】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、各実施例
において、遅延回路列を構成する遅延素子の数は、クロ
ック信号のサイクル時間と、遅延素子の伝搬遅延時間と
に応じて、任意に設定することができる。また、遅延回
路列の数も、４列に限らず、極性制御回路の発生する極
性制御信号の相数に応じて、さらに多くの列数を設ける
ことも可能である。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、各実施例
において、遅延回路列を構成する遅延素子の数は、クロ
ック信号のサイクル時間と、遅延素子の伝搬遅延時間と
に応じて、任意に設定することができる。また、遅延回
路列の数も、４列に限らず、極性制御回路の発生する極
性制御信号の相数に応じて、さらに多くの列数を設ける
ことも可能である。
【０１１６】
【発明の効果】以上説明したように、この発明によれ
ば、外部クロック信号に基づいて内部クロック信号を生
成するための半導体集積回路において、短時間に、内部
クロック信号と外部クロック信号との位相差をなくし
て、同期させることができるとともに、外部クロック信
号にタイミングのずれが生じた場合でも、出力される内
部クロック信号において、タイミングのずれが増幅され
ることが少なく、さらに、遅延回路列を構成するＰｃｈ
トランジスタとＮｃｈトランジスタの能力（閾値）がア
ンバランスの場合でも、サイクル時間の変化に対して、
内部クロック信号に周期的なジッタを生じることがな
い、半導体集積回路を提供することができる。
ば、外部クロック信号に基づいて内部クロック信号を生
成するための半導体集積回路において、短時間に、内部
クロック信号と外部クロック信号との位相差をなくし
て、同期させることができるとともに、外部クロック信
号にタイミングのずれが生じた場合でも、出力される内
部クロック信号において、タイミングのずれが増幅され
ることが少なく、さらに、遅延回路列を構成するＰｃｈ
トランジスタとＮｃｈトランジスタの能力（閾値）がア
ンバランスの場合でも、サイクル時間の変化に対して、
内部クロック信号に周期的なジッタを生じることがな
い、半導体集積回路を提供することができる。
【図１】この発明の第１実施例である半導体集積回路の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】同半導体集積回路における遅延回路列の構成例
を示す図である。
を示す図である。
【図３】同半導体集積回路における短絡回路の構成例を
示す図である。
示す図である。
【図４】同半導体集積回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図５】同半導体集積回路における外部クロック信号の
タイミングずれの影響を説明する図である。
タイミングずれの影響を説明する図である。
【図６】入力ノイズパターンを示す図である。
【図７】遅延回路列における、サイクル時間による出力
タイミングの変化（ジッタ）を説明する図である。
タイミングの変化（ジッタ）を説明する図である。
【図８】この発明の第２実施例である半導体集積回路の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図９】同半導体集積回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図１０】同半導体集積回路における外部クロック信号
のジッタの影響を説明する図である。
のジッタの影響を説明する図である。
【図１１】同半導体集積回路における、入力ジッタ周期
による出力ジッタの変化を説明する図である。
による出力ジッタの変化を説明する図である。
【図１２】この発明の第３実施例である半導体集積回路
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図１３】同半導体集積回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１４】この発明の第４実施例である半導体集積回路
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図１５】従来のクロック供給用半導体集積回路の構成
を示す図である。
を示す図である。
【図１６】同半導体集積回路における遅延回路列の構成
を示す図である。
を示す図である。
【図１７】同半導体集積回路の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図１８】同半導体集積回路におけるタイミングずれの
増幅を説明する図である。
増幅を説明する図である。
【図１９】遅延回路列におけるサイクル時間による出力
タイミングのジッタを説明する図である。
タイミングのジッタを説明する図である。
２６，２７ 極性制御回路（極性制御手段） ４１ オア回路（論理和手段） １１０，２１０，２１０Ａ，２１０Ｂ，３１０，４１
０，４１０Ａ，４１０Ｂ制御回路（制御手段） １２０，２２０，３２０，４２０ 遅延回路列 １３０，２３０，３３０，４３０ バルス生成回路 １４０，１４０Ａ，２４０，２４０Ａ，３４０，３４０
Ａ，４４０，４４０Ａ遅延素子（遅延手段） １９０，２９０，３９０，４９０ 短絡回路列 １２０１，１２０２，…，１２０ｋ，…，１２０ｎ
遅延素子 １９０１，１９０２，…，１９０ｋ，…，１９０ｎ
短絡素子 ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ１１，ＴＰ１２
Ｐチャネルトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ１１，ＴＮ１２
Ｎチャネルトランジスタ
０，４１０Ａ，４１０Ｂ制御回路（制御手段） １２０，２２０，３２０，４２０ 遅延回路列 １３０，２３０，３３０，４３０ バルス生成回路 １４０，１４０Ａ，２４０，２４０Ａ，３４０，３４０
Ａ，４４０，４４０Ａ遅延素子（遅延手段） １９０，２９０，３９０，４９０ 短絡回路列 １２０１，１２０２，…，１２０ｋ，…，１２０ｎ
遅延素子 １９０１，１９０２，…，１９０ｋ，…，１９０ｎ
短絡素子 ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ１１，ＴＰ１２
Ｐチャネルトランジスタ ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ１１，ＴＮ１２
Ｎチャネルトランジスタ
Claims (10)
- 【請求項１】 信号前進時の入力節点、出力節点及び信
号後退時の入力節点、出力節点を有し、第一の制御状態
のとき、信号を一定の遅延時間で信号前進時の入出力節
点間を伝搬させ、第二の制御状態のとき、信号を前記遅
延時間で信号後退時の入出力節点間を伝搬させ、第一の
制御状態と第二の制御状態がともに反転した第三の制御
状態のとき信号の伝搬を停止する複数の遅延素子を、相
隣る素子間において対応する出力節点と入力節点とを順
次接続することによって、直列に接続してなる２ｎ（ｎ
＝２，３，…；以下、略す）列の遅延回路列と、 前記遅延回路列の各遅延素子に対応する複数の短絡素子
を有し、該遅延回路列２列ごとに、該２列の遅延回路列
の中間に介在して、短絡制御信号に応じて、該２列の遅
延回路列の各遅延素子の対応する前進時の入力節点間と
後退時の出力節点間とを対応する短絡素子によって短絡
するｎ列の短絡回路列と、 外部クロック信号の入力ごとにその１サイクル時間だけ
有意になる２ｎ相の極性制御信号を発生するとともに、
１相おきの各相の極性制御信号の中間のサイクルにおい
て前記短絡制御信号を発生する極性制御手段と、 各相の極性制御信号に応じて、順次、対応する遅延回路
列を前記第一の制御状態にするとともに、該制御状態の
立ち上がりから所定時間遅延させて、前記遅延回路列の
先頭の遅延素子の前進時の入力節点に入力信号を与え、
２ｎ−１サイクル後の前記極性制御信号に応じて前記遅
延回路列を前記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、 前記各遅延回路列の出力信号の論理和をとって内部クロ
ック信号を生成する論理和手段とを備えてなることを特
徴とする半導体集積回路。 - 【請求項２】 信号前進時の入力節点、出力節点及び信
号後退時の入力節点、出力節点を有し、第一の制御状態
のとき、信号を一定の遅延時間で信号前進時の入出力節
点間を伝搬させ、第二の制御状態のとき、信号を前記遅
延時間で信号後退時の入出力節点間を伝搬させ、第一の
制御状態と第二の制御状態がともに反転した第三の制御
状態のとき信号の伝搬を停止する複数の遅延素子を、相
隣る素子間において対応する出力節点と入力節点とを順
次接続することによって、直列に接続してなるｎ列の遅
延回路列と、 前記遅延回路列の各遅延素子に対応する複数の短絡素子
を有し、該遅延回路列１列ごとに、順次、前後に相隣る
遅延回路列の中間に介在して、短絡制御信号に応じて、
該前後の２列の遅延回路列の各遅延素子の対応する前進
時の入力節点間と後退時の出力節点間とを対応する短絡
素子によって短絡するｎ列の短絡回路列と、 外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて前記短絡制
御信号を発生する極性制御手段と、 各相の極性制御信号に応じて、順次、対応する遅延回路
列を前記第一の制御状態にするとともに、該制御状態の
立ち上がりから所定時間遅延させて、前記遅延回路列の
先頭の遅延素子の前進時の入力節点に入力信号を与え、
ｎ−１サイクル後の前記極性制御信号に応じて前記遅延
回路列を前記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、 前記各遅延回路列の出力信号の論理和をとって内部クロ
ック信号を生成する論理和手段とを備えてなることを特
徴とする半導体集積回路。 - 【請求項３】 前記所定時間が、外部クロック信号の入
力から前記第一の制御状態の立ち上がりまでの時間と、
前記出力信号の発生から内部クロック信号の出力までの
時間との和の時間であることを特徴とする請求項１又は
２記載の半導体集積回路。 - 【請求項４】 信号前進時の入力節点、出力節点及び信
号後退時の入力節点、出力節点を有し、第一の制御状態
のとき、信号を一定の遅延時間で信号前進時の入出力節
点間を伝搬させ、第二の制御状態のとき、信号を前記遅
延時間で信号後退時の入出力節点間を伝搬させ、第一の
制御状態と第二の制御状態がともに反転した第三の制御
状態のとき信号の伝搬を停止する複数の遅延素子を、相
隣る素子間において対応する出力節点と入力節点とを順
次接続することによって、直列に接続してなる２ｎ列の
遅延回路列と、 前記遅延回路列の各遅延素子に対応する複数の短絡素子
を有し、該遅延回路列２列ごとに、該２列の遅延回路列
の中間に介在して、短絡制御信号に応じて、該２列の遅
延回路列の各遅延素子の対応する前進時の入力節点間と
後退時の出力節点間とを対応する短絡素子によって短絡
するｎ列の短絡回路列と、 外部クロック信号の入力ごとにその１サイクル時間だけ
有意になる２ｎ相の極性制御信号を発生するとともに、
１相おきの各相の極性制御信号の中間のサイクルにおい
て前記短絡制御信号を発生する極性制御手段と、 各相の極性制御信号に応じて、順次、対応する遅延回路
列を前記第一の制御状態にし、前記２列の遅延回路列の
うちの一方に対して、該制御状態の立ち上がりから第一
の所定時間遅延させるとともに、他方に対して、該制御
状態の立ち上がりから第二の所定時間遅延させて、前記
各遅延回路列の先頭の遅延素子の前進時の入力節点に入
力信号を与え、２ｎ−１サイクル後の前記極性制御信号
に応じて前記各遅延回路列を前記第二の制御状態にする
ことによって、順次、各遅延回路列の先頭の遅延素子の
後退時の出力節点から出力信号を取り出すように制御す
る複数の制御手段と、 前記各遅延回路列の出力信号を第三の所定時間遅延させ
る複数の遅延手段と、 該各遅延出力の論理和をとって内部クロック信号を生成
する論理和手段とを備えてなることを特徴とする半導体
集積回路。 - 【請求項５】 前記第一の所定時間が、外部クロック信
号の入力から前記第一の制御状態の立ち上がりまでの時
間と、前記出力信号の発生から内部クロック信号の出力
までの時間との和の時間であり、前記第二の所定時間
が、前記第一の所定時間と、前記遅延素子１段あたりの
伝搬遅延時間の１／２の時間との和の時間であり、前記
第三の所定時間が、前記遅延素子１段あたりの伝搬遅延
時間の１／４の時間であることを特徴とする請求項４記
載の半導体集積回路。 - 【請求項６】 信号前進時の入力節点、出力節点及び信
号後退時の入力節点、出力節点を有し、第一の制御状態
のとき、信号を一定の遅延時間で信号前進時の入出力節
点間を伝搬させ、第二の制御状態のとき、信号を前記遅
延時間で信号後退時の入出力節点間を伝搬させ、第一の
制御状態と第二の制御状態がともに反転した第三の制御
状態のとき信号の伝搬を停止する複数の遅延素子を、相
隣る素子間において対応する出力節点と入力節点とを順
次接続することによって、直列に接続してなるｎ列の遅
延回路列と、 前記遅延回路列の各遅延素子に対応する複数の短絡素子
を有し、該遅延回路列１列ごとに、順次、前後に相隣る
遅延回路列の中間に介在して、短絡制御信号に応じて、
該前後の２列の遅延回路列の各遅延素子の対応する前進
時の入力節点間と後退時の出力節点間とを対応する短絡
素子によって短絡するｎ列の短絡回路列と、 外部クロック信号の入力ごとにその１サイクル時間だけ
有意になるｎ相の極性制御信号を発生するとともに、各
相の極性制御信号の中間のサイクルにおいて前記短絡制
御信号を発生する極性制御手段と、 各相の極性制御信号に応じて、順次、対応する遅延回路
列を前記第一の制御状態にし、前記ｎ列の遅延回路列か
ら交互に選択した一方の遅延回路列に対して、該制御状
態の立ち上がりから第一の所定時間遅延させるととも
に、他方の遅延回路列に対して、該制御状態の立ち上が
りから第二の所定時間遅延させて、前記各遅延回路列の
先頭の遅延素子の前進時の入力節点に入力信号を与え、
ｎ−１サイクル後の前記極性制御信号に応じて前記各遅
延回路列を前記第二の制御状態にすることによって、順
次、各遅延回路列の先頭の遅延素子の後退時の出力節点
から出力信号を取り出すように制御する複数の制御手段
と、 前記各遅延回路列の出力信号を第三の所定時間遅延させ
る複数の遅延手段と、 該各遅延出力の論理和をとって内部クロック信号を生成
する論理和手段とを備えてなることを特徴とする半導体
集積回路。 - 【請求項７】 前記第一の所定時間が、外部クロック信
号の入力から前記第一の制御状態の立ち上がりまでの時
間と、前記出力信号の発生から内部クロック信号の出力
までの時間との和の時間であり、前記第二の所定時間
が、前記第一の所定時間と、第四の所定時間との和の時
間であり、前記第三の所定時間が、前記第四の所定時間
の１／２の時間であることを特徴とする請求項６記載の
半導体集積回路。 - 【請求項８】 前記第一の制御状態が、極性制御信号に
よって定まる極性を有し、外部クロック信号に応じてト
グルする第一の制御信号と、該第一の制御信号と逆極性
の第二の制御信号とによって定まり、前記第二の制御状
態が、次の前記第一の制御状態の直前のサイクルにおい
て外部クロック信号に応じてトグルする第三の制御信号
と、該第三の制御信号と逆極性の第四の制御信号とによ
って定まることを特徴とする請求項１乃至７記載の半導
体集積回路。 - 【請求項９】 前記各遅延素子が、ゲートを前記信号前
進方向の入力節点に接続された第一のＮチャネルトラン
ジスタと、ゲートに前記第一の制御信号を接続された第
二のＮチャネルトランジスタとを、前記信号後退方向の
出力節点と第二の電源間に直列に接続した第一の枝路
と、ゲートに前記第四の制御信号を接続された第一のＰ
チャネルトランジスタと、ゲートを前記信号前進方向の
出力節点に接続された第二のＰチャネルトランジスタと
を、第一の電源と前記信号後退方向の出力節点間に直列
に接続した第二の枝路と、ゲートを前記信号後退方向の
入力節点に接続された第三のＮチャネルトランジスタ
と、ゲートに前記第三の制御信号を接続された第四のＮ
チャネルトランジスタとを、前記信号前進方向の出力節
点と前記第二の電源間に直列に接続した第三の枝路と、
ゲートに前記第二の制御信号を接続された第三のＰチャ
ネルトランジスタと、ゲートを前記信号後退方向の出力
節点に接続された第四のＰチャネルトランジスタとを前
記第一の電源と前記信号前進方向の出力節点間に直列に
接続した第四の枝路とからなることを特徴とする請求項
８記載の半導体集積回路。 - 【請求項１０】 前記各短絡素子が、前記短絡制御信号
によってオンになる第一のＰチャネルトランジスタ及び
第一のＮチャネルトランジスタからなるトランスファゲ
ートを前記２列の遅延回路列の対応する信号後退時の入
力節点間に接続した第一の枝路と、前記短絡制御信号に
よってオンになる第二のＰチャネルトランジスタ及び第
二のＮチャネルトランジスタからなるトランスファゲー
トを前記２列の遅延回路列の対応する信号前進時の出力
節点間に接続した第二の枝路とからなることを特徴とす
る請求項１乃至９記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307644A JP3139475B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10307644A JP3139475B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000132267A JP2000132267A (ja) | 2000-05-12 |
| JP3139475B2 true JP3139475B2 (ja) | 2001-02-26 |
Family
ID=17971530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10307644A Expired - Fee Related JP3139475B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3139475B2 (ja) |
-
1998
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