JP3692032B2 - フリップフロップ回路及び半導体装置 - Google Patents
フリップフロップ回路及び半導体装置 Download PDFInfo
- Publication number
- JP3692032B2 JP3692032B2 JP2000402735A JP2000402735A JP3692032B2 JP 3692032 B2 JP3692032 B2 JP 3692032B2 JP 2000402735 A JP2000402735 A JP 2000402735A JP 2000402735 A JP2000402735 A JP 2000402735A JP 3692032 B2 JP3692032 B2 JP 3692032B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- clock signal
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、同期動作する順序論理回路に係り、特にＤＥＴ（Double Edge Trigger)のフリップフロップ及びこのＤＥＴフリップフロップを搭載した半導体装置に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの動作周波数の高速化に伴って、フリップフロップ等の同期回路を駆動するクロックツリーで消費される電力が増大し、ＬＳＩチップ全体の消費電力に占める割合が大きくなってきている。また、高速なクロックを大面積のチップ全体にクロックスキューを小さく抑えつつ分配する場合、特にクロック周波数がＧＨｚオーダーに達した場合にクロック配線に寄生するインダクタンス成分の効果が顕著となり、スキューの小さいクロック信号を分配することが困難となる。
【０００３】
このような問題を解決する一つの手段として、分配するクロック周波数を従来の１／２に下げて、その代りに従来クロック信号の立上がり／立下がり（rise/fall)いずれか一方のエッジでしかラッチ動作をしないsingle edge trigger 型フリップフロップ（ＳＥＴ−Ｆ／Ｆ）を、立上がり／立下がりの両方のエッジで動作するフリップフロップ（ＤＥＴ−Ｆ／Ｆ）に置き換える方法がある。
【０００４】
また、パイプライン動作するロジックＬＳＩ回路では、動作周波数の増大と伴にパイプラインステージを分割するフリップフロップ回路の個数が増加し、フリップフロップがチップレイアウト全体の面積に占める割合が増大してきている。このことから、フリップフロップ回路の小面積化もＬＳＩ回路設計において非常に重要な課題となる。
【０００５】
まず、以降の説明に必要な回路単位の定義を図９〜図１６に示す。図９は入力クロック信号ＣＫがローレベルの期間に値をラッチするマスターラッチを示しており、（１）がクロック生成回路を、（２）がラッチ回路を、（３）はマスターラッチを表す記号を示している。
【０００６】
図１０は入力クロック信号ＣＫがハイレベルの期間に値をラッチするスレーブラッチを示しており、（１）がクロック生成回路を、（２）がラッチ回路を示し、ローカルクロック（ＣＫＰ、ＣＫＰＢ）のゲート入力が図９と反対になっている。（３）はスレーブラッチを表した記号を示している。
【０００７】
図１１は２−１マルチプレクサを示しており、（１）がＸとＸＢのいずれかを選択して出力するマルチプレクサの回路を、（２）はマルチプレクサを表した記号を示している。
【０００８】
図１２はクロック制御インバータを示しており、（１）がクロック制御インバータの回路を、（２）はＸ，Ｙ及びそれらの反転信号ＸＢ，ＹＢで制御されるクロック制御インバータを表した記号を示している。図１３はインバータを構成するＭＯＳトランジスタのサイズが標準サイズ（×１）と２倍サイズ（×２）の２通りの場合を示しており、白抜きに対して斜線で示したものは２倍のサイズであることを示している。
【０００９】
【発明が解決しようとする課題】
上記の定義を用いて、従来のＳＥＴ−Ｆ／Ｆおよび２種類のＤＥＴ−Ｆ／Ｆを消費電力とレイアウト面積の点から比較した場合、各々のフリップフロップ回路で以下に述べるような問題が存在する。
【００１０】
図１４は最も一般的なＳＥＴ−Ｆ／Ｆの従来構成例である。図１４のようにマスターラッチ１とスレーブラッチ２を直列接続してＳＥＴ−Ｆ／Ｆが構成されている。５０はＳＥＴ−Ｆ／Ｆを表す記号である。このフリップフロップ回路では入力クロックＣＫ１の立上がりエッジのみで入力データＤの論理値をラッチするため、後述するＤＥＴ−Ｆ／Ｆと同一タイミングでラッチ動作をさせるためには、ＤＥＴ−Ｆ／Ｆに供給するクロックの２倍の周波数のクロック信号を供給する必要があり、ＬＳＩ内のクロックツリー（図示せず）での消費電力が大きくなるという欠点がある。
【００１１】
図１５はＤＥＴ−Ｆ／Ｆの従来構成例（従来例１）である。図に示す如くマスターラッチ３とスレーブラッチ４の入力同士を共通接続し、各ラッチの出力を２−１マルチプレクサ５に接続して構成されている。この時、マスターラッチ３、スレーブラッチ４を駆動するクロックＣＫ２は、図１４に示したＳＥＴ−Ｆ／Ｆを駆動するクロック信号ＣＫ１の１／２の周波数を持っている。また、２−１マルチプレクサ５のセレクト信号としては、（３）に示すようにクロックＣＫ２を入力する２個のインバータを接続して成るインバータチェインから構成されたクロック生成回路６により生成されるＣＫ２Ｐ、ＣＫ２ＰＢを使用する。
【００１２】
この図１５に示したような回路構成にすることで、クロック信号ＣＫ２の立上がり／立下がりの両方のエッジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆが実現でき、ＳＥＴ−Ｆ／Ｆと同一タイミングで動作し且つ供給クロック信号の周波数を１／２に下げることができ、クロックツリーの消費電力は小さくなることが期待されるが、マルチプレクサ５のように駆動する素子が増えているため消費電力削減効果はない。しかも、この回路ではマスター、スレーブの２つのラッチ３、４に加えて出力部に２−１マルチプレクサ５を必要とするため、図１４に示した従来ののＳＥＴ−Ｆ／Ｆと比べてレイアウト面積が大きくなるという欠点がある。
【００１３】
図１６は図１５に示した従来例と同様に、入力クロック信号ＣＫ２の立上がり／立下がりの両エッジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆの従来構成例（従来例２）を示した図である。この回路はデータ保持用のスレーブラッチ７と、このスレーブラッチ７を駆動するパルス信号ＰＣＫを生成するマルチプレクサ８から構成され、更にマルチプレクサ８の入力であるクロックＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢを生成する複数インバータのインバータチェインで構成されるクロック生成回路９を有している。マルチプレクサ８はＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢのexclusiveＯＲ（ＥＯＲ）演算を行って、パルス信号ＰＣＫを生成する。
【００１４】
ＰＣＫはＣＫ２の立上がり／立下がりの両クロックエッジでハイレベルとなり、パルスがハイレベル期間にスレーブラッチ７内のパストランジスタがスルー状態となり、そのタイミングでスレーブラッチ７で入力データＤがラッチされる。従って、データＤのラッチタイミングはやはりＳＥＴ−Ｆ／Ｆと同一になる。
【００１５】
この回路では、ラッチ回路がスレーブｌ個に削減されたことにより回路のレイアウト面積は小さくなることが期待されるが、実際にはクロック生成回路９が占めるレイアウト面積が増えるため、ＤＥＴ−Ｆ／Ｆ全体のレイアウトサイズは図１５に示した従来のＤＥＴ−Ｆ／Ｆと比べてさほど小さくならない。また、クロックツリーでの消費電力についても、ラッチ回路がスレーブｌ個に削減された代りにクロック生成回路９での消費電力が新たに発生すること及びスレーブラッチ７を駆動するパルス信号ＰＣＫの周波数はクロックＣＫ２の２倍でクロックＣＫ１と同じであるため、ラッチ回路の充放電回数がＣＫ１を用いた場合と同一となり、低消費電力化は期待できない。
【００１６】
結局、図１５に示した従来のＤＥＴ−Ｆ／Ｆでは、フリップフロップ内のローカルクロックツリーでの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆと同一とすることができるが、上位クロックツリーの消費電力が低減できないと共にレイアウト面積が増大してしまう。図１６に示した従来のＤＥＴ−Ｆ／Ｆでは、上位クロックツリーの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆよりも低減できるが、フリップフロップ内のローカルクロックツリーでの消費電力が増大してしまうと共にレイアウト面積が増大してしまうという問題があった。
【００１７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、レイアウト面積及びフリップフロップ内のローカルクロックツリーでの消費電力を増大させることなく、上位クロックツリーで消費される電力を低減させることができるフリップフロップ回路及びこのフリップフロップ回路を搭載した半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成するクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００１９】
請求項２の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のパストランジスタを直列接続して成る第１の回路と２個のパストランジスタを直列接続して成る第２の回路とを並列接続して構成されるスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２０】
請求項３の発明の特徴は、第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、第１のパストランジスタと第２のパストランジスタの入力を共通接続し、第１のパストランジスタの出力と第３のパストランジスタの入力を接続し、第２のパストランジスタの出力と第４のパストランジスタの入力を接続し、第３のパストランジスタと第４のパストランジスタの出力を共通接続した構成を有し、更に前記クロック生成回路で生成された前記第１のクロック信号が前記第１のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のパストランジスタのＮＭＯＳゲートに入力され、前記第１のクロック信号の反転信号が前記第２のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号が前記第２のパストランジスタのＮＭＯＳゲートに入力され、及び前記第２のクロック信号の反転信号が前記第３のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号が前記第３のパストランジスタのＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第４のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第４のパストランジスタのＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２１】
請求項４の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のクロック制御インバータを並列接続して構成されるスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２２】
請求項５の発明の特徴は、第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、第１のクロック制御インバータと第２のクロック制御インバータの入力を共通接続すると共に、出力を共通接続した構成を有し、前記クロック生成回路で生成された前記第１のクロック信号が前記第１のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号の反転信号が前記第１のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号が前記第１のクロック制御インバータの第２のＮＭＯＳゲートに入力され、及び前記第１のクロック信号の反転信号が前記第２のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号が前記第２のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第２のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第２のクロック制御インバータの第２のＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２３】
請求項６の発明の特徴は、第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とから構成されるフリップフロップを複数個具備し、且つ、これら複数のフリップフロップに供給する第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する共通のクロック生成回路を具備することにある。
【００２４】
請求項７の発明の特徴は、順序論理回路を含む論理回路を有する半導体装置において、他の論理回路部分よりも２倍の周波数で動作させたい論理回路部分の順序論理回路として、請求項１に記載のフリップフロップ回路を用い、論理回路全体に１種類の周波数のクロックだけを供給することにある。
【００２５】
請求項８の発明の特徴は、順序論理回路を含む論理回路を有する半導体装置において、所定周波数で動作させたい順序論理回路として、請求項１に記載のフリップフロップ回路を用い、前記順序論理回路に前記所定周波数の半分の周波数のクロックを供給することにある。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のフリップフロップ回路の一実施形態に係る構成を示した図である。フリップフロップ回路は、スイッチ回路１１と論理値保持＆出力回路１２及びクロック生成回路１３から構成されている。尚、フリップフロップ全体を（ｐ）で示した記号で表し、スイッチ回路１１と論理値保持＆出力回路１２のみを（ｑ）で示した記号で表すものとする。
【００２７】
次に本実施形態の動作について説明する。本例のフリップフロップ回路はクロック生成回路１３によって図２（ｂ）で示したクロックＣＫ２から生成される図２（ｃ）で示したＣＫ２Ｐと、図２（ｄ）で示したその遅延信号ＤＣＫ２Ｐを用いる。ここでは図示していないが、実際にはＣＫ２Ｐの反転信号及びＤＣＫ２Ｐの反転信号も用いる。本例は、これらのクロック信号からパルス信号を生成するのではなく、これらクロック信号で制御されるスイッチ回路１１を入力データＤに対して初段に設け、その後段に、論理値保持＆出力回路１２を接続した構造を有している。
【００２８】
図３は上記したスイッチ回路の真理値表である。スイッチ回路１１は、ＣＫ２Ｐがハイレベル（high）、ＤＣＫ２Ｐがローレベル（low ）の期間に入力と出力が導通状態となって、入力データＩＮが論理値保持＆出力回路１２に入力されてラッチされる。また、スイッチ回路１１は、ＣＫ２Ｐがローレベル、ＤＣＫ２Ｐがハイレベルの期間にも、入力と出力が導通状態となって、入力データＩＮが論理値保持＆出力回路１２に入力されてラッチされる。尚、図中の（Ａ）、（Ｂ）の表記はＩＮがＯＵＴに出力される際の経路（図４、図５）に対応している。
【００２９】
従って、図２（ｃ）、（ｄ）で示すように、ＣＫ２の立上がりと、立ち下がりσ期間にスイッチ回路１１が導通するため、ＣＫ２の両方のエッジでデータＤが論理値保持＆出力回路１２にラッチされ、ＤＥＴ−Ｆ／Ｆの動作が実現されている。このＤＥＴ−Ｆ／Ｆでは、スイッチ回路１１を駆動するＣＫ２Ｐ，ＤＣＫ２Ｐの各クロック信号はクロックＣＫ２と同一の周波数であり、従来例のＳＥＴ−Ｆ／Ｆで用いるクロックＣＫ１（図２（ａ）参照）に比べて１／２の周波数となっている。従って、スイッチ回路１１の各素子での充放電回数も１／２で、内部の電力消費を低減させることができる。
【００３０】
図４は図１に示したフリップフロップ回路の第１の実施例である詳細構成例を示した回路図である。スイッチ回路１１は、２個のパストランジスタ２１ａを直列接続した回路と２個のパストランジスタ２１ｂ直列接続した回路を並列接続した構成で、計４個のパストランジスタを用いて構成されている。尚、パストランジスタ２１ａと２１ｂは同一のものである。
【００３１】
論理値保持＆出力回路１２はデータを保持する２個のインバータ２２と出力用インバータ２３とから構成されている。クロック生成回路１３は複数のインバータ２４、２５から成るインバータチェインで構成されている。
【００３２】
クロック生成回路１３はクロックＣＫ２Ｐとその遅延クロックＤＣＫ２Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ，ＤＣＫ２ＰＢを発生して、スイッチ回路１１の各パストランジスタ２１ａ、２１ｂのゲートに供給する。図２（ｃ），（ｄ）から分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理値保持＆出力回路１２の動作は従来と同様で、入力されるデータＤを２個のインバータ２２で保持し、インバータ２３で出力する。
【００３３】
図５は図１に示したフリップフロップ回路の第２の実施例である詳細構成例を示した回路図である。スイッチ回路１１は２個のクロック制御インバータ２８ａ、２８ｂを並列接続して構成されている。尚、クロック制御インバータ２８ａ、２８ｂは同一のものである。
【００３４】
論理値保持＆出力回路１２は２個のデータ保持用のインバータ２９と出力用のインバータ３０から構成されている。スイッチ回路１１の出力値が反転しているため、この部分での論理値の反転を修正するために、論理値保持回路と出力回路の接続方法は図４のそれに比べて若干変更した構造になっている。
【００３５】
クロック生成回路１３は複数のインバータ２４、２５から成るインバータチェインで構成されている。
【００３６】
クロック生成回路１３はクロックＣＫ２からクロックＣＫ２Ｐとその遅延クロックであるＤＣＫ２Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ、ＤＣＫ２ＰＢを発生して、スイッチ回路１１のクロック制御インバータ２８ａ、２８ｂのゲートに供給している。
【００３７】
スイッチ回路１１は図２（ｃ）、（ｄ）から分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理値保持＆出力回路１２の動作はスイッチ回路１１の出力データが反転されるため、従来と若干異なるが、データ保持用のインバータ２９でデータＤを保持し、出力用インバータ３０でデータＤを出力する。
【００３８】
ここで、上記したフリップフロップ回路の消費電力を算定するために以下の仮定をする。
【００３９】
＊図４、図５で示したフリップフロップ回路を構成するＸ１サイズのｐＭＯＳ、ｎＭＯＳトランジスタのチャネル幅Ｗｐ、Ｗｎの平均値をＷ＝（Ｗｐ＋Ｗｎ）／２とする。
【００４０】
＊サイズＷのトランジスタのゲートがクロック信号ＣＫ１の周波数ｆで充放電されるときの消費電力をＰｌとする。
【００４１】
＊サイズＷのトランジスタのゲート容量とドレインの拡散容量は同程度と見なし、ドレインがクロックＣＫ１の周波数ｆで充放電されるときの消費電力もＰｌとする。
【００４２】
＊図１４の従来例で示したＳＥＴ−Ｆ／Ｆ（従来例１）ヘクロックを供給するための上位クロックツリー部での消費電力をＰｇとする。
【００４３】
また、フリップフロップの総トランジスタサイズをＷtotal 、フリップフロップの内部消費電力をＰlocal 、ＬＳＩクロックツリーなどで消費される電力をＰglobalで示すものとする。
【００４４】
上記仮定を用いると、図４に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（パストランジスタ）＋（論理値保持部）＋（出力部）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝８Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３０Ｗ
Ｐlocal ＝［（パストランジスタ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
図５に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（クロック制御インバータ）＋（論理値保持部）＋（出力部）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３４Ｗ
Ｐlocal ＝［（クロック制御インバータ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
次に参考として、図１４の従来例で示したＳＥＴ−Ｆ／Ｆについては、
Ｗtotal ＝（マスター＋スレーブラッチ）＝１２Ｗ×２＝２４Ｗ
Ｐlocal ＝（マスター＋スレーブラッチ）＝（２Ｐｌ＋４Ｐｌ×２）×２＝２０Ｐｌ
Ｐglobal＝Ｐｇ
図１５の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例２）については、
Ｗtotal ＝（マスター＋スレーブラッチ）＋（２−ｍｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）＝１２Ｗ×２＋４Ｗ＋２Ｗ×２×２＝３６Ｗ
Ｐlocal ＝［（マスター＋スレーブラッチ）＋（２−ｍｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）］×（ｆ→ｆ／２周波数変換）＝［（２Ｐｌ＋４Ｐｌ×２）×２＋４Ｐｌ＋４Ｐｌ×２×２］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×２×０．５＝Ｐｇ
図１６の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例３）については、
Ｗtotal ＝（スレーブラッチ）＋（２−ｍｕｘ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３２Ｗ
Ｐlocal ＝（スレーブラッチ）＋（２−ｍｕｘ：ｆ動作側）＋［（２−ｍｕｘ：ｆ／２動作側）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝２Ｐｌ＋４Ｐｌ×２＋４Ｐｌ＋［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝３４Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
図６は、上記のような仮定により求めた本例の図４、図５に示したＤＥＴ−Ｆ／Ｆと従来例で示したＳＥＴ−Ｆ／ＦとＤＥＴ−Ｆ／Ｆの各回路を構成する各トランジスタのサイズ（チャネル幅）の合計値Ｗtotal と、フリップフロップ内ローカルクロックツリーでの消費電力Ｐｌｏｃａｌ、およびフリップフロップにクロックを供給する上位クロックツリーでの消費電力Ｐglobalを比較した表図である。
【００４５】
この図６の表図を参照して各フリップフロップ回路の総トランジスタ幅とクロック分配部での消費電力を比較すると、従来例１のＳＥＴ−Ｆ／Ｆに比べて従来例２のＤＥＴ−Ｆ／ＦはＷtotal が１．５倍に増加し、レイアウト面積が増える上、消費電力はＰlocal,Ｐglobalともにメリットがない。従来例３では、従来例２よりはＷtotalが小さいもののＰlocalが従来例１よりも悪化してしまっている。これらに対し、図４の回路構成の第１の実施例ではＷtotaｌが従来例１の１．２５倍になるもののＰlocalの悪化はなく、またＰglobal は１／２に削減できており、消費電力の点で最も有利であることが分かる。
【００４６】
また、前述のように分配するクロック信号の周波数を１／２に低減できるので、消費電力だけでなく寄生インダクタンスの影響も低減でき、クロックスキューを小さく抑えたクロック分配が可能となる。このことから、従来例１に比べてややレイアウト面積の点で不利であることを考慮しても、本発明の第１の実施例を用いるメリットは十分にあると言える。
【００４７】
また、図５の回路構成の第２の実施例では、Ｗtotal が従来例１の１．４２倍になってレイアウト面積の点で不利であるが、図４の回路構成に比べてスイッチ回路のＩＮ−０ＵＴ端子間がクロック制御インバータで分離されているため、データ入力端子に発生したノイズの影響が論理値保持回路に悪影響を及ぼすのを防止できるメリットがある。従って、回路の安定性の点では有利となる。尚、図４の回路構成ではノイズの点では不利であるが、パストランジスタを用いているためＩＮ−ＯＵＴ間の信号伝達が速いというメリットがある。図５の回路構成におけるクロック分配時の消費電力削減効果は、図４の回路構成の効果と全く同じである。
【００４８】
上記したように本例の第１、第２の実施例の回路構成を採った場合、フリップフロップ内部で消費される電力Ｐlocal については、従来例１、２と変わらないが、ＬＳＩに組み込んだ際のクロックツリーなどで消費されるＰglobalについては半分の消費電力で済むことになる。フリップフロップなどに必要な時にだけクロックを供給するような省電力設計の回路では、Ｐlocal に対してＰglobalの比重が大きくなるため、第１、第２の実施例の回路構成のフリップフロップを搭載して、携帯機器などで更に省電力化する効果が得られる。尚、従来例３のＰlocalに対しては、本例のフリップフロップのＰlocalの方が少なく、Ｐlocal の比重が大きい構成のＬＳＩ回路で効果を奏することができる。
【００４９】
図７は、本発明の半導体装置の第１の実施形態に係る構成を示したブロック図である。この論理回路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆのクロック生成回路を除いたＤＥＴ−Ｆ／Ｆ７１を複数備えており、これら複数のＤＥＴ−Ｆ／Ｆ７１に供給するクロックＣＫ２Ｐおよびその遅延信号ＤＣＫ２ＰＢ等を生成するクロック生成回路７２を個々のＤＥＴ−Ｆ／Ｆ７１毎に備えるのではなく、これらＤＥＴ−Ｆ／Ｆ７１全てが共有する形で備えている。このような構成の論理回路でも、個々のＤＥＴ−Ｆ／Ｆ７１の動作は図１に示した本発明のＤＥＴ−Ｆ／Ｆと全く同一である。
【００５０】
本実施形態によれば、複数のＤＥＴ−Ｆ／Ｆ７１へ供給するクロック信号とその遅延信号を生成するクロック生成回路７２を共有化して一つとすることにより、ＤＥＴ−Ｆ／Ｆ７１が図４、図５で示したような回路構成を採る場合に生じるレイアウト面積的なデメリットを軽減することができる。また、クロック生成回路７２を個々のフリップフロップ７１の外に出せるため、設計の自由度を高めることができる。
【００５１】
図８は、本発明の半導体装置の第２の実施形態に係る構成を示したブロック図である。この論理回路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１と組合せ論理回路８２をそれぞれ複数個有する部分１００と、従来例１のＳＥＴ−Ｆ／Ｆ８３と組合せ論理回路８４をそれぞれ複数個有する部分２００とから構成され、両部分とも、同一の周波数のクロックＣＫ２が共通に供給されている。
【００５２】
本例のような順序回路を含む論理回路においては、その動作仕様の要求から回路の一部１００をそれ以外の部分２００に比べて２倍の周波数で動作させる必要がある場合が多々ある。このような場合に、２倍の周波数での動作が必要な順序回路部１００に図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１を配置することで、新たにクロックＣＫ２の２倍の周波数のクロックツリーを設けることなく、クロックＣＫ２の２倍の周波数で動作する順序回路を含む論理回路部分を実現することができる。
【００５３】
本実施形態によれば、図１に示した本発明のＤＥＴ−Ｆ／Ｆを論理回路内の２倍周波数動作が必要な順序論理回路個所に適用することで、従来のＳＥＴ−Ｆ／Ｆのみを用いた場合のように、２種類のクロックＣＫ１、ＣＫ２を独立に分配する必要がなく、クロックＣＫ２単独の分配で済むだけでなく、従来のＤＥＴ−Ｆ／Ｆを使用した場合に比べてクロック分配でのレイアウト面積及び消費電力（Ｐglobal）の点で有利な論理回路を構成することができる。また、１種類のクロックＣＫ２のみで回路が動くため、クロックスキューの発生を防止するための調整がしやすいというメリットがある。
【００５４】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００５５】
【発明の効果】
以上詳細に説明したように、請求項１乃至請求項６記載の発明のフリップフロップ回路によれば、レイアウト面積を増大させることなく消費電力を低減させることができる。
【００５６】
請求項７又は請求項８記載の発明の半導体装置によれば、消費電力を低減させることができる。
【図面の簡単な説明】
【図１】本発明のフリップフロップ回路の一実施形態に係る構成を示した図である。
【図２】図１に示したスイッチ回路の動作を説明する波形図である。
【図３】図１に示したスイッチ回路の真理値を示した表図である
【図４】図１に示したフリップフロップ回路の詳細構成例を示した回路図である。
【図５】図１に示したフリップフロップ回路の他の詳細構成例を示した回路図である。
【図６】本実施例のフリップフロップ回路と従来例のフリップフロップ回路の総トランジスタチャネル幅と消費電力を比較した表図である。
【図７】本発明の半導体装置の第１の実施形態に係る構成を示したブロック図である。
【図８】本発明の半導体装置の第２の実施形態に係る構成を示したブロック図である。
【図９】マスターラッチを定義するための説明図である。
【図１０】スレーブラッチを定義するための説明図である。
【図１１】２−１マルチプレクサを定義するための説明図である。
【図１２】クロック制御インバータを定義するための説明図である。
【図１３】ＭＯＳトランジスタのサイズを定義するための説明図である。
【図１４】従来のＳＥＴ−Ｆ／Ｆの構成及び動作を説明する図である。
【図１５】従来のＤＥＴ−Ｆ／Ｆの構成及び動作を説明する図である。
【図１６】従来のＤＥＴ−Ｆ／Ｆの他の構成及び動作を説明する図である。
【符号の説明】
１１ スイッチ回路
１２ 論理値保持＆出力回路
１３、７２ クロック生成回路
２１ａ、２１ｂ パストランジスタ
２２、２４、２５、２９ インバータ
２８ａ、２８ｂ クロック制御インバータ
２３、３０ 出力用インバータ
７１、８１ ＤＥＴ−Ｆ／Ｆ
８２、８４ 組合せ論理回路
８３ ＳＥＴ−Ｆ／Ｆ
【発明の属する技術分野】
本発明は、同期動作する順序論理回路に係り、特にＤＥＴ（Double Edge Trigger)のフリップフロップ及びこのＤＥＴフリップフロップを搭載した半導体装置に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの動作周波数の高速化に伴って、フリップフロップ等の同期回路を駆動するクロックツリーで消費される電力が増大し、ＬＳＩチップ全体の消費電力に占める割合が大きくなってきている。また、高速なクロックを大面積のチップ全体にクロックスキューを小さく抑えつつ分配する場合、特にクロック周波数がＧＨｚオーダーに達した場合にクロック配線に寄生するインダクタンス成分の効果が顕著となり、スキューの小さいクロック信号を分配することが困難となる。
【０００３】
このような問題を解決する一つの手段として、分配するクロック周波数を従来の１／２に下げて、その代りに従来クロック信号の立上がり／立下がり（rise/fall)いずれか一方のエッジでしかラッチ動作をしないsingle edge trigger 型フリップフロップ（ＳＥＴ−Ｆ／Ｆ）を、立上がり／立下がりの両方のエッジで動作するフリップフロップ（ＤＥＴ−Ｆ／Ｆ）に置き換える方法がある。
【０００４】
また、パイプライン動作するロジックＬＳＩ回路では、動作周波数の増大と伴にパイプラインステージを分割するフリップフロップ回路の個数が増加し、フリップフロップがチップレイアウト全体の面積に占める割合が増大してきている。このことから、フリップフロップ回路の小面積化もＬＳＩ回路設計において非常に重要な課題となる。
【０００５】
まず、以降の説明に必要な回路単位の定義を図９〜図１６に示す。図９は入力クロック信号ＣＫがローレベルの期間に値をラッチするマスターラッチを示しており、（１）がクロック生成回路を、（２）がラッチ回路を、（３）はマスターラッチを表す記号を示している。
【０００６】
図１０は入力クロック信号ＣＫがハイレベルの期間に値をラッチするスレーブラッチを示しており、（１）がクロック生成回路を、（２）がラッチ回路を示し、ローカルクロック（ＣＫＰ、ＣＫＰＢ）のゲート入力が図９と反対になっている。（３）はスレーブラッチを表した記号を示している。
【０００７】
図１１は２−１マルチプレクサを示しており、（１）がＸとＸＢのいずれかを選択して出力するマルチプレクサの回路を、（２）はマルチプレクサを表した記号を示している。
【０００８】
図１２はクロック制御インバータを示しており、（１）がクロック制御インバータの回路を、（２）はＸ，Ｙ及びそれらの反転信号ＸＢ，ＹＢで制御されるクロック制御インバータを表した記号を示している。図１３はインバータを構成するＭＯＳトランジスタのサイズが標準サイズ（×１）と２倍サイズ（×２）の２通りの場合を示しており、白抜きに対して斜線で示したものは２倍のサイズであることを示している。
【０００９】
【発明が解決しようとする課題】
上記の定義を用いて、従来のＳＥＴ−Ｆ／Ｆおよび２種類のＤＥＴ−Ｆ／Ｆを消費電力とレイアウト面積の点から比較した場合、各々のフリップフロップ回路で以下に述べるような問題が存在する。
【００１０】
図１４は最も一般的なＳＥＴ−Ｆ／Ｆの従来構成例である。図１４のようにマスターラッチ１とスレーブラッチ２を直列接続してＳＥＴ−Ｆ／Ｆが構成されている。５０はＳＥＴ−Ｆ／Ｆを表す記号である。このフリップフロップ回路では入力クロックＣＫ１の立上がりエッジのみで入力データＤの論理値をラッチするため、後述するＤＥＴ−Ｆ／Ｆと同一タイミングでラッチ動作をさせるためには、ＤＥＴ−Ｆ／Ｆに供給するクロックの２倍の周波数のクロック信号を供給する必要があり、ＬＳＩ内のクロックツリー（図示せず）での消費電力が大きくなるという欠点がある。
【００１１】
図１５はＤＥＴ−Ｆ／Ｆの従来構成例（従来例１）である。図に示す如くマスターラッチ３とスレーブラッチ４の入力同士を共通接続し、各ラッチの出力を２−１マルチプレクサ５に接続して構成されている。この時、マスターラッチ３、スレーブラッチ４を駆動するクロックＣＫ２は、図１４に示したＳＥＴ−Ｆ／Ｆを駆動するクロック信号ＣＫ１の１／２の周波数を持っている。また、２−１マルチプレクサ５のセレクト信号としては、（３）に示すようにクロックＣＫ２を入力する２個のインバータを接続して成るインバータチェインから構成されたクロック生成回路６により生成されるＣＫ２Ｐ、ＣＫ２ＰＢを使用する。
【００１２】
この図１５に示したような回路構成にすることで、クロック信号ＣＫ２の立上がり／立下がりの両方のエッジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆが実現でき、ＳＥＴ−Ｆ／Ｆと同一タイミングで動作し且つ供給クロック信号の周波数を１／２に下げることができ、クロックツリーの消費電力は小さくなることが期待されるが、マルチプレクサ５のように駆動する素子が増えているため消費電力削減効果はない。しかも、この回路ではマスター、スレーブの２つのラッチ３、４に加えて出力部に２−１マルチプレクサ５を必要とするため、図１４に示した従来ののＳＥＴ−Ｆ／Ｆと比べてレイアウト面積が大きくなるという欠点がある。
【００１３】
図１６は図１５に示した従来例と同様に、入力クロック信号ＣＫ２の立上がり／立下がりの両エッジで入力データＤの論理値をラッチするＤＥＴ−Ｆ／Ｆの従来構成例（従来例２）を示した図である。この回路はデータ保持用のスレーブラッチ７と、このスレーブラッチ７を駆動するパルス信号ＰＣＫを生成するマルチプレクサ８から構成され、更にマルチプレクサ８の入力であるクロックＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢを生成する複数インバータのインバータチェインで構成されるクロック生成回路９を有している。マルチプレクサ８はＣＫ２Ｐ、ＣＫ２ＰＢとその遅延信号ＤＣＫ２Ｐ、ＤＣＫ２ＰＢのexclusiveＯＲ（ＥＯＲ）演算を行って、パルス信号ＰＣＫを生成する。
【００１４】
ＰＣＫはＣＫ２の立上がり／立下がりの両クロックエッジでハイレベルとなり、パルスがハイレベル期間にスレーブラッチ７内のパストランジスタがスルー状態となり、そのタイミングでスレーブラッチ７で入力データＤがラッチされる。従って、データＤのラッチタイミングはやはりＳＥＴ−Ｆ／Ｆと同一になる。
【００１５】
この回路では、ラッチ回路がスレーブｌ個に削減されたことにより回路のレイアウト面積は小さくなることが期待されるが、実際にはクロック生成回路９が占めるレイアウト面積が増えるため、ＤＥＴ−Ｆ／Ｆ全体のレイアウトサイズは図１５に示した従来のＤＥＴ−Ｆ／Ｆと比べてさほど小さくならない。また、クロックツリーでの消費電力についても、ラッチ回路がスレーブｌ個に削減された代りにクロック生成回路９での消費電力が新たに発生すること及びスレーブラッチ７を駆動するパルス信号ＰＣＫの周波数はクロックＣＫ２の２倍でクロックＣＫ１と同じであるため、ラッチ回路の充放電回数がＣＫ１を用いた場合と同一となり、低消費電力化は期待できない。
【００１６】
結局、図１５に示した従来のＤＥＴ−Ｆ／Ｆでは、フリップフロップ内のローカルクロックツリーでの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆと同一とすることができるが、上位クロックツリーの消費電力が低減できないと共にレイアウト面積が増大してしまう。図１６に示した従来のＤＥＴ−Ｆ／Ｆでは、上位クロックツリーの消費電力を図１４に示したＳＥＴ−Ｆ／Ｆよりも低減できるが、フリップフロップ内のローカルクロックツリーでの消費電力が増大してしまうと共にレイアウト面積が増大してしまうという問題があった。
【００１７】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、レイアウト面積及びフリップフロップ内のローカルクロックツリーでの消費電力を増大させることなく、上位クロックツリーで消費される電力を低減させることができるフリップフロップ回路及びこのフリップフロップ回路を搭載した半導体装置を提供することである。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、請求項１の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成するクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００１９】
請求項２の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のパストランジスタを直列接続して成る第１の回路と２個のパストランジスタを直列接続して成る第２の回路とを並列接続して構成されるスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２０】
請求項３の発明の特徴は、第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、第１のパストランジスタと第２のパストランジスタの入力を共通接続し、第１のパストランジスタの出力と第３のパストランジスタの入力を接続し、第２のパストランジスタの出力と第４のパストランジスタの入力を接続し、第３のパストランジスタと第４のパストランジスタの出力を共通接続した構成を有し、更に前記クロック生成回路で生成された前記第１のクロック信号が前記第１のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のパストランジスタのＮＭＯＳゲートに入力され、前記第１のクロック信号の反転信号が前記第２のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号が前記第２のパストランジスタのＮＭＯＳゲートに入力され、及び前記第２のクロック信号の反転信号が前記第３のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号が前記第３のパストランジスタのＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第４のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第４のパストランジスタのＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２１】
請求項４の発明の特徴は、第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のクロック制御インバータを並列接続して構成されるスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２２】
請求項５の発明の特徴は、第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、第１のクロック制御インバータと第２のクロック制御インバータの入力を共通接続すると共に、出力を共通接続した構成を有し、前記クロック生成回路で生成された前記第１のクロック信号が前記第１のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号の反転信号が前記第１のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号が前記第１のクロック制御インバータの第２のＮＭＯＳゲートに入力され、及び前記第１のクロック信号の反転信号が前記第２のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号が前記第２のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第２のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第２のクロック制御インバータの第２のＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とを具備することにある。
【００２３】
請求項６の発明の特徴は、第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とから構成されるフリップフロップを複数個具備し、且つ、これら複数のフリップフロップに供給する第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する共通のクロック生成回路を具備することにある。
【００２４】
請求項７の発明の特徴は、順序論理回路を含む論理回路を有する半導体装置において、他の論理回路部分よりも２倍の周波数で動作させたい論理回路部分の順序論理回路として、請求項１に記載のフリップフロップ回路を用い、論理回路全体に１種類の周波数のクロックだけを供給することにある。
【００２５】
請求項８の発明の特徴は、順序論理回路を含む論理回路を有する半導体装置において、所定周波数で動作させたい順序論理回路として、請求項１に記載のフリップフロップ回路を用い、前記順序論理回路に前記所定周波数の半分の周波数のクロックを供給することにある。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明のフリップフロップ回路の一実施形態に係る構成を示した図である。フリップフロップ回路は、スイッチ回路１１と論理値保持＆出力回路１２及びクロック生成回路１３から構成されている。尚、フリップフロップ全体を（ｐ）で示した記号で表し、スイッチ回路１１と論理値保持＆出力回路１２のみを（ｑ）で示した記号で表すものとする。
【００２７】
次に本実施形態の動作について説明する。本例のフリップフロップ回路はクロック生成回路１３によって図２（ｂ）で示したクロックＣＫ２から生成される図２（ｃ）で示したＣＫ２Ｐと、図２（ｄ）で示したその遅延信号ＤＣＫ２Ｐを用いる。ここでは図示していないが、実際にはＣＫ２Ｐの反転信号及びＤＣＫ２Ｐの反転信号も用いる。本例は、これらのクロック信号からパルス信号を生成するのではなく、これらクロック信号で制御されるスイッチ回路１１を入力データＤに対して初段に設け、その後段に、論理値保持＆出力回路１２を接続した構造を有している。
【００２８】
図３は上記したスイッチ回路の真理値表である。スイッチ回路１１は、ＣＫ２Ｐがハイレベル（high）、ＤＣＫ２Ｐがローレベル（low ）の期間に入力と出力が導通状態となって、入力データＩＮが論理値保持＆出力回路１２に入力されてラッチされる。また、スイッチ回路１１は、ＣＫ２Ｐがローレベル、ＤＣＫ２Ｐがハイレベルの期間にも、入力と出力が導通状態となって、入力データＩＮが論理値保持＆出力回路１２に入力されてラッチされる。尚、図中の（Ａ）、（Ｂ）の表記はＩＮがＯＵＴに出力される際の経路（図４、図５）に対応している。
【００２９】
従って、図２（ｃ）、（ｄ）で示すように、ＣＫ２の立上がりと、立ち下がりσ期間にスイッチ回路１１が導通するため、ＣＫ２の両方のエッジでデータＤが論理値保持＆出力回路１２にラッチされ、ＤＥＴ−Ｆ／Ｆの動作が実現されている。このＤＥＴ−Ｆ／Ｆでは、スイッチ回路１１を駆動するＣＫ２Ｐ，ＤＣＫ２Ｐの各クロック信号はクロックＣＫ２と同一の周波数であり、従来例のＳＥＴ−Ｆ／Ｆで用いるクロックＣＫ１（図２（ａ）参照）に比べて１／２の周波数となっている。従って、スイッチ回路１１の各素子での充放電回数も１／２で、内部の電力消費を低減させることができる。
【００３０】
図４は図１に示したフリップフロップ回路の第１の実施例である詳細構成例を示した回路図である。スイッチ回路１１は、２個のパストランジスタ２１ａを直列接続した回路と２個のパストランジスタ２１ｂ直列接続した回路を並列接続した構成で、計４個のパストランジスタを用いて構成されている。尚、パストランジスタ２１ａと２１ｂは同一のものである。
【００３１】
論理値保持＆出力回路１２はデータを保持する２個のインバータ２２と出力用インバータ２３とから構成されている。クロック生成回路１３は複数のインバータ２４、２５から成るインバータチェインで構成されている。
【００３２】
クロック生成回路１３はクロックＣＫ２Ｐとその遅延クロックＤＣＫ２Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ，ＤＣＫ２ＰＢを発生して、スイッチ回路１１の各パストランジスタ２１ａ、２１ｂのゲートに供給する。図２（ｃ），（ｄ）から分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理値保持＆出力回路１２の動作は従来と同様で、入力されるデータＤを２個のインバータ２２で保持し、インバータ２３で出力する。
【００３３】
図５は図１に示したフリップフロップ回路の第２の実施例である詳細構成例を示した回路図である。スイッチ回路１１は２個のクロック制御インバータ２８ａ、２８ｂを並列接続して構成されている。尚、クロック制御インバータ２８ａ、２８ｂは同一のものである。
【００３４】
論理値保持＆出力回路１２は２個のデータ保持用のインバータ２９と出力用のインバータ３０から構成されている。スイッチ回路１１の出力値が反転しているため、この部分での論理値の反転を修正するために、論理値保持回路と出力回路の接続方法は図４のそれに比べて若干変更した構造になっている。
【００３５】
クロック生成回路１３は複数のインバータ２４、２５から成るインバータチェインで構成されている。
【００３６】
クロック生成回路１３はクロックＣＫ２からクロックＣＫ２Ｐとその遅延クロックであるＤＣＫ２Ｐを発生し、更にそれらの反転信号ＣＫ２ＰＢ、ＤＣＫ２ＰＢを発生して、スイッチ回路１１のクロック制御インバータ２８ａ、２８ｂのゲートに供給している。
【００３７】
スイッチ回路１１は図２（ｃ）、（ｄ）から分かるように、ＣＫ２ＰとＤＣＫ２ＰＢがハイレベルの期間、即ち、ＣＫ２Ｐの立上がりにパス（Ａ）が導通し、ＣＫ２ＰＢとＤＣＫ２Ｐがハイレベルの期間、即ち、ＣＫ２Ｐの立下がりにパス（Ｂ）が導通する。論理値保持＆出力回路１２の動作はスイッチ回路１１の出力データが反転されるため、従来と若干異なるが、データ保持用のインバータ２９でデータＤを保持し、出力用インバータ３０でデータＤを出力する。
【００３８】
ここで、上記したフリップフロップ回路の消費電力を算定するために以下の仮定をする。
【００３９】
＊図４、図５で示したフリップフロップ回路を構成するＸ１サイズのｐＭＯＳ、ｎＭＯＳトランジスタのチャネル幅Ｗｐ、Ｗｎの平均値をＷ＝（Ｗｐ＋Ｗｎ）／２とする。
【００４０】
＊サイズＷのトランジスタのゲートがクロック信号ＣＫ１の周波数ｆで充放電されるときの消費電力をＰｌとする。
【００４１】
＊サイズＷのトランジスタのゲート容量とドレインの拡散容量は同程度と見なし、ドレインがクロックＣＫ１の周波数ｆで充放電されるときの消費電力もＰｌとする。
【００４２】
＊図１４の従来例で示したＳＥＴ−Ｆ／Ｆ（従来例１）ヘクロックを供給するための上位クロックツリー部での消費電力をＰｇとする。
【００４３】
また、フリップフロップの総トランジスタサイズをＷtotal 、フリップフロップの内部消費電力をＰlocal 、ＬＳＩクロックツリーなどで消費される電力をＰglobalで示すものとする。
【００４４】
上記仮定を用いると、図４に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（パストランジスタ）＋（論理値保持部）＋（出力部）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝８Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３０Ｗ
Ｐlocal ＝［（パストランジスタ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
図５に示した詳細構成を有するＤＥＴ−Ｆ／Ｆについては、Ｗtotal ＝（クロック制御インバータ）＋（論理値保持部）＋（出力部）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３４Ｗ
Ｐlocal ＝［（クロック制御インバータ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
次に参考として、図１４の従来例で示したＳＥＴ−Ｆ／Ｆについては、
Ｗtotal ＝（マスター＋スレーブラッチ）＝１２Ｗ×２＝２４Ｗ
Ｐlocal ＝（マスター＋スレーブラッチ）＝（２Ｐｌ＋４Ｐｌ×２）×２＝２０Ｐｌ
Ｐglobal＝Ｐｇ
図１５の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例２）については、
Ｗtotal ＝（マスター＋スレーブラッチ）＋（２−ｍｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）＝１２Ｗ×２＋４Ｗ＋２Ｗ×２×２＝３６Ｗ
Ｐlocal ＝［（マスター＋スレーブラッチ）＋（２−ｍｕｘ）＋（２−ｍｕｘ駆動クロックバッファ）］×（ｆ→ｆ／２周波数変換）＝［（２Ｐｌ＋４Ｐｌ×２）×２＋４Ｐｌ＋４Ｐｌ×２×２］×０．５＝２０Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×２×０．５＝Ｐｇ
図１６の従来例で示したＤＥＴ−Ｆ／Ｆ（従来例３）については、
Ｗtotal ＝（スレーブラッチ）＋（２−ｍｕｘ）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）＝１２Ｗ＋４Ｗ＋２Ｗ×２＋２Ｗ×２×３＝３２Ｗ
Ｐlocal ＝（スレーブラッチ）＋（２−ｍｕｘ：ｆ動作側）＋［（２−ｍｕｘ：ｆ／２動作側）＋（クロックバッファ：×１部）＋（クロックバッファ：×２部）］×（ｆ→ｆ／２周波数変換）＝２Ｐｌ＋４Ｐｌ×２＋４Ｐｌ＋［８Ｐｌ＋４Ｐｌ×２＋４Ｐｌ×２×３］×０．５＝３４Ｐｌ
Ｐglobal＝Ｐｇ×（クロック端子容量比）×（ｆ→ｆ／２周波数変換）＝Ｐｇ×１×０．５＝０．５Ｐｇ
図６は、上記のような仮定により求めた本例の図４、図５に示したＤＥＴ−Ｆ／Ｆと従来例で示したＳＥＴ−Ｆ／ＦとＤＥＴ−Ｆ／Ｆの各回路を構成する各トランジスタのサイズ（チャネル幅）の合計値Ｗtotal と、フリップフロップ内ローカルクロックツリーでの消費電力Ｐｌｏｃａｌ、およびフリップフロップにクロックを供給する上位クロックツリーでの消費電力Ｐglobalを比較した表図である。
【００４５】
この図６の表図を参照して各フリップフロップ回路の総トランジスタ幅とクロック分配部での消費電力を比較すると、従来例１のＳＥＴ−Ｆ／Ｆに比べて従来例２のＤＥＴ−Ｆ／ＦはＷtotal が１．５倍に増加し、レイアウト面積が増える上、消費電力はＰlocal,Ｐglobalともにメリットがない。従来例３では、従来例２よりはＷtotalが小さいもののＰlocalが従来例１よりも悪化してしまっている。これらに対し、図４の回路構成の第１の実施例ではＷtotaｌが従来例１の１．２５倍になるもののＰlocalの悪化はなく、またＰglobal は１／２に削減できており、消費電力の点で最も有利であることが分かる。
【００４６】
また、前述のように分配するクロック信号の周波数を１／２に低減できるので、消費電力だけでなく寄生インダクタンスの影響も低減でき、クロックスキューを小さく抑えたクロック分配が可能となる。このことから、従来例１に比べてややレイアウト面積の点で不利であることを考慮しても、本発明の第１の実施例を用いるメリットは十分にあると言える。
【００４７】
また、図５の回路構成の第２の実施例では、Ｗtotal が従来例１の１．４２倍になってレイアウト面積の点で不利であるが、図４の回路構成に比べてスイッチ回路のＩＮ−０ＵＴ端子間がクロック制御インバータで分離されているため、データ入力端子に発生したノイズの影響が論理値保持回路に悪影響を及ぼすのを防止できるメリットがある。従って、回路の安定性の点では有利となる。尚、図４の回路構成ではノイズの点では不利であるが、パストランジスタを用いているためＩＮ−ＯＵＴ間の信号伝達が速いというメリットがある。図５の回路構成におけるクロック分配時の消費電力削減効果は、図４の回路構成の効果と全く同じである。
【００４８】
上記したように本例の第１、第２の実施例の回路構成を採った場合、フリップフロップ内部で消費される電力Ｐlocal については、従来例１、２と変わらないが、ＬＳＩに組み込んだ際のクロックツリーなどで消費されるＰglobalについては半分の消費電力で済むことになる。フリップフロップなどに必要な時にだけクロックを供給するような省電力設計の回路では、Ｐlocal に対してＰglobalの比重が大きくなるため、第１、第２の実施例の回路構成のフリップフロップを搭載して、携帯機器などで更に省電力化する効果が得られる。尚、従来例３のＰlocalに対しては、本例のフリップフロップのＰlocalの方が少なく、Ｐlocal の比重が大きい構成のＬＳＩ回路で効果を奏することができる。
【００４９】
図７は、本発明の半導体装置の第１の実施形態に係る構成を示したブロック図である。この論理回路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆのクロック生成回路を除いたＤＥＴ−Ｆ／Ｆ７１を複数備えており、これら複数のＤＥＴ−Ｆ／Ｆ７１に供給するクロックＣＫ２Ｐおよびその遅延信号ＤＣＫ２ＰＢ等を生成するクロック生成回路７２を個々のＤＥＴ−Ｆ／Ｆ７１毎に備えるのではなく、これらＤＥＴ−Ｆ／Ｆ７１全てが共有する形で備えている。このような構成の論理回路でも、個々のＤＥＴ−Ｆ／Ｆ７１の動作は図１に示した本発明のＤＥＴ−Ｆ／Ｆと全く同一である。
【００５０】
本実施形態によれば、複数のＤＥＴ−Ｆ／Ｆ７１へ供給するクロック信号とその遅延信号を生成するクロック生成回路７２を共有化して一つとすることにより、ＤＥＴ−Ｆ／Ｆ７１が図４、図５で示したような回路構成を採る場合に生じるレイアウト面積的なデメリットを軽減することができる。また、クロック生成回路７２を個々のフリップフロップ７１の外に出せるため、設計の自由度を高めることができる。
【００５１】
図８は、本発明の半導体装置の第２の実施形態に係る構成を示したブロック図である。この論理回路は、図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１と組合せ論理回路８２をそれぞれ複数個有する部分１００と、従来例１のＳＥＴ−Ｆ／Ｆ８３と組合せ論理回路８４をそれぞれ複数個有する部分２００とから構成され、両部分とも、同一の周波数のクロックＣＫ２が共通に供給されている。
【００５２】
本例のような順序回路を含む論理回路においては、その動作仕様の要求から回路の一部１００をそれ以外の部分２００に比べて２倍の周波数で動作させる必要がある場合が多々ある。このような場合に、２倍の周波数での動作が必要な順序回路部１００に図１に示した本発明のＤＥＴ−Ｆ／Ｆ８１を配置することで、新たにクロックＣＫ２の２倍の周波数のクロックツリーを設けることなく、クロックＣＫ２の２倍の周波数で動作する順序回路を含む論理回路部分を実現することができる。
【００５３】
本実施形態によれば、図１に示した本発明のＤＥＴ−Ｆ／Ｆを論理回路内の２倍周波数動作が必要な順序論理回路個所に適用することで、従来のＳＥＴ−Ｆ／Ｆのみを用いた場合のように、２種類のクロックＣＫ１、ＣＫ２を独立に分配する必要がなく、クロックＣＫ２単独の分配で済むだけでなく、従来のＤＥＴ−Ｆ／Ｆを使用した場合に比べてクロック分配でのレイアウト面積及び消費電力（Ｐglobal）の点で有利な論理回路を構成することができる。また、１種類のクロックＣＫ２のみで回路が動くため、クロックスキューの発生を防止するための調整がしやすいというメリットがある。
【００５４】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００５５】
【発明の効果】
以上詳細に説明したように、請求項１乃至請求項６記載の発明のフリップフロップ回路によれば、レイアウト面積を増大させることなく消費電力を低減させることができる。
【００５６】
請求項７又は請求項８記載の発明の半導体装置によれば、消費電力を低減させることができる。
【図面の簡単な説明】
【図１】本発明のフリップフロップ回路の一実施形態に係る構成を示した図である。
【図２】図１に示したスイッチ回路の動作を説明する波形図である。
【図３】図１に示したスイッチ回路の真理値を示した表図である
【図４】図１に示したフリップフロップ回路の詳細構成例を示した回路図である。
【図５】図１に示したフリップフロップ回路の他の詳細構成例を示した回路図である。
【図６】本実施例のフリップフロップ回路と従来例のフリップフロップ回路の総トランジスタチャネル幅と消費電力を比較した表図である。
【図７】本発明の半導体装置の第１の実施形態に係る構成を示したブロック図である。
【図８】本発明の半導体装置の第２の実施形態に係る構成を示したブロック図である。
【図９】マスターラッチを定義するための説明図である。
【図１０】スレーブラッチを定義するための説明図である。
【図１１】２−１マルチプレクサを定義するための説明図である。
【図１２】クロック制御インバータを定義するための説明図である。
【図１３】ＭＯＳトランジスタのサイズを定義するための説明図である。
【図１４】従来のＳＥＴ−Ｆ／Ｆの構成及び動作を説明する図である。
【図１５】従来のＤＥＴ−Ｆ／Ｆの構成及び動作を説明する図である。
【図１６】従来のＤＥＴ−Ｆ／Ｆの他の構成及び動作を説明する図である。
【符号の説明】
１１ スイッチ回路
１２ 論理値保持＆出力回路
１３、７２ クロック生成回路
２１ａ、２１ｂ パストランジスタ
２２、２４、２５、２９ インバータ
２８ａ、２８ｂ クロック制御インバータ
２３、３０ 出力用インバータ
７１、８１ ＤＥＴ−Ｆ／Ｆ
８２、８４ 組合せ論理回路
８３ ＳＥＴ−Ｆ／Ｆ
Claims (8)
- 第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成するクロック生成回路と、
前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保持回路と、
前記論理値保持回路が保持する論理値を出力する出力回路と、
を具備することを特徴とするフリップフロップ回路。 - 第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、
前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のパストランジスタを直列接続して成る第１の回路と２個のパストランジスタを直列接続して成る第２の回路とを並列接続して構成されるスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保持回路と、
前記論理値保持回路が保持する論理値を出力する出力回路と、
を具備することを特徴とするフリップフロップ回路。 - 第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、
第１のパストランジスタと第２のパストランジスタの入力を共通接続し、第１のパストランジスタの出力と第３のパストランジスタの入力を接続し、第２のパストランジスタの出力と第４のパストランジスタの入力を接続し、第３のパストランジスタと第４のパストランジスタの出力を共通接続した構成を有し、
更に前記クロック生成回路で生成された前記第１のクロック信号が前記第１のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のパストランジスタのＮＭＯＳゲートに入力され、前記第１のクロック信号の反転信号が前記第２のパストランジスタのＰＭＯＳゲートに前記第１のクロック信号が前記第２のパストランジスタのＮＭＯＳゲートに入力され、及び前記第２のクロック信号の反転信号が前記第３のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号が前記第３のパストランジスタのＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第４のパストランジスタのＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第４のパストランジスタのＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保持回路と、
前記論理値保持回路が保持する論理値を出力する出力回路と、
を具備することを特徴とするフリップフロップ回路。 - 第１のクロック信号とその反転信号及びこの第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、
前記クロック生成回路により生成された第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達する回路で、２個のクロック制御インバータを並列接続して構成されるスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保持回路と、
前記論理値保持回路が保持する論理値を出力する出力回路と、
を具備することを特徴とするフリップフロップ回路。 - 第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する回路で、複数のインバータを接続して形成されたインバータチェインにより構成されるクロック生成回路と、
第１のクロック制御インバータと第２のクロック制御インバータの入力を共通接続すると共に、出力を共通接続した構成を有し、
前記クロック生成回路で生成された前記第１のクロック信号が前記第１のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号の反転信号が前記第１のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号の反転信号が前記第１のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号が前記第１のクロック制御インバータの第２のＮＭＯＳゲートに入力され、及び前記第１のクロック信号の反転信号が前記第２のクロック制御インバータの第１のＰＭＯＳゲートに前記第１のクロック信号が前記第２のクロック制御インバータの第１のＮＭＯＳゲートに入力され、前記第２のクロック信号が前記第２のクロック制御インバータの第２のＰＭＯＳゲートに前記第２のクロック信号の反転信号が前記第２のクロック制御インバータの第２のＮＭＯＳゲートに入力される信号接続経路を有するスイッチ回路と、
前記スイッチ回路を通過した論理値を保持する論理値保持回路と、
前記論理値保持回路が保持する論理値を出力する出力回路と、
を具備することを特徴とするフリップフロップ回路。 - 第１のクロック信号がハイレベルで且つ第２のクロック信号がローレベルの期間及び第１のクロック信号がローレベルで且つ第２のクロック信号がハイレベルの期間、入力される論理値を通過させて出力に伝達するスイッチ回路と、前記スイッチ回路を通過した論理値を保持する論理値保持回路と、前記論理値保持回路が保持する論理値を出力する出力回路とから構成されるフリップフロップを複数個具備し、
且つ、これら複数のフリップフロップに供給する第１のクロック信号とその反転信号及び前記第１のクロック信号より遅延した第２のクロック信号とその反転信号を生成する共通のクロック生成回路を具備することを特徴とするフリップフロップ回路。 - 順序論理回路を含む論理回路を有する半導体装置において、
他の論理回路部分よりも２倍の周波数で動作させたい論理回路部分の順序論理回路として、請求項１に記載のフリップフロップ回路を用い、論理回路全体に１種類の周波数のクロックだけを供給することを特徴とする半導体装置。 - 順序論理回路を含む論理回路を有する半導体装置において、
所定周波数で動作させたい順序論理回路として、請求項１に記載のフリップフロップ回路を用い、前記順序論理回路に前記所定周波数の半分の周波数のクロックを供給することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402735A JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000402735A JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002204146A JP2002204146A (ja) | 2002-07-19 |
| JP3692032B2 true JP3692032B2 (ja) | 2005-09-07 |
Family
ID=18866976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000402735A Expired - Fee Related JP3692032B2 (ja) | 2000-12-28 | 2000-12-28 | フリップフロップ回路及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3692032B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10868524B2 (en) | 2018-12-13 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor circuit layout system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116318076B (zh) * | 2023-03-28 | 2024-02-09 | 上海韬润半导体有限公司 | 一种基于高速电路的时钟校准电路及方法 |
-
2000
- 2000-12-28 JP JP2000402735A patent/JP3692032B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10868524B2 (en) | 2018-12-13 | 2020-12-15 | Samsung Electronics Co., Ltd. | Semiconductor circuit and semiconductor circuit layout system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002204146A (ja) | 2002-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6608513B2 (en) | Flip-flop circuit having dual-edge triggered pulse generator | |
| Lin | Low-power pulse-triggered flip-flop design based on a signal feed-through | |
| US7353441B2 (en) | Flip flop circuit and apparatus using a flip flop circuit | |
| JP3908618B2 (ja) | マルチモードラッチタイミング回路、ロジック回路、ロジック回路を動作させる方法、および、ロジック回路により必要とされるクロック電力を低減する方法 | |
| CA2338114C (en) | Single rail domino logic for four-phase clocking scheme | |
| Zhao et al. | Low power and high speed explicit-pulsed flip-flops | |
| US20050280442A1 (en) | Semiconductor integrated circuit | |
| US20070159226A1 (en) | Clock generator | |
| US7847582B2 (en) | Logic circuit including a plurality of master-slave flip-flop circuits | |
| TW541795B (en) | Efficient sequential circuits using critical race control | |
| JP3692032B2 (ja) | フリップフロップ回路及び半導体装置 | |
| JPH09312553A (ja) | 論理回路 | |
| JP2004078804A (ja) | クロック信号伝搬ゲート及びそれを含む半導体集積回路 | |
| US9372499B2 (en) | Low insertion delay clock doubler and integrated circuit clock distribution system using same | |
| US7212021B2 (en) | Manufacturing integrated circuits and testing on-die power supplies using distributed programmable digital current sinks | |
| JPH05283984A (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| JP5261956B2 (ja) | 双方向シフトレジスタ | |
| EP2364525B1 (en) | Synchronous sequential logic device using double triggered flip-flops and method for skewed triggering such state storing registers | |
| US8151152B2 (en) | Latch circuit including data input terminal and scan data input terminal, and semiconductor device and control method | |
| JP4649064B2 (ja) | 出力回路 | |
| KR100415544B1 (ko) | 양방향 지연을 이용한 디엘엘 회로 | |
| US6741100B2 (en) | Semiconductor integrated circuit capable of high-speed circuit operation | |
| KR20070000177A (ko) | 저전력 플립플롭 장치 | |
| JPH1173238A (ja) | 同期遅延回路 | |
| Srividya | Finfet based Frequency Divider Design Using True Single Phase Clock Technique |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040617 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050607 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050617 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090624 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100624 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110624 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120624 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130624 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |