CN116318076B - 一种基于高速电路的时钟校准电路及方法 - Google Patents

Abstract

本发明公开了一种基于高速电路的时钟校准电路及方法，其电路包括信号输出模块，用于接收外部输入第一高速电路信号，第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整时钟信号和高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；校准模块与信号输出模块连接，用于对各组第二高速电路信号进行校准，并根据校准结果从若干第一控制字中选取第二控制字，将第二控制字发送至信号输出模块；信号输出模块根据第二控制字调整相对相位差值，使相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。本发明可以使高速电路中时钟信号有效沿到来之前和到来之后数据的数据均保持稳定。

Description

一种基于高速电路的时钟校准电路及方法

技术领域

本发明涉及高速电路技术领域，特别涉及一种基于高速电路的时钟校准电路及方法。

背景技术

在常规芯片中需要部署触发器在时钟边沿来临时对数据进行采样以产生对应的输出，但是实际器件无法瞬时完成数据采样这一过程，需要数据在时钟沿前后均稳定一定时间，即引入了(触发器的)建立时间(Tsu)与保持时间(Th)这一概念，若触发器的输入电压采样时间过短，则触发器需要花很长时间来实现输出逻辑达到标准电平，在这段时间里输出端在高低电平之间处于振荡状态，而不是等于理想输出值，使电路出现“亚稳态”，导致芯片功能异常。

在高速集成电路设计中，可以通过高速时钟将低速数据转换成高速数据，而高速数据中时钟周期较短，难以确保不同工艺、工作电压、温度下的芯片Tsu、Th均足够使其正常工作。

因此目前需要一种基于高速电路的时钟校准电路，实现对高速电路中时钟信号的校准，使其时钟有效沿到来之前和到来之后数据的数据均保持稳定。

发明内容

为解决高速电路中时钟周期较短，难以保证触发器的建立时间与保持时间满足正常工作条件的技术问题，本发明提供一种基于高速电路的时钟校准电路及方法，具体的技术方案如下：

本发明提供一种基于高速电路的时钟校准电路，包括：

信号输出模块，用于接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；

校准模块，与所述信号输出模块连接，用于对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字，将所述第二控制字发送至所述信号输出模块；

所述信号输出模块根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。

本发明提供的基于高速电路的时钟校准电路对调整时钟信号和高速输出信号之间的相对相位差值的高速信号进行校准，得到相对相位差值处于预设阈值内的高速电路信号，使输出的高速电路信号中包括足够长的建立时间与保持时间，以确保芯片电路可以正常工作。

在一些实施方式中，所述校准模块包括至少一个校准检测单元，

所述校准检测单元用于依次接收各组所述第二高速电路信号，并依次输出相应的校准检测结果信号后，读取各个所述校准检测结果信号；

在任一所述校准检测结果信号与预设标准结果信号相同时，判断该所述校准检测结果信号对应的所述第一控制字为所述第二控制字。

在一些实施方式中，在所述第一高速电路信号为多比特信号时，所述校准模块中所述校准检测单元的数量与所述第一高速电路信号中比特数量相同；

各个所述校准检测单元分别接收对应比特中所述第二高速电路信号。

在一些实施方式中，所述第一高速电路信号中所述时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号，所述高速输出信号为所述第二时钟信号对前一级所述高速输出信号的采样结果信号；

所述校准检测单元包括第一校准检测支路，所述第一校准检测支路具体包括：

第一相位调节器，用于接收所述高速输出信号和所述高速输出信号的反相信号，并输出所述高速输出信号对应的第一缓冲信号和所述高速输出信号的反相信号对应的第二缓冲信号；

第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；

第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；

第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；

第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；

所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；

第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；

第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端。

本发明提供的基于高速电路的时钟校准电路具体公开一种校准检测单元的电路结构，通过设置第一校准检测支路，将数据的高速输出信号对时钟信号进行采样得到校准检测结果信号，实现时钟信号与校准检测结果信号之间的转换。

在一些实施方式中，所述校准检测单元包括第一校准检测支路和所述第二校准检测支路，

所述第二校准检测支路的电路结构与所述第一校准检测支路的电路结构相同；

所述第二校准检测支路的输入信号为所述第二时钟信号。

在一些实施方式中，所述校准检测单元包括所述第一校准检测支路、所述第二校准检测支路、第三校准检测支路和第四校准检测支路；

所述第三校准检测支路包括第三NMOS管，所述第三NMOS管的漏极接入所述第一时钟信号，所述第三NMOS管的栅极接入所述第一缓冲信号；

第三PMOS管，所述第三PMOS管的源极接入所述第一时钟信号，所述第三PMOS管的栅极接入所述第二缓冲信号；

第四NMOS管，所述第四NMOS管的漏极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四NMOS管的栅极接入所述第二缓冲信号，所述第四NMOS管的源级与所述第三校准检测支路的信号输出端连接；

第四PMOS管，所述第四PMOS管的源极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四PMOS管的栅极接入所述第一缓冲信号，所述第四PMOS管的漏级与所述第三校准检测支路的信号输出端连接；

所述第三NMOS管和所述第三PMOS管组成第三校准开关，所述第四NMOS管和所述第四PMOS管组成第四校准开关；

第三反相器，连接于所述第三校准开关和所述第四校准开关之间，所述第三反相器的输入端分别连接于所述第三NMOS管的源级和所述第三PMOS管的漏极，所述第三反相器的输出端分别连接于所述第四NMOS管的漏级和所述第四PMOS管的源极；

第四反相器，所述第四反相器的输入端分别连接于所述第四NMOS管的源级和所述第四PMOS管的漏极，所述第四反相器的输出端连接于所述第三校准检测支路的输出端；

所述第四校准检测支路的电路结构与所述第三校准检测支路的电路结构相同；

所述第四校准检测支路的输入信号为所述第二时钟信号。

在一些实施方式中，所述第一缓冲信号为低电平时，所述第二缓冲信号为高电平，在所述第一校准检测支路和所述第二校准检测支路中所述第一校准开关导通，所述第二校准开关截止，所述时钟信号通过所述第一校准开关在所述第一反相器中进行整形滤波，在所述第三校准检测支路和所述第四校准检测支路中所述第三校准开关截止，所述第四校准开关导通，所述第三校准检测支路和所述第四校准检测支路输出经过所述第三反相器整形滤波后的所述时钟信号作为所述校准检测结果信号；

所述第一缓冲信号为高电平时，所述第二缓冲信号为低电平，所述第一校准检测支路和所述第二校准检测支路中所述第一校准开关截止，所述第二校准开关导通，所述第一校准检测支路和所述第二校准检测支路输出经过所述第一反相器整形滤波后的所述时钟信号作为所述校准检测结果信号，在所述第三校准检测支路和所述第四校准检测支路中所述第三校准开关导通，所述第四校准开关截止，所述时钟信号通过所述第三校准开关在所述第三反相器中进行整形滤波；

在一些实施方式中，所述第一校准检测支路、所述第二校准检测支路、第三校准检测支路和所述第四校准检测支路中均还包括第二相位调节器；

所述第二相位调节器的输入端与各个校准检测支路的时钟信号的输入端连接，所述第二相位调节器的输出端与所述第一校准开关或所述第三校准开关连接。

在一些实施方式中，根据本发明的另一方面，本发明还提供一种基于高速电路的时钟校准方法，包括步骤：

接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；

通过校准电路对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字；

根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。

在一些实施方式中，所述第一高速电路信号中时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号，所述高速输出信号包括第一高速输出信号和第二高速输出信号，所述第一高速输出信号为所述第二时钟信号对前一级高速输出信号的采样结果信号，所述第二高速输出信号为所述第一时钟信号对所述第一高速输出信号的采样结果信号；

所述校准电路包括第一校准检测支路，所述第一校准检测支路具体包括：

第一相位调节器，用于接收所述第一高速输出信号和所述第二高速输出信号，并输出所述第一高速输出信号对应的第一缓冲信号和所述第二高速输出信号对应的第二缓冲信号，所述第一缓冲信号和所述第二缓冲信号为反相信号；

第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；

第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；

第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；

第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；

所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；

第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；

第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端。

本发明提供的一种基于高速电路的时钟校准电路及方法，至少包括以下一项技术效果：

(1)对调整时钟信号和高速输出信号之间的相对相位差值的高速信号进行校准，得到相对相位差值处于预设阈值内的高速电路信号，使输出的高速电路信号中包括足够长的建立时间与保持时间，以确保芯片电路可以正常工作。

(2)具体公开一种校准检测单元的电路结构，通过设置第一校准检测支路，将数据的高速输出信号对时钟信号进行采样得到校准检测结果信号，实现时钟信号与校准检测结果信号之间的转换。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的一种基于高速电路的时钟校准电路的示例图；

图2为本发明提供的一种基于高速电路的时钟校准电路中校准模块的示例图；

图3为本发明提供的一种基于高速电路的时钟校准电路中校准检测单元的示例图；

图4为本发明提供的一种基于高速电路的时钟校准电路进行时钟校准后波形信号示例图；

图5为本发明提供的一种基于高速电路的时钟校准电路进行时钟校准后另一波形信号示例图；

图6为本发明提供的一种基于高速电路的时钟校准方法的流程图；

图7为本发明提供的一种基于高速电路的时钟校准电路中某一中间级前后时序关系的示例图。

图中标号：信号输出模块-100、校准模块-200和校准检测单元-210。

具体实施方式

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。

为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘出了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

本发明的一个实施例，如图1所示，本发明提供一种基于高速电路的时钟校准电路，包括信号输出模块100和校准模块200。

其中，信号输出模块100用于接收外部输入的第一高速电路信号，其中第一高速电路信号包括时钟信号和高速输出信号；并依次根据预设的若干第一控制字调整时钟信号和高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号，校准模块200与信号输出模块100连接，用于对各组第二高速电路信号进行校准，并根据校准结果从若干第一控制字中选取第二控制字，将第二控制字发送至信号输出模块100，信号输出模块100根据第二控制字调整相对相位差值，使相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。

具体地，在高速电路设计中，由触发器、反相器、传输门等基本单元组合来实现通过高速时钟将低速数据转换成越来越高速的数据的效果，图7所示为高速集成电路某一中间级前后时序关系，其中CLK2数据由CLK1数据二分频产生，DATA1数据为CLK2数据采样前一级更慢速数据生成的输出结果，delay1为分频器延迟，delay2为采样输出数据的延迟，CLK1数据继续采样DATA1数据，重复上述动作得到更高速的DATA2数据，经由上述逐级加速过程后，最终实现低速数据和高速数据之间的转换，在高速电路实现加速后保证输出数据中建立时间Tsu与保持时间Th均处于安全范围。

可选地，本实施例中公开的部分包括对外部输入第一高速电路信号进行一次加速后，输出校准后的第三高速电路信号的加速信号校准过程，也可以应用于多次逐级加速过程中，每次生成高速电路信号后对高速电路信号进行校准后输出的过程，例如应用于两次加速场景时，第一高速电路信号进行一次加速后输出校准后的第三高速电路信号，第三高速电路信号再次经过相同加速过程加速后输出校准后的第五高速电路信号。

本实施例提供的基于高速电路的时钟校准电路对调整时钟信号和高速输出信号之间的相对相位差值的高速信号进行校准，得到相对相位差值处于预设阈值内的高速电路信号，使输出的高速电路信号中包括足够长的建立时间与保持时间，以确保芯片电路可以正常工作。

在一个实施例中，如图2所示，所述校准模块包括至少一个校准检测单元210，校准检测单元210用于依次接收各组第二高速电路信号，并依次输出相应的校准检测结果信号后，读取各个校准检测结果信号，在任一校准检测结果信号与预设标准结果信号相同时，判断该校准检测结果信号对应的第一控制字为第二控制字。

具体地，在第一高速电路信号为多比特信号时，校准模块200中校准检测单元210的数量与第一高速电路信号中比特数量相同，各个校准检测单元210分别接收对应比特中第二高速电路信号，例如图2所示为当第一高速电路信号为四路多比特信号时，设置四路校准检测单元210，其中每路校准检测单元210接收一路对应的各个第二高速电路信号中的时钟信号CLK及其反相信号以及高速输出信号DATA及其反相信号/>从各个第二高速电路信号对应的时钟信号CLK及其反相信号/>以及高速输出信号DATA及其反相信号中选取建立时间Tsu与保持时间Th均处于预设阈值内的第二高速电路信号，并将该第二高速电路信号对应的第一控制字作为第二控制字。

进一步地，在具体判断过程中，每路校准检测单元210会根据各个第二高速电路信号输出对应的校准检测结果信号，并对校准检测结果信号进行检验，在任一校准检测结果信号与预设标准结果信号相同，判断该校准检测结果信号对应的第二高速电路信号为建立时间Tsu与保持时间Th均处于预设阈值内的第二高速电路信号，并将该第二高速电路信号对应的第一控制字作为第二控制字后，将第二控制字反馈至信号输出模块100。

在一个实施例中，如图3所示，第一高速电路信号中时钟信号包括第一时钟信号和第二时钟信号，第二时钟信号为第一时钟信号的二分频时钟信号，当前一级高速输出信号为第二时钟信号对前一级高速输出信号的采样结果信号。

校准检测单元210包括第一校准检测支路，第一校准检测支路具体包括第一相位调节器I5和I6、第一NMOS管NM1、第一PMOS管PM1、第二NMOS管NM2、第二PMOS管PM2、第一反相器CM1和第二反相器CM2。

其中，第一相位调节器I5用于接收高速输出信号DATA，并输出高速输出信号对应的第一缓冲信号CLK_TEST，I6用于接收高速输出信号DATA的反相信号并输出高速输出信号的反相信号/>对应的第二缓冲信号/>第一缓冲信号CLK_TEST和第二缓冲信号/>互为反相信号，第一NMOS管NM1的漏极接入第一时钟信号CLK1，第一NMOS管NM1的栅极接入第二缓冲信号/>第一PMOS管PM1的源极接入第一时钟信号CLK1，第一PMOS管PM1的栅极接入第一缓冲信号CLK_TEST，第二NMOS管NM2的漏极分别与第一NMOS管NM1的源极和第一PMOS管PM1的漏极连接，第二NMOS管NM2的栅极接入第一缓冲信号CLK_TEST，第二NMOS管NM2的源级与第一校准检测支路的信号输出端连接，第二PMOS管PM2的源极分别与第一NMOS管NM1的源级和第一PMOS管PM1的漏极连接，第二PMOS管PM2的栅极接入第二缓冲信号/>第二PMOS管PM2的漏级与第一校准检测支路的信号输出端连接，第一NMOS管NM1和第一PMOS管PM1组成第一校准开关，第二NMOS管NM2和第二PMOS管PM2组成第二校准开关，第一反相器CM1连接于第一校准开关和第二校准开关之间，第一反相器CM1的输入端分别连接于第一NMOS管NM1的源级和第一PMOS管PM1的漏极，第一反相器CM1的输出端分别连接于第二NMOS管NM2的漏级和第二PMOS管PM2的源极，第二反相器CM2的输入端分别连接于第二NMOS管NM2的源级和第二PMOS管PM2的漏极，第二反相器CM2的输出端连接于第一校准检测支路的输出端。

具体地，在第一校准检测支路接收高速输出信号DATA1和第一时钟信号CLK1后，由第一相位调节器I5和I6对高速输出信号DATA1进行采样得到第一缓冲信号CLK_TEST和第二缓冲信号并将第一缓冲信号CLK_TEST和第二缓冲信号/>分别输入至第一NMOS管NM1的栅极、第一PMOS管PM1的栅极、第二PMOS管PM1的栅极和第二NMOS管NM2的栅极，每个校准检测单元CLK1和/>固定，DATA1、/>CLK_TEST和/>由图3中的第一相位调节器调节与CLK1的相对相位关系，第一反相器CM1和第二反相器CM2分别对经过第一校准开关和第二校准开关的信号进行反相处理，避免时钟信号经过MOS管后导致信号失调。

如图4所示，图4中实线表示的DATA1和波形为经过第一相位调节器I5和I6调节前的波形，以Tsu为例，此时DATA1和/>与CLK1和/>之间的Tsu＝Tsu1，图4中虚线表示的DATA1和/>波形为经过第一相位调节器I5和I6调节后的波形，此时DATA1和与CLK1和/>之间的Tsu＝Tsu2，图4中调整前DATA1和/>对应的Tsu1和调整后DATA1和/>对应的Tsu2均符合建立时间Tsu与保持时间Th的要求，在满足建立时间Tsu与保持时间Th足够长的条件时，CLK1和/>的每个脉冲应均处于DATA1、/>的脉冲中间位置时，即DATA1的上升沿应与CLK1的下降沿彼此对应，在DATA1采样CLK1输出高电平时，/>采样CLK1也输出高电平，DATA1和/>采样/>均处于低电平，此时校准检测单元210检测到校准检测结果信号与预设标准结果信号相同。

如图5所示，图5中经过第一相位调节器I5和I6调节前的DATA1和对应的Tsu1符合要求，经过第一相位调节器I5和I6调节后的DATA1和/>对应的Tsu2接近0不符合要求，此时校准检测单元210检测到校准检测结果信号与预设标准结果信号不同。

对应至图3电路中，当第一相位调节器调节DATA1、CLK_TEST和与CLK1的相对相位关系，使其满足建立时间Tsu与保持时间Th足够长条件的情况下，以Tsu＝Tsu1为例，在DATA1(或CLK_TEST)为低电平，/>(或/>)为高电平时，CLK1应处于高电平，此时NM1的栅极接收高电平的/>导通，PM1的栅极接收低电平的CLK_TEST导通，NM1和PM1组成的第一校准开关导通，CLK1的高电平信号经过导通的第一校准开关到达第一反相器CM1，此时NM2的栅极接收低电平的CLK_TEST截止，PM2的栅极接收高电平的/>截止，NM2和PM2组成的第二校准开关截止，CLK1在第一反相器CM1中进行整形滤波，直至DATA1(或CLK_TEST)为高电平，/>(或/>)为低电平时第一校准开关截止，第二校准开关导通，第一校准检测支路输出经过第二反相器CM2整形滤波后的高电平校准检测结果信号A。

当第一相位调节器调节DATA1、CLK_TEST和/>与CLK1的相对相位关系，使其不满足建立时间Tsu与保持时间Th足够长条件的情况下，如图4中Tsu＝Tsu2为例，在DATA1(或CLK_TEST)为高电平，/>(或/>)为低电平时，CLK1处于高电平，此时NM1的栅极接收低电平的/>截止，PM1的栅极接收高电平的CLK_TEST截止，NM1和PM1组成的第一校准开关截止，CLK1的高电平信号无法经过截止的第一校准开关到达第一反相器CM1，第一校准检测支路输出低电平校准检测结果信号A。也就是说，在校准检测单元210读取到校准检测结果信号A为高电平信号时，判断此时第一相位调节器调节DATA1、CLK_TEST和/>与CLK1的相对相位关系，满足建立时间Tsu与保持时间Th足够长的条件，在实际工作过程中，可以根据建立时间Tsu与保持时间Th的具体时长阈值需求，调节第一相位调节器的相位调节幅度。

本实施例提供的基于高速电路的时钟校准电路具体公开一种校准检测单元的电路结构，通过设置第一校准检测支路，将数据的高速输出信号对时钟信号进行采样得到校准检测结果信号，实现时钟信号与校准检测结果信号之间的转换。

在一个实施例中，如图3所示，校准检测单元210包括第一校准检测支路和第二校准检测支路，第二校准检测支路的电路结构与第一校准检测支路的电路结构相同，第二校准检测支路的输入信号为第二时钟信号第二时钟信号/>经过第二校准检测支路后输出校准检测结果信号C，当第一相位调节器调节DATA1、/>CLK_TEST和与CLK1、/>的相对相位关系，使其满足建立时间Tsu与保持时间Th足够长条件的情况下，校准检测单元210检测到校准检测结果信号A为高电平、校准检测结果信号C为低电平，当第一相位调节器调节DATA1、/>CLK_TEST和/>与CLK1、/>的相对相位关系，使其不满足建立时间Tsu与保持时间Th足够长条件的情况下，校准检测单元210检测到校准检测结果信号A为低电平、校准检测结果信号C为高电平，即检测到校准检测结果信号为“10”时建立时间Tsu与保持时间Th满足条件，检测到校准检测结果信号为“01”或其他信号时建立时间Tsu与保持时间Th不满足条件。

在一个实施例中，如图3所示，校准检测单元210包括第一校准检测支路、第二校准检测支路、第三校准检测支路和第四校准检测支路，第三校准检测支路包括第三NMOS管NM3，第三NMOS管NM3的漏极与第一时钟信号CLK1的输入端连接，第三NMOS管NM3的栅极接入第一缓冲信号CLK_TEST，第三PMOS管PM3的源极与第一时钟信号CLK1的输入端连接，第三PMOS管PM3的栅极接入第二缓冲信号第四NMOS管NM4的漏极分别与第三NMOS管NM3的源级和第三PMOS管PM3的漏极连接，第四NMOS管NM4的栅极接入第二缓冲信号第四NMOS管NM4的源级与第三校准检测支路的信号输出端连接，第四PMOS管PM4的源极分别与第三NMOS管NM3的源级和第三PMOS管PM3的漏极连接，第四PMOS管PM4的栅极接入第一缓冲信号CLK_TEST，第四PMOS管PM4的漏级与第三校准检测支路的信号输出端连接，第三NMOS管NM3和第三PMOS管PM3组成第三校准开关，第四NMOS管NM4和第四PMOS管PM4组成第四校准开关，第三反相器CM3连接于第三校准开关和第四校准开关之间，第三反相器CM3的输入端分别连接于第三NMOS管NM3的源级和第三PMOS管PM3的漏极，第三反相器CM3的输出端分别连接于第四NMOS管NM4的漏级和第四PMOS管PM4的源极，第四反相器CM4的输入端分别连接于第四NMOS管NM4的源级和第四PMOS管PM4的漏极，第四反相器CM4的输出端连接于第三校准检测支路的输出端，第四校准检测支路的电路结构与第三校准检测支路的电路结构相同，第四校准检测支路的输入信号为第二时钟信号/>

在一个实施例中，如图3所示，第一缓冲信号CLK_TEST为低电平时，第二缓冲信号为高电平，在第一校准检测支路和第二校准检测支路中第一校准开关导通，第二校准开关截止，时钟信号CLK1通过第一校准开关在第一反相器CM1中进行整形滤波，在第三校准检测支路和第四校准检测支路中第三校准开关截止，第四校准开关导通，第三校准检测支路和第四校准检测支路输出经过第四反相器CM4整形滤波后的时钟信号作为校准检测结果信号。

第一缓冲信号CLK_TEST为高电平时，第二缓冲信号为低电平，第一校准检测支路和第二校准检测支路中第一校准开关截止，第二校准开关导通，第一校准检测支路和第二校准检测支路输出经过第二反相器CM2整形滤波后的时钟信号作为校准检测结果信号，在第三校准检测支路和第四校准检测支路中第三校准开关导通，第四校准开关截止，时钟信号通过第三校准开关在第三反相器CM3中进行整形滤波。

具体地，如图3所示，第一校准检测支路输出校准检测结果信号A，第三校准检测支路输出校准检测结果信号B，第二校准检测支路输出校准检测结果信号C，第四校准检测支路输出校准检测结果信号D，在依次检测到校准检测结果信号A、B、C、D的结果为“1100时”，判断此时建立时间Tsu与保持时间Th满足条件，再依次检测到校准检测结果信号A、B、C、D的结果不为“1100时”，判断此时建立时间Tsu与保持时间Th不满足条件。

本实施例提供的基于高速电路的时钟校准电路在第一校准检测支路的基础上复合设计第二校准检测支路、第三校准检测支路和第四校准检测支路，通过多个校准检测支路同时对输出信号进行校准检测，在各个校准检测支路输出的校准检测信号均符合信号要求时，判断此时的输出信号中建立时间Tsu与保持时间Th符合要求，提高基于高速电路的时钟校准电路校准结果的精确性。

在一个实施例中，第一校准检测支路、第二校准检测支路、第三校准检测支路和第四校准检测支路中均还包括第二相位调节器，第二相位调节器的输入端与各个校准检测支路的时钟信号的输入端连接，第二相位调节器的输出端与第一校准开关或第三校准开关连接。

具体地，如图3所示，在第一校准检测支路中设置第二相位调节器I1，在第二校准检测支路中设置第二相位调节器I3，第三校准检测支路中设置第二相位调节器I2，第四校准检测支路中设置第二相位调节器I4，第二相位调节器I1、I2、I3和I4用于在校准检测支路接收到第一时钟信号CLK1和第二时钟信号后，对第一时钟信号CLK1和第二时钟信号进行相位调整，调整幅度与第一相位调节器I5和I6的相位调整幅度相同，避免高速输出信号DATA1经过第一相位调节器I5和I6后得到的第一缓冲信号CLK_TEST和第二缓冲信号与第一时钟信号CLK1和第二时钟信号/>之间存在相位差。

在一些实施方式中，如图6所示，根据本发明的另一方面，本发明还提供一种基于高速电路的时钟校准方法，包括步骤：

S100接收外部输入的第一高速电路信号，第一高速电路信号包括时钟信号和高速输出信号，并依次根据预设的若干第一控制字调整时钟信号和高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号。

S200通过校准电路对各组第二高速电路信号进行校准，并根据校准结果从若干第一控制字中选取第二控制字。

S300根据第二控制字调整相对相位差值，使相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号。

具体地，在高速电路设计中，由触发器、反相器、传输门等基本单元组合来实现通过高速时钟将低速数据转换成越来越高速的数据的效果，图7所示为高速集成电路某一中间级前后时序关系，其中CLK2数据由CLK1数据二分频产生，DATA1数据为CLK2数据采样前一级更慢速数据生成的输出结果，delay1为分频器延迟，delay2为采样输出数据的延迟，CLK1数据继续采样DATA1数据，重复上述动作得到更高速的DATA2数据，经由上述逐级加速过程后，最终实现低速数据和高速数据之间的转换，在高速电路实现加速后保证输出数据中建立时间Tsu与保持时间Th均处于安全范围。

可选地，本实施例中公开的部分包括对外部输入第一高速电路信号进行一次加速后输出校准后的第三高速电路信号的加速信号校准过程，也可以应用于多次逐级加速过程中，每次生成高速电路信号后对高速电路信号进行校准后输出的过程，例如应用于两次加速场景时，第一高速电路信号进行一次加速后输出校准后的第三高速电路信号，第三高速电路信号再次经过相同加速过程加速后输出校准后的第五高速电路信号。

进一步地，第一高速电路信号中时钟信号包括第一时钟信号和第二时钟信号，第二时钟信号为第一时钟信号的二分频时钟信号，高速输出信号包括第一高速输出信号和第二高速输出信号，当前一级第一高速输出信号为第二时钟信号对前一级高速输出信号的采样结果信号，第二高速输出信号为第一时钟信号对第一高速输出信号的采样结果信号。

校准电路包括第一校准检测支路，第一校准检测支路具体包括：第一相位调节器，用于接收第一高速输出信号和第二高速输出信号，并输出第一高速输出信号对应的第一缓冲信号和第二高速输出信号对应的第二缓冲信号，第一缓冲信号和第二缓冲信号为反相信号；第一NMOS管，第一NMOS管的漏极接入第一时钟信号，第一NMOS管的栅极接入第二缓冲信号；第一PMOS管，第一PMOS管的源极接入第一时钟信号，第一PMOS管的栅极接入第一缓冲信号；第二NMOS管，第二NMOS管的漏极分别与第一NMOS管的源级和第一PMOS管的漏极连接，第二NMOS管的栅极接入第一缓冲信号，第二NMOS管的源级与第一校准检测支路的信号输出端连接；第二PMOS管，第二PMOS管的源极分别与第一NMOS管的源级和第一PMOS管的漏极连接，第二PMOS管的栅极接入第二缓冲信号，第二PMOS管的漏级与第一校准检测支路的信号输出端连接；第一NMOS管和第一PMOS管组成第一校准开关，第二NMOS管和第二PMOS管组成第二校准开关；第一反相器，连接于第一校准开关和第二校准开关之间，第一反相器的输入端分别连接于第一NMOS管的源级和第一PMOS管的漏极，第一反相器的输出端分别连接于第二NMOS管的漏级和第二PMOS管的源极；第二反相器，第二反相器的输入端分别连接于第二NMOS管的源级和第二PMOS管的漏极，第二反相器的输出端连接于第一校准检测支路的输出端。

本实施例提供的基于高速电路的时钟校准方法对调整时钟信号和高速输出信号之间的相对相位差值的高速信号进行校准，得到相对相位差值处于预设阈值内的高速电路信号，使输出的高速电路信号中包括足够长的建立时间与保持时间，以确保芯片电路可以正常工作。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述或记载的部分，可以参见其他实施例的相关描述。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的实施例中，应该理解到，所揭露的一种基于高速电路的时钟校准电路及方法，可以通过其他的方式实现。例如，以上所描述的一种基于高速电路的时钟校准电路及方法实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的通讯连接可以是通过一些接口，装置或单元的通讯连接或集成电路，可以是电性、机械或其他的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可能集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

应当说明的是，以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种基于高速电路的时钟校准电路，其特征在于，包括：

信号输出模块，用于接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号；并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；

校准模块，与所述信号输出模块连接，用于对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字，将所述第二控制字发送至所述信号输出模块；

所述信号输出模块根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号；

所述校准模块包括至少一个校准检测单元，

所述校准检测单元，用于依次接收各组所述第二高速电路信号，并依次输出相应的校准检测结果信号后，读取各个所述校准检测结果信号；

在任一所述校准检测结果信号与预设标准结果信号相同时，判断该所述校准检测结果信号对应的所述第一控制字为所述第二控制字；

所述第一高速电路信号中所述时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号；

所述校准检测单元包括第一校准检测支路，所述第一校准检测支路具体包括：

第一相位调节器，用于接收所述高速输出信号和所述高速输出信号的反相信号，并输出所述高速输出信号对应的第一缓冲信号和所述高速输出信号的反相信号对应的第二缓冲信号；

第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；

第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；

第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；

第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；

所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；

第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；

第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端；

所述校准检测单元包括所述第一校准检测支路和第二校准检测支路，

所述第二校准检测支路的电路结构与所述第一校准检测支路的电路结构相同；

所述第二校准检测支路的输入信号为所述第二时钟信号；

所述校准检测单还包括：第三校准检测支路和第四校准检测支路；

所述第三校准检测支路包括第三NMOS管，所述第三NMOS管的漏极接入所述第一时钟信号，所述第三NMOS管的栅极接入所述第一缓冲信号；

第三PMOS管，所述第三PMOS管的源极接入所述第一时钟信号，所述第三PMOS管的栅极接入所述第二缓冲信号；

第四NMOS管，所述第四NMOS管的漏极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四NMOS管的栅极接入所述第二缓冲信号，所述第四NMOS管的源级与所述第三校准检测支路的信号输出端连接；

第四PMOS管，所述第四PMOS管的源极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四PMOS管的栅极接入所述第一缓冲信号，所述第四PMOS管的漏级与所述第三校准检测支路的信号输出端连接；

所述第三NMOS管和所述第三PMOS管组成第三校准开关，所述第四NMOS管和所述第四PMOS管组成第四校准开关；

第三反相器，连接于所述第三校准开关和所述第四校准开关之间，所述第三反相器的输入端分别连接于所述第三NMOS管的源级和所述第三PMOS管的漏极，所述第三反相器的输出端分别连接于所述第四NMOS管的漏级和所述第四PMOS管的源极；

第四反相器，所述第四反相器的输入端分别连接于所述第四NMOS管的源级和所述第四PMOS管的漏极，所述第四反相器的输出端连接于所述第三校准检测支路的输出端；

所述第四校准检测支路的电路结构与所述第三校准检测支路的电路结构相同；

所述第四校准检测支路的输入信号为所述第二时钟信号。

2.根据权利要求1所述的一种基于高速电路的时钟校准电路，其特征在于，

在所述第一高速电路信号为多比特信号时，所述校准模块中所述校准检测单元的数量与所述第一高速电路信号中比特数量相同；

各个所述校准检测单元分别接收对应比特中所述第二高速电路信号。

3.根据权利要求1所述的一种基于高速电路的时钟校准电路，其特征在于，

所述第一缓冲信号为低电平时，所述第二缓冲信号为高电平，在所述第一校准检测支路和所述第二校准检测支路中所述第一校准开关导通，所述第二校准开关截止，所述时钟信号通过所述第一校准开关在所述第一反相器中进行整形滤波，在所述第三校准检测支路和所述第四校准检测支路中所述第三校准开关截止，所述第四校准开关导通，所述第三校准检测支路和所述第四校准检测支路输出经过所述第三反相器整形滤波后的所述时钟信号作为所述校准检测结果信号；

所述第一缓冲信号为高电平时，所述第二缓冲信号为低电平，所述第一校准检测支路和所述第二校准检测支路中所述第一校准开关截止，所述第二校准开关导通，所述第一校准检测支路和所述第二校准检测支路输出经过所述第一反相器整形滤波后的所述时钟信号作为所述校准检测结果信号，在所述第三校准检测支路和所述第四校准检测支路中所述第三校准开关导通，所述第四校准开关截止，所述时钟信号通过所述第三校准开关在所述第三反相器中进行整形滤波。

4.根据权利要求1所述的一种基于高速电路的时钟校准电路，其特征在于，所述第一校准检测支路、所述第二校准检测支路、所述第三校准检测支路和所述第四校准检测支路中均还包括第二相位调节器；

所述第二相位调节器的输入端与各个校准检测支路的时钟信号的输入端连接，所述第二相位调节器的输出端与所述第一校准开关或所述第三校准开关连接。

5.一种基于高速电路的时钟校准方法，其特征在于，包括步骤：

接收外部输入的第一高速电路信号，所述第一高速电路信号包括时钟信号和高速输出信号；并依次根据预设的若干第一控制字调整所述时钟信号和所述高速输出信号之间的相对相位差值后，依次输出调整后各组第二高速电路信号；

通过校准电路对各组所述第二高速电路信号进行校准，并根据校准结果从若干所述第一控制字中选取第二控制字；

根据所述第二控制字调整所述相对相位差值，使所述相对相位差值处于预设阈值内，并重新输出校准后的第三高速电路信号；

所述校准电路包括至少一个校准检测单元，

所述校准检测单元，用于依次接收各组所述第二高速电路信号，并依次输出相应的校准检测结果信号后，读取各个所述校准检测结果信号；

在任一所述校准检测结果信号与预设标准结果信号相同时，判断该所述校准检测结果信号对应的所述第一控制字为所述第二控制字；

所述第一高速电路信号中所述时钟信号包括第一时钟信号和第二时钟信号，所述第二时钟信号为所述第一时钟信号的二分频时钟信号；

所述校准检测单元包括第一校准检测支路，所述第一校准检测支路具体包括：

第一相位调节器，用于接收所述高速输出信号和所述高速输出信号的反相信号，并输出所述高速输出信号对应的第一缓冲信号和所述高速输出信号的反相信号对应的第二缓冲信号；

第一NMOS管，所述第一NMOS管的漏极接入所述第一时钟信号，所述第一NMOS管的栅极接入所述第二缓冲信号；

第一PMOS管，所述第一PMOS管的源极接入所述第一时钟信号，所述第一PMOS管的栅极接入所述第一缓冲信号；

第二NMOS管，所述第二NMOS管的漏极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二NMOS管的栅极接入所述第一缓冲信号，所述第二NMOS管的源级与所述第一校准检测支路的信号输出端连接；

第二PMOS管，所述第二PMOS管的源极分别与所述第一NMOS管的源级和所述第一PMOS管的漏极连接，所述第二PMOS管的栅极接入所述第二缓冲信号，所述第二PMOS管的漏级与所述第一校准检测支路的信号输出端连接；

所述第一NMOS管和所述第一PMOS管组成第一校准开关，所述第二NMOS管和所述第二PMOS管组成第二校准开关；

第一反相器，连接于所述第一校准开关和所述第二校准开关之间，所述第一反相器的输入端分别连接于所述第一NMOS管的源级和所述第一PMOS管的漏极，所述第一反相器的输出端分别连接于所述第二NMOS管的漏级和所述第二PMOS管的源极；

第二反相器，所述第二反相器的输入端分别连接于所述第二NMOS管的源级和所述第二PMOS管的漏极，所述第二反相器的输出端连接于所述第一校准检测支路的输出端；

所述校准检测单元包括所述第一校准检测支路和第二校准检测支路，

所述第二校准检测支路的电路结构与所述第一校准检测支路的电路结构相同；

所述第二校准检测支路的输入信号为所述第二时钟信号；

所述校准检测单还包括：第三校准检测支路和第四校准检测支路；

所述第三校准检测支路包括第三NMOS管，所述第三NMOS管的漏极接入所述第一时钟信号，所述第三NMOS管的栅极接入所述第一缓冲信号；

第三PMOS管，所述第三PMOS管的源极接入所述第一时钟信号，所述第三PMOS管的栅极接入所述第二缓冲信号；

第四NMOS管，所述第四NMOS管的漏极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四NMOS管的栅极接入所述第二缓冲信号，所述第四NMOS管的源级与所述第三校准检测支路的信号输出端连接；

第四PMOS管，所述第四PMOS管的源极分别与所述第三NMOS管的源级和所述第三PMOS管的漏极连接，所述第四PMOS管的栅极接入所述第一缓冲信号，所述第四PMOS管的漏级与所述第三校准检测支路的信号输出端连接；

所述第三NMOS管和所述第三PMOS管组成第三校准开关，所述第四NMOS管和所述第四PMOS管组成第四校准开关；

第三反相器，连接于所述第三校准开关和所述第四校准开关之间，所述第三反相器的输入端分别连接于所述第三NMOS管的源级和所述第三PMOS管的漏极，所述第三反相器的输出端分别连接于所述第四NMOS管的漏级和所述第四PMOS管的源极；

第四反相器，所述第四反相器的输入端分别连接于所述第四NMOS管的源级和所述第四PMOS管的漏极，所述第四反相器的输出端连接于所述第三校准检测支路的输出端；

所述第四校准检测支路的电路结构与所述第三校准检测支路的电路结构相同；

所述第四校准检测支路的输入信号为所述第二时钟信号。