CN111930176B - 多路lvds数据处理装置及方法 - Google Patents

Abstract

本发明公开了一种多路LVDS数据处理装置及方法，通过将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；根据采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；将同步后的多路LVDS数据传输，对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

Description

多路LVDS数据处理装置及方法

技术领域

本发明涉及数据处理与传输技术领域，尤其涉及一种多路LVDS数据处理装置及方法。

背景技术

随着通信系统的发展，对数据传输在多通道和高速率当面的要求越来越高；高速的数据传输接口多采用现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）的收发机Tranceiver来实现，而FPGA芯片一般价格比较昂贵，尤其是在需要多路具备Tranceiver的情况下；所以低电压差分信号（Low-Voltage Differential Signaling，LVDS）传输在应对多路高速传输的基础上，更具成本优势。

LVDS，是一种低功耗、低误码率、低串扰和低辐射的差分信号技术，这种传输技术它能以高达数千Mbps的速度传送串行数据，LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，其传输介质可以是铜质的印刷线路板（Printed Circuit Board，PCB）连线，也可以是平衡电缆；LVDS技术在应用时，通常会利用源同步时钟来对齐LVDS数据，即在物理连接上，存在LVDS数据线和同步时钟线；在接收端，LVDS数据在LVDS同步时钟沿时被采集；由于外部物理连线或者PCB走线的长短材质差异，LVDS数据稳定时不一定刚刚好处在LVDS同步时钟边沿处，导致采集的数据变得不稳定；通常的解决办法是，采用FPGA的输入输出（Input Output，IO）延迟的时间Delay调整LVDS数据延迟，使得时钟边沿正好处在LVDS数据信号的中心位置，获取稳定的数据。

但是，这种采用IO Delay调整LVDS数据延迟的方法在赛灵思Xilinx FPGA上是可以实现的，其精度最高为78ps，调整范围为±2.5ns，而在英特尔Intel FPGA上则暂时不具备IO Delay的类似功能，另外一个方面，在面对多路LVDS数据的接入时，由于物理接线不易更换，甚至无法更换，这种多通道的LVDS数据只能以固定的顺序进行传输，使得个人计算机（Personal Computer，PC）端可能需要进行一定的排序，这样会延长PC端的数据处理时间，效率大大降低。

发明内容

本发明的主要目的在于提供一种多路LVDS数据处理装置及方法，旨在解决现有技术中在面对多路LVDS数据的接入时，由于物理接线不易更换，甚至无法更换，LVDS数据只能以固定的顺序进行传输，PC端数据处理时间长，效率低的技术问题。

第一方面，本发明提供一种多路LVDS数据处理装置，所述多路LVDS数据处理装置包括：

时钟处理模块，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；

LVDS采集与同步模块，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；

数据传输模块，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块；

所述数据处理和缓冲模块，用于对同步后的多路LVDS数据进行处理和缓冲。

可选地，所述LVDS采集与同步模块包括：

插入PCIe光纤卡的PC端，用于动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采集点采集多路LVDS的串行数据；

串并联模块，用于将多路低电压差分信号LVDS的串行数据转换为多路并行数据；

多路数据同步模块，用于通过异步FIFO存储器对所述多路并行数据进行同步。

可选地，所述数据传输模块包括：

总线开关，用于在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；

所述总线开关，还用于在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装。

可选地，所述数据处理和缓冲模块包括：

数据多路复用器，用于根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块；

所述数据处理模块，用于接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；

双缓冲器，用于从DDR3中读取匹配后的数据并进行存储。

可选地，所述数据处理和缓冲模块还包括：

移动存储器，用于存储表征排序特点的排序数据，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据。

可选地，所述时钟处理模块，还用于将板载时钟转换为系统时钟，并通过所述系统时钟调整多路LVDS同步时钟的相位，获得LVDS数据采样时钟，从而通过所述LVDS数据采样时钟采集多路LVDS的串行数据。

可选地，所述多路LVDS数据处理装置还包括：

用户寄存器访问模块，用于接收更新后的FPGA内部状态数据，并将所述FPGA内部状态数据写入对应的寄存器中以供PC端读取；

所述用户寄存器访问模块，还用于接收所述PC端传输的预设配置数据，通过所述预设配置数据为FPGA中的模块提供触发信号及参数。

可选地，所述多路LVDS数据处理装置还包括：

测试模块，用于产生不同类型的测试数据，根据所述测试数据检验数据传输链路是否正确。

第二方面，本发明还提出一种多路LVDS数据处理方法，所述多路LVDS数据处理方法包括以下步骤：

将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；

根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；

将同步后的多路LVDS数据进行传输，并对同步后的多路LVDS数据进行处理和缓冲。

可选地，所述根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步，包括：

获取多路低电压差分信号LVDS同步时钟，采集多路相位中各相位的相位数据；

将各个不同相位的时钟采集数据与预设发送数据进行比对，将比对正确的一段连续相位作为采集时钟相位段；

将所述采集时钟相位段的中间点作为最佳采样点，根据所述采样时钟在所述最佳采集点采集多路LVDS的串行数据，并对多路LVDS数据进行同步。

本发明提出的多路LVDS数据处理装置，通过时钟处理模块将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；LVDS采集与同步模块根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；数据传输模块将同步后的多路LVDS数据传输至数据处理和缓冲模块；所述数据处理和缓冲模块对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

附图说明

图1为本发明多路LVDS数据处理装置第一实施例的功能模块图；

图2为本发明多路LVDS数据处理装置中LVDS同步时钟同步时序关系图；

图3为本发明多路LVDS数据处理装置第二实施例的功能模块图；

图4为本发明多路LVDS数据处理装置第三实施例的功能模块图；

图5为本发明多路LVDS数据处理装置第四实施例的功能模块图；

图6为本发明多路LVDS数据处理装置第五实施例的功能模块图；

图7为本发明多路LVDS数据处理装置第六实施例的功能模块图；

图8为本发明多路LVDS数据处理装置第七实施例的功能模块图；

图9为本发明多路LVDS数据处理方法第一实施例的流程示意图；

图10为本发明多路LVDS数据处理方法第二实施例的流程示意图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例的解决方案主要是：通过时钟处理模块将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；LVDS采集与同步模块根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；数据传输模块将同步后的多路LVDS数据传输至数据处理和缓冲模块；所述数据处理和缓冲模块对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率，解决了现有技术中在面对多路LVDS数据的接入时，由于物理接线不易更换，甚至无法更换，LVDS数据只能以固定的顺序进行传输，PC端数据处理时间长，效率低的技术问题。

参照图1，图1为本发明多路LVDS数据处理装置第一实施例的功能模块图。

本发明多路LVDS数据处理装置第一实施例中，该多路LVDS数据处理装置包括：

时钟处理模块10，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟。

需要说明的是，LVDS同步时钟经过所述时钟处理模块后可变成可动态配置相位的采样时钟，即时钟处理模块可以将引入的外部同步时钟变为可动态配置相位的采样时钟，当然除了上述方式之外还可以通过其他方式将外部同步时钟变为可动态配置相位的采样时钟，本实施例对此不加以限制；例如，通过FPGA配置时钟芯片的时钟参数，输入外部同步时钟的信号至配置好的时钟芯片，即可输出可动态配置相位的采样时钟，时钟参数可以是相位参数以及频率参数等时钟的相关参数。

可以理解的是，时钟处理模块可以为数字时钟管理模块（Digital ClockManagement，DCM），支持动态相位调整功能，将引入的外部同步时钟External CLK生成多路相位可调的LVDS同频采样时钟Sample CLK，供多路LVDS数据使用。

在具体实现中，用所述采样时钟采集LVDS数据，可以获取稳定的数据，而LVDS同步时钟、未调整的LVDS数据以及相位调整后的LVDS同步时钟（即可动态配置相位的采样时钟）之间的时序关系如图2所示，图2为本发明多路LVDS数据处理装置中LVDS同步时钟同步时序关系图，通过将外部同步时钟变为可动态配置相位的采样时钟，能够获得稳定准确的数据，提高了多路LVDS数据采集的稳定性和准确性，进一步缩短了数据处理的时间，提升了效率。

进一步的，所述时钟处理模块10，还用于将板载时钟转换为系统时钟，并通过所述系统时钟调整多路LVDS同步时钟的相位，获得LVDS数据采样时钟，从而通过所述LVDS数据采样时钟采集多路LVDS的串行数据。

需要说明的是，一般的LVDS数据传输都是带有LVDS同步时钟线的，而通过将板载时钟转换为系统时钟，并通过所述系统时钟调整多路LVDS同步时钟的相位，获得LVDS数据采样时钟的方式，可以动态调整时钟相位，做到不需要LVDS同步时钟线，用板载时钟进行调相能够可以减少外部连线，在实际操作中，可以将板载时钟Onboard CLK经过DCM生成需要的系统时钟System CLK。

LVDS采集与同步模块20，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步。

可以理解的是，通过LVDS采集与同步模块可以根据所述采样时钟采集LVDS数据，并对采集到的LVDS数据进行同步操作。

数据传输模块30，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块。

应当理解的是，所述数据传输模块可以对同步后的多路LVDS数据进行传输。

所述数据处理和缓冲模块40，用于对同步后的多路LVDS数据进行处理和缓冲。

可以理解的是，所述据处理和缓冲模块在接收到所述多路LVDS数据后可以对同步后的多路LVDS数据进行相关处理，并进行缓冲存储。

本实施例通过上述方案，通过时钟处理模块将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；LVDS采集与同步模块根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；数据传输模块将同步后的多路LVDS数据传输至数据处理和缓冲模块；所述数据处理和缓冲模块对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

进一步地，图3为本发明多路LVDS数据处理装置第二实施例的功能模块图，如图3所示，基于第一实施例提出本发明多路LVDS数据处理装置第二实施例，在本实施例中，所述LVDS采集与同步模块包括：

插入PCIe光纤卡的PC端21，用于动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采集点采集多路LVDS的串行数据。

需要说明的是，所述PC端插入高速串行计算机扩展总线标准（PeripheralComponent Interconnect Express，PCIe）光纤卡，可以动态调整LVDS同步时钟的相位，从而寻找到LVDS数据的最佳采样点，从而在最佳采集点采集多路LVDS的串行数据，能够灵活动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性。

可以理解的是，动态调整LVDS时钟相位一般可以通过读写FPGA中锁相环模块的表征相位动态调整的寄存器；使用每一个调整过相位值后的LVDS时钟，采集LVDS数据，并与已知的LVDS发送数据做对比，二者相等则说明该相位值是有效相位值，否则为无效相位值。

在具体实现中，所述PC端插入PCIe光纤卡将LVDS时钟动态配置相位的值发送到相对的用户寄存器中，然后按照FPGA内锁相环配置流程进行相位配置，完成配置后，开始采集多路的LVDS数据，并在PC端进行LVDS数据比对和记录该相位值是正确或错误；重复上述步骤，一直调整到LVDS时钟的相位能从0°到360°为至；在比对的结果中，一定能找到一段连续的且能正确匹配多路LVDS数据的相位值，原则上这一段连续的正确的相位值都是可以作为LVDS采样时钟最终的相位值，但是为了稳定，取出这一段连续的正确的相位值的中间值作为最佳LVDS采样时钟的相位。

串并联模块22，用于将多路低电压差分信号LVDS的串行数据转换为多路并行数据。

可以理解的是，串并联模块可以将LVDS的串行数据转换为并行数据，即通过串并联模块将多路LVDS串行数据转换为多路并行数据。

多路数据同步模块23，用于通过异步FIFO存储器对所述多路并行数据进行同步。

应当理解的是，所述多路数据同步模块可以通过异步先进先出（First InputFirst Output，FIFO）存储器完成多路数据的同步，即通过异步FIFO存储器将多路并行数据进行缓冲，在同一时刻输出克服时钟偏差，完成多路同步。

本实施例通过上述方案，通过插入PCIe光纤卡的PC端动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采集点采集多路LVDS的串行数据；串并联模块将多路低电压差分信号LVDS的串行数据转换为多路并行数据；多路数据同步模块通过异步FIFO存储器对所述多路并行数据进行同步；能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

进一步地，图4为本发明多路LVDS数据处理装置第三实施例的功能模块图，如图4所示，基于第一实施例提出本发明多路LVDS数据处理装置第三实施例，在本实施例中，所述数据传输模块包括：

总线开关31，用于在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；

所述总线开关31，还用于在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装。

需要说明的是，所述总线开关可以将光纤数据进行直接存储器存取（DirectMemory Access，DMA）数据和Register用户寄存器访问数据的区分，在数据发送至所述PC端的PCIe光纤卡时，所述总线开关会将DMA数据和Register数据进行不同封装；在接收来自的PCIe光纤卡的数据时，区分DMA数据和Register数据。

本实施例通过上述方案，通过总线开关在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；总线开关在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装，能够区分数据类型，并进行针对性的封装处理，节省了数据处理时间，提高了数据处理效率。

进一步地，图5为本发明多路LVDS数据处理装置第四实施例的功能模块图，如图5所示，基于第一实施例提出本发明多路LVDS数据处理装置第四实施例，在本实施例中，所述数据处理和缓冲模块包括：

数据多路复用器41，用于根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块。

应当理解的是，所述预设排序参数为预先设置的排序先后顺序的参数，可以是通过预设排序参数对多路并行数据进行相应排序，并将排序结果传输至后级模块。

所述数据处理模块42，用于接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3。

需要说明的是，数据处理模块能够进行数据位宽匹配并进行双倍速率同步动态随机存储器（Double Data Rate3，DDR3）的控制器，即数据处理模块可以接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；数据处理模块在选用DDR3进行缓存时，会启动DDR3控制器将数据写入DDR3中，以供后续模块读取；能够提高数据传输速率，节省数据处理时间，提高数据处理效率。

双缓冲器43，用于从DDR3中读取匹配后的数据并进行存储。

需要说明的是，所述双缓冲器是用来存储数据处理模块写入随机存储器DDR3的数据，为了提升后端光纤传输速度，所述双缓冲器采用的是乒乓操作，即一个缓冲器在执行读取操作的同时，另外一个存储器在进行写操作，这样通过减少读写等待时间可以提升数据传输速度。

本实施例通过上述方案，通过数据多路复用器根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块；所述数据处理模块接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；双缓冲器从DDR3中读取匹配后的数据并进行存储；能够提高数据传输速度，节省数据处理时间，提高数据处理效率。

进一步地，图6为本发明多路LVDS数据处理装置第五实施例的功能模块图，如图6所示，基于第四实施例提出本发明多路LVDS数据处理装置第五实施例，在本实施例中，所述数据处理和缓冲模块还包括：

移动存储器44，用于存储表征排序特点的排序数据，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据。

应当理解的是，所述移动存储器是用来存储表征排序特点的排序数据的存储器，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据，即所述移动存储器根据所述排序数据可以计算获得双缓冲器中数据位置，然后可以通过时钟处理模块的光纤通道传输至PCIe光纤卡，PC端即可从PCIe光纤卡中读取到这些数据。

本实施例通过上述方案，通过移动存储器存储表征排序特点的排序数据，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据，能够提高数据传输速度，节省数据处理时间，提高数据处理效率。

进一步地，图7为本发明多路LVDS数据处理装置第六实施例的功能模块图，如图7所示，基于第一实施例提出本发明多路LVDS数据处理装置第六实施例，在本实施例中，所述数据处理和缓冲模块还包括：

用户寄存器访问模块50，用于接收更新后的FPGA内部状态数据，并将所述FPGA内部状态数据写入对应的寄存器中以供PC端读取；

所述用户寄存器访问模块50，还用于接收所述PC端传输的预设配置数据，通过所述预设配置数据为FPGA中的模块提供触发信号及参数。

需要说明的是，用户寄存器访问模块提供了一个用户自定义寄存器空间，FPGA的内部状态更新后，可写入对应的寄存器中供PC端读取，另外一个方面，PC端通过光纤传输而来的预设配置数据也可通过对应的寄存器进行中转，为FPGA内其他模块提供必要的触发信号和参数。

本实施例通过上述方案，通过用户寄存器访问模块接收更新后的FPGA内部状态数据，并将所述FPGA内部状态数据写入对应的寄存器中以供PC端读取；接收所述PC端传输的预设配置数据，通过所述预设配置数据为FPGA中的模块提供触发信号及参数，能够保障各模块的正常运行，进一步提高了数据处理效率，节省了数据处理时间。

进一步地，图8为本发明多路LVDS数据处理装置第七实施例的功能模块图，如图8所示，基于第一实施例提出本发明多路LVDS数据处理装置第七实施例，在本实施例中，所述多路LVDS数据处理装置还包括：

测试模块60，用于产生不同类型的测试数据，根据所述测试数据检验数据传输链路是否正确。

需要说明的是，为了检验数据传输链路的正确性，可以增加测试模块在FPGA内部产生测试数据；另外，为了应对大数据量传输，还可以通过DDR3进行数据缓存。

在具体实现中，测试模块可以产生一系列不同的类型的测试数据，用来检验数据传输链路的正确性，可以采用17Gbps高速光纤传输，解决大数据量的传输问题，从而无需考虑传输线缆对数据传输的影响。

本实施例通过上述方案，通过测试模块产生不同类型的测试数据，根据所述测试数据检验数据传输链路是否正确，能够检验数据传输链路的正确性，提高数据传输的准确性，提高了数据处理的效率。

参照图9，图9为本发明多路LVDS数据处理方法第一实施例的流程示意图。

在第一实施例中，所述多路LVDS数据处理方法包括以下步骤：

步骤S10、将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟。

需要说明的是，LVDS同步时钟经过所述时钟处理模块后可变成可动态配置相位的采样时钟，即时钟处理模块可以将引入的外部同步时钟变为可动态配置相位的采样时钟，当然除了上述方式之外还可以通过其他方式将外部同步时钟变为可动态配置相位的采样时钟，本实施例对此不加以限制；例如，通过FPGA配置时钟芯片的时钟参数，输入外部同步时钟的信号至配置好的时钟芯片，即可输出可动态配置相位的采样时钟，时钟参数可以是相位参数以及频率参数等时钟的相关参数。

可以理解的是，时钟处理模块可以为数字时钟管理模块（Digital ClockManagement，DCM），支持动态相位调整功能，将引入的外部同步时钟External CLK生成多路相位可调的LVDS同频采样时钟Sample CLK，供多路LVDS数据使用。

在具体实现中，用所述采样时钟采集LVDS数据，可以获取稳定的数据，而LVDS同步时钟、未调整的LVDS数据以及相位调整后的LVDS同步时钟（即可动态配置相位的采样时钟）之间的时序关系如图2所示，图2为本发明多路LVDS数据处理装置中LVDS同步时钟同步时序关系图，通过将外部同步时钟变为可动态配置相位的采样时钟，能够获得稳定准确的数据，提高了多路LVDS数据采集的稳定性和准确性，进一步缩短了数据处理的时间，提升了效率。

步骤S20、根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步。

可以理解的是，通过LVDS采集与同步模块可以根据所述采样时钟采集LVDS数据，并对采集到的LVDS数据进行同步操作。

步骤S30、将同步后的多路LVDS数据进行传输，并对同步后的多路LVDS数据进行处理和缓冲。

应当理解的是，所述数据传输模块可以对同步后的多路LVDS数据进行传输，所述据处理和缓冲模块在接收到所述多路LVDS数据后可以对同步后的多路LVDS数据进行相关处理，并进行缓冲存储。

本实施例通过上述方案，通过将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；将同步后的多路LVDS数据进行传输，并对同步后的多路LVDS数据进行处理和缓冲，能够动态配置整个周期内的同步时钟相位来获取最佳相位值，有效规避了调整LVDS数据延迟的局限性，同时提高多路LVDS数据采集的稳定性，并且无视物理连线，数据传输顺序灵活可变；可根据需求动态增加接口通道；可以对多路LVDS数据进行同步采集、排序处理和高速传输，降低了数据处理时间，提高了数据处理效率。

参照图10，图10为本发明多路LVDS数据处理方法第二实施例的流程示意图；如图10所示，基于第一实施例提出本发明多路LVDS数据处理方法第二实施例，在本实施例中，所述步骤S20具体包括以下步骤：

步骤S21、获取多路低电压差分信号LVDS同步时钟，采集多路相位中各相位的相位数据。

需要说明的是，可以通过LVDS同步时钟采集多路相位中各相位的相位数据，当然也可以采取其他方式采集相位数据，本实施例对此不加以限制。

步骤S22、将各个不同相位的时钟采集数据与预设发送数据进行比对，将比对正确的一段连续相位作为采集时钟相位段。

可以理解的是，所述预设发送数据为预先设置的LVDS数据，通过将各个不同相位的时钟采集数据与预设发送数据进行比对，能够确定采集时钟相位段。

步骤S23、将所述采集时钟相位段的中间点作为最佳采样点，根据所述采样时钟在所述最佳采集点采集多路LVDS的串行数据，并对多路LVDS数据进行同步。

应当理解的是，动态调整LVDS时钟相位一般可以通过读写FPGA中锁相环模块的表征相位动态调整的寄存器；使用每一个调整过相位值后的LVDS时钟，采集LVDS数据，并与已知的LVDS发送数据做对比，二者相等则说明该相位值是有效相位值，否则为无效相位值。

在具体实现中，所述PC端插入PCIe光纤卡将LVDS时钟动态配置相位的值发送到相对的用户寄存器中，然后按照FPGA内锁相环配置流程进行相位配置，完成配置后，开始采集多路的LVDS数据，并在PC端进行LVDS数据比对和记录该相位值是正确或错误；重复上述步骤，一直调整到LVDS时钟的相位能从0°到360°为至；在比对的结果中，一定能找到一段连续的且能正确匹配多路LVDS数据的相位值，即所述采集时钟相位段，原则上这一段连续的正确的相位值都是可以作为LVDS采样时钟最终的相位值，但是为了稳定，取出这一段连续的正确的相位值的中间值作为最佳LVDS采样时钟的相位，即最佳采样点，所述最佳采集点采集多路LVDS的串行数据，并对多路LVDS数据进行同步，提高了数据的稳定性和准确性。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (9)

1.一种多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理装置包括：

时钟处理模块，用于将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；

LVDS采集与同步模块，用于根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；

数据传输模块，用于将同步后的多路LVDS数据传输至数据处理和缓冲模块；

所述数据处理和缓冲模块，用于对同步后的多路LVDS数据进行处理和缓冲；

所述数据处理和缓冲模块包括：

数据多路复用器，用于根据预设排序参数将同步后的多路并行数据进行排序，获得排序结果，并将所述排序结果传输至数据处理模块；

所述数据处理模块，用于接收所述排序结果，对所述排序结果进行数据位宽匹配，将匹配后的数据写入随机存储器DDR3；

双缓冲器，用于从DDR3中读取匹配后的数据并进行存储。

2.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述LVDS采集与同步模块包括：

插入PCIe光纤卡的PC端，用于动态配置调整多路低电压差分信号LVDS同步时钟的相位，获得LVDS数据的最佳采样点，并在所述最佳采样 点采集多路LVDS的串行数据；

串并联模块，用于将多路低电压差分信号LVDS的串行数据转换为多路并行数据；

多路数据同步模块，用于通过异步FIFO存储器对所述多路并行数据进行同步。

3.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述数据传输模块包括：

总线开关，用于在接收PC端的光纤数据时，将所述光纤数据分为直接存储器存取数据和用户寄存器访问数据；

所述总线开关，还用于在发送数据至所述PC端时，对直接存储器存取数据和用户寄存器访问数据进行不同的封装。

4.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述数据处理和缓冲模块还包括：

移动存储器，用于存储表征排序特点的排序数据，并在传输开始时通过所述排序数据计算所述双缓冲器的读取地址，从而根据所述读取地址读取所述双缓冲器中的数据。

5.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述时钟处理模块，还用于将板载时钟转换为系统时钟，并通过所述系统时钟调整多路LVDS同步时钟的相位，获得LVDS数据采样时钟，从而通过所述LVDS数据采样时钟采集多路LVDS的串行数据。

6.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理装置还包括：

用户寄存器访问模块，用于接收更新后的FPGA内部状态数据，并将所述FPGA内部状态数据写入对应的寄存器中以供PC端读取；

所述用户寄存器访问模块，还用于接收所述PC端传输的预设配置数据，通过所述预设配置数据为FPGA中的模块提供触发信号及参数。

7.如权利要求1所述的多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理装置还包括：

测试模块，用于产生不同类型的测试数据，根据所述测试数据检验数据传输链路是否正确。

8.一种多路LVDS数据处理方法，应用于如权利要求1-7任一项所述的多路LVDS数据处理装置，其特征在于，所述多路LVDS数据处理方法包括：

将引入的外部同步时钟变为多路LVDS数据的可动态配置相位的采样时钟；

根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步；

将同步后的多路LVDS数据进行传输，并对同步后的多路LVDS数据进行处理和缓冲。

9.如权利要求8所述的多路LVDS数据处理方法，其特征在于，所述根据所述采样时钟采集多路低电压差分信号LVDS数据，并对多路LVDS数据进行同步包括：

获取多路低电压差分信号LVDS同步时钟，采集多路相位中各相位的相位数据；

将各个不同相位的时钟采集数据与预设发送数据进行比对，将比对正确的一段连续相位作为采集时钟相位段；

将所述采集时钟相位段的中间点作为最佳采样点，根据所述采样时钟在所述最佳采样点采集多路LVDS的串行数据，并对多路LVDS数据进行同步。

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