JP2023547185A - Serdesインタフェース回路 - Google Patents
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- 238000012217 deletion Methods 0.000 claims abstract description 68
- 230000037430 deletion Effects 0.000 claims abstract description 68
- 230000005540 biological transmission Effects 0.000 claims abstract description 18
- 238000003780 insertion Methods 0.000 claims abstract description 7
- 230000037431 insertion Effects 0.000 claims abstract description 7
- 238000012545 processing Methods 0.000 claims description 15
- 230000010365 information processing Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 4
- 108020004705 Codon Proteins 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- General Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
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Abstract
Serdesインタフェース回路は、包括多数の受信ブリッジユニットを含み、受信ブリッジユニットは、Serdesインタフェースの各チャンネルで復号されたデコードデータを受信し、デコードデータをアライメント状態に調整し、アライメント状態データを出力するためのアライメント調整モジュールと、アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込むための補償周波数差削除モジュールと、FIFOの読み出しデータに対してデータ調整を行い、調整データを出力するためのデータ調整モジュールと、調整データに対して挿入操作を行い、アライメント調整データを出力するための補償周波数差補完モジュールと、マルチチャンネルアライメントを制御し、アライメントの完了を判定するための状態発生モジュールと、を備える。このインタフェース回路は、エラーコードによる各チャンネル内の特殊文字Apattern間隔変化の影響を解消し、データアライメントの円滑な完了を保証し、Serdesの伝送性能およびシステム動作の安定性を向上させることができる。【選択図】図1
Description
本出願は、集積回路チップの技術分野に関し、特に、Serdesインタフェース回路に関する。
少ないピンでより高いデータレートを実現するため、FPGAチップはSerdesインターフェースを介したデータ転送に複数のチャンネルを使用している。
Serdes内のPCS rx部分はデータストリーム内の特殊文字Apatternを使用して物理的に独立した複数のチャンネルをタイミング論理的に同期したパラレルチャンネルに結合する同時に、PCS rx内に計画されたレジリエントバッファ回路により回復クロックがローカルクロックと矛盾する問題を解決することができる。しかし、マルチチャンネルデータアライメント、回復クロック、ローカルクロック周波数差補償機能は高速で実装され、マルチチャンネルアライメント機能を再起動する必要があり、大量の処理遅延を消費し、全serdesの伝送効率に大きな影響を与える。
本出願の目的は、Serdesインタフェース回路を提供することである。
上記目的を達成するために、本出願はマルチチャンネルデータ伝送用のSerdesインタフェース回路を提供し、前記Serdesインタフェース回路は多数の受信ブリッジユニットを含み、前記受信ブリッジユニットは、順次接続されたアライメント調整モジュール、補償周波数差削除モジュール、FIFO、データ調整モジュール、補償周波数差補完モジュール、状態発生モジュールを備え、前記アライメント調整モジュールは、Serdesインタフェースの各チャンネル中の復号されたデコードデータを受信し、前記デコードデータをアライメント状態に調整し、アライメント状態データを出力するために使用され、前記補償周波数差削除モジュールは、前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込むために使用され、前記データ調整モジュールは、FIFOの読み出しデータに対してデータ調整を行い、調整データを出力するために使用され、前記補償周波数差補完モジュールは、前記調整データに対して挿入操作を行い、アライメント調整データを出力するために使用され、前記状態発生モジュールは、マルチチャンネルアライメントを制御し、アライメントの完了を判定するために使用される。
好ましくは、前記マルチチャンネルは4つであり、前記受信ブリッジユニットは4つである。
好ましくは、FIFO書き込み側クロックの周波数がFIFO読み出し側クロックの周波数よりも大きいとき、前記補償周波数差削除モジュールは前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込む。
好ましくは、FIFO読み出し側クロックの周波数がFIFO書き込み側クロックの周波数よりも大きいとき、前記補償周波数差補完モジュールは前記調整データに対して挿入操作を行う。
好ましくは、前記データ調整モジュールは、データ選択モジュール、削除情報処理モジュール、削除インデックス比較モジュールおよび出力処理モジュールを備え、データ選択モジュールは、FIFOの読み出しデータを受信して比較するデータを削除情報処理モジュールと出力処理モジュールに出力するために使用され、削除情報処理モジュールは、比較する削除インデックスを削除インデックス比較モジュールに出力して削除操作および比較を行うために使用され、削除インデックス比較モジュールは、選択制御信号と出力制御信号を出力するために使用され、出力処理モジュールは、調整データを出力するために使用される。
本出願は以下の有益な効果を有する。提供されるインタフェース回路は、エラーコードによる各チャンネル内の特殊文字Apattern間隔変化の影響を解消し、データアライメントの円滑な完了を保証し、Serdesの伝送性能およびシステム動作の安定性を向上させることができる。
本明細書の目的、技術的解決策および利点をより明確にするために、以下は、本明細書の具体的実施例および対応する添付図面と併せて、本明細書の技術的解決策を明確かつ完全に説明する。明らかに、説明された実施例は本明細書の一部の実施例に過ぎず、すべての実施例ではない。本明細書の実施例に基づいて、当業者は創造的な労働をすることなく得られた他の実施例は、すべて本明細書の保護範囲に含まれる。なお、矛盾しない限り、本出願の実施例および実施例中の特徴は互いに組み合わせることができることに留意されたい。
本出願の明細書および特許請求の範囲並びに上記図面における「第1」、「第2」および「第3」などの用語は、異なる対象を区別するために使用され、特定の順序を記述することを意図するものではない。さらに、「含む」およびそれらのあらゆる変形は、非排他的な包含をカバーすることを意図している。例えば、一連のステップまたはユニットを含むプロセス、方法、システム、製品または装置は、列挙されたステップまたはユニットに限定されず、列挙されていないステップまたはユニット、またはこれらのプロセス、方法、製品または装置に固有である他のステップまたはユニットも含む。
本出願の実施例は、Serdes(SERializer/DESerializer、シリアライザー/デシリアライザー)インタフェース回路を提供し、前記Serdesインタフェース回路はマルチチャンネルデータ伝送に使用され、多数の受信ブリッジユニットrx_bridge_unit)を含み、前記受信ブリッジユニットは、順次接続されたアライメント調整モジュールbonding_ctrl、補償周波数差削除モジュールctc_del_ctrl、FIFO(First in First out、先入れ先出しメモリオンチップ)、データ調整モジュールrx_bu_adjuster、補償周波数差補完モジュールctc_add_ctrl、状態発生モジュールcb_status_genを備える。
前記アライメント調整モジュールは、Serdesインタフェース各チャンネル中の復号されたデコードデータdata_after_decoderを受信し、前記デコードデータをアライメント状態に調整し、アライメント状態データdata_after_bondingを出力するために使用され、さらに、前記デコードデータ中の特殊文字Apatternの間隔がすべて同じであり、固定されるから、前記デコードデータをアライメント状態に調整することは、特殊文字Apatternの検出結果に応じて前記デコードデータをアライメント状態に調整することである。
前記補償周波数差削除モジュールは、前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、FIFO読み出し側クロックとFIFO書き込み側クロックの周波数差を補償し、補償周波数差削除データdata_after_ctc_delをFIFOバッファに書き込むために使用され、具体的に、FIFO書き込み側クロックの周波数がFIFO読み出し側クロックの周波数よりも大きいとき、前記補償周波数差削除モジュールは前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込む。
前記データ調整モジュールは、FIFOの読み出しデータfifo_rdataに対してデータ調整を行い、調整データdata_after_adjusterを出力するために使用され、エラーコードによるデータアライメントへの影響を解消し、各チャンネルデータアライメントを保証する。
前記補償周波数差補完モジュールは、前記調整データに対して特殊文字skip pattern挿入操作(skip-add)を行い、アライメント調整データdout_after_ctc_and_cebを出力して、周波数差補償の実現を保証し、具体的に、FIFO読み出し側クロックの周波数がFIFO書き込み側クロックの周波数よりも大きいとき、前記調整データに対してskip-add操作を行う。
前記状態発生モジュールは、マルチチャンネルアライメントを制御し、アライメントの完了を判定するために使用される。
本出願のSerdesインタフェース回路は、エラーコードによる各チャンネル内の特殊文字Apattern間隔変化の影響を解消し、データアライメントの円滑な完了を保証し、Serdesの伝送性能およびシステム動作の安定性を向上させることができる。
一実施例では、マルチチャンネルは4つであり、これに応じて、受信ブリッジユニットは4つである。
図1に示すように、本出願の実施例が提供するSerdesインタフェース回路は、マルチチャンネルデータ伝送に使用され、多数の受信ブリッジユニットを含み、ここで、1つはマスターチャンネル受信ブリッジユニットrx_bridge_unit in master channelであり、残りはスレーブチャンネル受信ブリッジユニットrx_bridge_unit in slave channelであり(図面では1つのスレーブチャンネル受信ブリッジユニットのみが表示され)、マスターチャンネル受信ブリッジユニットは、マスターチャンネル(master channel)データ伝送に使用され、スレーブチャンネル受信ブリッジユニットはスレーブチャンネル(slave channel)データ伝送に使用される。
前記マスターチャンネル受信ブリッジユニットとスレーブチャンネル受信ブリッジユニットはいずれも、順次接続されたアライメント調整モジュール、補償周波数差削除モジュール、FIFO、データ調整モジュール、補償周波数差補完モジュール、状態発生モジュールを備える。
前記アライメント調整モジュールは、Serdesインタフェース各チャンネル中の復号されたデコードデータdata_after_decoderを受信し、前記デコードデータをアライメント状態に調整し、アライメント状態データdata_after_bondingを出力するために使用され、さらに、前記デコードデータ中の特殊文字Apatternの間隔はすべて同じであり、固定されるから、前記デコードデータをアライメント状態に調整することは、特殊文字Apatternの検出結果に応じて前記デコードデータをアライメント状態に調整することである。
前記補償周波数差削除モジュールは、前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、FIFO読み出し側クロックとFIFO書き込み側クロックの周波数差を補償し、補償周波数差削除データdata_after_ctc_delをFIFOバッファに書き込むために使用され、具体的に、FIFO書き込み側クロックの周波数がFIFO読み出し側クロックの周波数よりも大きいとき、前記補償周波数差削除モジュールは前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込むために使用される。
ここで、特殊文字skip patternは、データ伝送におけるプロトコル要件に従って挿入されるコドンであり、周波数差補償時に用いられ、特殊文字skip patternの挿入および削除操作により、出力データ周波数が伝送要件を満たすことを保証し、特殊文字Apatternはデータ伝送における固定間隔に従って挿入されるコドンであり、マルチチャンネル伝送の開始時に、各チャンネルデータ中の特殊文字Apatternはアライメントされ、受信ブリッジユニットrx_bridge_unitでは、特殊文字Apatternの識別により、データを調整し、Serdesからの最終出力データが各チャンネルごとにアライメントされることをの保証する。
前記データ調整モジュールは、FIFOの読み出しデータfifo_rdataに対してデータ調整を行い、調整データdata_after_adjusterを出力するために使用され、エラーコードによるデータアライメントへの影響を解消し、各チャンネルデータのアライメントを保証する。
前記補償周波数差補完モジュールは、前記調整データに対してskip-add操作を行い、アライメント調整データdout_after_ctc_and_cebを出力し、周波数差補償の実現を保証するために使用され、具体的に、FIFO読み出し側クロックの周波数がFIFO書き込み側クロックの周波数よりも大きいとき、前記調整データに対してskip-add操作を行う。
前記状態発生モジュールcb_status_genは、マルチチャンネルアライメントを制御し、アライメントの完了を判定するために使用される。
さらに、前記マスターチャンネル受信ブリッジユニット中の前記状態発生モジュールcb_status_genはイネーブル制御され、前記状態発生モジュールcb_status_genは内蔵ステートマシンを介してマルチチャンネルアライメントを制御し、すべてのチャンネル(マスターチャンネルとスレーブチャンネル)についてアライメントが完了しているかどうかを判定する。
本出願は、データ調整モジュールを設置してデータ調整を行い、すべてのチャンネルの特殊文字skip patternに対する削除操作(skip-del)処理はマスターチャンネルを基準にすることが保証され、特殊文字Apatternの間隔が固定され、ネットワークチャンネル伝送やボード上のシリアル伝送プロセスにおいて、データがエラーコードの影響を受けるという問題を解消する。skip patternにエラーコードが発生した場合、skip patternが認識されず、各チャンネルが異なる削除操作を行うため、チャンネルデータ中の特殊文字Apatternの間隔が変化し、エラーコードによる特殊文字apatternの間隔変化により、マルチチャンネルアライメント機能を再起動するしかなく、大量の処理遅延を消費し、全serdesの伝送効率に大きな影響を与えることになる。
ここで、Skip-del-index-cin、skip-del-index-coutはマスターチャンネル削除操作カスケード情報であり、マスターチャンネルのskip-del情報を各スレーブチャンネルに順次伝送することで、各スレーブチャンネルは削除操作および比較を行い、このようにしてデータを調整し、各チャンネルデータ中の特殊文字apattern間隔の一致を保証する。
Skip_add_index_cin、skip_add_index_coutはマスターチャンネル挿入操作カスケード情報であり、受信ブリッジユニットrx_bu_adjusterでデータが調整された後、スレーブチャンネルのデータがすでにマスターチャンネルとの一致が保証され、周波数差補償に必要な特殊文字skip pattern挿入操作はすべてマスターチャンネルによって制御され、各チャンネルデータのアライメントを保証する。
一実施例では、図2に示すように、前記データ調整モジュールは、データ選択モジュールdin_gen、削除情報処理モジュールdin_del_index_gen、削除インデックス比較モジュールdel_index_compareおよび出力処理モジュールoutput_data_genを備える。
データ選択モジュールdin_genは、FIFOの読み出しデータを受信するために使用され、データの送信先アドレスに応じて、図3および図4に示すように、データ選択モジュールdin_genが受信したFIFOの読み出しデータは、現在時点の読み出しデータadjuster_din、および後続の3つの読み取りアドレスの読み出しデータadjuster_din_nxt1、adjuster_din_nxt2、adjuster_din_nxt3を含む。
さらに、前サイクル(cycle)において、削除情報処理モジュールdin_del_index_gen中のdel_index比較結果が、スレーブチャンネルにエラーコードがあることを示す場合、比較するデータdin、din_nxtをシフトして接続し、データアライメントを実現する。データの繰り返し出力を防ぐために、スレーブチャンネルのデータ選択モジュールdin_genは選択制御信号data_in_selに応じて、後続の読み取りアドレスの読み出しデータを選択して、出力データが比較するデータdin、din_nxtに割り当てられないようにすることを保証する。
前サイクル(cycle)において、削除情報処理モジュールdin_del_index_gen中のdel_index比較結果が、マスターチャンネルにエラーコードがあることを示す場合、スレーブチャンネルの出力処理モジュールoutput_data_genはデータに特殊文字skip patternを挿入してデータアライメントを実現し、一定量のskipを挿入した後、データが失わないように、din_genモジュールは選択制御信号data_in_selに応じてデータを選択し、比較するデータdin、din_nxtが前のcycleのデータを維持することを保証する。ここで、選択制御信号data_in_selは、adjuster_din_nxt1、adjuster_din_nxt2、adjuster_din_nxt3というデータを選択する。
データ選択モジュールdin_genは選択制御信号data_in_selに応じて比較するデータdin、din_nxtを削除情報処理モジュールdin_del_index_genと出力処理モジュールoutput_data_genに出力する。
削除情報処理モジュールdin_del_index_genは受信した比較するデータdin、din_nxtに基づいて、このチャンネル(スレーブチャンネル)データ中の特殊文字skip patternへの削除操作skip-delを抽出し、比較する削除インデックスdin_del_index、din_nxt_del_indexを選択して削除インデックス比較モジュールdel_index_compareに出力して削除操作および比較を行う。
スレーブチャンネルの削除インデックス比較モジュールdel_index_compareは、マスターチャンネルと現在スレーブチャンネルのskip-del操作を比較し、選択制御信号data_in_sel、出力制御信号data_out_selを出力するために使用され、具体的に、削除インデックス比較モジュールdel_index_compareは、受信した比較する削除インデックスdin_del_index、din_nxt_del_indexおよびマスターチャンネル削除インデックスmaster_del_indexに基づいて、マスターチャンネルとこのチャンネルのskip-del操作を比較して、データ調整が必要であるかどうかを判定する。ここで、マスターチャンネル削除インデックス比較モジュールdel_index_compareは何も動作せず、全チャンネル(スレーブチャンネル)がすべてマスターチャンネルを基準としてデータ調整を行う。
ここで、選択制御信号data_in_selは、次の比較するデータdinの生成制御に使用され、出力制御信号data_out_selは、処理モジュールoutput_data_genが調整後のデータadjuster_doutを出力するために使用される。
出力処理モジュールoutput_data_genは、出力制御信号data_out_selの選択に応じて、調整後データadjuster_dout、つまり調整データdata_after_adjusterを出力するために使用され、ここで、出力処理モジュールoutput_data_gen中のバッファの左データbuf_left_data信号は、スレーブチャンネルにおいてデータ調整により出力されていなかったデータを一時的に保存する。
現在マスターチャンネルにエラーコードがある場合、出力制御信号data_out_selは‘2’を示し、スレーブチャンネルは削除された特殊文字skip patternを回復して、このチャンネルデータとマスターチャンネルの一致性を保証する。
buf_left_dataに一時的にデータが保存されるとき、出力されていないデータは現在cycleの比較するデータdinと接続され、データビット幅の要求を満たした後出力されることになる。
スレーブチャンネルにエラーコードがあり、特殊文字skip patternが処理されていない場合、出力制御信号data_out_selは‘1’を出力し、出力処理モジュールoutput_data_genは、マスターチャンネル削除インデックスmaster_del_indexの指示に応じて比較するデータdin、din_nxtを接続してシフトし、現在スレーブチャンネルデータとマスターチャンネルデータのアライメントを保証する。
図から分かるように、本出願は、エラーコードの影響を解消し、マルチチャンネルアライメントと周波数差補償機能を同時に支持することを保証し、serdesシステムの安定性およびデータの伝送効率を向上させることができる。CTCはクロック補償周波数差である。
以上は本出願の実施形態に過ぎず、当業者にとって、本出願の創作思想から逸脱しない前提下でなされた改良は、すべて本出願の保護範囲に含まれるべきである。
Claims (5)
- マルチチャンネルデータ伝送用のSerdesインタフェース回路であって、多数の受信ブリッジユニットを含み、前記受信ブリッジユニットは順次接続されたアライメント調整モジュール、補償周波数差削除モジュール、FIFO、データ調整モジュール、補償周波数差補完モジュール、状態発生モジュールを備え、
前記アライメント調整モジュールは、Serdesインタフェースの各チャンネル中の復号されたデコードデータを受信し、前記デコードデータをアライメント状態に調整し、アライメント状態データを出力するために使用され、
前記補償周波数差削除モジュールは、前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込むために使用され、
前記データ調整モジュールは、FIFOの読み出しデータに対してデータ調整を行い、調整データを出力するために使用され、
前記補償周波数差補完モジュールは、前記調整データに対して挿入操作を行い、アライメント調整データを出力するために使用され、
前記状態発生モジュールは、マルチチャンネルアライメントを制御し、アライメントの完了を判定するために使用される、ことを特徴とするSerdesインタフェース回路。 - 前記マルチチャンネルは4つであり、前記受信ブリッジユニットは4つである、ことを特徴とする請求項1に記載のSerdesインタフェース回路。
- FIFO書き込み側クロックの周波数がFIFO読み出し側クロックの周波数よりも大きいとき、前記補償周波数差削除モジュールは前記アライメント状態データ中の特殊文字skip patternに対して削除操作を行い、補償周波数差削除データをFIFOバッファに書き込む、ことを特徴とする請求項1に記載のSerdesインタフェース回路。
- FIFO読み出し側クロックの周波数がFIFO書き込み側クロックの周波数よりも大きいとき、前記補償周波数差補完モジュールは前記調整データに対して挿入操作を行う、ことを特徴とする請求項1に記載のSerdesインタフェース回路。
- 前記データ調整モジュールは、データ選択モジュール、削除情報処理モジュール、削除インデックス比較モジュールおよび出力処理モジュールを備え、
データ選択モジュールは、FIFOの読み出しデータを受信して比較するデータを削除情報処理モジュールと出力処理モジュールに出力するために使用され、
削除情報処理モジュールは、比較する削除インデックスを削除インデックス比較モジュールに出力して削除操作および比較を行うために使用され、
削除インデックス比較モジュールは、選択制御信号と出力制御信号を出力するために使用され、
出力処理モジュールは、調整データを出力するために使用される、ことを特徴とする請求項1に記載のSerdesインタフェース回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011495892.9A CN112600551B (zh) | 2020-12-17 | 2020-12-17 | Serdes接口电路 |
CN202011495892.9 | 2020-12-17 | ||
PCT/CN2021/082546 WO2022126892A1 (zh) | 2020-12-17 | 2021-03-24 | Serdes接口电路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023547185A true JP2023547185A (ja) | 2023-11-09 |
Family
ID=75196997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023525567A Pending JP2023547185A (ja) | 2020-12-17 | 2021-03-24 | Serdesインタフェース回路 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2023547185A (ja) |
CN (1) | CN112600551B (ja) |
WO (1) | WO2022126892A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113676310B (zh) * | 2021-07-29 | 2023-09-12 | 北京无线电测量研究所 | 一种用于雷达系统的数据传输装置 |
CN113946526B (zh) * | 2021-10-29 | 2023-06-09 | 西安微电子技术研究所 | 一种高速串行总线的多通道数据绑定系统及方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005004378A1 (en) * | 2003-06-22 | 2005-01-13 | Qq Technology, Inc. | An intelligent universal calibration logic in embedded high speed transceiver (serdes) applications |
TWI438605B (zh) * | 2010-07-21 | 2014-05-21 | Global Unichip Corp | Method and device for aligning multi - channel data in transmission system |
EP2833593A1 (en) * | 2012-03-29 | 2015-02-04 | Fujitsu Limited | Information processing device and information processing device control method |
CN102820964B (zh) * | 2012-07-12 | 2015-03-18 | 武汉滨湖电子有限责任公司 | 一种基于系统同步与参考通道的多通道数据对齐的方法 |
US9282046B1 (en) * | 2012-11-15 | 2016-03-08 | Qlogic, Corporation | Smoothing FIFO and methods thereof |
US9374217B1 (en) * | 2015-09-14 | 2016-06-21 | Inphi Corporation | SerDes with high-bandwith low-latency clock and data recovery |
CN105718413B (zh) * | 2016-01-14 | 2018-08-21 | 深圳市紫光同创电子有限公司 | 一种通道对齐方法、装置及系统 |
CN105718412B (zh) * | 2016-01-14 | 2018-10-26 | 深圳市紫光同创电子有限公司 | 一种通道频差补偿方法、通道控制方法、装置及系统 |
CN108988991B (zh) * | 2018-07-26 | 2020-12-01 | 电子科技大学 | 带宽自适应的串行数据传输系统 |
-
2020
- 2020-12-17 CN CN202011495892.9A patent/CN112600551B/zh active Active
-
2021
- 2021-03-24 JP JP2023525567A patent/JP2023547185A/ja active Pending
- 2021-03-24 WO PCT/CN2021/082546 patent/WO2022126892A1/zh active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO2022126892A1 (zh) | 2022-06-23 |
CN112600551A (zh) | 2021-04-02 |
CN112600551B (zh) | 2022-11-01 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240604 |