CN109726158A

CN109726158A - 一种多通道串行数据恢复方法和装置

Info

Publication number: CN109726158A
Application number: CN201711051246.1A
Authority: CN
Inventors: 刘磊
Original assignee: Shenzhen ZTE Microelectronics Technology Co Ltd
Current assignee: Sanechips Technology Co Ltd; Shenzhen ZTE Microelectronics Technology Co Ltd
Priority date: 2017-10-31
Filing date: 2017-10-31
Publication date: 2019-05-07

Abstract

本申请提出一种多通道串行数据恢复方法和装置，包括：接收发送端通过各个数据通道发送的伪随机二进制PRBS序列；通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号；利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址。本发明的技术方案，可以有效的规避需要重新修改设计插入延时寄存器带来的数据对齐花费时间周期长，数据开销大的问题，并且采用统一进行BUFFER读操作读出多路数据的方法，解决了数据对齐效果不好的问题。使数据存储具有数据对齐速度快，花费开销少等特点，在数据接收恢复方面性能提升。

Description

一种多通道串行数据恢复方法和装置

技术领域

本发明涉及通信领域，具体涉及一种多通道串行数据恢复方法和装置。

背景技术

对于多路数据串行收发系统，多路数据对齐是决定收发系统性能的关键因素。在目前业界主流的多路数据对齐方法中，基本做法是：

首先，发端发送特殊字符，收端通过接收特殊字符计算出各个通道之间的延时；

然后，设计者根据计算出的延时信息在原方案中插入延时寄存器来达到数据对齐的效果；

最后，在插入延时寄存器后，发端开始发送正常数据。

该做法虽然能够最终达到多路数据对齐的效果，但是收端在计算出通道之间的延时后，需要停止整个系统的收发工作，然后重新修改设计插入延时寄存器。这样带来的效果是对齐工作过于繁琐，如果传输通道环境发生变化，计算通道之间延时和插入延时寄存器的工作必须得重新进行；并且在插入延时寄存器后，发端开始发送正常数据，收端数据是否能够严格对齐并无保障，这些潜在的问题都直接影响着多路数据收发系统收端接收数据的性能指标。因此，业界现有主流的多路数据对齐方法中还不能有效解决数据对齐花费时间周期长，数据开销大，数据对齐效果不好的问题。

发明内容

本发明提供一种多通道串行数据恢复方法和装置，可以有效解决数据在经过多通道串行发送后恢复时需要额外吞吐量、数据对齐效果不好的问题。

为了实现上述发明目的，本发明采取的技术方案如下：

第一方面，本发明提供一种多通道串行数据恢复方法，包括：

接收发送端通过各个数据通道发送的伪随机二进制PRBS序列；

通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号；

利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址。

优选地，所述方法之后还包括：

对所有数据通道对应的缓冲器的同一地址进行读操作，获得所有数据通道的数据。

优选地，通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号；

优选地，利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址。

优选地，所述PRBS序列为发送端向各个数据通道同时发送的。

优选地，对所述PRBS序列进行特征字符定位包括：

对各个数据通道的所述PRBS序列的帧头分别进行特征字符查找，所述特征字符唯一指示所述发送端对应时刻发送的数据。

优选地，根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

根据接收各个数据通道的所述PRBS序列帧头的时刻，查找所有数据通道中的最慢时刻的帧头，在确定所述最慢时刻的帧头后，生成缓冲器同步有效信号，所述同步有效信号用于指示所有数据通道的数据符合恢复条件。

优选地，以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

以各个所述数据通道查找到的第一个帧头的位置为该数据通道的数据边界定位，分别产生各数据通道的数据写使能信号；

以各个数据通道的写使能信号为起始点，相同时刻的数据写入所述数据通道对应的缓冲器的同一地址。

优选地，对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：

对所有数据通道对应的缓冲器对应同一地址同时进行读操作，下次读操作地址进行递增或者递减，直到获得所有数据通道的数据。

第二方面，本发明还提供一种多通道串行数据恢复装置，包括：

接收模块，设置为接收发送端通过各个数据通道发送的伪随机二进制PRBS序列；

生成模块，设置为通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号；

写入模块，设置为利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址。

优选地，所述的数据恢复装置还包括：

数据模块，设置为对所有数据通道对应的缓冲器的同一地址进行读操作，获得所有数据通道的数据。

优选地，所述生成模块通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

优选地，所述写入模块利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

优选地，所述PRBS序列为发送端向各个数据通道同时发送的。

优选地，所述生成模块对所述PRBS序列进行特征字符定位包括：

优选地，所述生成模块根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

优选地，所述写入模块以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

优选地，所述数据模块对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：

本发明和现有技术相比，具有如下有益效果：

本发明的技术方案，采用发端发送PRBS序列，收端通过判断各通道上的PRBS特征字符来分别产生BUFFER写使能信号，利用该写使能信号分别将发端同一时间发出的数据写入各自通道BUFFER的同一地址，最终通过统一的BUFFER读操作达到多路数据对齐的效果。与业界目前主流的多路数据对齐技术相比，该方案由于采用了由特征字分别产生BUFFER写使能写入BUFFER的方法，可以有效的规避需要重新修改设计插入延时寄存器带来的数据对齐花费时间周期长，数据开销大的问题，并且采用统一进行BUFFER读操作读出多路数据的方法，解决了数据对齐效果不好的问题。使数据存储具有数据对齐速度快，花费开销少等特点，在数据接收恢复方面性能提升。

附图说明

图1为本发明实施例的多通道串行数据恢复方法的流程图；

图2为本发明实施例的多通道串行数据恢复装置的结构示意图；

图3为本发明实施例1数据存储板结构图；

图4为本发明实施例1FPGA样点分配图；

图5为本发明实施例1ADC数据发送格式图；

图6为本发明实施例1SERDES数据对齐原理图；

图7为本发明实施例1最慢帧头查找实现原理图；

图8为本发明实施例1DESKEW实现原理图。

具体实施方式

为使本发明的发明目的、技术方案和有益效果更加清楚明了，下面结合附图对本发明的实施例进行说明，需要说明的是，在不冲突的情况下，本申请中的实施例和实施例中的特征可以相互任意组合。

如图1所示，本发明实施例提供一种多通道串行数据恢复方法，包括：

S101、接收发送端通过各个数据通道发送的伪随机二进制PRBS序列；

S102、通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号；

S103、利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址。

所述方法之后还包括：

其中，所述PRBS序列为发送端向各个数据通道同时发送的。

本发明实施例中发送端发送PRBS序列；首先需要向各数据通道上同时发送PRBS序列，以免由于发送时间不对齐引入额外偏差；其次需要向各数据通道上发送相同的PRBS序列，这样可以统一接收端进行数据恢复时的查找帧头工作。

步骤S102中通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号。

步骤S103利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

对所述PRBS序列进行特征字符定位包括：

本发明实施例中根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

本发明实施例中以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

本发明实施例中对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：

本发明实施例在找出所有数据通道上的最慢的帧头并生成同步有效信号后，以各数据通道上查找到的第一个帧头的位置为该数据通道上的数据边界定位，并分别产生各数据通道的数据写使能信号，开始向各自的数据缓冲器中写入数据，以各个数据写使能信号为起始点，相同时刻的数据写入缓冲器的同一地址。此时，各数据通道写入BUFFER的数据是对齐的。

本发明实施例对所有数据通道对应的缓冲器同时进行读操作，每次读操作各缓冲器对应的同一地址，各次读操作地址进行递增或递减，去除由于多通道造成的偏移。

如图2所示，本发明实施例还提供一种多通道串行数据恢复装置，包括：

本发明实施例中的数据恢复装置还包括：

具体地，所述生成模块通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

所述写入模块利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

所述PRBS序列为发送端向各个数据通道同时发送的。

所述生成模块对所述PRBS序列进行特征字符定位包括：

所述生成模块根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

所述写入模块以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

所述数据模块对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：

实施例1

下面结合附图对技术方案的实施作进一步的详细描述：

在图3所示的数据经过多通道串行发送的恢复方法的实施例中，数据的发端即图3中的“信号输入”为ADC板。如图4所示，ADC板含8个子ADC，每个子ADC输出两个样值，每个样值的精度是8bit，所以每个子ADC在同一时间通过16路SERDES输出16bit数据，则ADC通过128路SERDES输出128bit数据。存储板结构如图5所示，存储板用4片FPGA接收ADC的128路数据，每片FPGA处理32路。

每路ADC发出的128路数据可以同时控制数据采样，因此128路数据在时间上是对齐的。但通过线缆传输和SERDES的接收，在4片FPGA之间以及每片FPGA内的32路SERDES之间都会引入一定的延时，产生数据不对齐，为保证数据合并后的正确性，必须对数据进行对齐。在发送端，通过16路SERDES传输的PRBS序列发送到FPGA，经过接收SERDES后单bit数据变成并行的8bit数据，每路SERDES的接收端对应自有的8bits自定义特征字序列。

如图6所示，FPGA首先接收从ADC采样板发送的PRBS-8序列，每路SERDES通道接收到PRBS-8码型数据后，通过查找特征字comma进行数据帧头定位。在查找到帧头后，将128路SERDES通道的帧头进行判断，找出同一时刻发出的128路帧头的最慢时刻的帧头。查找到最慢帧头后，产生一个同步写使能信号sync_wr_en，各路SERDES在sync_wr_en有效后的第一个帧头位置后停止特征字comma的查找并以当前帧头为边界定位数据边界，同时产生deskew_buf的写使能信号，开始往deskew_buf写数据，相同时刻的值对应写到各自deskew_buf同一地址，此时各路SERDES写入deskew_buf的数据是对齐的。最后通过对128个deskew_buf统一进行读操作，实现128路SERDES数据的去skew。

第一步首先各FPGA首先找出其内部32路SERDES的最慢的帧头，为保证正确性，在查找时需连续进行判断，只有连续16次判断该帧头为最慢帧头时才确认其为最慢帧头。第二步为各FPGA找到各自最慢帧头后，进行一定的处理使其满足CPLD的采样要求，通过等长线送给CPLD，CPLD只需对这4个最慢帧头进行判断就可找到128路SERDES通道的最慢帧头，如图7所示。找到最慢的帧头后，CPLD产生同步写使能信号sync_wr_en下发给4片FPGA控制各FPGA数据写入deskew_buf。

各FPGA内实现deskew处理如图8示。dsc_chan模块用于完成deskew功能，通过子模块aln_posi_sel、dsc_ctrl和deskew_buf实现；remap_buf模块用于将去skew后的数据进行重新组合恢复ADC采样点的值；dsc_fpga_ctrl模块用于控制dsc_chan模块和remap_buf模块；comma_sel模块用于对32路数据的帧头进行判断，找出同一时刻的最慢的帧头。在接收到CPLD发送的cpuif_aln_s信号后，dsc_fpga_ctrl模块使aln_en信号有效，aln_posi_sel子模块开始对接收到的数据进行comma自己查找并输出一个时钟周期宽度的帧头指示信号comma_indt给comma_sel模块和同级子模块dsc_ctrl。comma_sel模块对32路数据的帧头进行判断，若连续16次都判断某一路均为最晚，确定该路为最晚帧头送给CPLD。CPLD判断完128路数据的最晚帧头后，输出cpld_sync_s信号给FPGA，该信号经过dsc_fpga_ctrl模块处理输出sync_wr_en信号。dsc_ctrl子模块判断sync_wr_en有效后的第一个帧头，产生deskew_buf的写使能，同时控制aln_posi_sel子模块停止帧头查找，并按当前字节位置输出数据给deskew_buf。deskew_buf的写使能有效后，写地址开始增加，将接收的数据写入255x8bits的buf。由于128路SERDES数据的skew不超过并行数据的10个时钟周期，所以在FPGA1的第1路deskew_buf的写地址大于10时输出deskew_rd_s信号给CPLD，通知其此时可对128路deskew_buf进行读操作。CPLD输出deskew_rd_en给各FPGA，dsc_fpga_ctrl模块输出deskew_rd，各路deskew_buf读地址开始递增将数据读出，实现去skew。

去skew后，将32路数据按ADC发送顺序进行重组，恢复ADC样点值并写入remap_buf。remap_buf同样为255x8bits的buf，写地址同步于deskew_buf的读地址。待接收到CPLD发送的data_store_s信号后，开始将数据读出写进DDR3内存。

虽然本发明所揭示的实施方式如上，但其内容只是为了便于理解本发明的技术方案而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭示的核心技术方案的前提下，可以在实施的形式和细节上做任何修改与变化，但本发明所限定的保护范围，仍须以所附的权利要求书限定的范围为准。

Claims

1.一种多通道串行数据恢复方法，其特征在于，包括：

接收发送端通过各个数据通道发送的伪随机二进制PRBS序列；

通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号；

2.如权利要求1所述的数据恢复方法，其特征在于：所述方法之后还包括：

3.如权利要求1所述的数据恢复方法，其特征在于：通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

4.如权利要求1所述的数据恢复方法，其特征在于：利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

5.如权利要求1所述的数据恢复方法，其特征在于：所述PRBS序列为发送端向各个数据通道同时发送的。

6.如权利要求3所述的数据恢复方法，其特征在于：对所述PRBS序列进行特征字符定位包括：

7.如权利要求6所述的数据恢复方法，其特征在于：根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

8.如权利要求7所述的数据恢复方法，其特征在于：以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

9.如权利要求8所述的数据恢复方法，其特征在于：对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：

10.一种多通道串行数据恢复装置，其特征在于：包括：

11.如权利要求10所述的数据恢复装置，其特征在于：还包括：

12.如权利要求10所述的数据恢复装置，其特征在于：所述生成模块通过判断各通道上的PRBS特征字符生成缓冲器同步有效信号包括：

对所述PRBS序列进行特征字符定位；

13.如权利要求10所述的数据恢复装置，其特征在于：所述写入模块利用所述同步有效信号分别将发送端相同时刻发出的数据写入各自通道缓冲器的同一地址包括：

14.如权利要求10所述的数据恢复装置，其特征在于：所述PRBS序列为发送端向各个数据通道同时发送的。

15.如权利要求12所述的数据恢复装置，其特征在于：所述生成模块对所述PRBS序列进行特征字符定位包括：

16.如权利要求15所述的数据恢复装置，其特征在于：所述生成模块根据所有数据通道中延时最大的数据通道收到所述PRBS序列的时刻，生成缓冲器同步有效信号包括：

17.如权利要求16所述的数据恢复装置，其特征在于：所述写入模块以所述同步有效信号为起始点，将所有数据通道的相同时刻的数据写入所述数据通道对应的缓冲器的同一地址包括：

18.如权利要求17所述的数据恢复装置，其特征在于：所述数据模块对所有数据通道对应的缓冲器进行读操作，获得所有数据通道的数据包括：