CN104281546A - 无线通信装置及方法 - Google Patents

Abstract

公开了一种无线通信装置及方法。一种在无线通信网络中使用的传输节点，包括：用于将辅助数据发射到所述传输节点中的第二CPRI单元的第一CPRI单元。存储器单元存储所述辅助数据中的控制字数据。存储器写入块被连接在所述第一CPRI单元和所述存储器单元之间，用于基于从所述第一CPRI单元接收的第一集合的帧定时信号来将所述控制字数据写入到所述存储器单元。存储器读取和合并块被连接到所述存储器单元，用于基于第二集合的帧定时信号来读取存储在所述存储器单元中的所述控制字，并且将所述控制字数据和IQ数据合并，以及将合并辅助数据发射到所述第二CPRI单元。

Description

无线通信装置及方法

技术领域

本发明涉及无线通信方法及装置，更具体地说，涉及在具有经由通用公共无线接口(CPRI)的菊花链的系统的上行链路路径中的两个相邻节点之间同步并转发控制信息的方法。

背景技术

CPRI是行业标准，旨在定义无线电设备控制器(REC)和无线电设备(RE)之间的基站接口的规范说明。图1显示了链100的拓扑结构，其中链100包括经由CPRI接口连接的若干节点(102a-102d)。节点102a是REC节点，节点102d是RE节点，节点102b和102c可以是REC节点或RE节点。如节点102b中所示的，为了支持CPRI菊花链配置，每个节点都具有通过其辅助接口106a和106b连接的一对CPRI单元104a和104b。链100可以位于一个传输节点(例如，eNodeB或中继节点)或跨越一个以上的传输节点。

在下行链路传输中，包括同步字、基本帧编号和超高帧编号的定时流108跨越链100传播，并且包括IQ数据和控制字的下行链路数据流110跟随定时流108，而在上行链路传输中，定时流108以点对点的方式从一个节点发射到另一个节点，而当从一个CPRI单元发射到一个REC或RE节点内的另一个CPRI单元的时候，包括IQ数据和控制字的上行链路数据流112不跟随定时流108。因此，例如，在REC或RE节点102b中，在上行链路传输中的两个CPRI单元104a和104b之间存在定时差，这对于将来自下行链路节点102c的控制字无缝转发到上行链路节点102a产生了问题。

因此，期望在将控制字转发到链中的下一个节点之前，将控制字和上行链路传输中的定时流同步。

附图说明

通过参照优选实施例的以下说明书和附图，本发明连同其中的目标和优点，或可被更好地理解，在附图中：

图1是显示了链的拓扑结构的示意方框图，其中该链包括经由CPRI接口连接的若干节点；

图2显示了CPRI协议的帧层级和符号索引；

图3根据本发明的一个实施例，是RE/REC节点的示意方框图；

图4根据本发明的一个实施例，是说明了在经由CPRI单元的链中连接的两个相邻节点之间同步和转发控制信息的方法的流程图。

具体实施方式

结合附图在下面陈述的详细说明书旨在作为本发明当前优选实施例的说明书，并且不旨在表示本发明被实践的唯一形式。应了解，相同或等同功能或可通过旨在被包括在本发明精神和范围内的不同实施例来完成。在附图中，相似符号被用于表示相似元件。而且，术语“包括”或其任何其它变化形式旨在涵盖非排他性内容，例如包括一列元件或步骤的模块、电路、器件组件、结构以及方法步骤不仅仅包括这些元件但可能包括其它没有明确列出的或是这些模块、电路、器件组件、或方法固有的元件。由“包括”进行的元件或步骤，没有更多的限制，不排除包括元件或步骤的附加相同元件或步骤的存在。

在一个实施例中，本发明提供了一种用于在无线通信网络中的链中使用的传输节点。所述传输节点包括具有用于将辅助数据发射到所述传输节点中的第二CPRI单元的第一辅助接口的第一CPRI单元，其中所述辅助数据包括控制字数据和IQ数据。所述传输节点还包括：用于存储所述控制字数据的存储器单元；被连接在所述第一辅助接口和所述存储器单元之间的存储器写入块，用于基于从所述第一辅助接口接收的第一集合的帧定时信号将所述控制字数据写入到所述存储器单元；以及，被连接到所述存储器单元的存储器读取和合并块，用于基于第二集合的帧定时信号读取存储在所述存储器单元中的所述控制字并且将所述控制字数据和来自所述第一辅助接口的所述IQ数据合并，其中所述第二CPRI单元包括被连接到所述读取和合并块的第二辅助接口，用于接收合并辅助数据。

在另一个实施例中，本发明提供了一种操作在无线通信网络中的链中使用的传输节点的方法。所述方法包括：基于从所述第一辅助接口接收的第一集合的帧定时信号，将从第一CPRI单元的第一辅助接口发射的辅助数据中的控制字数据写入到存储器单元，其中所述辅助数据包括所述控制字数据和IQ数据。所述方法还包括：基于从所述传输节点中的第二CPRI单元的第二辅助接口接收的第二集合的帧定时信号，读取存储在所述存储器单元中的所述控制字数据；将从所述存储器单元中读取的所述控制字数据和从所述第一辅助接口接收的所述IQ数据合并；以及将合并辅助数据发射到所述第二辅助接口。

现在参照图2，图2是说明了CPRI协议中的帧层级和符号索引的示意图。基本帧具有16个字，索引为W＝0...15；256个时分复用基本帧，索引为X＝0...255，形成了超高帧；以及，对于无线电帧的150个超高帧，索引为Z＝0...149。无线电帧是要在由RE节点或REC节点提供的无线电区域(小区或扇区)上发射和接收的帧。基本帧的持续时间大约是260.4ns。因此，无线电帧的持续时间为10ms。

正如上面所提到的，基本帧具有16个字，W＝0...15。在索引W＝0的字是用于控制字的，其余字(W＝1...15)专用于U平面同相和正交相位(IQ)数据传送(IQ数据块)。控制字数据的长度依赖于CPRI链路速率。在基本帧中，字内的每个字节(8比特)通过索引Y来寻址。因此，在614.4Mb/s的最小CPRI链路速率时，Y＝0，这意味着基本帧具有128比特，其中8比特用于控制字数据，其余120比特是IQ数据比特，而在9830.4Mb/秒的最大CPRI链路速率时，Y＝0...15，这意味着基本帧总共具有2048比特，其中128比特用于控制字数据，其余1920比特是IQ数据比特。在9830.4Mb/s的最大CPRI链路速率时，在超高帧中总共具有32768比特用于控制字数据。

参照图3，根据本发明的一个实施例，RE/REC节点300包括第一CPRI单元104a和第二CPRI单元104b。第一CPRI单元104a具有第一辅助接口106a，用于将辅助数据发射到第二CPRI单元104b的第二辅助接口106b。辅助数据包括控制字数据和IQ数据。RE/REC节点300还包括用于存储控制字数据的存储器单元302。例如，存储器单元302是大小为256X128或1024x32的缓冲先入先出(FIFO)，以保持来自第一CPRI单元104a的控制字数据，因此FIFO足够深使得以9830.4Mb/s的最大CPRI链路速率将所有控制字数据存储在一个超高帧中。存储器单元302可以是RE/REC节点300的存储器(例如，ROM、RAM或闪存存储器)的一部分。

存储器写入块304被连接在第一辅助接口106a和存储器单元302之间，用于基于从第一辅助接口106a接收的第一集合的帧定时信号310，将从第一辅助接口106a接收的原始辅助数据308中的控制字数据306写入到存储器单元302。

在一个优选实施例中，存储器写入块304包括被连接到第一辅助接口106a的第一定时和管理逻辑单元312以及被连接到第一定时和管理逻辑单元312、第一辅助接口106a和存储器单元302的存储器写入接口314。

第一定时和管理逻辑单元312从第一辅助接口106a接收第一集合的帧定时信号310，并基于第一集合的帧定时信号310生成存储器写入信号316。

在一个优选实施例中，第一集合的帧定时信号310包括用于指示第一CPRI单元104a已同步到链100中的下行链路节点的第一同步状态信号310a，以及指示用于检测辅助数据中的控制字数据的第一CPRI单元104a中的当前分段编号的第一分段编号310b。

分段是在具有一定长度的基本帧的比特组块。例如，分段被定义为具有32比特的长度，因此在9830.4Mb/s的最大CPRI链路速率的基本帧中具有64个分段，其中最初的4个分段是控制字数据，其余60个分段是IQ数据。第一分段编号从1开始，CPRI单元104a对分段编号进行计数，并给第一定时和管理逻辑单元312提供第一分段编号310b。

当第一CPRI单元104a已经与链100中的下行链路节点同步并且已经检测到第一CPRI单元104a中的原始辅助数据308中的控制数据306的时候，第一定时和管理逻辑单元312利用存储器写入信号316指令存储器写入接口314将控制数据306写入到存储器单元302。在一个优选实施例中，控制字数据306是通过将第一分段编号310b和预定分段编号进行比较而被检测的。预定分段编号被设置为基本帧中的控制字数据中的分段编号，因此，如果第一分段编号310b小于或等于预定分段编号，当前数据是控制字数据。第一定时和管理逻辑单元312可以是RE/REC节点300的处理器的一部分，或是硬件块，所述硬件块包括用于将第一分段编号310b和预定分段编号进行比较的第一比较器和用于选通第一比较器的输出信号和第一同步状态信号的门。

基于从第一定时和管理逻辑单元312接收的存储器写入信号316，存储器写入接口314将控制字数据306写入到存储器单元302。存储器写入接口314可以是RE/REC节点300的处理器的一部分。

RE/REC节点300还包括被连接在第二CPRI单元104b的第二辅助接口106b和存储器单元302之间的存储器读取和合并块320，用于基于第二集合的帧定时信号322读取存储在存储器单元302中的控制字数据306，将控制字数据和来自第一辅助接口106a的原始辅助数据306中的IQ数据合并，以及将合并最终辅助数据324提供给第二辅助接口106b。

在一个优选实施例中，存储器读取和合并块314包括：被连接到第二辅助接口106b的第二定时管理逻辑单元326；被连接在第二定时和管理逻辑单元326和存储器单元302之间的存储器写入接口328；以及被连接到存储器写入接口328、第一辅助接口106a和第二辅助接口106b的合并逻辑单元330。

第二定时和管理逻辑单元326从第二辅助接口106b接收第二集合的帧定时信号322，并基于第二集合的帧定时信号322生成存储器读取信号332。

在一个优选实施例中，第二集合的帧定时信号322包括用于指示第二CPRI单元104b已与链100中的上行链路节点同步的第二同步状态信号以及指示用于检测合并最终辅助数据324中的控制字数据的第二CPRI单元104b中的当前分段编号的第二分段编号322b。

当第二CPRI单元104b已经与链100中的上行链路节点同步并且已经检测到第二CPRI单元104b中的辅助数据中的控制字数据的时候，第二定时和管理逻辑单元326利用存储器读取信号332指令存储器读取接口328从存储器单元302读取控制数据306。在一个优选实施例中，控制字数据306是通过将第二分段编号322b和预定分段编号进行比较而被检测的。如果第二分段编号322b小于或等于预定分段编号，当前数据是控制字数据。

第二定时和管理逻辑单元326可以是RE/REC节点300的处理器的一部分，或是硬件块，所述硬件块包括用于将第二分段编号322b和预定分段编号进行比较的第二比较器和用于选通第二比较器的输出信号和第二同步状态信号的门。

基于从第二定时和管理逻辑单元332接收的存储器读取信号332，存储器读取接口328读取存储在存储器单元302中的控制字数据306。存储器读取接口328可以是RE/REC节点300的处理器的一部分。

合并逻辑单元330将来自存储器读取接口328的控制字数据306和来自第一辅助接口106a的原始辅助数据306中的IQ数据合并，并且将合并最终辅助数据324提供给第二辅助接口106b。

图4是说明了在具有经由CPRI的菊花链的系统的上行链路路径中的两个相邻节点之间同步和转发控制字数据的方法的流程图。

方法400开始于步骤402，基于从第一辅助接口接收的第一集合的帧定时信号，将从第一CPRI单元的第一辅助接口发射的辅助数据中的控制字数据写入到存储器单元，其中正如图2所讨论的，所述辅助数据包括控制字数据和IQ数据。

在一个优选实施例中，存储器单元302是大小为256X128或1024x32的缓冲先入先出(FIFO)，以保持来自第一CPRI单元的传入控制字数据，因此FIFO足够深使得以9830.4Mb/s的最大CPRI链路速率将所有控制字数据存储在一个超高帧中。存储器单元可以是RE/REC节点的存储器(例如，ROM、RAM或闪存存储器)的一部分。

在一个优选实施例中，存储器写入信号基于第一集合的帧定时信号被生成，用于指令将控制字数据写入到存储器单元。

在一个优选实施例中，第一集合的帧定时信号包括用于指示第一CPRI单元已同步到链中的下行链路节点的第一同步状态信号，以及指示用于检测辅助数据中的控制字数据的第一CPRI单元中的当前分段编号的第一分段编号。

分段是在具有一定长度的基本帧的比特组块。例如，分段被定义为具有32比特的长度，因此在9830.4Mb/s的最大CPRI链路速率的基本帧中具有64个分段，其中最初的4个分段是控制字数据，其余60个分段是IQ数据。第一分段编号从1开始，CPRI单元104a对分段编号进行计数并给第一定时和管理逻辑单元312提供第一分段编号。

当第一CPRI单元已经与链中的下行链路节点同步并且已经检测草第一CPRI单元中的辅助数据中的控制字数据的时候，存储器写入信号被生成。在一个优选实施例中，辅助数据中的控制字数据是通过将辅助数据中的当前分段编号和预定分段编号进行比较而被检测的，其中预定分段编号被设置为基本帧中的控制字数据的分段编号，因此，如果第一分段编号小于或等于预定分段编号，当前数据是控制字数据。

在步骤404，基于从第二CPRI单元的第二辅助接口接收的第二集合的帧定时信号，来读取存储在存储器单元中的控制字数据。

在一个优选实施例中，存储器读取信号基于第二集合的帧定时信号被生成，用于指令从存储器单元读取控制字数据。

在一个优选实施例中，第二集合的帧定时信号包括用于指示第二CPRI单元已同步到链中的上行链路节点的第二同步状态信号，以及指示用于检测辅助数据中的控制字数据的第二CPRI单元中的当前分段编号的第二分段编号。

当第二CPRI单元已经与链中的上行链路节点同步并且已经检测到第二CPRI单元中的辅助数据中的控制字数据的时候，存储器读取信号被生成。在一个优选实施例中，辅助数据中的控制字数据是通过将辅助数据中的当前分段编号和预定分段编号进行比较而被检测的，其中预定分段编号被设置为基本帧中的控制字数据的分段编号，因此，如果第二分段编号小于或等于预定分段编号，当前数据是控制字数据。

在步骤406，从存储器单元读取的控制字数据与从第一辅助接口接收的辅助数据中的IQ数据合并。

在步骤408，合并辅助数据被发射到第二辅助接口。

提出本发明优选实施例的说明书是为了说明和描述，而不旨在是详尽的或将本发明限于所公开的形成。本领域所属技术人员应了解，在不脱离其中的宽发明概念的情况下，可以做出修改。因此，应了解，本发明并不限于所公开的实施例，而是涵盖了由附属权利要求所定义的本发明精神和范围内的修改。

Claims (14)

1.一种用于在无线通信网络的链中使用的传输节点，包括：

第一CPRI单元，所述第一CPRI单元包括第一辅助接口，所述第一辅助接口用于将辅助数据发射到所述传输节点中的第二CPRI单元，其中，所述辅助数据包括控制字数据和IQ数据；

存储器单元，所述存储器单元用于存储所述控制字数据；

存储器写入块，所述存储器写入块被连接在所述第一辅助接口和所述存储器单元之间，用于基于从所述第一辅助接口接收的第一集合的帧定时信号，来将所述控制字数据写入到所述存储器单元；以及

存储器读取和合并块，所述存储器读取和合并块被连接到所述存储器单元，用于基于第二集合的帧定时信号来读取存储在所述存储器单元中的所述控制字，以及将所述控制字数据和来自所述第一辅助接口的所述IQ数据合并，

其中，所述第二CPRI单元包括第二辅助接口，所述第二辅助接口被连接到所述存储器读取和合并块，用于接收合并辅助数据。

2.权利要求1所述的传输节点，其中，所述存储器写入块包括：

存储器写入接口，所述存储器写入接口被连接在所述第一辅助接口和所述存储器单元之间，用于基于存储器写入信号来将所述控制字数据写入到所述存储器单元；以及

第一定时和管理逻辑单元，所述第一定时和管理逻辑单元被连接在所述第一辅助接口和所述存储器写入接口之间，用于接收所述第一集合的帧定时信号，以及基于所述第一集合的帧定时信号来生成所述存储器写入信号。

3.根据权利要求2所述的传输节点，其中，所述第一集合的帧定时信号包括：

第一同步状态信号，所述第一同步状态信号用于指示所述第一CPRI单元已同步到所述链中的下行链路节点；以及

第一分段编号，所述第一分段编号用于检测所述第一CPRI单元中的所述辅助数据中的所述控制字数据。

4.根据权利要求3所述的传输节点，其中，当所述第一CPRI单元已经与所述链中的所述下行链路节点同步并且已经检测到所述辅助数据中的所述控制字数据的时候，所述第一定时和管理逻辑单元利用所述存储器写入信号来指令所述存储器写入接口将所述控制数据写入到所述存储器单元。

5.根据权利要求1所述的传输节点，其中，所述存储器读取和合并块包括：

存储器读取接口，所述存储器读取接口被连接到所述存储器单元，用于基于存储器读取信号来读取存储在所述存储器单元中的所述控制字数据；

合并逻辑单元，所述合并逻辑单元被连接到所述存储器读取接口和所述第一辅助接口，用于将从所述存储器读取接口接收的所述控制字数据和从所述第一辅助接口发射的所述IQ数据合并；以及

第二定时和管理逻辑单元，所述第二定时和管理逻辑单元被连接在所述第二辅助接口和所述存储器读取接口之间，用于基于从所述第二辅助接口接收的所述第二集合的帧定时信号来生成所述存储器读取信号。

6.根据权利要求5所述的传输节点，其中，所述第二集合的帧定时信号包括：

第二同步状态信号，所述第二同步状态信号用于指示所述第二CPRI单元已经与所述链中的上行链路节点同步；以及

第二分段编号，所述第二分段编号用于检测所述辅助数据中的所述控制字数据。

7.根据权利要求6所述的传输节点，其中，当所述第二CPRI单元已经与所述链中的所述上行链路节点同步并且已经检测到所述辅助数据中的所述控制数据的时候，所述第二定时和管理逻辑单元利用所述存储器读取信号来指令所述存储器读取接口从所述存储器单元读取所述控制数据。

8.根据权利要求1所述的传输节点，其中，所述存储器单元包括多个寄存器，所述多个寄存器被配置成双端口FIFO堆栈。

9.一种操作传输节点的方法，所述传输节点用于在无线通信网络中的链中使用，所述方法包括：

基于从第一CPRI单元的第一辅助接口接收的第一集合的帧定时信号，将从所述第一辅助接口发射的辅助数据中的控制字数据写入到存储器单元，其中，所述辅助数据包括所述控制字数据和IQ数据；

基于从所述传输节点中的第二CPRI单元的第二辅助接口接收的第二集合的帧定时信号，读取存储在所述存储器单元中的所述控制字数据；

将从所述存储器单元读取的所述控制字数据和从所述第一辅助接口接收的所述IQ数据合并；以及

将合并辅助数据发射到所述第二辅助接口。

10.根据权利要求9所述的方法，其中，存储器写入信号是基于所述第一集合的帧定时信号被生成，用于指令将所述控制字数据写入到所述存储器单元。

11.根据权利要求10所述的方法，其中，所述第一集合的帧定时信号包括：

第一同步状态信号，所述第一同步状态信号用于指示所述第一CPRI单元已同步到所述链中的下行链路节点；以及

第一分段编号，所述第一分段编号用于检测所述辅助数据中的所述控制字数据，其中，当所述第一CPRI单元已同步到所述链中的所述下行链路节点并且已经检测到所述辅助数据的所述控制字数据的时候，生成所述存储器写入信号。

12.根据权利要求9所述的方法，其中，存储器读取信号是基于所述第二集合的帧定时信号被生成，用于指令从所述存储器单元读取所述控制字数据。

13.根据权利要求12所述的方法，其中，所述第二集合的帧定时信号包括：

第二同步状态信号，所述第二同步状态信号用于指示所述第二CPRI单元已同步到所述链中的上行链路节点；以及

第二分段编号，所述第二分段编号用于检测所述辅助数据中的所述控制字数据，其中，当所述第二CPRI单元已同步到所述链中的所述上行链路节点并且已经检测到所述辅助数据中的所述控制数据的时候，生成所述存储器读取信号。

14.根据权利要求9所述的方法，其中，所述存储器单元包括多个寄存器，所述多个寄存器被配置成双端口FIFO堆栈。