JP2002169771A

JP2002169771A - 低レーテンシ高速伝送システム

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Publication number: JP2002169771A
Application number: JP2000369354A
Authority: JP
Inventors: Toshio Tanahashi; 俊夫棚橋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-12-05
Filing date: 2000-12-05
Publication date: 2002-06-14
Anticipated expiration: 2020-12-05
Also published as: JP3557612B2; US20020067785A1; US6968025B2; FR2817688A1

Abstract

(57)【要約】【課題】複数の伝送路を使用する高速伝送システムにお
いて、データ信号をデータ変換せずに、高伝送効率、か
つ低伝送用クロック周波数で大容量のデータ伝送を行
う。【解決手段】第１のトランスミッタ回路２００，複数の
伝送路８００および受信側の第１のデータ処理回路６０
０の他に、データ信号のサンプリングクロックのタイミ
ングを調整するＤＬＬ回路６２０を調整させるために、
第２のトランスミッタ回路３００，伝送路９００および
第２のデータ処理回路７００を設置し、第２の特定信号
列が送出されたとき、第２のデータ処理回路７００から
調整開始信号を分配させ、調整信号列により、第１のデ
ータ処理回路６００のＤＬＬ回路６２０の調整を行わ
せ、データ信号に第１の特定信号列が検出された次のビ
ットからデータをｍアドレスｎビットＦＩＦＯ回路６６
０に書き込み、同時に第２のデータ処理回路７００にき
た第３の特定信号列からシステムクロックに同期したリ
ードアドレスを発生することによりデータの復元を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置に使
用される低レーテンシ高速伝送システムに関し、特に高
速に広帯域のデータ伝送を必要とする複数のプロセッサ
間やプロセッサとメモリ間のデータ伝送に使用する伝送
システムにおいて複数の伝送路を使用してシリアルデー
タ信号を伝送する高速伝送システムの改良に関する。

【０００２】

【従来の技術】従来、この種の広帯域の高速伝送システ
ムは、一般的に、複数の伝送路を並列に使用して、同期
したクロックを持つ装置間を１周期または複数周期でパ
ラレルデータ信号の伝送を行っていた。

【０００３】近年、より広帯域の伝送が要求されるよう
になり、並列信号数が増加し、ＬＳＩ（ＬａｒｇｅＳ
ｃａｌｅｄＩｎｔｅｇｒａｔｉｏｎ）の入出力信号数
が大幅に増加するに従って、信号数の削減が要請されて
いる。

【０００４】この要請に応えるために、例えば、Ｈｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅＰａｒａｌｌｅｌＩｎｔ
ｅｒｆａｃｅ６４００Ｍｂｉｔ／ｓＰｈｙｓｉｃａ
ｌＬａｙｅｒ（ＨＩＰＰＩ―６４００―ＰＨＡＮＳ
ＩＸ３ｘｘｘ．１９９ｘ）に開示されているように、
シリアルデータ信号を複数の伝送路を使用して高速かつ
広帯域に伝送することが提案されている。高速に動作す
るデータを正しく受け取るためには、ケーブル等の伝送
媒体により歪んだ伝送波形となるデータ信号を、アイと
呼ばれる狭いデータの確定領域においてサンプリングす
る必要がある。そのために、常に変化する立ち上がりま
たは立ち下がりの位相変化を常時監視し、ＰＬＬ（Ｐｈ
ａｓｅＬｏｃｋｅｄＬｏｏｐ）を使用してデータの
変化点の中心にサンプリングクロックを調整し、データ
を受け取るようにする。しかし、この先行技術文献に開
示された手法は、図１４に示すように、データ信号４ビ
ットに１ビットを付加し、１と０との割合が等しくなる
ように信号を反転させることにより、連続した０や１の
発生を抑え、常時変化させるようにしている。

【０００５】また、単数の伝送路であるが、ファイバー
チャネル（ＡＮＳＩＸＴ１１ＦｉｂｅｒＣｈａｎ
ｎｅｌＰｈｙｓｉｃａｌａｎｄＴｒａｎｓｍｉｓ
ｓｉｏｎＰｒｏｔｏｃｏｌ）のように連続した１や０
の個数を減らすために８ビットを１０ビットに変換する
ことも行われている。

【０００６】たとえば、特開平１１−３４０８３９号公
報には、送信側にパラレルデータ信号に同期信号を付加
してシリアルデータ信号に変換するセパレータビット付
加並直列変換手段を設け、受信側にシリアルデータ信号
をセパレータビットを除去してパラレルデータ信号に変
換するセパレータビット削除直並列変換手段を設けるよ
うにしたパラレル信号シリアル伝送装置が開示されてい
る。

【０００７】また、特開２０００−２１６７４４号公報
には、パラレルデータの特定の期間に同期コードを付加
する同期コード付加手段と、同期コードが付加されたパ
ラレルデータをシリアルデータに変換するパラレル／シ
リアル変換手段とを有するデータ伝送装置が開示されて
いる。

【０００８】

【発明が解決しようとする課題】ところが、上述したよ
うな従来の技術では、たとえばデータ４ビット（または
８ビット）に対してセパレータ１ビット（または２ビッ
ト）を付加することから、伝送したデータ信号の８０％
が実効データであり、同じデータ量を伝送するために
は、１．２５倍の回路量およびデータ線路を使用する
か、伝送速度を１．２５倍にする必要があるという問題
点があった。

【０００９】また、１と０との割合が同じになるように
４ビット（または８ビット）のデータを５ビット（また
は１０ビット）に変換するための時間，および受け取っ
た５ビット（または１０ビット）のデータを４ビット
（または８ビット）に変換する時間が必要なため、伝送
するデータが入力されてから、受け取った側が元のデー
タ信号に戻して出力するまでの時間（以下、レーテンシ
と呼ぶ）がかかり、高速に伝送できるが、データとして
使用するためには時間が遅くなるという問題点があっ
た。

【００１０】しかし、４ビット（または８ビット）を５
ビット（または１０ビット）に変換しない場合には冗長
のビットを持たず、データ信号は任意の値をとるため、
特定信号列をデータの開始とする手段が採れず、かつ
１，０に変化することが保証できないために、常時サン
プリングクロックを調整することができないという課題
が発生する。

【００１１】本発明の主な目的は、複数の伝送路を使用
し、各々の伝送回路において、システムクロックを使用
して送られて来たパラレルデータ信号をシリアルデータ
信号に変換して伝送し、複数の伝送路にて伝送されたた
め、到達時間が異なったデータ信号に対し、受信側にて
伝送回路毎にサンプリングクロックをデータの中心に調
整してサンプリングするとともに、シリアルデータ信号
をパラレルデータ信号に変換し、システムクロックに同
期させて元のデータ信号を復元する高速伝送システムに
おいて、データ信号に余分なビットを付加せずに、伝送
データ信号に占める実効データ信号の割合を大きくする
ことにより、少ない回路量と低い伝送速度とを使用し、
最大の伝送容量を実現するとともにレーテンシを最小に
した低レーテンシ高速伝送システムを提供することにあ
る。

【００１２】

【課題を解決するための手段】本発明の低レーテンシ高
速伝送システムにおける課題を解決するための手段およ
び本発明の特徴について、図１および図２を参照して示
す。

【００１３】本発明の低レーテンシ高速伝送システム
は、複数の伝送路８００と；送信側において、入力パラ
レルデータ信号を分割して該入力パラレルデータ信号を
作成したシステムクロックＣＬＫＳＹＳまたは同じ周波
数のクロックによりデータを受け取るｎビットレジスタ
２１０と、システムクロックＣＬＫＳＹＳに同期したｎ
／２逓倍の周波数の伝送用クロックまたは伝送用クロッ
クを分周したクロックを用いてｎビットレジスタ２１０
の出力をシリアルデータ信号に変換するパラレル−シリ
アル変換回路(ｎ／２：１マルチプレクサ２２０および
２：１マルチプレクサ２３０）と、１データ分前のデー
タ信号と異なるときにドライバ２４０の出力振幅を大き
くし、同じときに小さくするプリエンファシス機能を制
御するプリエンファシス制御回路２３０（以下、図にお
いて同一ブロックで示される複数の回路については、同
一符号を付して説明する）と、プリエンファシス制御回
路２３０の出力に従いプリエンファシスしたデータ信号
を発生するドライバ２４０を含む複数の第１のトランス
ミッタ回路２００と；受信側において、第１のトランス
ミッタ回路２００で使用した伝送用クロックに同期した
システムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数で
ある伝送用クロックを入力とするＤＬＬ回路６２０の出
力とデータ信号とを比較し、データの中心にサンプリン
グタイミングを有するようにサンプリングクロックを調
整するＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回
路の一種であるＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬ
ｏｏｐ）回路６２０と、シリアルデータ信号をサンプリ
ングクロックによりサンプリングしてパラレルデータ信
号に変換するサンプラ＆シリアル−パラレル変換回路
（サンプラ＆１：２デマルチプレクサ６３０および１：
ｎデマルチプレクサ６４０）と、調整開始信号がきたと
きに、ＤＬＬ回路６２０の調整開始および調整終了を指
示する調整制御信号ｓｔｒｔをリセットし、先頭ビット
位置を記憶したフリップフロップのホールドを解除し、
第１の特定信号列とシリアル−パラレル変換回路の出力
とを比較し、調整制御信号ｓｔｒｔがリセットされてい
るときに、一致した場合に調整制御信号ｓｔｒｔをセッ
トし、先頭ビット位置を記憶してホールドする第１の頭
出し検出回路６５０と、リセットされた調整制御信号ｓ
ｔｒｔにより出力を無効にし、調整制御信号ｓｔｒｔが
セットされたときに、第１の頭出し検出回路６５０の先
頭ビット位置の記憶結果に従い、一致した信号列の次の
ビットからｎビットをｎビット毎にデータとして出力す
る整列化回路６５０と、調整制御信号ｓｔｒｔがリセッ
トのときに停止し、セットのときにアドレス０からアド
レス（ｍ−１）までを循環するライトアドレスを発生す
るライトアドレス発生回路６６１（図１０参照）と、ラ
イトアドレス発生回路６６１の出力に従い、指示された
ライトアドレスに整列化回路６５０の出力を順次書き込
むｍアドレスｎビットＦＩＦＯ回路６６０と、システム
クロックＣＬＫＳＹＳに同期してリードアドレスにより
指定されたアドレスのｍアドレスｎビットＦＩＦＯ回路
６６０に書かれたデータ信号を選択するｍウェイｎビッ
トマルチプレクサ６７０と、ｍウェイｎビットマルチプ
レクサ６７０の出力を書き込むｎビットレジスタ６８０
とから構成される複数の第１のデータ処理回路６００と
を備える高速伝送システムに；第１のトランスミッタ回
路２００から無効データ列，確実に１，０に変化する調
整信号列，および第１の特定信号列が出るとき、無効デ
ータ列と第２の特定信号列との開始時期が同じ、第１の
特定信号列と第３の特定信号列との終了時期が同じよう
に、第２の特定信号列，確実に１，０に変化する調整信
号列，および第３の特定信号列を発生する調整制御論理
回路４００と、第１のトランスミッタ回路２００と同じ
回路構成で、調整制御論理回路４００の出力信号を受け
取るｎビットレジスタ３１０と、ｎビットレジスタ３１
０の出力をシリアルデータ信号に変換するパラレル−シ
リアル変換回路(ｎ／２：１マルチプレクサ３２０およ
び２：１マルチプレクサ３３０）と、１データ分前のデ
ータ信号と異なるときにドライバ３４０の出力振幅を大
きくし、同じときに小さくするプリエンファシス機能を
制御するプリエンファシス制御回路３３０と、プリエン
ファシス制御回路３３０の出力に従いプリエンファシス
したデータ信号を発生するドライバ３４０とを含む第２
のトランスミッタ回路３００と；第１のデータ処理回路
６００と同じ、ＤＬＬ回路７２０，サンプラ＆シリアル
−パラレル変換回路（サンプラ＆１：２デマルチプレク
サ７３０および１：ｎデマルチプレクサ７４０）と、シ
リアル−パラレル変換回路の出力と第２の特定信号列と
を比較し、一致したときにＤＬＬ回路６２０，７２０の
調整を指示する一定のパルス幅の調整開始信号を作成し
て第１のデータ処理回路６００に分配し、調整終了信号
をリセットし、シリアル−パラレル変換回路の出力と第
３の特定信号列とを比較し、一致したときに調整終了信
号をセットする第２の頭出し検出回路７５０と、調整終
了信号をシステムクロックＣＬＫＳＹＳに同期化し、全
ての第１のデータ処理回路６００のｍアドレスｎビット
ＦＩＦＯ回路６６０において整列化回路６５０の出力を
ｍアドレスｎビットＦＩＦＯ回路６６０に書き込んだ
後、かつ同じアドレスに次のデータを書き込む前のタイ
ミングになるようにリードアドレスの発生するタイミン
グを合わせるリードアドレス起動信号を出力する同期化
回路７６０と、同期化回路７６０からのリードアドレス
起動信号がリセットされると停止し、同期化回路７６０
からのリードアドレス起動信号がセットされるとアドレ
ス０からアドレス（ｍ−１）まで循環して順次発生し、
かつ複数の第１のデータ処理回路６００のｍアドレスｎ
ビットＦＩＦＯ回路６６０に対して同時に同じアドレス
を指定するリードアドレスを分配するリードアドレス発
生回路７７０とから構成される第２のデータ処理回路７
００とを付加することを特徴とする。

【００１４】システムクロックＣＬＫＳＹＳに同期した
ｎ／２逓倍の周波数の伝送用クロックは、システムクロ
ックＣＬＫＳＹＳまたはシステムクロックＣＬＫＳＹＳ
と一定の位相関係にある同じまたは正数分の１の周波数
を持つ信号をＲＥＦクロック（参照クロック）入力と
し、ｎ／２周期毎にシステムクロックＣＬＫＳＹＳと同
じ位相になるシステムクロックＣＬＫＳＹＳのｎ／２逓
倍の周波数を有する伝送用クロックを発生するアナログ
ＰＬＬ回路を使用し、図１に示すように、送信側に第１
のアナログＰＬＬ回路１００、受信側に第２のアナログ
ＰＬＬ回路５００を設置し、各々送信側および受信側の
伝送用クロックを必要とする回路に分配する。

【００１５】また、図２に示すソースシンクロナス方式
の低レーテンシ高速伝送システムのように、第２のアナ
ログＰＬＬ回路５００を省略し、第１のアナログＰＬＬ
回路１００からの伝送用クロックを、ドライバ１４０，
伝送路１０００，およびレシーバ５４０を介して受信側
に伝送し、第１のデータ処理回路６００および第２のデ
ータ処理回路７００に分配するようにしてもよい。

【００１６】このような構成をとることにより、データ
信号列に余分のビットを持たず、任意の値をとるために
特定信号列をデータの開始とする手段が採れず、かつ
１，０に変化することが保証できないデータ信号に対し
て、第１のトランスミッタ回路２００から無効データ
列，確実に１，０に変化する調整信号列，および第１の
特定信号列が出るとき、無効データ列と第２の特定信号
列との開始時期が同じ、第１の特定信号列と第３の特定
信号列との終了時期が同じように、一定もしくは任意の
周期で、第２のトランスミッタ回路３００から第２の特
定信号列（１ビットでも１になったらとしてもよい），
調整信号列，および第３の特定信号列を、第１のトラン
スミッタ回路２００から無効データ列，調整信号列，第
１の特定信号列，およびデータ信号列を出力させること
により、第２のデータ処理回路７００は第２の特定信号
列がきたならば、ＤＬＬ回路６２０の調整開始信号を作
成し、第２の特定信号列，調整信号列，および第３の調
整信号列の間にＤＬＬ回路６２０によりサンプリングク
ロックの調整を行い、第２のデータ処理回路７００内の
ｍアドレスｎビットＦＩＦＯ回路６６０のリードアドレ
スの発生を停止するとともに、第１のデータ処理回路６
００の第１の頭出し検出回路６５０に調整制御信号ｓｔ
ｒｔを分配することにより、ホールドを解除して記憶し
た先頭ビット位置をリセットし、調整終了信号をリセッ
トすることにより、ｍアドレスｎビットＦＩＦＯ回路６
６０のライトアドレスの発生を停止させ、整列化回路６
５０の出力を無効にさせ、ＤＬＬ回路６２０の調整を可
能とする調整信号列の入力を許容させ、かつＤＬＬ回路
６２０によるサンプリングクロックの調整を行わせ、さ
らには第１のデータ処理回路６００毎に、ＤＬＬ回路６
２０の調整期間中に第１の特定信号列がデータ信号に入
力されたならば、調整終了とデータ開始とする信号とし
て認識させることにより、第１の特定信号列の次のビッ
トからｍアドレスｎビットＦＩＦＯ回路６６０にアドレ
ス０から順次書き込むことを可能にすることができる。

【００１７】また、第１のデータ処理回路６００に第１
の特定信号列がくるのとほぼ同時期に、第２のデータ処
理回路７００に第３の特定信号列がきたときに調整終了
として認識し、リードアドレス起動信号を作成し、シス
テムクロックＣＬＫＳＹＳに同期化し、アドレス０から
アドレス（ｍ−１）まで循環して順次発生するリードア
ドレスを発生し、第１のデータ処理回路６００に分配す
ることにより、各ｍアドレスｎビットＦＩＦＯ回路６６
０において、伝送路８００のばらつきおよび回路のばら
つきのためにバラバラに書き込まれたデータを、同時に
かつシステムクロックＣＬＫＳＹＳに同期して同じアド
レスから読み出せるため、送信側のパラレルデータ信号
列を復元したパラレルデータ信号列を得ることができ
る。

【００１８】ここで、第１のトランスミッタ回路２００
から調整の開始時に出力される無効データ列は、データ
の有効性を示す特定のビットのみでもよい。無効データ
の数は、第２の特定信号列が第２のデータ処理回路７０
０に入力され、調整開始信号を発生し、第１のデータ処
理回路６００の整列化回路６５０のデータを無効にする
時間から、無効データ列が第１のデータ処理回路６００
に入力され、整列化回路６５０に入力されるまでの時間
を差し引いた期間以上であればよい。

【００１９】また、図２に示すように、伝送用クロック
を送信側から受信側に分配することにより、クロック発
生源の異なるシステムクロックＣＬＫＳＹＳを使用する
ために、微少ではあっても周波数が異なるシステムクロ
ックＣＬＫＳＹＳを使用した装置間の伝送でも、データ
が喪失される前に定期的に再調整することにより、エラ
ーすることなくデータ伝送を可能にする。

【００２０】

【発明の実施の形態】以下、本発明の上記および他の目
的，特徴および利点を明確にすべく、添付した図面を参
照しながら、本発明の実施の形態につき詳細に説明す
る。

【００２１】（１）第１の実施の形態図１は、本発明の第１の実施の形態に係る同期クロック
式の低レーテンシ高速伝送システムを示す回路ブロック
図である。本実施の形態に係る低レーテンシ高速伝送シ
ステムは、第１のアナログＰＬＬ回路１００，複数の第
１のトランスミッタ回路２００，第２のトランスミッタ
回路３００，および調整制御論理回路４００を含む送信
側と、第２のアナログＰＬＬ回路５００，複数の第１の
データ処理回路６００，および第２のデータ処理回路７
００を含む受信側とが、複数の伝送路８００および伝送
路９００を介して接続されて、その主要部が構成されて
いる。

【００２２】第１のアナログＰＬＬ回路１００は、シス
テムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数で発振
し伝送用クロック（図１３（ｇ）参照）を出力する電圧
制御型可変周波数発振器（ＶＣＯ）１２０と、第１のア
ナログＰＬＬ回路１００の出力であるその出力がシステ
ムクロックＣＬＫＳＹＳ（図１３（ｉ）参照）のｎ／２
逓倍の周波数のときに出力がＲＥＦクロックと同じ周波
数になるように分周するカウンタ１３０と、カウンタ１
３０の出力とＲＥＦクロックとを位相比較し、カウンタ
１３０の出力がＲＥＦクロックの周波数と位相が同じに
なるようにＶＣＯ１２０の制御電圧を制御する位相比較
器（ＰＤ）１１０とから構成されている。ここで、カウ
ンタ１３０のクロック入力である伝送用クロックの位置
を２：１マルチプレクサ２３０のフリップフロップのク
ロック入力から得ることにより、システムクロックＣＬ
ＫＳＹＳと伝送用クロックとの位相を一定の関係にする
ことができる。

【００２３】第１のトランスミッタ回路２００は、図示
しない論理側から送られた入力パラレルデータ信号を分
割したｎビットのパラレルデータ信号を第１のアナログ
ＰＬＬ回路１００のカウンタ１３０の出力であるシステ
ムクロックＣＬＫＳＹＳと同じ周波数のクロックまたは
システムクロックＣＬＫＳＹＳにより受け取るｎビット
レジスタ２１０と、ｎビットレジスタ２１０の出力を第
１のアナログＰＬＬ回路１００からの伝送用クロックを
使用してシリアルデータ信号（図１３（ｈ）参照）に変
換するパラレル−シリアル変換回路 (ｎ／２：１マルチ
プレクサ２２０および２：１マルチプレクサ２３０）
と、１データ分前のデータ信号と異なるときにドライバ
２４０の出力振幅を大きくし、同じときに小さくするプ
リエンファシス機能を制御するプリエンファシス制御回
路２３０と、プリエンファシス制御回路２３０の出力に
従いプリエンファシスしたシリアルデータ信号を出力す
るドライバ２４０とから構成されている。

【００２４】第２のトランスミッタ回路３００は、第１
のトランスミッタ回路２００と同じ回路構成であり、調
整制御論理回路４００から送られたｎビットのパラレル
データ信号を受けるｎビットレジスタ３１０と、ｎビッ
トレジスタ３１０の出力を第１のアナログＰＬＬ回路１
００からの伝送用クロックを使用してシリアルデータ信
号に変換するパラレル−シリアル変換回路 (ｎ／２：１
マルチプレクサ３２０および２：１マルチプレクサ３３
０）と、１データ分前のデータ信号と異なるときにドラ
イバ３４０の出力振幅を大きくし、同じときに小さくす
るプリエンファシス機能を制御するプリエンファシス制
御回路３３０と、プリエンファシス制御回路３３０の出
力に従いプリエンファシスしたシリアルデータ信号を出
力するドライバ３４０とから構成されている。

【００２５】調整制御論理回路４００は、一定の周期ま
たは任意の周期で、第１のトランスミッタ回路２００か
ら無効データ列，確実に１，０に変化する調整信号列，
および第１の特定信号列が出るとき、無効データ列と第
２の特定信号列との開始時期が同じ、第１の特定信号列
と第３の特定信号列との終了時期が同じように、第２の
特定信号列，調整信号列，および第３の特定信号列を発
生する。以下、本実施の形態では、図１３中に例示する
ように、無効データ列を”０…０”（図１３（ｈ）参
照）、調整信号列を”１０…１０” （図１３（ｂ），
（ｈ）参照）、第１の特定信号列を”１１００” （図
１３（ｈ）参照）、第２の特定信号列を”１０１０”
（図１３（ｂ）参照）、第３の特定信号列を”１１０
０” （図１３（ｂ）参照）であるものとする。調整制
御論理回路４００は、第１のトランスミッタ回路２００
と同期して、調整開始時に第２の特定信号列および調整
信号列を第２のトランスミッタ回路３００に送出し、調
整終了時に第３の特定信号列を送出し、他の時は無効信
号を送出する。無効信号はオール０であってもよい。ま
た、第１のトランスミッタ回路２００からデータ信号に
無効データ列，調整信号列，および第１の特定信号列が
出力されるようにし、最初と終わりとの時期が一致する
ように設定する。

【００２６】第２のアナログＰＬＬ回路５００は、第１
のアナログＰＬＬ回路１００と同じ回路構成を有し、Ｐ
Ｄ５１０と、ＶＣＯ５２０と、カウンタ５３０とから構
成され、システムクロックＣＬＫＳＹＳに同期したｎ／
２逓倍の周波数の伝送用クロックを作成し、第１のデー
タ処理回路６００および第２のデータ処理回路７００に
分配する。第２のアナログＰＬＬ回路５００は、ＲＥＦ
クロックは、第１のアナログＰＬＬ回路１００で使用し
たＲＥＦクロックと同じ周波数とする。

【００２７】第１のデータ処理回路６００は、レシーバ
６１０と、ＤＬＬ回路６２０と、サンプラ＆１：２デマ
ルチプレクサ６３０と、１：ｎデマルチプレクサ６４０
と、第１の頭出し検出回路＆整列化回路６５０と、ｍア
ドレスｎビットＦＩＦＯ回路６６０と、ｍウェイｎビッ
トマルチプレクサ６７０と、ｎビットレジスタ６８０と
から構成されている。

【００２８】第２のデータ処理回路７００は、第１のデ
ータ処理回路６００の制御を行う機能を有し、レシーバ
７１０と、ＤＬＬ回路７２０と、サンプラ＆１：２デマ
ルチプレクサ７３０と、１：ｎデマルチプレクサ７４０
と、第２の頭出し検出回路７５０と、同期化回路７６０
と、リードアドレス発生回路７７０とから構成されてい
る。なお、レシーバ７１０，ＤＬＬ回路７２０，サンプ
ラ＆１：２デマルチプレクサ７３０，および１：ｎデマ
ルチプレクサ７４０は、第１のデータ処理回路６００に
おけるレシーバ６１０，ＤＬＬ回路６２０，サンプラ＆
１：２デマルチプレクサ６３０，および１：ｎデマルチ
プレクサ６４０と同じ機能および構成である。

【００２９】次に、このように構成された第１の実施の
形態に係る低レーテンシ高速伝送システムの動作につい
て詳しく説明する。

【００３０】第１のアナログＰＬＬ回路１００は、シス
テムクロックＣＬＫＳＹＳまたはシステムクロックＣＬ
ＫＳＹＳと一定の位相関係にある同じまたは正数分の１
の周波数を持つ信号をＲＥＦクロック入力とし、ｎ／２
周期毎にシステムクロックＣＬＫＳＹＳと同じ位相にな
るシステムクロックＣＬＫＳＹＳのｎ／２逓倍の周波数
を有する伝送用クロックを発生する。伝送用クロック
は、複数のｎビットに分割されたパラレルデータ信号を
ｎビットのシリアルデータ信号にするために使用され
る。

【００３１】ｎビットレジスタ２１０は、図示しない論
理側から送られてきた入力パラレルデータ信号を分割し
たｎビットのパラレルデータ信号をシステムクロックＣ
ＬＫＳＹＳと同じ周波数のクロックまたはシステムクロ
ックＣＬＫＳＹＳに同期して受け取る。

【００３２】ｎ／２：１マルチプレクサ２２０および
２：１マルチプレクサ２３０からなるパラレル−シリア
ル変換回路は、ｎビットのパラレルデータ信号をシリア
ルデータ信号に変換する。

【００３３】プリエンファシス制御回路２３０は、オー
ル０やオール１を伝送するために、ＡＣカップリングに
よる伝送ができないことから、直流成分を確保して、伝
送するために必要となる。すなわち、プリエンファシス
制御回路２３０は、１データ分前の負のデータ信号と伝
送するデータ信号とが等しい時（つまり変化するとき）
は、出力振幅を大きくして受信端での立ち上がり時間を
速くし、異なる時（つまり変化しないとき）は、１デー
タ分前の負のデータ信号と伝送するデータ信号とが等し
い時の出力振幅を大きくした波形が受信端に到達し、さ
らに１データ周期分遅れた時点での電圧になるようにド
ライバ２４０の出力インピーダンスを変化させ、伝送系
の直流抵抗と受信端の終端抵抗とによって分割された直
流電圧が等しい電圧になるようにする。このプリエンフ
ァシス制御を行うことによって、オール０やオール１が
連続し、立ち上がりまたは立ち下がり時に振幅が定常状
態まで達しない場合でも、常時変化し、伝送路８００の
周波数特性によって高周波領域の信号が減衰し、振幅が
小さくなった場合でも、受信端における変化する直前の
電圧を各々一定にでき、かつ変化時の振幅も一定にでき
るため、伝送されたデータ信号の確定した領域（アイ）
を大きくすることができる。また、プリエンファシスす
る量を、プリエンファシスしないことを含め、複数個準
備して選択可能にすることにより、ケーブルだけで無
く、プリント板配線による減衰量を含めた伝送路８００
の減衰量に応じて選択可能にできる。このようにするこ
とにより、イコライザ付きケーブルのように、ケーブル
だけの最適化で無く、伝送路８００全体の減衰量に応じ
た最適化が可能になる。

【００３４】ドライバ２４０は、シリアルデータ信号の
プリエンファシスを行いながら伝送路８００を介して伝
送を行う。

【００３５】受信側では、ＤＬＬ回路６２０が、第２の
アナログＰＬＬ回路５００の出力である伝送用クロック
を遅延させたクロックとシリアルデータ信号とを位相比
較し、その遅延時間を制御することにより、立ち上がり
および立ち下がりにてデータの中心をサンプリングする
ようにサンプリングクロックＣＫ１（図５参照）を調整
する。送信側より同時に出力されたデータ信号は、各伝
送路８００を通過する際に、伝送路８００や回路のばら
つきにより、異なった遅延時間後に到達する。しかし、
データを正しく受け取るためには、アイの中心において
サンプリングすることが重要であり、各データ信号毎に
アイの中心になるようにＤＬＬ回路６２０によってサン
プリングクロックＣＫ１の位相を調整する。

【００３６】サンプラ＆１：２デマルチプレクサ６３０
は、入力パラレルデータの中心において、サンプリング
クロックＣＫ１の前縁および後縁で２つのデータをサン
プリングするとともに、出力のタイミングをサンプリン
グクロックＣＫ１の後縁に統一してサンプリングした並
列の２つのデータ信号を出力する。

【００３７】１：ｎデマルチプレクサ６４０は、サンプ
ラ＆１：２デマルチプレクサ６３０からの２つの出力
を、さらにｎビット毎に、システムクロックＣＬＫＳＹ
Ｓと同じ周期毎に、交互にサンプリングしてシステムク
ロックＣＬＫＳＹＳの２倍の周期で変化するパラレルデ
ータ信号を作成する。

【００３８】第１の頭出し検出回路６５０は、その出力
である調整制御信号ｓｔｒｔが有効のときにリセットし
てＤＬＬ回路６２０の調整中を示し、ＤＬＬ回路６２０
の調整中に１：ｎデマルチプレクサ６４０の出力に第１
の特定信号列が検出されると、セットして調整終了を示
す調整制御信号ｓｔｒｔを作成し、調整制御信号ｓｔｒ
ｔがリセットされＤＬＬ回路６２０の調整中を示してい
るときに、第１の特定信号列が検出されると、調整制御
信号ｓｔｒｔをセットして調整終了を示し、先頭ビット
位置を記憶してホールドする。

【００３９】整列化回路６５０は、調整制御信号ｓｔｒ
ｔのリセットにより出力を無効にし、調整制御信号ｓｔ
ｒｔがセットされたときに、第１の頭出し検出回路６５
０の先頭ビット位置の記憶結果に従い、一致した信号列
の次のビットからｎビットをｎビット毎にデータとして
出力する。

【００４０】ｍアドレスｎビットＦＩＦＯ回路６６０
は、第１の頭出し検出回路６５０からの調整制御信号ｓ
ｔｒｔを起動信号とし、調整制御信号ｓｔｒｔがＤＬＬ
回路６２０の調整中を指示するリセット時にライトアド
レスを停止し、調整制御信号ｓｔｒｔがＤＬＬ回路６２
０の調整終了を示すセット時に次のサイクルから、アド
レス０からアドレス（ｍ−１）まで循環してライトアド
レスを発生し、このライトアドレスに従い第１の特定信
号列の次のｎビットから始まる整列化回路６５０の出力
データを書き込む。

【００４１】ｍウェイｎビットマルチプレクサ６７０
は、リードアドレス発生回路７７０からのリードアドレ
スに従い、ｍアドレスｎビットＦＩＦＯ回路６６０に書
き込まれたｎビットのデータを選択して取り出す。

【００４２】ｎビットレジスタ６８０は、ｍウェイｎビ
ットマルチプレクサ６７０のｎビットの出力データをシ
ステムクロックＣＬＫＳＹＳで書き込み、出力する。

【００４３】次に、各回路の具体例を図３ないし図１２
を用いてより詳しく説明する。

【００４４】まず、図３を参照して、ｎ／２：１マルチ
プレッサ２２０の具体例について説明する。

【００４５】図３に示す２：１マルチプレクサ＆レジス
タ２２１は、ｎ／２：１マルチプレッサ２２０の構成要
素であり、ｎ／２：１マルチプレッサ２２０は、１段目
の前段のフリップフロップＦ３０，Ｆ３１をｎビットレ
ジスタとし、２段目以降を２：１マルチプレクサ＆レジ
スタ２２１のフリップフロップＦ３２を前段のレジスタ
とするような２：１マルチプレクサ＆レジスタ２２１を
縦続接続して構成される。ｎ／２：１マルチプレクサ２
２０は、２つの出力を２：１マルチプレクサ２３０に入
力する。

【００４６】パラレル−シリアル変換機能は、前段のフ
リップフロップＦ３０，Ｆ３１の２ビットを入力とし、
前段のフリップフロップＦ３０，Ｆ３１のクロックＣＫ
３０を選択信号とし、クロックＣＫ３０の最初の半周期
はフリップフロップＦ３０の出力を選択し、残り半周期
をフリップフロップＦ３１の出力を選択するセレクタＳ
０と、クロックＣＫ３０の２逓倍の周波数を持ち、クロ
ックＣＫ３０のサンプリングエッジと異なる位相となる
クロックＣＫ３１のエッジにて、セレクタＳ０の出力を
サンプリングするフリップフロップＦ３２とから構成さ
れる複数の２：１マルチプレクサ＆レジスタ２２１とす
る。

【００４７】２：１マルチプレクサ＆レジスタ２２１で
使用される前段のフリップフロップＦ３０，Ｆ３１のサ
ンプリングクロックＣＫ３０および２逓倍の周波数を持
つクロックＣＫ３１は、第１のアナログＰＬＬ回路１０
０のＶＣＯ１２０の出力およびカウンタ１３０の出力か
ら得られる。

【００４８】このようなｎ／２：１マルチプレッサ２２
０の構成をとることにより、前段のクロックＣＫ３０の
半周期は、２逓倍の周波数を持つクロックＣＫ３１の有
効エッジから見ると前後１８０度離れており、充分余裕
を持ってサンプリングすることができる。

【００４９】次に、図４を参照して、２：１マルチプレ
クサ２３０の具体例について説明する。

【００５０】２：１マルチプレクサ２３０の具体例は、
ｎ／２：１マルチプレクサ２２０のフリップフロップＦ
４０，Ｆ４１のサンプリングエッジが後縁となるように
したサンプリングクロックＣＫ４１を選択信号として、
フリップフロップＦ４０の正出力および負出力をサンプ
リングクロックＣＫ４１の前半周期に選択し、サンプリ
ングクロックＣＫ４１の前縁をサンプリングエッジとし
てフリップフロップＦ４１の出力をサンプリングしたフ
リップフロップＦ４２の正出力および負出力をサンプリ
ングクロックＣＫ４１の後半周期に選択し、各々切り替
えて出力するセレクタＳ４０，Ｓ４１から構成される。

【００５１】このような２：１マルチプレクサ２３０の
構成をとることにより、フリップフロップＦ４０の出力
は、サンプリングクロックＣＫ４１の後縁より遅く変化
するために、サンプリングクロックＣＫ４１がフリップ
フロップＦ４０の出力を選択しているときは、フリップ
フロップＦ４０の出力が変化しないことが保証され、フ
リップフロップＦ４２の出力は、サンプリングクロック
ＣＫ４１の前縁より遅く変化するため、サンプリングク
ロックＣＫ４１がフリップフロップＦ４２の出力を選択
しているときは、フリップフロップＦ４２の出力が変化
しないことが保証され、選択した後で波形が変化するこ
とがなくなるという効果が得られる。

【００５２】次に、図４を参照して、プリエンファシス
制御回路２３０の具体例について説明する。

【００５３】プリエンファシス制御回路２３０の具体例
は、サンプリングクロックＣＫ４１の前縁をサンプリン
グエッジとして、ｎ／２：１マルチプレクサ２２０のフ
リップフロップＦ４０の正出力をサンプリングして取り
込むフリップフロップＦ４３と、サンプリングクロック
ＣＫ４１の後縁、かつ次のサイクルにおいてフリップフ
ロップＦ４１の正出力をサンプリングして取り込むフリ
ップフロップＦ４４と、フリップフロップＦ４３および
Ｆ４４の正出力および負出力を、サンプリングクロック
ＣＫ４１の反転信号を選択信号として選択し、前半周期
にフリップフロップＦ４４の正出力および負出力、後半
周期にフリップフロップＦ４３の正出力および負出力を
得るセレクタＳ４２，Ｓ４３とから構成される。

【００５４】プリエンファシス制御回路２３０は、フリ
ップフロップＦ４０およびＦ４２の出力を選択するセレ
クタＳ４０，Ｓ４１の出力より、サンプリングクロック
ＣＫ４１の半周期分遅れた、つまりデータ信号の１デー
タ分前の信号が得られる。この１データ分前の負のデー
タ信号と伝送するデータ信号とが等しい時（つまり変化
するとき）は、出力振幅を大きくして受信端での立ち上
がり時間を速くし、異なる時（つまり変化しないとき）
は、１データ分前の負のデータ信号と伝送するデータ信
号とが等しい時の出力振幅を大きくした波形が受信端に
到達し、さらに１データ周期分遅れた時点での電圧にな
るようにドライバ２４０の出力インピーダンスを変化さ
せ、伝送系の直流抵抗と受信端の終端抵抗とによって分
割された直流電圧が等しい電圧になるようにする。

【００５５】次に、図５を参照して、ＤＬＬ回路６２０
の具体例について説明する。

【００５６】ＤＬＬ回路６２０の具体例は、データ信号
の確定領域であるアイの中心にサンプリングクロックＣ
Ｋ１を調整するためものであり、微少な遅延時間差をも
った複数のタップ出力を有する２つのディレーチェーン
ＤＬ１，ＤＬ２と、２つの位相検出回路ＰＤ３，ＰＤ４
と、２つのアップダウンカウンタＵＤＣ１，ＵＤＣ２
と、３つの遅延制御回路ＤＣ１，ＤＣ２，ＤＣ３と、遅
延補正回路ＤＲ１とから構成される。

【００５７】第２のアナログＰＬＬ回路５００の出力で
ある伝送用クロックＣＬＫｉｎは、ディレーチェーンＤ
Ｌ１に入力され、遅延制御回路ＤＣ１は、アップダウン
カウンタＵＤＣ１の遅れ（ｐｕｐ）または進み（ｐｄ
ｎ）の指示によって、遅れ信号（ｐｕｐ）または進み信
号（ｐｄｎ）がある毎に１タップずつ、ディレーチェー
ンＤＬ１の遅延時間の大きい方または小さい方のタップ
のクロックを選択することを指示し、セレクタＳ５は、
指示されたタップのクロックを選択して出力する。

【００５８】セレクタＳ５の出力は、クロックとして遅
延制御回路ＤＣ１を動作させるとともに、ディレーチェ
ーンＤＬ２に入力され、さらにはセレクタＳ６，Ｓ７の
遅延時間と等しい時間だけ遅らせたクロックＣＫ０を作
成する遅延補正回路ＤＲ１に入力される。

【００５９】また、ディレーチェーンＤＬ２の微少な遅
延時間差を持った複数のタップ出力は、アップダウンカ
ウンタＵＤＣ２の遅れ（ｗｕｐ）または進み（ｗｄｎ）
の指示に従い、遅延制御回路ＤＣ２が遅れ信号（ｗｕ
ｐ）または進み信号（ｗｄｎ）がある毎に１タップず
つ、各々ディレーチェーンＤＬ２の遅延時間の大きい方
または小さい方のタップ出力のクロックを選択すること
指示し、指示された結果に基づきセレクタＳ６により選
択され、クロックＣＫ２を出力する。

【００６０】遅延制御回路ＤＣ３は、内部にアップダウ
ンカウンタを有し、遅れ信号（ｗｕｐ）または進み信号
（ｗｄｎ）がある毎にアップまたはダウンを繰り返し、
どちらか一方が２回多くなる毎に１タップずつ、各々デ
ィレーチェーンＤＬ２の遅延時間の大きい方または小さ
い方のタップのクロックを選択し、クロックＣＫ０とク
ロックＣＫ２との中間の遅延となるようにタップを選択
することを指示し、指示された結果に基づきセレクタＳ
７により、サンプリングクロックＣＫ１を選択する。

【００６１】位相検出回路ＰＤ３は、遅延補正回路ＤＲ
１からのクロックＣＫ０の前縁または後縁で、レシーバ
６１０を介した入力データ信号の変化点をサンプリング
した結果と、同じ入力データ信号の確定点においてサン
プリングクロックＣＫ１の前縁および後縁でサンプリン
グした結果である変化点の前後の確定点でのサンプリン
グ結果とを比較し、直前のデータ確定点での結果と異な
るときはデータ信号の変化点が速いと判断して進み信号
（ｄｎ０）を出力し、直後のデータ確定点での結果と異
なるときはデータ信号の変化点が遅いと判断して遅れ信
号（ｕｐ０）を出力する。この進み信号（ｄｎ０）およ
び遅れ信号（ｕｐ０）は、アップダウンカウンタＵＤＣ
１に入力され、進み信号（ｄｎ０）および遅れ信号（ｕ
ｐ０）の一方が他方より一定回数だけ多くなった時点で
進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示を遅延制御
回路ＤＣ１に送る。

【００６２】ここで、入力データ信号の確定点において
サンプリングクロックＣＫ１の前縁および後縁でサンプ
リングした結果は、サンプラ＆１：２デマルチプレクサ
６３０において、サンプリングクロックＣＫ１の前縁お
よび後縁でサンプリングした結果と同じため、サンプラ
＆１：２デマルチプレクサ６３０の出力を使用してもよ
い。

【００６３】アップダウンカウンタＵＤＣ１を付加する
ことにより、ノイズや波形ひずみ等により位相が一時的
に変化した場合にも平均化されて遅いか進んでいるかが
判断されるため、不適切な指示を少なくすることができ
る。また、アップダウンカウンタＵＤＣ１により、一定
時間以上経過しないと進み（ｐｄｎ）または遅れ（ｐｕ
ｐ）の指示が遅延制御回路ＤＣ１に対して出されないた
め、進み（ｐｄｎ）または遅れ（ｐｕｐ）の指示が遅延
制御回路ＤＣ１に対して一度出されてから次の指示を出
すまでの時間を遅くでき、遅延制御回路ＤＣ１が変化し
てから、その選択結果のクロックを使用して次の位相検
出を行い、その結果から遅延制御回路ＤＣ１へ次の指示
を作成するまでに要する時間を確保でき、位相が等しく
なってきた時点でのオーバーシュートを防止できる。

【００６４】位相検出回路ＰＤ４は、変化点となるクロ
ックＣＫ０の１８０度遅れの位相を、約半周期遅らせた
クロックＣＫ２でサンプリングした結果と、クロックＣ
Ｋ２の半分の遅延時間を有するサンプリングクロックＣ
Ｋ１によりクロックＣＫ０の確定点でサンプリングした
結果とを比較する回路であり、位相検出回路ＰＤ３と同
様に、変化点の前後の確定点でのサンプリングの結果と
変化点でのサンプリング結果とを比較し、進み信号（ｄ
ｎ１）または遅れ信号（ｕｐ１）をアップダウンカウン
タＵＤＣ２に出力する。

【００６５】なお、位相検出回路ＰＤ４は、入力データ
がクロックＣＫ０であり、常時変化することが期待でき
るため、クロックＣＫ２でサンプリングした２つの変化
点の結果と、その間のサンプリングクロックＣＫ１でサ
ンプリングした確定点の結果とを比較し、直前の変化点
でのサンプリング結果が確定点での結果と異なるときは
クロックＣＫ０の変化点が遅いと判断して遅れ信号（ｕ
ｐ１）を出力し、直後の変化点の結果が確定点での結果
と異なるときはクロックＣＫ０の変化点が速いと判断し
て進み信号（ｄｎ１）を出力する回路としてもよい。

【００６６】アップダウンカウンタＵＤＣ２は、位相検
出回路ＰＤ４の出力を入力し、アップダウンカウンタＵ
ＤＣ１と同様に、どちらか一方が他方より一定回数多く
なった時点で、進み信号（ｗｄｎ）または遅れ信号（ｗ
ｕｐ）を出力する。この進み信号（ｗｄｎ）または遅れ
信号（ｗｕｐ）は、遅延制御回路ＤＣ２および遅延制御
回路ＤＣ３に送られる。

【００６７】また、位相検出回路ＰＤ３および位相検出
回路ＰＤ４の位相比較は、１クロックサイクル中に立ち
上がりおよび立ち下がりの２回比較してもよい。１また
は０が連続した後に０または１が１回出るような場合
に、前縁は遅く、後縁は速くなる傾向があることや、第
１のトランスミッタ回路２００に入力されたｎ／２逓倍
の周波数の伝送用クロックのパルス幅がサイクルの５０
％からずれたときに、１サイクルに１回だけの比較であ
ると偏りが生じ、データの中心から一方にずれて調整さ
れるが、２回比較することにより平均化され、進みと遅
れとがキャンセルし合い、データの中心に近いところで
サンプリングすることができるというメリットが生じ
る。

【００６８】次に、図５および図６を参照して、サンプ
ラ＆１：２デマルチプレクサ６３０の具体例について説
明する。

【００６９】サンプラ＆１：２デマルチプレクサ６３０
の具体例は、シリアルデータ信号をデータの中心におい
てサンプリングクロックＣＫ１の前縁でサンプリングす
るフリップフロップＦ５１と、シリアルデータ信号をサ
ンプリングクロックＣＫ１の後縁でサンプリングするフ
リップフロップＦ５２と、フリップフロップＦ５１の出
力をさらにサンプリングクロックＣＫ１の後縁でサンプ
リングするフリップフロップＦ５３とから構成される。

【００７０】サンプラ＆１：２デマルチプレクサ６３０
は、データの中心においてサンプリングクロックＣＫ１
の前縁および後縁で２つのデータをサンプリングすると
ともに、付加したフリップフロップＦ５３により出力の
タイミングをサンプリングクロックＣＫ１の後縁に統一
してサンプリングしたシステムクロックＣＬＫＳＹＳの
ｎ／２倍の周波数を有する並列の２つのデータ信号を得
ることができる。

【００７１】次に、図６を参照して、１：ｎデマルチプ
レクサ６４０の具体例について説明する。

【００７２】図６中に示す１：２デマルチプレクサ６４
１は、１：ｎデマルチプレクサ６４０の構成要素であ
り、１：ｎデマルチプレクサ６４０は、１：２デマルチ
プレクサ６４１を、１：ｎ／４デマルチプレクサを構成
するまで前段の各々の出力に縦続接続して構成される。

【００７３】カウンタＣＮＴ６１は、サンプラ＆１：２
デマルチプレクサ６３０の統一したサンプリングクロッ
クＣＫ１の後縁と異なる前縁で分周する。

【００７４】１：２デマルチプレクサ６４１は、カウン
タＣＮＴ６１の出力であるクロックＣＫ２Ｔの前縁およ
び後縁を使用してサンプラ＆１：２デマルチプレクサ６
３０の出力をサンプリングするフリップフロップＦ６１
およびＦ６２と、クロックＣＫ２Ｔの前縁でサンプリン
グしたフリップフロップＦ６１の出力をクロックＣＫ２
Ｔの後縁でサンプリングするフリップフロップＦ６３と
から構成される。

【００７５】１：２デマルチプレクサ６４１は、フリッ
プフロップＦ６３を付加することにより、出力のタイミ
ングをクロックＣＫ２Ｔの後縁で統一してサンプリング
した並列の２つのデータ信号を得ることができる。ま
た、前段のサンプラ＆１：２デマルチプレクサ６３０の
統一したサンプリングクロックＣＫ１の後縁から出力ま
での遅延と、前縁からカウンタＣＮＴ６１の出力までの
遅延とはほぼ等しくなるため、サンプリングクロックＣ
Ｋ１のパルス幅を５０％にすることにより、カウンタＣ
ＮＴ６１の出力であるクロックＣＫ２Ｔの前縁および後
縁は、サンプラ＆１：２デマルチプレクサ６３０の出力
の変化点の中央でサンプリングできるというメリットも
生じる。

【００７６】また、サンプラ＆１：２デマルチプレクサ
６３０のもう一方の出力にも、１：２デマルチプレクサ
６４１が接続される。ただし、ｎ＝４の時は、１：ｎ／
４デマルチプレクサは１：１となり、１：２デマルチプ
レクサ６４１は省略され、サンプラ＆１：２デマルチプ
レクサ６３０の出力を使用する。

【００７７】次に、１：ｎ／４デマルチプレクサの各々
の出力は、図７のような１：４デマルチプレクサ６４２
に接続され、１：ｎデマルチプレクサ６４０が構成され
る。サンプラ＆１：２デマルチプレクサ６３０を含めれ
ば、１：２ｎデマルチプレクサが構成される。

【００７８】カウンタＣＮＴ７１は、前段のレジスタの
サンプリングクロックＣＫ２Ｔの後縁と異なる前縁を使
用して２分周したクロックＣＫ３Ｔを作成する。

【００７９】カウンタＣＮＴ７２は、クロックＣＫ３Ｔ
の後縁を使用して２分周したクロックＣＫ４Ｔを作成す
る。

【００８０】１：４デマルチプレクサ６４２は、クロッ
クＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの前縁で入力
データ信号をサンプリングしてクロックＣＫ４Ｔの後半
周期でホールドするフリップフロップＦ７１と、クロッ
クＣＫ４Ｔの前半周期にクロックＣＫ３Ｔの後縁でサン
プリングしてクロックＣＫ４Ｔの後半周期でホールドす
るフリップフロップＦ７２と、クロックＣＫ４Ｔの後半
周期にクロックＣＫ３Ｔの前縁で入力データ信号をサン
プリングしてクロックＣＫ４Ｔの前半周期でホールドす
るフリップフロップＦ７４と、クロックＣＫ４Ｔの後半
周期のクロックＣＫ３Ｔの後縁でサンプリングしてクロ
ックＣＫ４Ｔの前半周期ではホールドするフリップフロ
ップＦ７５と、フリップフロップＦ７１の出力をクロッ
クＣＫ３Ｔの後縁でサンプリングするフリップフロップ
Ｆ７３およびフリップフロップＦ７４の出力をクロック
ＣＫ３Ｔの後縁でサンプリングするフリップフロップＦ
７６とから構成される。

【００８１】１：２デマルチプレクサ６４１の他の出
力，および他の１：２デマルチプレクサ６４１の出力に
１：４デマルチプレクサ６４２を接続することにより、
入力データ信号がシステムクロックＣＬＫＳＹＳと同じ
周波数のクロックとなるクロックＣＫ３Ｔの後縁のタイ
ミングに統一され、システムクロックＣＬＫＳＹＳの２
倍の周期（１／２の周波数）であるクロックＣＫ４Ｔの
前半周期および後半周期毎にデータが取り込まれ、前半
周期でサンプリングしたときは、その前の周期の後半周
期で取り込んだデータと連続し、後半周期に取り込んだ
ときは、その周期の前半周期で取り込んだデータと連続
したデータが得られ、連続した２ｎビット分のデータ信
号を得ることができる。

【００８２】なお、図７では、１：４デマルチプレクサ
６４２は、前段を１：２デマルチプレクサ６４１として
いるが、サンプラ＆１：２デマルチプレクサ６３０とし
てもよい。

【００８３】次に、図８を参照して、第１の頭出し検出
回路６５０の具体例について説明する。

【００８４】第１の頭出し検出回路６５０の具体例は、
ｎ＝４の場合の一例であり、第１の頭出しコンペア回路
６５１と、頭出し制御回路６５２と、先頭ビット位置記
憶回路６５３とから構成されている。ここで、シリアル
データ信号として入力された順に、クロックＣＫ４Ｔの
前半周期でサンプリングした結果をＤ０，Ｄ１，Ｄ２，
Ｄ３とし、後半周期でサンプリングした結果をＤ４，Ｄ
５，Ｄ６，Ｄ７とするものとする。

【００８５】第１の頭出しコンペア回路６５１は、デー
タの先頭ビット位置を決めるために、第１の特定信号列
であるＣ０，Ｃ１，Ｃ２，Ｃ３と、データであるＤ０，
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６．Ｄ７の各ビット
から始まる４ビットとを比較するコンペア回路ＣＰ８，
ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５，ＣＰ６，Ｃ
Ｐ７と、各々の４ビットの最終ビットがクロックＣＫ４
Ｔの後半周期となる先頭ビットＤ１，Ｄ２，Ｄ３，Ｄ４
から始まるビット列を比較したコンペア回路ＣＰ１，Ｃ
Ｐ２，ＣＰ３，ＣＰ４の出力をオアするオア回路ＯＲ８
１と、各々の４ビットの最終ビットがクロックＣＫ４Ｔ
の前半周期にサンプリングしたビットとなる先頭ビット
Ｄ５，Ｄ６，Ｄ７，Ｄ０から始まるビット列を比較した
コンペア回路ＣＰ５，ＣＰ６，ＣＰ７，ＣＰ８の出力を
オアするオア回路ＯＲ８２と、オア回路ＯＲ８１の出力
の確定時期であるクロックＣＫ４Ｔの前半周期に選択
し、オア回路ＯＲ８２の出力の確定時期であるクロック
ＣＫ４Ｔの後半周期に選択するセレクタＳ８１とから構
成される。

【００８６】各先頭ビットから始まる４ビットの最終ビ
ットがクロックＣＫ４Ｔの後半周期にサンプリングした
ビット列は、クロックＣＫ４Ｔの後半周期のクロックＣ
Ｋ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロッ
クＣＫ３Ｔの後縁直前までが確定時期であり、４ビット
の最終ビットがクロックＣＫ４Ｔの前半周期にサンプリ
ングしたビット列は、クロックＣＫ４Ｔの前半周期のク
ロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの後半周期
のクロックＣＫ３Ｔの後縁直前までが確定時期となるこ
とから、上記構成をとることにより、各々の４ビットが
連続した４ビットとなる確定時期に、第１の特定信号列
が存在したかどうかをセレクタＳ８１の出力をみること
によって判断できる。

【００８７】頭出し制御回路６５２は、第２のデータ処
理回路７００からの調整開始信号を、クロックＣＫ３Ｔ
に同期化するためのフリップフロップＦ８１，Ｆ８２
と、フリップフロップＦ８２の負出力とフリップフロッ
プＦ８３の出力とをアンドし、その出力と第１の頭出し
コンペア回路６５１のセレクタＳ８１の出力とをオアし
た信号を入力とするフリップフロップＦ８３とから構成
される。

【００８８】このような頭出し制御回路６５２の構成を
とることにより、微分波形である調整開始信号がきて、
フリップフロップＦ８１，Ｆ８２により同期化され、フ
リップフロップＦ８２の負出力は、１，０，１となる
が、０のときにフリップフロップＦ８３を０にすると、
フリップフロップＦ８３の出力はアンド出力を０にし、
フリップフロップＦ８２の負出力が１に戻っても、アン
ド出力は０を保ち、オア回路のもう一方の頭出し検出信
号となるセレクタＳ８１の出力が１になるのを待ち、セ
レクタＳ８１が１になると、フリップフロップＦ８３を
１にする。フリップフロップＦ８３が１になると、その
ときにはフリップフロップＦ８２の負出力は１に戻って
いるため、アンド回路の出力は１となり、オア回路の出
力も１になり、フリップフロップＦ８３は、オア回路の
もう一方の入力である第１の頭出しコンペア回路６５１
の出力がどのようになっても１のままラッチし、次に調
整開始信号がくるまでその状態を保持する。ここで、フ
リップフロップＦ８３の出力である調整制御信号ｓｔｒ
ｔは、リセット（０）のときを調整中、セット（１）の
ときを調整終了と置き換えることができる。

【００８９】先頭ビット位置記憶回路６５３は、先頭ビ
ット位置を記憶するために、コンペア回路ＣＰ１，ＣＰ
２，ＣＰ３，ＣＰ４の出力をデータ入力とし、クロック
ＣＫ４Ｔの前半周期で、かつ調整制御信号ｓｔｒｔが調
整中のときにデータを取り込み、他の条件のときにホー
ルドするホールド付きフリップフロップＲ１，Ｒ２，Ｒ
３，Ｒ４と、コンペア回路ＣＰ５，ＣＰ６，ＣＰ７，Ｃ
Ｐ８の出力をデータ入力とし、クロックＣＫ４Ｔの後半
周期で、かつ調整制御信号ｓｔｒｔが調整中のときにデ
ータを取り込み、他の条件のときにホールドするホール
ド付きフリップフロップＲ５，Ｒ６，Ｒ７，Ｒ８とから
構成される。

【００９０】クロックＣＫ４Ｔの前半周期で、かつ調整
制御信号ｓｔｒｔが調整中のときにデータを取り込み、
他の条件のときにホールドするためには、図８に示すよ
うに、クロックＣＫ４Ｔの負信号と調整制御信号ｓｔｒ
ｔとをオアした信号を、０のときにサンプリングし、１
のときにホールドとするホールド付きフリップフロップ
Ｒ１，Ｒ２，Ｒ３，Ｒ４のホールド端子に入力すればよ
い。また、クロックＣＫ４Ｔの後半周期で、かつ第１の
頭出し検出回路６５０からの調整制御信号ｓｔｒｔであ
る調整制御信号ｓｔｒｔが調整中のときにデータを取り
込み、他の条件のときにホールドするためには、クロッ
クＣＫ４Ｔの出力と第１の頭出し検出回路６５０からの
調整制御信号ｓｔｒｔである調整制御信号ｓｔｒｔとを
オアした信号を、ホールド付きフリップフロップＲ５，
Ｒ６，Ｒ７，Ｒ８のホールド端子に入力すればよい。

【００９１】このようにして、第１の頭出し検出回路６
５０は、入力データ信号と第１の特定信号列とを常時比
較し、調整開始信号がこない時はホールドし、調整開始
信号がくると調整中となり、調整中にデータ信号中に第
１の特定信号列がきたならば調整終了を指示し、その先
頭ビット位置を記憶することができる。

【００９２】なお、図８の第１の頭出し検出回路６５０
の具体例においては、ｎ＝４としたが、ｎは他の値でも
よく、その場合は、コンペア回路は、ＣＰ１，…，ＣＰ
２ｎの２ｎ個となり、オア回路ＯＲ８１，ＯＲ８２は、
各々ｎ入力となり、コンペア回路ＣＰ１，…，ＣＰｎま
での出力がオア回路ＯＲ８１の入力に接続され、コンペ
ア回路ＣＰｎ＋１，…，ＣＰ２ｎの出力がオア回路ＯＲ
８２の入力に接続され、ホールド付きフリップフロップ
Ｒ１，…，Ｒ８は、ホールド付きフリップフロップＲ
１，…，Ｒ２ｎの２ｎ個となり、コンペア回路ＣＰ１，
…，ＣＰｎの出力が各々ホールド付きフリップフロップ
Ｒ１，…，Ｒｎの入力に接続され、コンペア回路ＣＰｎ
＋１，…，ＣＰ２ｎの出力が、各々ホールド付きフリッ
プフロップＲｎ＋１，…，Ｒ２ｎの入力に接続される。
データの確定時期については、前記のように、１：ｎデ
マルチプレクサ６４０にて、最終ビットがクロックＣＫ
４Ｔの前半周期でサンプリングされたか、後半周期でサ
ンプリングされたかによって決められ、最終ビットがク
ロックＣＫ４Ｔの後半周期でサンプリングされた先頭ビ
ットはＤ１，…，Ｄｎであり、クロックＣＫ４Ｔの前半
周期でサンプリングされた先頭ビットはＤｎ＋１，…，
Ｄ２ｎ−１およびＤ０であり、Ｃ０，…，Ｃ３は、Ｃ
０，…，Ｃｎ−１となる。セレクタＳ８１と頭出し制御
回路６５２とについては、ｎが４のときと変わらない。

【００９３】次に、図９を参照して、整列化回路６５０
の具体例について説明する。

【００９４】整列化回路６５０の具体例は、第１の頭出
し検出回路６５０にて先頭ビット位置を記憶した結果で
ある先頭ビット位置記憶回路６５３の出力Ｍ１とＭ５，
Ｍ２とＭ６，Ｍ３とＭ７，Ｍ４とＭ８をそれぞれオアす
るオア回路群と、オア回路群の出力が示す２つの先頭ビ
ットから４ビットを１：ｎデマルチプレクサ６４０の出
力から選択し、さらに先頭ビットがＤ１，…，Ｄ４の時
はクロックＣＫ４Ｔの前半周期に選択し、先頭ビットが
Ｄ５，…，Ｄ７，Ｄ０の時はクロックＣＫ４Ｔの後半周
期に選択するセレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４
と、セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４の出力の
４ビットをクロックＣＫ３Ｔの後縁でサンプリングする
フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４とか
ら構成される。

【００９５】セレクタＳ９１，Ｓ９２，Ｓ９３，Ｓ９４
は、第１の頭出し検出回路６５０からの調整制御信号ｓ
ｔｒｔが調整中を指示したときにデータを無効にし、調
整終了を示したときに、第１の頭出し検出回路６５０に
て記憶された先頭ビット位置が示す第１の特定信号列の
次のビットから始まるｎビットをｎビット毎にデータ信
号として取り出す。

【００９６】さらに、セレクタＳ９１，Ｓ９２，Ｓ９
３，Ｓ９４を第１の頭出し検出回路６５０からの調整制
御信号ｓｔｒｔが終了時に有効とし、調整中に無効とす
るように制御することにより、データを有効とするとき
は変わらないが、無効にするときにクロックＣＫ３Ｔの
１サイクル分速くできる。

【００９７】このような整列化回路６５０の構成をとる
ことにより、第１の頭出し検出回路６５０が第１の特定
信号列を検出して先頭ビット位置を記憶したときは、ま
だその出力はどれも選んでいないため、セレクタＳ９
１，Ｓ９２，Ｓ９３，Ｓ９４の出力はどのビットも選ば
ず、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４
はオール０（または無効データ）が記憶される。

【００９８】第１の特定信号列が検出されて先頭ビット
位置が記憶され、調整制御信号ｓｔｒｔが出された次の
サイクルから、第１の特定信号列が検出されたクロック
ＣＫ４Ｔの半周期と異なる半周期の先頭ビットである次
のビットから交互に、順次４ビット毎に４ビットが選択
され、フリップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９
４に取り込まれる。

【００９９】なお、図９の整列化回路６５０の具体例に
おいては、ｎ＝４としたが、Ｍ１，…，Ｍ８をＭ１，
…，Ｍ２ｎとし、オア回路群の入力をＭ１とＭｎ＋１，
Ｍ２とＭｎ＋２，…，Ｍｎ−１とＭ２ｎとし、セレクタ
Ｓ９１，Ｓ９２，Ｓ９３，Ｓ９４をセレクタＳ９１から
ｎビット分とし、そのセレクタが前半周期に選択する先
頭ビットをＤ１，…，Ｄｎ、後半周期に選択する先頭ビ
ットをＤｎ＋１，…，Ｄ２ｎ−１およびＤ０とし、フリ
ップフロップＦ９１，Ｆ９２，Ｆ９３，Ｆ９４をフリッ
プフロップＦ９１からｎビット分としてもよい。

【０１００】第１の頭出し検出回路６５０の説明のとき
に述べたように、１：ｎデマルチプレクサ６４０の出力
の２ｎビットの確定時期については、ｎビットの最終ビ
ットがクロックＣＫ４Ｔの後半周期にサンプリングした
ビット列は、クロックＣＫ４Ｔの後半周期のクロックＣ
Ｋ３Ｔの後縁からクロックＣＫ４Ｔの前半周期のクロッ
クＣＫ３Ｔの後縁直前までが確定時期であり、ｎビット
の最終ビットがクロックＣＫ４Ｔの前半周期にサンプリ
ングしたビット列は、クロックＣＫ４Ｔの前半周期のク
ロックＣＫ３Ｔの後縁からクロックＣＫ４Ｔの前半周期
のクロックＣＫ３Ｔの後縁直前までが確定時期となるた
め、各々のｎビットの最終ビットがクロックＣＫ４Ｔの
後半周期となる先頭ビットＤ１，Ｄ２，…，Ｄｎと、各
々のｎビットの最終ビットがクロックＣＫ４Ｔの前半周
期となる先頭ビットＤｎ＋１，Ｄｎ＋２，…，Ｄ２ｎ−
１，Ｄ０とに分かれる。しかし、先頭ビットが、Ｄ０の
時の１回目のｎビットをとった次のｎビットの先頭ビッ
トはＤｎであり、Ｄ１の時の次の先頭ビットはＤｎ＋１
となり、Ｄ０とＤｎ，Ｄ１とＤｎ＋１，Ｄ２とＤｎ＋
２，…，Ｄｎ−２とＤ２ｎ−１は、同じ先頭ビットを各
々の確定時期に交互に選ぶことになる。

【０１０１】次に、図１０を参照して、ｍアドレスｎビ
ットＦＩＦＯ回路６６０の具体例について説明する。

【０１０２】ｍアドレスｎビットＦＩＦＯ回路６６０の
具体例は、ｍ＝４，ｎ＝４の場合の一例であり、第１の
頭出し検出回路６５０からの調整制御信号ｓｔｒｔを起
動信号とし、調整制御信号ｓｔｒｔがＤＬＬ回路６２０
の調整中を指示するとライトアドレスを停止し、調整終
了を示すと次のサイクルから、アドレス０からアドレス
３まで循環してライトアドレスを発生するライトアドレ
ス発生回路６６１と、ライトアドレス発生回路６６１の
ライトアドレスに従い、第１の特定信号列の次のｎビッ
トから始まる整列化回路６５０のフリップフロップＦ９
１，Ｆ９２，Ｆ９３，Ｆ９４の出力ｏ０，ｏ１，ｏ２，
ｏ３をデータ入力とし、アドレス０からアドレス３まで
循環して書き込むアドレス数４およびビット数４のｍ×
ｎＦＩＦＯ６６２とから構成される。

【０１０３】ライトアドレス発生回路６６１は、ライト
アドレス０から３までを出力する４つのフリップフロッ
プＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３を縦続接続し、最初
の３つのフリップフロップＦＷ０，ＦＷ１，ＦＷ２の負
出力をアンドした信号と第１の頭出し検出回路６５０か
らの調整制御信号ｓｔｒｔとをアンドした出力を最初の
フリップフロップＦＷ０に入力した回路である。

【０１０４】ライトアドレス発生回路６６１は、第１の
頭出し検出回路６５０からの調整制御信号ｓｔｒｔが０
になると、フリップフロップの出力がどの状態であって
も、アンド出力が０となり、４つのフリップフロップＦ
Ｗ０，ＦＷ１，ＦＷ２，ＦＷ３に順次０を埋めていくた
め、ライトアドレスが停止し、最初の３つフリップフロ
ップＦＷ０，ＦＷ１，ＦＷ２が全て０になったときに調
整制御信号ｓｔｒｔが１になると、２つのアンド出力は
ともに１となり、クロックＣＫ３Ｔが入力されると最初
のフリップフロップＦＷ０を１にセットし、次のサイク
ルでは２つのアンド出力が０になり、最初のフリップフ
ロップＦＷ０を０に戻すとともに、２番目のフリップフ
ロップＦＷ１を１にし、次のサイクルでは１，２番目の
フリップフロップＦＷ０，ＦＷ１が０になり、３番目の
フリップフロップＦＷ２が１になり、さらに次のサイク
ルでは、３番目のフリップフロップＦＷ２が０になると
ともに、２つのアンド出力を１にし、４番目のフリップ
フロップＦＷ３を１にセットして最初の状態に戻る。調
整制御信号ｓｔｒｔが１になっている間、４つのフリッ
プフロップＦＷ０，ＦＷ１，ＦＷ２，ＦＷ３の１つだけ
が１となり、順次アドレス０からアドレス３まで循環し
て、１がシフトするライトアドレスを発生することがで
きる。また、２段目以降のフリップフロップＦＷ１，Ｆ
Ｗ２，ＦＷ３の入力に調整制御信号ｓｔｒｔでゲートす
ることにより、調整制御信号ｓｔｒｔがリセットされる
と全てのアドレスを直ちに停止できる。

【０１０５】ｍ×ｎＦＩＦＯ６６２は、ライトアドレス
を１にするとデータを取り込み、０にするとホールドす
るビット数分のホールド付きフリップフロップをアドレ
ス数分有し、ホールドをライトアドレス発生回路６６１
のライトアドレス出力に接続した構成であり、各ライト
アドレスＷＡ０，ＷＡ１，ＷＡ２，ＷＡ３で指定された
フリップフロップ群にビット数分のデータを書き込むよ
うになっている。

【０１０６】次に、図１０を参照して、ｍウェイｎビッ
トマルチプレクサ６７０の具体例について説明する。

【０１０７】ｍウェイｎビットマルチプレクサ６７０の
具体例は、ｍ＝４，ｎ＝４の場合の一例であり、リード
アドレスに従い４×４ＦＩＦＯ６６２の書き込まれた４
ビットのデータを選択して取り出すアンド回路群および
オア回路群で構成されている。

【０１０８】４ウェイ４ビットマルチプレクサ６７０
は、ビット数分のセレクタであり、各アドレスの同じビ
ット位置の４×４ビットＦＩＦＯ６６２のデータ出力を
入力とし、リードアドレスに従いアドレス０からアドレ
ス３まで循環して選択し、リードアドレスと一致したラ
イトアドレスで書き込まれた４アドレス４ビットＦＩＦ
Ｏ回路６６０のｎビットのデータを選択して出力する。

【０１０９】次に、図１０を参照して、ｎビットレジス
タ６８０の具体例について説明する。

【０１１０】ｎビットレジスタ６８０の具体例は、ｎ＝
４の場合の一例であり、４ウェイ４ビットマルチプレク
サ６７０の出力をシステムクロックＣＬＫＳＹＳで書き
込む４つのフリップフロップＦＤ０〜ＦＤ３で構成され
ている。

【０１１１】４ビットレジスタ６８０は、４ビット分あ
り、４ウェイ４ビットマルチプレクサ６７０の出力をシ
ステムクロックＣＬＫＳＹＳでサンプリングして、第１
のデータ処理回路６００の出力として出力する。

【０１１２】なお、図１０の具体例においては、ｍ＝
４，ｎ＝４としたが、ライトアドレス発生回路６６１の
フリップフロップ数をｍ個とし、最初のフリップフロッ
プＦＷ０からｍ番目までの出力を、各々アドレス０，ア
ドレス１，…，アドレス（ｍ−１）とし、最初から３つ
のフリップフロップの負出力をアンドするとした代わり
に最初から（ｍ−１）個までの負出力をアンドするに置
き換え、ｍ×ｎＦＩＦＯ６６２のフリップフロップをア
ドレス数ｍおよびビット数ｎのｍ×ｎ個とし、４ウェイ
４ビットマルチプレクサ６７０をｍウェイｎビットマル
チプレクサ６７０とすることもできる。

【０１１３】次に、図１１を参照して、第２の頭出し検
出回路７５０の具体例について説明する。

【０１１４】第２の頭出し検出回路７５０の具体例は、
第２の頭出しコンペア回路７５１と、第３の頭出しコン
ペア回路７５２と、調整制御回路７５３とから構成され
る。

【０１１５】第２の頭出しコンペア回路７５１は、図８
中の第１の頭出しコンペア回路６５１と同じ回路構成を
有し、１：ｎデマルチプレクサ７４０からのデータ信号
に第２の特定信号列があるかどうかを検出するために、
第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、
第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を入力して比
較し、第２の特定信号列Ｃ４，Ｃ５，Ｃ６，Ｃ７を検出
すると、セレクタＳ８１に１を出力する。

【０１１６】第３の頭出しコンペア回路７５２は、図８
中の第１の頭出しコンペア回路６５１と同じ回路構成を
有し、１：ｎデマルチプレクサ７４０からのデータ信号
に第３の特定信号列があるかどうかを検出するために、
第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３の代わりに、
第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを入力して比
較し、第３の特定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを検出
すると、セレクタＳ８１に１を出力する。

【０１１７】調整制御回路７５３は、１：ｎデマルチプ
レクサ７４０からのデータ信号に第２の特定信号列Ｃ
４，Ｃ５，Ｃ６，Ｃ７が検出されたときに第１のデータ
処理回路６００に分配され、各第１のデータ処理回路６
００が第１の特定信号列Ｃ０，Ｃ１，Ｃ２，Ｃ３を検出
するまでの間に第１のデータ処理回路６００のＤＬＬ回
路６２０を調整させる調整開始信号を作成するフリップ
フロップＦＢ２，ＦＢ３，ＦＢ４と、フリップフロップ
ＦＢ４の出力である調整開始信号が出力された後に１：
ｎデマルチプレクサ６４０からのデータ信号に第３の特
定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢが検出されたときに調
整終了信号を発生するフリップフロップＦＢ１とを含ん
で構成される。

【０１１８】調整制御回路７５３は、第２の頭出しコン
ペア回路７５１からの出力とフリップフロップＦＢ２，
ＦＢ３に入力して遅延した負出力とをアンドするアンド
回路と、このアンド回路の出力を入力として微分波形で
ある調整開始信号を得るフリップフロップＦＢ４とを有
し、調整開始信号を全ての第１のデータ処理回路６００
に分配する。

【０１１９】また、調整制御回路７５３は、第３の頭出
しコンペア回路７５２からの出力と、フリップフロップ
ＦＢ１の出力とクロックＣＫ３Ｔの負信号をアンドした
信号とをオアした信号を入力とし、調整終了信号を出力
するフリップフロップＦＢ１を有する。なお、第３の特
定信号列Ｃ８，Ｃ９，ＣＡ，ＣＢを、第１の特定信号列
Ｃ０，Ｃ１，Ｃ２，Ｃ３と同じにしてもよい。

【０１２０】ここで、第２の特定信号列Ｃ４，Ｃ５，Ｃ
６，Ｃ７を１を含む全ての信号列とし、第２の頭出しコ
ンペア回路７５１の構成を、Ｄ１，Ｄ２，Ｄ３，Ｄ４，
Ｄ５，Ｄ６，Ｄ７，Ｄ０をオアする８入力オア回路にす
ることができる。

【０１２１】なお、図１１の第２の頭出し検出回路７５
０の具体例においては、データを８ビットとしたが、第
１の頭出し検出回路６５０と同様に、データをＤ０，
…，Ｄ２ｎとし、第２の特定信号列および第３の特定信
号列のビット数をｎビットとし、コンペア回路をＣＰ
１，…，ＣＰ２ｎ、オア回路ＯＲ８１，ＯＲ８２，ＯＲ
８３，ＯＲ８４の入力数をｎ入力とし、第３の頭出しコ
ンペア回路７５２の代替案の８入力オア回路を２ｎ入力
オア回路とすることにより、ｎビット幅の第２の頭出し
検出回路７５０とすることができる。

【０１２２】次に、図１２を参照して、同期化回路７６
０の具体例について説明する。

【０１２３】同期化回路７６０の具体例は、第２の頭出
し検出回路７５０の出力である調整終了信号をシステム
クロックＣＬＫＳＹＳに同期化するフリップフロップＦ
Ｃ０，ＦＣ１と、アンド回路とから構成される。

【０１２４】同期化回路７６０は、第２の頭出し検出回
路７５０からの調整終了信号を、ＤＬＬ回路７２０で作
成されたクロックを分周してシステムクロックＣＬＫＳ
ＹＳと同じ周波数にしているが、位相は異なっているた
め、フリップフロップＦＣ０，ＦＣ１にて調整終了信号
をシステムクロックＣＬＫＳＹＳに同期化してリードア
ドレス起動信号として出力する。

【０１２５】次に、図１２を参照して、リードアドレス
発生回路７７０の具体例について説明する。

【０１２６】リードアドレス発生回路７７０の具体例
は、縦続接続されたリードアドレス０から３までを出力
する４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，
ＦＣ５と、最初の３つのフリップフロップＦＣ２，ＦＣ
３，ＦＣ４の負出力をアンドするアンド回路とから構成
される。

【０１２７】リードアドレス発生回路７７０は、同期化
回路７６０からのリードアドレス起動信号と、縦続接続
されたリードアドレス０から３までを出力する４つのフ
リップフロップＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５の最初
の３つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４の負
出力をアンドした信号とがアンドされ、最初のフリップ
フロップＦＣ２に入力される。

【０１２８】リードアドレス発生回路７７０は、同期化
回路７６０からのリードアドレス起動信号がリセットさ
れると停止し、セットされるとアドレス０からアドレス
（ｍ−１）まで循環して順次発生し、第１のデータ処理
回路６００に分配されるリードアドレス０，１，２，３
を作成する。

【０１２９】詳しくは、リードアドレス発生回路７７０
は、同期化回路７６０からのリードアドレス起動信号が
０になると、フリップフロップの出力がどの状態であっ
ても、アンド出力が０となり、４つのフリップフロップ
ＦＣ２，ＦＣ３，ＦＣ４，ＦＣ５に順次０を埋めていく
ため、リードアドレスを停止する。最初の３つフリップ
フロップＦＣ２，ＦＣ３，ＦＣ４が全て０になったとき
に同期化回路７６０からのリードアドレス起動信号が１
になり、２つのアンド出力はともに１となり、システム
クロックＣＬＫＳＹＳが入力されると、リードアドレス
発生回路７７０は、最初のフリップフロップＦＣ２を１
にセットし、次のサイクルでは２つのアンド出力が０に
なり、最初のフリップフロップＦＣ２を０に戻すととも
に、２番目のフリップフロップＦＣ３を１にし、次のサ
イクルでは１，２番目のフリップフロップＦＣ２，ＦＣ
３が０になり、３番目のフリップフロップが１になり、
さらに次のサイクルでは、１，２，３番目のフリップフ
ロップＦＣ２，ＦＣ３，ＦＣ４が０になるとともに、２
つのアンド出力を１にし、４番目のフリップフロップＦ
Ｃ５を１にセットして最初の状態に戻る。同期化回路７
６０からのリードアドレス起動信号が１になっている
間、４つのフリップフロップＦＣ２，ＦＣ３，ＦＣ４，
ＦＣ５の１つだけが１となり、順次アドレス０〜アドレ
ス３まで循環して、１がシフトするリードアドレスを発
生することができる。

【０１３０】また、２段目以降のフリップフロップＦＣ
３，ＦＣ４，ＦＣ５の入力に同期化回路７６０からのリ
ードアドレス起動信号でゲートすることにより、同期化
回路７６０からのリードアドレス起動信号がリセットさ
れると全てのアドレスを直ちに停止できる。

【０１３１】なお、図１２のリードアドレス発生回路７
７０の具体例では、４つのフリップフロップＦＣ２，Ｆ
Ｃ３，ＦＣ４，ＦＣ５としているが、フリップフロップ
数をｍ個とし、最初のフリップフロップＦＣ２からｍ番
目までの出力を、各々アドレス０，アドレス１，…，ア
ドレス（ｍ−１）とし、最初から３つのフリップフロッ
プＦＣ２，ＦＣ３，ＦＣ４の負出力をアンドするとした
代わりに、最初から（ｍ−１）個までのフリップフロッ
プの負出力をアンドするに置き換えることにより、アド
レス数ｍに対応できる。

【０１３２】ところで、図１２の具体例では、同期化回
路７６０のフリップフロップの数を２個縦続接続し、ｍ
アドレスｎビットＦＩＦＯ回路６６０をアドレス数ｍと
しているが、同期化回路７６０のフリップフロップの個
数により、第１のデータ処理回路６００のｍアドレスｎ
ビットＦＩＦＯ回路６６０にデータが書き込まれてから
読み出すまでの時間が決まるため、第１のトランスミッ
タ回路２００および第２のトランスミッタ回路３００か
ら同時に第１の特定信号列および第３の特定信号列が出
され、第１の特定信号列が第１のトランスミッタ回路２
００，伝送路８００，第１のデータ処理回路６００のレ
シーバ６１０，サンプラ＆１：２デマルチプレクサ６３
０，および１：ｎデマルチプレクサ６４０を介して第１
の頭出し検出回路６５０にて検出され、次のビットから
ｎビットまでを整列化回路６５０にて抽出され、ｍアド
レスｎビットＦＩＦＯ回路６６０のアドレス０に書き込
まれるまでの時間が最大になったとき、第３の特定信号
列が、第２のトランスミッタ回路３００，伝送路９０
０，第２のデータ処理回路７００のレシーバ７１０，サ
ンプラ＆１：２デマルチプレクサ７３０，および１：ｎ
デマルチプレクサ７４０を介して第２の頭出し検出回路
７５０で第３の特定信号列として検出され、同期化回路
７６０およびリードアドレス発生回路７７０を介してリ
ードアドレスを発生し、そのリードアドレスによりｍウ
ェイｎビットマルチプレクサ６７０を介してｎビットレ
ジスタ６８０に書き込むまでの時間が最小になっても、
ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだデ
ータがｍウェイｎビットマルチプレクサ６７０を介して
ｎビットレジスタ６８０に到達する前にならないよう
に、同期化回路７６０のフリップフロップ数を多くし、
第１の特定信号列が第１のトランスミッタ回路２００，
伝送路８００，第１のデータ処理回路６００のレシーバ
６１０，サンプラ＆１：２デマルチプレクサ６３０，お
よび１：ｎデマルチプレクサ６４０を介して第１の頭出
し検出回路６５０にて検出され、次のビットからｍアド
レスｎビットＦＩＦＯ回路６６０のアドレスを一巡し
て、再度アドレス０に書き込む（ｍ×ｎ＋１）ビット目
からのｎビットが整列化回路６５０にて抽出され、ｍア
ドレスｎビットＦＩＦＯ回路６６０のアドレス０に書き
込まれるまでの時間が最小になったとき、第３の特定信
号列が、第２のトランスミッタ回路３００，伝送路９０
０，第２のデータ処理回路７００のレシーバ７１０，サ
ンプラ＆１：２デマルチプレクサ７３０，および１：ｎ
デマルチプレクサ７４０を介して第２の頭出し検出回路
７５０で第３の特定の信号として検出され、同期化回路
７６０およびリードアドレス発生回路７７０を介してリ
ードアドレスを発生し、そのリードアドレスによりｍウ
ェイｎビットマルチプレクサ６７０を介してｎビットレ
ジスタ６８０に書き込むまでの時間が最大になっても、
ｍアドレスｎビットＦＩＦＯ回路６６０が書き込んだ第
１の特定信号列の次のビットからｎビットのデータがｍ
ウェイｎビットマルチプレクサ６７０を介してｎビット
レジスタ６８０に書き込まれた後に到達するように、同
期化回路７６０のフリップフロップ数を少なくする。ま
た、この２つの条件を満足するように、ｍアドレスｎビ
ットＦＩＦＯ回路６６０のアドレスの数ｍを設定する。

【０１３３】以上説明したように、第１のアナログＰＬ
Ｌ回路１００，第１のトランスミッタ回路２００，第２
のトランスミッタ回路３００，調整制御論理回路４０
０，第２のアナログＰＬＬ回路５００，第１のデータ処
理回路６００，および第２のデータ処理回路７００を持
つことにより、データ信号列に余分のビットを持たず、
任意の値をとるために特定信号列をデータの開始とする
手段が採れず、かつ１，０に変化することが保証できな
いデータ信号に対し、調整制御論理回路４００から第２
のトランスミッタ回路３００，および伝送路９００を介
して第２のデータ処理回路７００に第２の特定信号列
（１ビットでも１になったらとしてもよい）を送出する
ことにより、第２のデータ処理回路７００は、ＤＬＬ回
路７２０の調整開始信号として認識し、第２のデータ処
理回路７００内のサンプリングクロックの調整を開始す
るとともに、第１のデータ処理回路６００の第１の頭出
し検出回路６５０に分配し、整列化回路６５０の出力を
無効にさせ、第１のトランスミッタ回路２００から伝送
路８００を介して第１のデータ処理回路６００に送出さ
れた調整信号列を使用してＤＬＬ回路６２０を調整する
ことを可能にさせ、かつＤＬＬ回路６２０の調整を行
い、さらには第１のデータ処理回路６００毎にＤＬＬ回
路６２０の調整期間中に第１の特定信号列がデータ信号
に入力されたならば、調整終了とデータ開始とする調整
制御信号ｓｔｒｔとして認識させ、第１の特定信号列の
次のビットからｎビット毎に、ｍアドレスｎビットＦＩ
ＦＯ回路６６０にアドレス０から順次書き込むことを可
能にすることができる。

【０１３４】また、調整制御論理回路４００から第２の
トランスミッタ回路３００および伝送路９００を介して
第１の特定信号列に同期して出力される第３の特定信号
列が第２のデータ処理回路７００にきたときに、リード
アドレス発生回路７７０のリードアドレス起動信号を作
成し、システムクロックＣＬＫＳＹＳに同期化したアド
レス０からアドレスｍまで循環して順次発生するリード
アドレスを作成し、各第１のデータ処理回路６００のｍ
アドレスｎビットＦＩＦＯ回路６６０からデータを読み
出すことにより、論理側から第１のトランスミッタ回路
２００に送られたパラレルデータ信号を復元することが
できる。

【０１３５】（２）第２の実施の形態図２は、本発明の第２の実施の形態に係るソースシンク
ロナス式の低レーテンシ高速伝送システムの構成を示す
回路ブロック図である。本実施の形態に係る低レーテン
シ高速伝送システムは、その基本的構成は図１に示した
第１の実施の形態に係る低レーテンシ高速伝送システム
とほぼ同様であるが、第２のアナログＰＬＬ回路５００
を省略し、送信側から受信側に伝送用クロックを送信す
るようにしている。第１の実施の形態においては、第１
のデータ処理回路６００および第２のデータ処理回路７
００には、第２のアナログＰＬＬ回路５００よりシステ
ムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数
の伝送用クロックが分配されていたが、図２に示すよう
に、送信側の第１のアナログＰＬＬ回路１００から受信
側に送信するドライバ１４０，伝送路１０００，および
レシーバ５４０を設置し、第２のアナログＰＬＬ回路５
００を省略して、代わりに送信側から受けたシステムク
ロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波数の伝
送用クロックを、第１のデータ処理回路６００および第
２のデータ処理回路７００に分配するようにしている。

【０１３６】このようにすることにより、第２のアナロ
グＰＬＬ回路５００を削減できることと、送信側のシス
テムクロックＣＬＫＳＹＳに同期したｎ／２逓倍の周波
数の伝送用クロックと受信側の伝送用クロックとを全く
同じ周波数を持ち、一定の位相関係にあるクロックとす
ることができる。

【０１３７】また、送信側のシステムクロックＣＬＫＳ
ＹＳと受信側のシステムクロックＣＬＫＳＹＳとの発生
源が異なり、全く同じ周波数のＲＥＦクロックを送信側
と受信側とに分配できない場合において、送信側および
受信側の伝送用クロックと受信側のシステムクロックＣ
ＬＫＳＹＳとでは同じ発生源のクロックを使用していな
いため、微少ではあっても周波数が異なり、時間ととも
に位相がずれるが、このような構成をとることにより、
送信側の第１のトランスミッタ回路２００および第２の
トランスミッタ回路３００と受信側の第１のデータ処理
回路６００および第２のデータ処理回路７００とに全く
同じ周波数の伝送用クロックを分配できるため、図１で
使用した回路がそのまま使用でき、ＤＬＬ回路６２０お
よび７２０の調整位置も温度変動および電圧変動分程度
の調整ですむし、システムクロックＣＬＫＳＹＳ間の周
波数差により位相がずれることを見込んで、一定期間内
にＤＬＬ回路６２０および７２０の調整を行うことと
し、その一定期間にライトアドレスとリードアドレスと
の時間差が変化する分の余裕を持って同期化回路７６０
のタイミング設定することにより、書き込むより前に読
み出すとか、読み出す前に次のデータを書き込むことが
ないように、前述のように、同期化に使用するフリップ
フロップの段数を多くし、ｍアドレスｎビットＦＩＦＯ
回路６６０のアドレス数ｍを多くし、読み出し開始時間
を変更することにより、ｍアドレスｎビットＦＩＦＯ回
路６６０に書き込まれる前に読み出すとか、読み出す前
に次のデータが書き込まれることがないようにすること
ができる。

【０１３８】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施の形
態は適宜変更され得ることは明らかである。

【０１３９】

【発明の効果】以上説明したように、本発明によれば、
信号列に余分のビットを持たず、任意の値をとるために
特定信号列をデータの開始とする手段が採れず、かつ
１，０に変化することが保証できないデータ信号に対し
て、一定もしくは任意の周期で始めと終わりとが同時に
なるように、第２のトランスミッタ回路からは第２の特
定信号列，調整信号列および第３の特定信号列を、第１
のトランスミッタ回路からは無効データ，調整信号列お
よび第１の特定信号列をそれぞれ出力し、引き続いて第
１のトランスミッタ回路からデータ信号を出力すること
により、第２のデータ処理回路は第２の特定信号列がき
たならば、ＤＬＬ回路の調整開始信号を作成し、第２の
データ処理回路自体のサンプリングクロックの調整をＤ
ＬＬ回路により行い、ｍアドレスｎビットＦＩＦＯ回路
のリードアドレスの発生を停止し、第１のデータ処理回
路に調整開始信号を分配させ、記憶した先頭ビットをリ
セットさせ、ｍアドレスｎビットＦＩＦＯ回路のライト
アドレスの発生を停止させ、整列化回路の出力を無効に
させ、第１のトランスミッタ回路からきた調整信号列に
よりＤＬＬ回路の調整を行わせ、さらには第１のデータ
処理回路毎に、ＤＬＬ回路の調整期間中に第１のトラン
スミッタ回路からの第１の特定信号列がデータ信号に入
力されたならば、調整終了とデータ開始として認識さ
せ、ｍアドレスｎビットＦＩＦＯ回路にアドレス０から
順次書き込む一連の処理を行うことを可能にする。

【０１４０】また、第１のデータ処理回路に第１の特定
信号列がくるのとほぼ同時期に、第２のデータ処理回路
に第３の特定信号列がくることにより、第２のデータ処
理回路は、調整終了として認識し、リードアドレス起動
信号を作成し、システムクロックに同期化し、アドレス
０からアドレス（ｍ−１）まで循環して発生するリード
アドレスを作成し、第１のデータ処理回路に分配するこ
とにより、各ｍアドレスｎビットＦＩＦＯ回路におい
て、伝送路のばらつきおよび回路のばらつきのためにバ
ラバラに書き込まれたデータを、同時にかつシステムク
ロックに同期して、同じアドレスから読み出させ、送信
側のデータ信号列を復元したパラレルデータ信号列を得
ることを可能にさせる。余分なビットを付加しないため
に、実効データの占める割合が多いため、回路的にも少
なく、また伝送用クロックも低くして同じデータ量の伝
送を行え、データの変換を行う必要がないことから、レ
ーテンシを低く抑えることができる低レーテンシ高速伝
送システムを提供できる。

【０１４１】また、第２のアナログＰＬＬ回路の代わり
に、送信側の第１のアナログＰＬＬ回路のクロック出力
を、ドライバ，伝送路，およびレシーバを介して、受信
側の第１のデータ処理回路および第２のデータ処理回路
にシステムクロックに同期したｎ／２逓倍の周波数の伝
送用クロックを分配するようにし、第２のデータ処理回
路の同期化回路のフリップフロップの段数と第１のデー
タ処理回路のｍアドレスｎビットＦＩＦＯ回路のアドレ
ス数とを前述のようにすることにより、送信側のシステ
ムクロックと受信側のシステムクロックとの発生源が異
なる、つまり微少の周波数差があるシステムにおいて
も、一定周期内においてＤＬＬ回路の調整を行うことに
よって、データを喪失することなく、高速に伝送でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る同期クロック
式の低レーテンシ高速伝送システムの構成を示す回路ブ
ロック図である。

【図２】本発明の第２の実施の形態に係るソースシンク
ロナス式の低レーテンシ高速伝送システムの構成を示す
回路ブロック図である。

【図３】図１および図２中の第１および第２のトランス
ミッタ回路におけるｎ／２：１マルチプレクサの構成要
素である２：１マルチプレクサ＆レジスタの具体例とタ
イムチャートを示す図である。

【図４】図１および図２中の第１および第２のトランス
ミッタ回路における２：１マルチプレクサ＆プリエンフ
ァシス制御回路とドライバの具体例とタイムチャートを
示す図である。

【図５】図１および図２中の第１および第２のデータ処
理回路におけるＤＬＬ回路とサンプラ＆１：２デマルチ
プレクサの具体例を示す図である。

【図６】図１および図２中の第１および第２のデータ処
理回路における１：ｎデマルチプレクサの構成要素であ
る１：２デマルチプレクサの具体例とタイムチャートを
示す図である。

【図７】図１および図２中の第１および第２のデータ処
理回路における１：ｎデマルチプレクサの構成要素であ
る１：４デマルチプレクサの具体例とタイムチャートを
示す図である。

【図８】図１および図２中の第１および第２のデータ処
理回路における第１の頭出し検出回路の具体例を示す図
である。

【図９】図１および図２中の第１のデータ処理回路にお
ける整列化回路の具体例を示す図である。

【図１０】図１および図２中の第１のデータ処理回路に
おけるｍアドレスｎビットＦＩＦＯ回路の具体例を示す
図である。

【図１１】図１および図２中の第２のデータ処理回路に
おける第２の頭出し検出回路の具体例を示す図である。

【図１２】図１および図２中の第２のデータ処理回路に
おける同期化回路およびリードアドレス発生回路の具体
例を示す図である。

【図１３】本実施の形態に係る低レーテンシ高速伝送シ
ステムにおける調整期間の各種信号を例示するタイムチ
ャートである。

【図１４】従来のコード変換を例示する図である。

【符号の説明】

１００第１のアナログＰＬＬ回路１１０位相比較器（ＰＤ）１２０電圧制御型可変周波数発振器（ＶＣＯ）１３０カウンタ２００第１のトランスミッタ回路２１０ｎビットレジスタ２２０ｎ／２：１マルチプレクサ２２１２：１マルチプレクサ＆レジスタ２３０２：１マルチプレクサ＆プリエンファシス制御
回路２４０ドライバ３００第２のトランスミッタ回路３１０ｎビットレジスタ３２０ｎ／２：１マルチプレクサ３３０２：１マルチプレクサ＆プリエンファシス制御
回路３４０ドライバ４００調整制御論理回路５００第２のアナログＰＬＬ回路５１０位相比較器（ＰＤ）５２０電圧制御型可変周波数発振器（ＶＣＯ）５３０カウンタ６００第１のデータ処理回路６１０レシーバ６２０ＤＬＬ回路６３０サンプラ＆１：２デマルチプレクサ６４０１：ｎデマルチプレクサ６４１１：２デマルチプレクサ６４２１：４デマルチプレクサ６５０第１の頭出し検出回路＆整列化回路６５１第１の頭出しコンペア回路６５２頭出し制御回路６５３先頭ビット位置記憶回路６６０ｍアドレスｎビットＦＩＦＯ回路６６１ライトアドレス発生回路６６２ｍ×ｎＦＩＦＯ６７０ｍウェイｎビットマルチプレクサ６８０ｎビットレジスタ７００第２のデータ処理回路７１０レシーバ７２０ＤＬＬ回路７３０サンプラ＆１：２デマチプレクサ７４０１：ｎデマチプレクサ７５０第２の頭出し検出回路７５１第２の頭出しコンペア回路７５２第３の頭出しコンペア回路７５３調整制御回路７６０同期化回路７７０リードアドレス発生回路

Claims

【特許請求の範囲】

【請求項１】送信側に複数の第１のトランスミッタ回路
を、受信側に複数の第１のデータ処理回路をそれぞれ備
え、前記第１のトランスミッタ回路と前記第１のデータ
処理回路とが伝送路を介して一対一に接続された高速伝
送システムにおいて；前記第１のデータ処理回路（６０
０）のデータ信号のサンプリングクロックのタイミング
を調整するＤＬＬ回路（６２０）を調整させるために、
第２のトランスミッタ回路（３００），伝送路（９０
０）および第２のデータ処理回路（７００）を設置し、
第２の特定信号列が送出されたときに、前記第２のデー
タ処理回路（７００）から調整開始信号を分配させ、調
整信号列により、前記ＤＬＬ回路（６２０）の調整を行
わせ、シリアル−パラレル変換したデータ信号に第１の
特定信号列が検出された次のビットからデータをＦＩＦ
Ｏ回路（６６０）に書き込み、同時に前記第２のデータ
処理回路（７００）にきた第３の特定信号列からシステ
ムクロック（ＣＬＫＳＹＳ）に同期したリードアドレス
を発生することによりデータの復元を行うことを特徴と
する低レーテンシ高速伝送システム。
【請求項２】前記第１のトランスミッタ回路（２００）
および前記第２のトランスミッタ回路（３００）に分配
される、システムクロック（ＣＬＫＳＹＳ）に同期した
ｎ／２逓倍の周波数の伝送用クロックを、第１のアナロ
グＰＬＬ回路（１００）からドライバ（１４０），伝送
路（１０００）およびレシーバ（５４０）を介して前記
第１のデータ処理回路（６００）および前記第２のデー
タ処理回路（７００）に分配することを特徴とする請求
項１記載の低レーテンシ高速伝送システム。
【請求項３】送信側に複数のトランスミッタ回路を、受
信側に複数のデータ処理回路をそれぞれ備え、前記トラ
ンスミッタ回路と前記データ処理回路とが伝送路を介し
て一対一に接続された高速伝送システムにおいて；入力
パラレルデータ信号を分割して該入力パラレルデータ信
号を作成したシステムクロック（ＣＬＫＳＹＳ）または
該システムクロック（ＣＬＫＳＹＳ）と同じ周波数のク
ロックによりデータを受け取るｎ（２の倍数）ビットレ
ジスタ（２１０）と、システムクロック（ＣＬＫＳＹ
Ｓ）に同期したｎ／２逓倍の周波数の伝送用クロックま
たは該伝送用クロックを分周したクロックを用いて前記
ｎビットレジスタ（２１０）の出力であるパラレルデー
タ信号をシリアルデータ信号に変換するパラレル−シリ
アル変換回路（２２０，２３０）とを含む複数の第１の
トランスミッタ回路（２００）と；任意または一定の周
期で前記第１のトランスミッタ回路（２００）から無効
データ列，確実に１，０に変化する調整信号列，および
第１の特定信号列が出るとき、無効データ列と第２の特
定信号列との開始時期が同じで、第１の特定信号列と第
３の特定信号列との終了時期が同じように、第２の特定
信号列，確実に１，０に変化する調整信号列，および第
３の特定信号列を発生する調整制御論理回路（４００）
と；システムクロック（ＣＬＫＳＹＳ）または該システ
ムクロック（ＣＬＫＳＹＳ）と同じ周波数のクロックに
より前記調整制御論理回路（４００）の出力信号を受け
取るｎビットレジスタ（３１０）と、このｎビットレジ
スタ（３１０）の出力であるパラレルデータ信号をシス
テムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の
周波数の伝送用クロックまたは該伝送用クロックを分周
したクロックを用いてシリアルデータ信号に変換するパ
ラレル−シリアル変換回路（３２０，３３０）とを含む
第２のトランスミッタ回路（３００）と；前記第１のト
ランスミッタ回路（２００）で使用した伝送用クロック
に同期したシステムクロック（ＣＬＫＳＹＳ）のｎ／２
逓倍の周波数である伝送用クロックを入力とするＤＬＬ
回路（６２０）の出力と前記第１のトランスミッタ回路
（２００）からのシリアルデータ信号とを位相比較し、
データの中心にサンプリングタイミングを有するように
サンプリングクロックを調整するＤＬＬ回路（６２０）
と、シリアルデータ信号をサンプリングクロックにより
サンプリングしてパラレルデータ信号に変換するサンプ
ラ＆シリアル−パラレル変換回路（６３０，６４０）
と、調整開始信号がきたときに前記ＤＬＬ回路（６２
０）の調整開始および調整終了を指示する調整制御信号
（ｓｔｒｔ）をリセットし、先頭ビット位置を記憶した
フリップフロップのホールドを解除し、第１の特定信号
列と前記シリアル−パラレル変換回路（６３０，６４
０）の出力であるパラレルデータ信号とを比較し、調整
制御信号（ｓｔｒｔ）がリセットされているときに、一
致した場合に調整制御信号（ｓｔｒｔ）をセットし、先
頭ビット位置を記憶してホールドする第１の頭出し検出
回路（６５０）と、この第１の頭出し検出回路（６５
０）のリセットされた調整制御信号（ｓｔｒｔ）によっ
て出力を無効にし、前記第１の頭出し検出回路（６５
０）において調整制御信号（ｓｔｒｔ）がセットされた
ときに前記第１の頭出し検出回路（６５０）の先頭ビッ
ト位置の記憶結果に従い、一致した信号列の次のビット
からｎビットをｎビット毎にデータとして出力する整列
化回路（６５０）と、前記第１の頭出し検出回路（６５
０）の調整制御信号（ｓｔｒｔ）がリセットのときに停
止し、セットのときにアドレス０から始まりアドレス
（ｍ−１）までを循環するライトアドレスを発生するラ
イトアドレス発生回路（６６１）と、このライトアドレ
ス発生回路（６６１）の出力に従い、指示されたアドレ
スに前記整列化回路（６５０）の出力を順次書き込むｍ
アドレスｎビットＦＩＦＯ回路（６６０）と、システム
クロック（ＣＬＫＳＹＳ）に同期し、リードアドレスに
より指定されたアドレスの前記ｍアドレスｎビットＦＩ
ＦＯ回路（６６０）に書かれたデータ信号を選択するｍ
ウェイｎビットマルチプレクサ（６７０）と、このｍウ
ェイｎビットマルチプレクサ（６７０）の出力を書き込
むｎビットレジスタ（６８０）とから構成される複数の
前記第１のデータ処理回路（６００）と；前記第２のト
ランスミッタ回路（２００）で使用した伝送用クロック
に同期したシステムクロック（ＣＬＫＳＹＳ）のｎ／２
逓倍の周波数である伝送用クロックを入力とするＤＬＬ
回路（７２０）の出力と前記第２のトランスミッタ回路
（３００）からのシリアルデータ信号とを位相比較し、
データの中心にサンプリングタイミングを有するように
サンプリングクロックを調整するＤＬＬ回路（７２０）
と、シリアルデータ信号をサンプリングクロックにより
サンプリングしてパラレルデータ信号に変換するサンプ
ラ＆シリアル−パラレル変換回路（７３０，７４０）
と、前記シリアル−パラレル変換回路（７３０，７４
０）の出力と第２の特定信号列とを比較し、一致したと
きに前記ＤＬＬ回路（７２０）の調整を指示する一定の
パルス幅の調整開始信号を作成し、前記第１のデータ処
理回路（６００）に分配し、調整終了信号をリセット
し、前記シリアル−パラレル変換回路（７３０，７４
０）の出力と第３の特定信号列とを比較し、一致したと
きに調整終了信号をセットする第２の頭出し検出回路
（７５０）と、調整終了信号をシステムクロック（ＣＬ
ＫＳＹＳ）に同期化し、かつ複数の前記第１のデータ処
理回路（６００）の前記ｍアドレスｎビットＦＩＦＯ回
路（６６０）において前記整列化回路（６５０）の出力
を前記ｍアドレスｎビットＦＩＦＯ回路（６６０）に書
き込んだ後で、かつ同じアドレスに次のデータを書き込
む前のタイミングになるようにリードアドレス起動信号
を出力する同期化回路（７６０）と、この同期化回路
（７６０）からのリードアドレス起動信号がリセットさ
れると停止し、前記同期化回路（７６０）からのリード
アドレス起動信号がセットされるとアドレス０からアド
レス（ｍ−１）まで循環して順次発生し、かつ複数の前
記第１のデータ処理回路（６００）の前記ｍアドレスｎ
ビットＦＩＦＯ回路（６６０）に対して同時に同じアド
レスを指定するリードアドレスを分配するリードアドレ
ス発生回路（７７０）とから構成される第２のデータ処
理回路（７００）とを備えることを特徴とする低レーテ
ンシ高速伝送システム。
【請求項４】前記第１のトランスミッタ回路（２００）
および前記第２のトランスミッタ回路（３００）にシス
テムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の
周波数の伝送用クロックを分配する第１のアナログＰＬ
Ｌ回路（１００）と、前記第１のデータ処理回路（６０
０）および前記第２のデータ処理回路（７００）にシス
テムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の
周波数の伝送用クロックを分配する第２のアナログＰＬ
Ｌ回路（５００）とを有することを特徴とする請求項３
記載の低レーテンシ高速伝送システム。
【請求項５】前記第１のアナログＰＬＬ回路（１００）
および前記第２のアナログＰＬＬ回路（５００）が、送
信側のシステムクロック（ＣＬＫＳＹＳ）と受信側のシ
ステムクロック（ＣＬＫＳＹＳ）とは同期したクロック
であり、システムクロック（ＣＬＫＳＹＳ）またはシス
テムクロック（ＣＬＫＳＹＳ）と一定の位相関係にある
同じかまたは正数分の１の周波数を持つ信号をＲＥＦク
ロック入力とし、ｎ／２逓倍の周波数で発振する電圧制
御型可変周波数発振器（１２０，５２０）と、この電圧
制御型可変周波数発振器（１２０，５２０）の出力がシ
ステムクロック（ＣＬＫＳＹＳ）のｎ／２逓倍の周波数
のときに出力がＲＥＦクロックと同じ周波数になるよう
に分周するカウンタ（１３０，５３０）と、このカウン
タ（１３０，５３０）の出力とＲＥＦクロックとを位相
比較し、前記カウンタ（１３０，５３０）の出力がＲＥ
Ｆクロックの周波数と位相が同じになるように前記電圧
制御型可変周波数発振器（１２０，５２０）の制御電圧
を制御する位相比較器（１１０，５１０）とを有するこ
とを特徴とする請求項４記載の低レーテンシ高速伝送シ
ステム。
【請求項６】前記第１のデータ処理回路（６００）およ
び前記第２のデータ処理回路（７００）に、システムク
ロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波数
の伝送用クロックを分配する第２のアナログＰＬＬ回路
（５００）を省略し、送信側の第１のアナログＰＬＬ回
路（１００）の出力をシステムクロック（ＣＬＫＳＹ
Ｓ）に同期したｎ／２逓倍の周波数の伝送用クロックと
してドライバ（１４０），伝送路（１０００）およびレ
シーバ（５４０）を介して前記第１のデータ処理回路
（６００）および前記第２のデータ処理回路（７００）
に分配することを特徴とする請求項４記載の低レーテン
シ高速伝送システム。
【請求項７】送信側のシステムクロック（ＣＬＫＳＹ
Ｓ）と受信側のシステムクロック（ＣＬＫＳＹＳ）と
が、非同期であることを特徴とする請求項６記載の低レ
ーテンシ高速伝送システム。
【請求項８】前記第１のトランスミッタ回路（２００）
および前記第２のトランスミッタ回路（３００）が、１
データ分前のデータ信号と異なるときにドライバ（２４
０，３４０）の出力振幅を大きくし、同じときに小さく
するプリエンファシス機能を制御するプリエンファシス
制御回路（２３０，３３０）と、このプリエンファシス
制御回路（２３０，３３０）の出力に従いプリエンファ
シス量が選択可能なプリエンファシスしたデータ信号を
発生するドライバ（２４０，３４０）とを含むことを特
徴とする請求項３，請求項４，請求項５，請求項６また
は請求項７記載の低レーテンシ高速伝送システム。
【請求項９】前記パラレル−シリアル変換回路（２２
０，２３０；３２０，３３０）が；前段のフリップフロ
ップ（Ｆ３０，Ｆ３１）の２ビットを入力とし、前段の
フリップフロップ（Ｆ３０，Ｆ３１）のクロック（ＣＫ
３０）を選択信号とし、クロック（ＣＫ３０）の最初の
半周期はフリップフロップ（Ｆ３０）の出力を選択し、
残り半周期はフリップフロップ（Ｆ３１）の出力を選択
するセレクタ（Ｓ０）と、クロック（ＣＫ３０）の２逓
倍の周波数を持ち、クロック（ＣＫ３０）のサンプリン
グエッジと異なる位相となるクロック（ＣＫ３１）のエ
ッジにて前記セレクタ（Ｓ０）の出力をサンプリングす
るフリップフロップ（Ｆ３２）とから構成される複数の
２：１マルチプレクサ＆レジスタ（２２１）からなり、
１段目の前段のレジスタを前記ｎビットレジスタ（２１
０）とし、２段目以降を前記２：１マルチプレクサ＆レ
ジスタ（２２１）のレジスタを前段のレジスタとするよ
うに前記２：１マルチプレクサ＆レジスタ（２２１）を
縦続接続して構成されたｎ／２：１マルチプレッサ（２
２０；３２０）と；前記ｎ／２：１マルチプレクサ（２
２０；３２０）の最後のフリップフロップ（Ｆ４０，Ｆ
４１）のサンプリングエッジが後縁となるようにしたサ
ンプリングクロック（ＣＫ４１）を選択信号として、フ
リップフロップ（Ｆ４０）の正出力および負出力をサン
プリングクロック（ＣＫ４１）の前半周期、サンプリン
グクロック（ＣＫ４１）の前縁をサンプリングエッジと
してフリップフロップ（Ｆ４１）の出力をサンプリング
したフリップフロップ（Ｆ４２）の正出力および負出力
をサンプリングクロック（ＣＫ４１）の後半周期に選択
して出力するセレクタ（Ｓ４０，Ｓ４１）から構成され
る２：１マルチプレクサ（２３０；３３０）とを含むこ
とを特徴とする請求項３ないし請求項８記載の低レーテ
ンシ高速伝送システム。
【請求項１０】前記サンプラ＆シリアル−パラレル変換
回路（６３０，６４０；７３０，７４０）が；シリアル
データ信号をデータの中心においてサンプリングクロッ
ク（ＣＫ１）の前縁でサンプリングするフリップフロッ
プ（Ｆ５１）と、サンプリングクロック（ＣＫ１）の後
縁でサンプリングするフリップフロップ（Ｆ５２）と、
前縁でサンプリングしたフリップフロップ（Ｆ５１）の
出力をサンプリングクロック（ＣＫ１）の後縁でサンプ
リングするフリップフロップ（Ｆ５３）とから構成さ
れ、出力のタイミングをサンプリングクロック（ＣＫ
１）の後縁に統一してサンプリングした並列の２つのデ
ータ信号を出力するサンプラ＆１：２デマルチプレクサ
（６３０；７３０）と；サンプリングクロック（ＣＫ
１）の前縁で分周するカウンタ（ＣＮＴ６１）と、この
カウンタ（ＣＮＴ６１）の出力であるクロック（ＣＫ２
Ｔ）の前縁および後縁を使用して前段のサンプリングク
ロック（ＣＫ１）の後縁に統一してサンプリングしたフ
リップフロップの出力をサンプリングするフリップフロ
ップ（Ｆ６１，Ｆ６２）と、クロック（ＣＫ２Ｔ）の前
縁でサンプリングしたフリップフロップ（Ｆ６１）の出
力をクロック（ＣＫ２Ｔ）の後縁でサンプリングするフ
リップフロップ（Ｆ６３）とからなり、出力のタイミン
グをクロック（ＣＫ２Ｔ）の後縁で統一した並列の２つ
のデータ信号を得る１：２デマルチプレクサ（６４１）
を０段から複数段縦続接続した１：ｎ／４デマルチプレ
クサと、この１：ｎ／４デマルチプレクサの各々の出力
であるレジスタ（０段の場合はサンプラ＆１：２デマル
チプレクサ（６３０））のサンプリングクロックの前縁
を使用して２分周したクロック（ＣＫ３Ｔ）を作成する
カウンタ（ＣＮＴ７１）と、クロック（ＣＫ３Ｔ）の後
縁を使用して２分周したクロック（ＣＫ４Ｔ）を作成す
るカウンタ（ＣＮＴ７２）と、クロック（ＣＫ４Ｔ）の
前半周期にクロック（ＣＫ３Ｔ）の前縁で入力データ信
号をサンプリングしてクロック（ＣＫ４Ｔ）の後半周期
でホールドするフリップフロップ（Ｆ７１）と、クロッ
ク（ＣＫ４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の後
縁でサンプリングし、クロック（ＣＫ４Ｔ）の後半周期
ではホールドするフリップフロップ（Ｆ７２）と、クロ
ック（ＣＫ４Ｔ）の後半周期にクロック（ＣＫ３Ｔ）の
前縁で入力データ信号をサンプリングし、クロック（Ｃ
Ｋ４Ｔ）の前半周期でホールドするフリップフロップ
（Ｆ７４）と、クロック（ＣＫ４Ｔ）の後半周期のクロ
ック（ＣＫ３Ｔ）の後縁でサンプリングし、クロック
（ＣＫ４Ｔ）の前半周期ではホールドするフリップフロ
ップ（Ｆ７５）と、フリップフロップ（Ｆ７１）の出力
をクロック（ＣＫ３Ｔ）の後縁でサンプリングするフリ
ップフロップ（Ｆ７３）と、フリップフロップ（Ｆ７
４）の出力をクロック（ＣＫ３Ｔ）の後縁でサンプリン
グするフリップフロップ（Ｆ７６）とからなる１：４デ
マルチプレクサ（６４２）により構成される１：ｎデマ
ルチプレクサ（６４０）とを含むことを特徴とする請求
項３ないし請求項９記載の低レーテンシ高速伝送システ
ム。
【請求項１１】前記第１の頭出し検出回路（６５０）
が；第１の特定信号列であるｎビット（Ｃ０，…，Ｃｎ
−１）と、データである前記１：ｎデマルチプレクサ
（６４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−
１）の各ビットから始まるｎビットとを比較する２ｎ個
のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々
のｎビットの最終ビットが前記１：ｎデマルチプレクサ
（６４０）の１：４デマルチプレクサ（６４２）のクロ
ック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，
Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペ
ア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオア
するオア回路（ＯＲ８１）と、各々のｎビットの最終ビ
ットがクロック（ＣＫ４Ｔ）の前半周期にサンプリング
したビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−
１およびＤ０）から始まるビット列を比較したコンペア
回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアする
オア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の
出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記
オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ
４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから
構成される第１の頭出しコンペア回路（６５１）と；調
整開始信号をクロック（ＣＫ３Ｔ）に同期化するための
フリップフロップ（Ｆ８１，Ｆ８２）と、フリップフロ
ップ（Ｆ８２）の負出力とフリップフロップ（Ｆ８３）
の出力とをアンドし、その出力と前記第１の頭出しコン
ペア回路（６５１）のセレクタ（Ｓ８１）の出力とをオ
アした信号を入力とするフリップフロップ（Ｆ８３）と
からなる頭出し制御回路（６５２）と；コンペア回路
（ＣＰ１，…，ＣＰｎ）の出力をデータ入力とし、クロ
ック（ＣＫ４Ｔ）の前半周期かつ前記頭出し制御回路
（６５２）の出力が調整中のときにデータを取り込み、
他の条件のときにホールドするｎ個のホールド付きフリ
ップフロップ（Ｒ１，…，Ｒｎ）と、コンペア回路（Ｃ
Ｐｎ＋１，…，ＣＰ２ｎ）の出力をデータ入力とし、ク
ロック（ＣＫ４Ｔ）の後半周期かつ前記頭出し制御回路
（６５２）の出力が調整中のときにデータを取り込み、
他の条件のときにホールドするｎ個のフリップフロップ
（Ｒｎ＋１，…，Ｒ２ｎ）とから構成される先頭ビット
位置記憶回路（６５３）とを含むことを特徴とする請求
項３ないし請求項１０記載の低レーテンシ高速伝送シス
テム。
【請求項１２】前記整列化回路（６５０）が、任意の先
頭ビット位置記憶回路（６５３）の出力と、この先頭ビ
ット位置記憶回路（６５３）の先頭ビット位置からｎビ
ット目の先頭ビット位置記憶回路（６５３）の出力をオ
アするオア回路群と、このオア回路群の出力が示す２つ
の先頭ビットからｎビットを１：ｎデマルチプレクサ
（６４０）の出力から選択し、さらに先頭ビットがＤ
１，…，Ｄｎの時はクロック（ＣＫ４Ｔ）の前半周期に
選択し、先頭ビットがＤｎ＋１，…，Ｄ２ｎおよびＤ０
の時はクロック（ＣＫ４Ｔ）の後半周期に選択するｎ個
のセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）と、このセ
レクタ（Ｓ９１，Ｓ９２，…，Ｓ９ｎ）の出力のｎビッ
トをクロック（ＣＫ３Ｔ）の後縁でサンプリングするフ
リップフロップ（Ｆ９１，Ｆ９２，…，Ｆ９ｎ）とから
構成されることを特徴とする請求項３ないし請求項１１
記載の低レーテンシ高速伝送システム。
【請求項１３】前記ｍウェイｎビットマルチプレクサ
（６７０）が、縦続接続したｍ個のフリップフロップの
最初の（ｍ−１）個のフリップフロップの負出力をアン
ドした信号を最初のフリップフロップに入力し、前記第
１の頭出し検出回路（６５０）の前記頭出し制御回路
（６５２）の調整制御信号（ｓｔｒｔ）を最初のフリッ
プフロップまたは全てのフリップフロップの入力で、入
力とアンドするライトアドレス発生回路（６６１）と、
前記整列化回路（６５０）の出力をデータ入力としてラ
イトアドレスに従って書き込むアドレス数ｍ、ビット数
ｎのｍ×ｎＦＩＦＯ（６６２）とからなるｍアドレスｎ
ビットＦＩＦＯ回路（６６０）から、リードアドレスに
従い前記ｍ×ｎＦＩＦＯ（６６２）に書き込まれたｎビ
ットのデータを取り出すことを特徴とする請求項３ない
し請求項１２記載の低レーテンシ高速伝送システム。
【請求項１４】前記ｎビットレジスタ（６８０）が、前
記ｍウェイｎビットマルチプレクサ（６７０）の出力を
システムクロック（ＣＬＫＳＹＳ）で書き込むｎ個のフ
リップフロップ（ＦＤ０，ＦＤ１，ＦＤ２，ＦＤ３）で
なることを特徴とする請求項３ないし請求項１３記載の
低レーテンシ高速伝送システム。
【請求項１５】前記第２のデータ処理回路（７００）
が；第２の特定信号列であるｎビットと、データである
前記１：ｎデマルチプレクサ（７４０）の出力の２ｎビ
ット（Ｄ０，…，Ｄ２ｎ−１）の各ビットから始まるｎ
ビットとを比較する２ｎ個のコンペア回路（ＣＰ１，
…，ＣＰ２ｎ）を有し、各々のｎビットの最終ビットが
前記１：ｎデマルチプレクサ（７４０）の１：４デマル
チプレクサのクロック（ＣＫ４Ｔ）の後半周期となる先
頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始まるビット列
を比較したコンペア回路（ＣＰ１，ＣＰ２，…，ＣＰ
ｎ）の各出力をオアするオア回路（ＯＲ８１）と、各々
のｎビットの最終ビットがクロック（ＣＫ４Ｔ）の前半
周期にサンプリングしたビットとなる先頭ビット（Ｄｎ
＋１，…，Ｄ２ｎ−１およびＤ０）から始まるビット列
を比較したコンペア回路（ＣＰｎ＋１，…，ＣＰ２ｎ）
の各出力をオアするオア回路（ＯＲ８２）と、前記オア
回路（ＯＲ８１）の出力をクロック（ＣＫ４Ｔ）の前半
周期に選択し、前記オア回路（ＯＲ８２）の確定時期で
あるクロック（ＣＫ４Ｔ）の後半周期に選択するセレク
タ（Ｓ８１）とから構成される第２の頭出しコンペア回
路（７５１）と；第３の特定信号列であるｎビットと、
データである前記１：ｎデマルチプレクサ（７４０）の
出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−１）の各ビット
から始まるｎビットとを比較する２ｎ個のコンペア回路
（ＣＰ１，…，ＣＰ２ｎ）を有し、各々のｎビットの最
終ビットが前記１：ｎデマルチプレクサ（７４０）の
１：４デマルチプレクサのクロック（ＣＫ４Ｔ）の後半
周期となる先頭ビット（Ｄ１，Ｄ２，…，Ｄｎ）から始
まるビット列を比較したコンペア回路（ＣＰ１，ＣＰ
２，…，ＣＰｎ）の各出力をオアするオア回路（ＯＲ８
１）と、各々のｎビットの最終ビットがクロック（ＣＫ
４Ｔ）の前半周期にサンプリングしたビットとなる先頭
ビット（Ｄｎ＋１，…，Ｄ２ｎ−１およびＤ０）から始
まるビット列を比較したコンペア回路（ＣＰｎ＋１，
…，ＣＰ２ｎ）の各出力をオアするオア回路（ＯＲ８
２）と、前記オア回路（ＯＲ８１）の出力をクロック
（ＣＫ４Ｔ）の前半周期に選択し、前記オア回路（ＯＲ
８２）の確定時期であるクロック（ＣＫ４Ｔ）の後半周
期に選択するセレクタ（Ｓ８１）とから構成される第３
の頭出しコンペア回路（７５２）と；前記第２の頭出し
コンペア回路（７５１）の出力と同出力を入力として遅
延した負出力を得る複数の縦続接続したフリップフロッ
プ（ＦＢ２，ＦＢ３）の出力とをアンドし、微分波形で
ある調整開始信号を作成して全ての前記第１のデータ処
理回路（６００）に分配するフリップフロップ（ＦＢ
４）と、調整開始信号の負信号とフリップフロップ（Ｆ
Ｂ１）の出力とをアンドした信号と前記第３の頭出しコ
ンペア回路（７５２）のセレクタ（Ｓ８１）の出力とを
オアした信号を入力とし、調整終了信号を作成するフリ
ップフロップ（ＦＢ１）とからなる調整制御回路（７５
３）とを含むことを特徴とする請求項３ないし請求項１
４記載の低レーテンシ高速伝送システム。
【請求項１６】前記リードアドレス発生回路（７７０）
が、縦続接続されたｍ個のフリップフロップ（ＦＣ２〜
ＦＣ５）の最初の（ｍ−１）個のフリップフロップ（Ｆ
Ｃ２〜ＦＣ４）の負出力をアンドした信号を最初のフリ
ップフロップの入力とし、同期化回路（７６０）からの
リードアドレス起動信号を最初または全てのフリップフ
ロップの入力において入力とアンドし、ｍ個のフリップ
フロップ（ＦＣ２〜ＦＣ５）から作成したリードアドレ
スを全ての前記第１のデータ処理回路（６００）に分配
することを特徴とする請求項３ないし請求項１５記載の
低レーテンシ高速伝送システム。
【請求項１７】前記パラレル−シリアル変換回路（２２
０，２３０；３２０，３３０）が；前段のフリップフロ
ップ（Ｆ３０，Ｆ３１）の２ビットを入力とし、前段の
フリップフロップ（Ｆ３０，Ｆ３１）のクロック（ＣＫ
３０）を選択信号とし、クロック（ＣＫ３０）の最初の
半周期はフリップフロップ（Ｆ３０）の出力を選択し、
残り半周期はフリップフロップ（Ｆ３１）の出力を選択
するセレクタ（Ｓ０）と、クロック（ＣＫ３０）の２逓
倍の周波数を持ち、クロック（ＣＫ３０）のサンプリン
グエッジと異なる位相となるクロック（ＣＫ３１）のエ
ッジにて前記セレクタ（Ｓ０）の出力をサンプリングす
るフリップフロップ（Ｆ３２）とから構成される複数の
２：１マルチプレクサ＆レジスタ（２２１）からなり、
１段目の前段のレジスタを前記ｎビットレジスタ（２１
０）とし、２段目以降を前記２：１マルチプレクサ＆レ
ジスタ（２２１）のレジスタを前段のレジスタとするよ
うに前記２：１マルチプレクサ＆レジスタ（２２１）を
縦続接続して構成されたｎ／２：１マルチプレッサ（２
２０；３２０）と；前記ｎ／２：１マルチプレクサ（２
２０；３２０）の最後のフリップフロップ（Ｆ４０，Ｆ
４１）のサンプリングエッジが後縁となるようにしたサ
ンプリングクロック（ＣＫ４１）を選択信号として、フ
リップフロップ（Ｆ４０）の正出力および負出力をサン
プリングクロック（ＣＫ４１）の前半周期、サンプリン
グクロック（ＣＫ４１）の前縁をサンプリングエッジと
してフリップフロップ（Ｆ４１）の出力をサンプリング
したフリップフロップ（Ｆ４２）の正出力および負出力
をサンプリングクロック（ＣＫ４１）の後半周期に選択
して出力するセレクタ（Ｓ４０，Ｓ４１）から構成され
る２：１マルチプレクサ（２３０；３３０）とを含み；
前記サンプラ＆シリアル−パラレル変換回路（６３０，
６４０；７３０，７４０）が；シリアルデータ信号をデ
ータの中心においてサンプリングクロック（ＣＫ１）の
前縁でサンプリングするフリップフロップ（Ｆ５１）
と、サンプリングクロック（ＣＫ１）の後縁でサンプリ
ングするフリップフロップ（Ｆ５２）と、前縁でサンプ
リングしたフリップフロップ（Ｆ５１）の出力をサンプ
リングクロック（ＣＫ１）の後縁でサンプリングするフ
リップフロップ（Ｆ５３）とから構成され、出力のタイ
ミングをサンプリングクロック（ＣＫ１）の後縁に統一
してサンプリングした並列の２つのデータ信号を出力す
るサンプラ＆１：２デマルチプレクサ（６３０；７３
０）と；サンプリングクロック（ＣＫ１）の前縁で分周
するカウンタ（ＣＮＴ６１）と、このカウンタ（ＣＮＴ
６１）の出力であるクロック（ＣＫ２Ｔ）の前縁および
後縁を使用して前段のサンプリングクロック（ＣＫ１）
の後縁に統一してサンプリングしたフリップフロップの
出力をサンプリングするフリップフロップ（Ｆ６１，Ｆ
６２）と、クロック（ＣＫ２Ｔ）の前縁でサンプリング
したフリップフロップ（Ｆ６１）の出力をクロック（Ｃ
Ｋ２Ｔ）の後縁でサンプリングするフリップフロップ
（Ｆ６３）とからなり、出力のタイミングをクロック
（ＣＫ２Ｔ）の後縁で統一した並列の２つのデータ信号
を得る１：２デマルチプレクサ（６４１）を０段から複
数段縦続接続した１：ｎ／４デマルチプレクサと、この
１：ｎ／４デマルチプレクサの各々の出力であるレジス
タ（０段の場合はサンプラ＆１：２デマルチプレクサ
（６３０））のサンプリングクロックの前縁を使用して
２分周したクロック（ＣＫ３Ｔ）を作成するカウンタ
（ＣＮＴ７１）と、クロック（ＣＫ３Ｔ）の後縁を使用
して２分周したクロック（ＣＫ４Ｔ）を作成するカウン
タ（ＣＮＴ７２）と、クロック（ＣＫ４Ｔ）の前半周期
にクロック（ＣＫ３Ｔ）の前縁で入力データ信号をサン
プリングしてクロック（ＣＫ４Ｔ）の後半周期でホール
ドするフリップフロップ（Ｆ７１）と、クロック（ＣＫ
４Ｔ）の前半周期にクロック（ＣＫ３Ｔ）の後縁でサン
プリングし、クロック（ＣＫ４Ｔ）の後半周期ではホー
ルドするフリップフロップ（Ｆ７２）と、クロック（Ｃ
Ｋ４Ｔ）の後半周期にクロック（ＣＫ３Ｔ）の前縁で入
力データ信号をサンプリングし、クロック（ＣＫ４Ｔ）
の前半周期でホールドするフリップフロップ（Ｆ７４）
と、クロック（ＣＫ４Ｔ）の後半周期のクロック（ＣＫ
３Ｔ）の後縁でサンプリングし、クロック（ＣＫ４Ｔ）
の前半周期ではホールドするフリップフロップ（Ｆ７
５）と、フリップフロップ（Ｆ７１）の出力をクロック
（ＣＫ３Ｔ）の後縁でサンプリングするフリップフロッ
プ（Ｆ７３）と、フリップフロップ（Ｆ７４）の出力を
クロック（ＣＫ３Ｔ）の後縁でサンプリングするフリッ
プフロップ（Ｆ７６）とからなる１：４デマルチプレク
サ（６４２）により構成される１：ｎデマルチプレクサ
（６４０）とを含み；前記第１の頭出し検出回路（６５
０）が；第１の特定信号列であるｎビット（Ｃ０，…，
Ｃｎ−１）と、データである前記１：ｎデマルチプレク
サ（６４０）の出力の２ｎビット（Ｄ０，…，Ｄ２ｎ−
１）の各ビットから始まるｎビットとを比較する２ｎ個
のコンペア回路（ＣＰ１，…，ＣＰ２ｎ）を有し、各々
のｎビットの最終ビットが前記１：ｎデマルチプレクサ
（６４０）の１：４デマルチプレクサ（６４２）のクロ
ック（ＣＫ４Ｔ）の後半周期となる先頭ビット（Ｄ１，
Ｄ２，…，Ｄｎ）から始まるビット列を比較したコンペ
ア回路（ＣＰ１，ＣＰ２，…，ＣＰｎ）の各出力をオア
するオア回路（ＯＲ８１）と、各々のｎビットの最終ビ
ットがクロック（ＣＫ４Ｔ）の前半周期にサンプリング
したビットとなる先頭ビット（Ｄｎ＋１，…，Ｄ２ｎ−
１およびＤ０）から始まるビット列を比較したコンペア
回路（ＣＰｎ＋１，…，ＣＰ２ｎ）の各出力をオアする
オア回路（ＯＲ８２）と、前記オア回路（ＯＲ８１）の
出力をクロック（ＣＫ４Ｔ）の前半周期に選択し、前記
オア回路（ＯＲ８２）の確定時期であるクロック（ＣＫ
４Ｔ）の後半周期に選択するセレクタ（Ｓ８１）とから
構成される第１の頭出しコンペア回路（６５１）と；調
整開始信号をクロック（ＣＫ３Ｔ）に同期化するための
フリップフロップ（Ｆ８１，Ｆ８２）と、フリップフロ
ップ（Ｆ８２）の負出力とフリップフロップ（Ｆ８３）
の出力とをアンドし、その出力と前記第１の頭出しコン
ペア回路（６５１）のセレクタ（Ｓ８１）の出力とをオ
アした信号を入力とするフリップフロップ（Ｆ８３）と
からなる頭出し制御回路（６５２）と；コンペア回路
（ＣＰ１，…，ＣＰｎ）の出力をデータ入力とし、クロ
ック（ＣＫ４Ｔ）の前半周期かつ前記頭出し制御回路
（６５２）の出力が調整中のときにデータを取り込み、
他の条件のときにホールドするｎ個のホールド付きフリ
ップフロップ（Ｒ１，…，Ｒｎ）と、コンペア回路（Ｃ
Ｐｎ＋１，…，ＣＰ２ｎ）の出力をデータ入力とし、ク
ロック（ＣＫ４Ｔ）の後半周期かつ前記頭出し制御回路
（６５２）の出力が調整中のときにデータを取り込み、
他の条件のときにホールドするｎ個のフリップフロップ
（Ｒｎ＋１，…，Ｒ２ｎ）とから構成される先頭ビット
位置記憶回路（６５３）とを含み；前記整列化回路（６
５０）が、任意の先頭ビット位置記憶回路（６５３）の
出力と、この先頭ビット位置記憶回路（６５３）の先頭
ビット位置からｎビット目の先頭ビット位置記憶回路
（６５３）の出力をオアするオア回路群と、このオア回
路群の出力が示す２つの先頭ビットからｎビットを１：
ｎデマルチプレクサ（６４０）の出力から選択し、さら
に先頭ビットがＤ１，…，Ｄｎの時はクロック（ＣＫ４
Ｔ）の前半周期に選択し、先頭ビットがＤｎ＋１，…，
Ｄ２ｎおよびＤ０の時はクロック（ＣＫ４Ｔ）の後半周
期に選択するｎ個のセレクタ（Ｓ９１，Ｓ９２，…，Ｓ
９ｎ）と、このセレクタ（Ｓ９１，Ｓ９２，…，Ｓ９
ｎ）の出力のｎビットをクロック（ＣＫ３Ｔ）の後縁で
サンプリングするフリップフロップ（Ｆ９１，Ｆ９２，
…，Ｆ９ｎ）とを含み；前記ｍウェイｎビットマルチプ
レクサ（６７０）が、縦続接続したｍ個のフリップフロ
ップの最初の（ｍ−１）個のフリップフロップの負出力
をアンドした信号を最初のフリップフロップに入力し、
前記第１の頭出し検出回路（６５０）の前記頭出し制御
回路（６５２）の調整制御信号（ｓｔｒｔ）を最初のフ
リップフロップまたは全てのフリップフロップの入力
で、入力とアンドするライトアドレス発生回路（６６
１）と、前記整列化回路（６５０）の出力をデータ入力
としてライトアドレスに従って書き込むアドレス数ｍ、
ビット数ｎのｍ×ｎＦＩＦＯ（６６２）とからなるｍア
ドレスｎビットＦＩＦＯ回路（６６０）から、リードア
ドレスに従い前記ｍ×ｎＦＩＦＯ（６６２）に書き込ま
れたｎビットのデータを取り出し；前記ｎビットレジス
タ（６８０）が、前記ｍウェイｎビットマルチプレクサ
（６７０）の出力をシステムクロック（ＣＬＫＳＹＳ）
で書き込むｎ個のフリップフロップ（ＦＤ０，ＦＤ１，
ＦＤ２，ＦＤ３）であり；前記第２のデータ処理回路
（７００）が；前記第２のデータ処理回路（７００）の
１：ｎデマルチプレクサ（７４０）の出力と、第２の特
定信号列とを入力として比較する第２の頭出しコンペア
回路（７５１）と；前記第２のデータ処理回路（７０
０）の１：ｎデマルチプレクサ（７４０）の出力と、第
３の特定信号列とを入力として比較する第３の頭出しコ
ンペア回路（７５２）と；前記第２の頭出しコンペア回
路（７５１）の出力と同出力を入力として遅延した負出
力を得る複数の縦続接続したフリップフロップ（ＦＢ
２，ＦＢ３）の出力とをアンドし、微分波形である調整
開始信号を作成して全ての前記第１のデータ処理回路
（６００）に分配するフリップフロップ（ＦＢ４）と、
調整開始信号の負信号とフリップフロップ（ＦＢ１）の
出力とをアンドした信号と前記第３の頭出しコンペア回
路（７５２）のセレクタ（Ｓ８１）の出力とをオアした
信号を入力とし、調整終了信号を作成するフリップフロ
ップ（ＦＢ１）とからなる調整制御回路（７５３）とを
含み；前記リードアドレス発生回路（７７０）が、縦続
接続されたｍ個のフリップフロップ（ＦＣ２〜ＦＣ５）
の最初の（ｍ−１）個のフリップフロップ（ＦＣ２〜Ｆ
Ｃ４）の負出力をアンドした信号を最初のフリップフロ
ップの入力とし、同期化回路（７６０）からのリードア
ドレス起動信号を最初または全てのフリップフロップの
入力において入力とアンドし、ｍ個のフリップフロップ
（ＦＣ２〜ＦＣ５）の出力から作成したリードアドレス
を全ての前記第１のデータ処理回路（６００）に分配す
る低レーテンシ高速伝送システムにおいて；前記第２の
トランスミッタ回路（３００）から同時に第１の特定信
号列および第３の特定信号列が出され、第１の特定信号
列が前記第１のトランスミッタ回路（２００），伝送路
（８００），レシーバ（６１０），前記第１のデータ処
理回路（６００）のサンプラ＆１：２デマルチプレクサ
（６３０），および１：ｎデマルチプレクサ（６４０）
を介して前記第１の頭出し検出回路（６５０）にて検出
され、次のビットからｎビットまでを前記整列化回路
（６５０）にて抽出され、前記ｍアドレスｎビットＦＩ
ＦＯ回路（６６０）のアドレス０に書き込まれるまでの
時間が最大になったときに、第３の特定信号列が前記第
２のトランスミッタ回路（３００），伝送路（９０
０），レシーバ（７１０），前記第２のデータ処理回路
（７００）のサンプラ＆１：２デマルチプレクサ（７３
０），および１：ｎデマルチプレクサ（７４０）を介し
て前記第２の頭出し検出回路（７５０）で第３の特定信
号列として検出され、前記同期化回路（７６０）および
前記リードアドレス発生回路（７７０）を介してリード
アドレスを発生し、このリードアドレスにより前記ｍウ
ェイｎビットマルチプレクサ（６７０）を介して前記ｎ
ビットレジスタ（６８０）に書き込むまでの時間が最小
になっても、前記ｍアドレスｎビットＦＩＦＯ回路（６
６０）が書き込んだデータが前記ｍウェイｎビットマル
チプレクサ（６７０）を介して前記ｎビットレジスタ
（６８０）に到達する前にならないように、前記同期化
回路（７６０）のフリップフロップ数を多くし、第１の
特定信号列が前記第１のトランスミッタ回路（２０
０），伝送路（８００），レシーバ（６１０），前記第
１のデータ処理回路（６００）のサンプラ＆１：２デマ
ルチプレクサ（６３０），および前記１：ｎデマルチプ
レクサ（６４０）を介して前記第１の頭出し検出回路
（６５０）にて検出され、次のビットから前記ｍアドレ
スｎビットＦＩＦＯ回路（６６０）のアドレスを一巡し
て、再度アドレス０に書き込む（ｍ×ｎ＋１）ビット目
からのｎビットが前記整列化回路（６５０）にて抽出さ
れ、前記ｍアドレスｎビットＦＩＦＯ回路（６６０）の
アドレス０に書き込まれるまでの時間が最小になったと
きに、第３の特定信号列が前記第２のトランスミッタ回
路（３００），伝送路（９００），レシーバ（７１
０），前記第２のデータ処理回路（７００）の前記サン
プラ＆１：２デマルチプレクサ（７３０），および前記
１：ｎデマルチプレクサ（７４０）を介して前記第２の
頭出し検出回路（７５０）で第３の特定の信号として検
出され、前記同期化回路（７６０）および前記リードア
ドレス発生回路（７７０）を介してリードアドレスを発
生し、該リードアドレスを前記ｍウェイｎビットマルチ
プレクサ（６７０）を介して前記ｎビットレジスタ（６
８０）に書き込むまでの時間が最大になっても、前記ｍ
アドレスｎビットＦＩＦＯ回路（６６０）が書き込んだ
第１の特定信号列の次のビットからｎビットのデータが
前記ｍウェイｎビットマルチプレクサ（６７０）を介し
て前記ｎビットレジスタ（６８０）に書き込まれた後に
到達するように、前記同期化回路（７６０）のフリップ
フロップ数を少なくし、２つの条件を満足するように、
前記ｍアドレスｎビットＦＩＦＯ回路（６６０）のアド
レス数ｍとしたことを特徴とする請求項１記載の低レー
テンシ高速伝送システム。
【請求項１８】前記第２の頭出しコンペア回路（７５
１）が、第２の特定信号列を１を含む全ての信号列と
し、前記第２のデータ処理回路（７００）の前記１：ｎ
デマルチプレクサ（７４０）の全ての出力をオアするｎ
入力オア回路でなることを特徴とする請求項１７記載の
低レーテンシ高速伝送システム。
【請求項１９】前記第１のデータ処理回路（６００）の
前記整列化回路（６５０）のセレクタ（Ｓ９１，…，Ｓ
９ｎ）を、前記第１の頭出し検出回路（６５０）の調整
制御信号（ｓｔｒｔ）がセットされたときに有効、リセ
ットされたときに無効とするように、前記セレクタ（Ｓ
９１，…，Ｓ９ｎ）を制御することを特徴とする請求項
１８記載の低レーテンシ高速伝送システム。
【請求項２０】前記第１のトランスミッタ回路（２０
０）および前記第２のトランスミッタ回路（３００）に
システムクロック（ＣＬＫＳＹＳ）に同期したｎ／２逓
倍の周波数の伝送用クロックを分配する第１のアナログ
ＰＬＬ回路（１００）を有し、前記第１のデータ処理回
路（６００）および前記第２のデータ処理回路（７０
０）にシステムクロック（ＣＬＫＳＹＳ）に同期したｎ
／２逓倍の周波数の伝送用クロックを分配する第２のア
ナログＰＬＬ回路（５００）を有することを特徴とする
請求項１７，請求項１８または請求項１９記載の低レー
テンシ高速伝送システム。
【請求項２１】前記第１アナログＰＬＬ回路（１００）
が、送信側のシステムクロック（ＣＬＫＳＹＳ）と受信
側のシステムクロック（ＣＬＫＳＹＳ）とは同期したク
ロックであり、システムクロック（ＣＬＫＳＹＳ）また
はシステムクロック（ＣＬＫＳＹＳ）と一定の位相関係
にある同じかまたは正数分の１の周波数を持つ信号をＲ
ＥＦクロック入力とし、システムクロック（ＣＬＫＳＹ
Ｓ）のｎ／２逓倍の周波数で発振する電圧制御型可変周
波数発振器（１２０）と、この電圧制御型可変周波数発
振器（１２０）の出力がシステムクロック（ＣＬＫＳＹ
Ｓ）のｎ／２逓倍の周波数のときに出力がＲＥＦクロッ
クと同じ周波数になるように分周するカウンタ（１３
０）と、このカウンタ（１３０）の出力とＲＥＦクロッ
クとを位相比較し、前記カウンタ（１３０）の出力がＲ
ＥＦクロックの周波数と位相が同じになるように前記電
圧制御型可変周波数発振器（１２０）の制御電圧を制御
する位相比較器（１１０）とから構成されることを特徴
とする請求項２０記載の低レーテンシ高速伝送システ
ム。
【請求項２２】前記第１のデータ処理回路（６００）お
よび前記第２のデータ処理回路（７００）に、システム
クロック（ＣＬＫＳＹＳ）に同期したｎ／２逓倍の周波
数の伝送用クロックを分配する第２のアナログＰＬＬ回
路（５００）を省略し、送信側の第１のアナログＰＬＬ
回路（１００）からのシステムクロック（ＣＬＫＳＹ
Ｓ）に同期したｎ／２逓倍の周波数の伝送用クロックを
ドライバ（１４０），伝送路（１０００）およびレシー
バ（５４０）を介して前記第１のデータ処理回路（６０
０）および前記第２のデータ処理回路（７００）に分配
することを特徴とする請求項２１記載の低レーテンシ高
速伝送システム。
【請求項２３】送信側のシステムクロック（ＣＬＫＳＹ
Ｓ）と受信側のシステムクロック（ＣＬＫＳＹＳ）と
が、非同期であるクロックであることを特徴とする請求
項２２記載の低レーテンシ高速伝送システム。
【請求項２４】前記プリエンファシス制御回路（２３
０，３３０）が、サンプリングクロック（ＣＫ４１）の
前縁にて前記ｎ／２：１マルチプレクサ（２２０，３２
０）のフリップフロップ（Ｆ４０）の正出力をサンプリ
ングして取り込むフリップフロップ（Ｆ４３）と、サン
プリングクロック（ＣＫ４１）の後縁、かつ次のサイク
ルにおいてフリップフロップ（Ｆ４１）の正出力をサン
プリングして取り込むフリップフロップ（Ｆ４４）と、
サンプリングクロック（ＣＫ４１）の反転信号を選択信
号として前半周期をフリップフロップ（Ｆ４４）の正出
力および負出力を選択し、後半周期にフリップフロップ
（Ｆ４３）の正出力および負出力を得るセレクタ（Ｓ４
２，Ｓ４３）から構成され、正規の出力信号として、前
半周期にフリップフロップ（Ｆ４０）の正出力および負
出力を選択し、後半周期にフリップフロップ（Ｆ４２）
の正出力および負出力を選択するセレクタ（Ｓ４０，Ｓ
４１）の出力に対し、セレクタ（Ｓ４２）の負出力がセ
レクタ（Ｓ４０）の正出力と同じときに、ドライバ（２
４０，３４０）の出力振幅を大きくして出力し、異なる
時は出力振幅を小さくして出力し、かつ振幅の大きさを
変化させないことを含め、複数のプリエンファシス量か
ら選択可能にしたことを特徴とする請求項１７ないし請
求項２３記載の低レーテンシ高速伝送システム。