JP2000216744A

JP2000216744A - デ―タ伝送装置

Info

Publication number: JP2000216744A
Application number: JP11013306A
Authority: JP
Inventors: Hideaki Murayama; 秀明村山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-01-21
Filing date: 1999-01-21
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】ディジタル信号の信号源に信号の位相をロッ
クする機能を必要とせず、装置構成の大型化、消費電力
の増加、コストの上昇などを伴うこと無く、複数のディ
ジタル信号を１本の高速シリアル信号にして伝送するこ
とを可能とする。【解決手段】複数の入力ビデオデータＡ〜Ｆ毎に、数
クロック分のデータを一括して取り込むシフトレジスタ
１１〜１６及びフリップフロップ１８〜２３と、取り込
んだパラレルデータを各クロック毎に選択するセレクタ
２４と、選択されたパラレルデータを並び替えてから多
重するマルチプレクサ２６〜２８，３２，３３、フリッ
プフロップ２９〜３１，３５，３６と、ＣＲＣＣと同期
コードを付加するＣＲＣ処理部３７，３８及び同期コー
ド付加部３９，４０と、パラレルデータをシリアルデー
タに変換するパラレル／シリアル変換ＩＣ４７とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のパラレルデ
ィジタルデータを束ねて１本の高速シリアルデータにし
て、例えば光ファイバを介して伝送するデータ伝送装置
に関する。

【０００２】

【従来の技術】従来より、複数のパラレルディジタルビ
デオデータを束ねて１本の高速シリアルデータにして光
ファイバで伝送する場合には、受信側でシリアルデータ
を元のパラレルデータに変換できるようにするために、
当該シリアルデータの中に特別の同期コードを埋め込む
ことが行われている。この場合、受信回路では、受信し
たシリアルデータの中から当該特別の同期コードを検出
し、それを基準にシリアルデータをパラレルデータに戻
すことが行われる。

【０００３】また、伝送の途中で生ずる伝送エラーを監
視するために、送信側では、ディジタルビデオデータか
らＣＲＣＣ（cyclic redundancy check code：巡回冗長
検査符号）を計算し、それを信号の途中に埋め込むこと
が良く行われる。この場合、受信側では送信側と同じＣ
ＲＣ計算を行い、送信側で埋め込まれたＣＲＣＣと比較
することにより伝送エラーの有無を知ることができる。
すなわち、受信した信号から計算したＣＲＣと送信側で
計算したＣＲＣが一致すれば伝送途中の誤りはなかった
ものとみなす。

【０００４】ところが、ビデオ信号の伝送においては、
映像区間に上記同期コードを埋め込む事ができないた
め、例えばビデオ信号のブランキング区間に入れなくて
はならない。このため、例えば複数の入力ディジタルビ
デオデータを多重して１本のシリアルデータにして伝送
する場合は、すべてのビデオ信号のブランキング位相が
そろっている必要があるが、一般的にはそれら複数の入
力ビデオ信号のブランキング位相がそろっている保証は
ない。

【０００５】このことを図４及び図５を用いて以下に説
明する。なお、この図４に示すデータ伝送装置の例では
ファイバチャネル規格のパラレル／シリアル変換ＩＣ１
３９を用いている。当該パラレル／シリアル変換ＩＣ１
３９は、８Ｂ／１０Ｂのスクランブルがかけられた１０
ビットのデータ２本のパラレルデータをシリアルデータ
にして伝送する。また、同期コードとしての複数ビット
のデータ（同期ワード）は、ファイバチャネル規格で使
用されているＫ２８．５を用いている。

【０００６】図４及び図５において、入力端子１０１〜
１０６にはそれぞれ１０ビットパラレルのディジタルビ
デオデータＡ（Ａ０，Ａ１，Ａ２，・・・）〜Ｆ（Ｆ
０，Ｆ１，Ｆ２，・・・）が入力され、端子１０７には
１３．５ＭＨｚのクロックが、端子１０８には水平同期
パルスＨＤが、端子１０９には２７．０ＭＨｚのクロッ
クが、端子１１０には５４．０ＭＨｚのクロックが入力
される。なお、図５の図中ＡｎｍはＡｎ９〜Ａｎ２、Ｂ
ｎｍはＢｎ９〜Ｂｎ２、ＣｎｍはＣｎ９〜Ｃｎ２、Ｄｎ
ｍはＤｎ９〜Ｄｎ２、ＥｎａはＡｎ１，Ａｎ０，Ｅｎ
９，Ｅｎ８，Ｅｎ７，Ｅｎ６，Ｅｎ５，０、ＥｎｂはＣ
ｎ１，Ｃｎ０，Ｅｎ４，Ｅｎ３，Ｅｎ２，Ｅｎ１，Ｅｎ
０，０、ＦｎａはＢｎ１，Ｂｎ０，Ｆｎ９，Ｆｎ８，Ｆ
ｎ７，Ｆｎ６，Ｆｎ５，０、ＦｎｂはＤｎ１，Ｄｎ０，
Ｆｎ４，Ｆｎ３，Ｆｎ２，Ｆｎ１，Ｆｎ０，０である。

【０００７】各ディジタルビデオデータＡ〜Ｆはそれぞ
れ対応して設けられたフリップフロップ１１１〜１１６
のデータ入力端子に入力され、１３．５ＭＨｚのクロッ
クは各フリップフロップ１１１〜１１６のクロック入力
端子及びタイミングパルス発生器１１７に入力され、水
平同期パルスＨＤはタイミングパルス発生器１１７に、
２７．０ＭＨｚのクロックはタイミングパルス発生器１
１７とフリップフロップ１２１〜１２３の各クロック入
力端子に、５４．０ＭＨｚのクロックはタイミングパル
ス発生器１１７とフリップフロップ１２７，１２８，１
３３，１３４，１３７，１３８の各クロック入力端子と
パラレル／シリアル変換ＩＣ１３９に送られる。

【０００８】フリップフロップ１１１〜１１６では、そ
れぞれ入力されたディジタルビデオデータＡ〜Ｆを、１
３．５ＭＨｚのクロックに基づいてラッチし、それぞれ
ラッチしたディジタルビデオデータＡ〜Ｆをマルチプレ
クサ１１８〜１２０に送る。なお、フリップフロップ１
１１及び１１２でラッチされたディジタルビデオデータ
Ａ及びＢはマルチプレクサ１１８に入力され、フリップ
フロップ１１３及び１１４でラッチされたディジタルビ
デオデータＣ及びＤはマルチプレクサ１１９に、フリッ
プフロップ１１５及び１１６でラッチされたディジタル
ビデオデータＥ及びＦはマルチプレクサ１２０に送られ
る。

【０００９】各マルチプレクサ１１８〜１２０は、タイ
ミングパルス発生器１１７が２７．０ＭＨｚのクロック
に応じて生成したタイミングパルスにより、それぞれ入
力されたディジタルビデオデータをマルチプレクス（多
重）し、１０ビットのパラレルデータとして出力する。
マルチプレクサ１１８にてディジタルビデオデータＡと
Ｂをマルチプレクスして生成された１０ビットパラレル
データＳａ（Ａ０，Ｂ０，Ａ１，Ｂ１，Ａ２，Ｂ２，・
・・）はフリップフロップ１２１のデータ入力端子に入
力され、マルチプレクサ１１９にてディジタルビデオデ
ータＣとＤをマルチプレクスして生成された１０ビット
パラレルデータＳｂ（Ｃ０，Ｄ０，Ｃ１，Ｄ１，Ｃ２，
Ｄ２，・・・）はフリップフロップ１２２のデータ入力
端子に、マルチプレクサ１２０にてディジタルビデオデ
ータＥとＦをマルチプレクスして生成された１０ビット
パラレルデータＳｃ（Ｅ０，Ｆ０，Ｅ１，Ｆ１，Ｅ２，
Ｆ２，・・・）はフリップフロップ１２３のデータ入力
端子に送られる。

【００１０】フリップフロップ１２１〜１２３では、そ
れぞれ入力されたデータを２７．０ＭＨｚのクロックに
基づいてラッチする。フリップフロップ１２１と１２２
からの出力データはマルチプレクサ１２４に入力され、
フリップフロップ１２３の出力データはマルチプレクサ
１２５に送られる。

【００１１】各マルチプレクサ１２４、１２５は、タイ
ミングパルス発生器１１７が５４．０ＭＨｚのクロック
に応じて生成したタイミングパルスにより、それぞれ入
力されたデータをマルチプレクスする。マルチプレクサ
１２４から出力される１０ビットのデータのうち、例え
ば上位８ビットデータＳｄ（Ａ０ｍ，Ｂ０ｍ，Ｃ０ｍ，
Ｄ０ｍ，Ａ１ｍ，Ｂ１ｍ，Ｃ１ｍ，Ｄ１ｍ，・・・）
は、フリップフロップ１２７のデータ入力端子に送られ
る。また、マルチプレクサ１２５から出力される５ビッ
トのデータは、マルチプレクサ１２４の出力データの下
位２ビット及び端子１２６から入力される”０”の１ビ
ットと共に８ビットデータＳｅ（Ｅ０ａ，Ｆ０ａ，Ｅ０
ｂ，Ｆ０ｂ，Ｅ１ａ，Ｆ１ａ，Ｅ１ｂ，Ｆ１ｂ，・・
・）となされ、フリップフロップ１２８のデータ入力端
子に送られる。

【００１２】フリップフロップ１２７，１２８は、それ
ぞれ入力された８ビットデータを、５４．０ＭＨｚのク
ロックに基づいてラッチする。フリップフロップ１２７
と１２８から出力された８ビットデータは、それぞれ対
応するＣＲＣ処理部（ＣＲＣＭＩＸ）１２９，１３０に
送られる。

【００１３】ＣＲＣ処理部１２９，１３０は、タイミン
グパルス発生器１１７が生成したＣＲＣのタイミングパ
ルスに基づいて、各々入力されたデータについてＣＲＣ
のコード計算を行い、当該ＣＲＣのコード計算により得
られたＣＲＣのコードを各入力データに付加する。ＣＲ
Ｃ処理部１２９，１３０にてＣＲＣのコードが付加され
たデータは、それぞれ対応する同期付加部（ＳＹＮＣ
ＭＩＸ）１３１，１３２に送られる。

【００１４】同期付加部１３１，１３２では、タイミン
グパルス発生器１１７が生成した同期ワードのタイミン
グパルスに基づいて、各々入力されたデータに同期ワー
ドＳＹＮＣ（Ｋ２８．５）を付加する。これら同期付加
部１３１，１３２にて同期ワードＳＹＮＣが付加された
データは、それぞれ対応するフリップフロップ１３３，
１３４のデータ入力端子に送られる。

【００１５】フリップフロップ１３３，１３４は、それ
ぞれ入力されたＣＲＣのコード及び同期ワードＳＹＮＣ
が付加されたデータを、５４．０ＭＨｚのクロックに基
づいてラッチする。フリップフロップ１３３と１３４か
ら出力された８ビットデータＳｆ（Ａ０ｍ，Ｂ０ｍ，Ｃ
０ｍ，Ｄ０ｍ，ＳＹＮＣ，ＣＲＣ，ＣＲＣ，Ｄ１ｍ，Ａ
２ｍ，Ｂ２ｍ，Ｃ２ｍ，Ｄ２ｍ，Ａ３ｍ，Ｂ３ｍ，Ｃ３
ｍ，Ｄ３ｍ，・・・）とＳｇ（Ｅ０ａ，Ｆ０ａ，Ｅ０
ｂ，Ｆ０ｂ，ＳＹＮＣ，ＣＲＣ，ＣＲＣ，Ｆ１ｂ，Ｅ２
ａ，Ｆ２ａ，Ｅ２ｂ，Ｆ２ｂ，・・・）は、それぞれ対
応する８Ｂ／１０Ｂ変換部１３５，１３６に送られる。

【００１６】８Ｂ／１０Ｂ変換部１３５，１３６は、そ
れぞれ入力された８ビットデータに対し、後段の受信側
でクロック抽出を容易にするため８Ｂ／１０Ｂのスクラ
ンブルをかける。これら８Ｂ／１０Ｂ変換部１３５，１
３６から出力された１０ビットデータは、それぞれ対応
するフリップフロップ１３７，１３８のデータ入力端子
に送られる。

【００１７】フリップフロップ１３７，１３８は、それ
ぞれ入力された１０ビットデータを、５４．０ＭＨｚの
クロックに基づいてラッチする。フリップフロップ１３
７と１３８から出力された１０ビットパラレルデータ
は、パラレル／シリアル変換ＩＣ１３９に送られる。

【００１８】パラレル／シリアル変換ＩＣ１３９は、５
４．０ＭＨｚのクロックに基づいて、フリップフロップ
１３７，１３８から供給された２本の１０ビットパラレ
ルデータを１本の高速シリアルデータに変換する。この
パラレル／シリアル変換ＩＣ１３９からのシリアルデー
タは、図４に示したデータ伝送装置の出力端子１４０か
ら出力される。

【００１９】ここで、図５から判るように、図４のデー
タ伝送装置に入力された各ディジタルビデオデータＡ〜
Ｆのブランキング位相がそろっていないと、それらディ
ジタルビデオデータの映像期間に上記同期ワード等が入
り込み問題となる。すなわち、図５中の８ビットデータ
Ｓｆ，Ｓｇに示すように、各ディジタルビデオデータ
Ａ，Ｂ，Ｃ，Ｅ，Ｆに影響が出ないように、同期ワード
ＳＹＮＣとＣＲＣのコードを挿入するためには、これら
のビデオデータＡ〜Ｆのブランキング位相を予め揃えて
おき、その上で上記同期ワードＳＹＮＣとＣＲＣのコー
ドを挿入しなくてはならない。

【００２０】このようなことから、従来より、複数のデ
ィジタルビデオ信号のブランキング位相を揃えるため
に、以下のような手法がとられている。

【００２１】例えば、データ伝送装置に複数のビデオ信
号を供給する信号源としての複数の機器に対して、それ
ぞれ供給される基準信号の位相を進めたり、或いは遅ら
せたりしてビデオ信号の位相（例えばブランキング位
相）をロックさせる機能を持たせること、或いは、デー
タ伝送装置において、フレームメモリやラインメモリ等
を使用して、上述したロック機能を持たない信号源とし
ての機器からそれぞれ供給されたビデオ信号の位相を揃
えるようにすること等の手法がとられている。

【００２２】

【発明が解決しようとする課題】しかし、データ伝送装
置に複数のビデオ信号を供給する信号源としての複数の
機器のすべてが、上述したビデオ信号の位相をロックで
きる機能を有している保証は無い。

【００２３】また、データ伝送装置において、例えばフ
レームメモリやラインメモリを用いてビデオ信号の位相
を揃えるようにするためには、これらフレームメモリや
ラインメモリが必要になるだけでなく、それらメモリに
加えて、さらにビデオ信号間の位相差を検出する回路
や、その位相差に基づいてメモリのアドレスを計算する
回路等、複雑な信号処理回路が必要となり、装置構成の
増大、消長電力の増加、コストの上昇など、大きなデメ
リットがある。さらに、近年の高精細映像に対応すべ
く、ビデオ信号の周波数が高くなると、メモリへの書き
込みや読み出しが困難になる。また、ＩＣ化を行う際に
も、フレームメモリやラインメモリは大きな面積を必要
とし大変に不利となる。

【００２４】そこで、本発明はこのような状況に鑑みて
なされたものであり、ディジタル信号の信号源に信号の
位相をロックできる機能を特に必要とせず、また、装置
構成の大型化、消費電力の増加、コストの上昇などを伴
うこと無く、複数のディジタル信号を１本の高速シリア
ル信号にして伝送することを可能とする、データ伝送装
置を提供することを目的とする。

【００２５】

【課題を解決するための手段】本発明のデータ伝送装置
は、複数の入力パラレルデータ毎に、数クロック分のパ
ラレルデータを一括して取り込むパラレルデータ取り込
み手段と、その取り込んだパラレルデータを各クロック
毎に選択する選択手段と、当該選択したパラレルデータ
を並び替えてから多重する多重手段と、少なくとも受信
側でシリアルデータをパラレルデータに変換するための
同期コードをその多重されたパラレルデータの特定の期
間に付加する同期コード付加手段と、当該同期コードが
付加されたパラレルデータをシリアルデータに変換する
パラレル／シリアル変換手段とを有することにより、上
述した課題を解決する。

【００２６】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて、図面を参照しながら説明する。

【００２７】図１には、本発明のデータ伝送装置の一実
施の形態の構成を示す。図１に示す本発明実施の形態の
データ伝送装置の例ではファイバチャネル規格のパラレ
ル／シリアル変換ＩＣ４７を用いている。当該パラレル
／シリアル変換ＩＣ４７は、８Ｂ／１０Ｂのスクランブ
ルがかけられた１０ビットのデータ２本のパラレルデー
タをシリアルデータにして伝送する。また、同期コード
としての複数ビットのデータ（同期ワード）は、ファイ
バチャネル規格で使用されているＫ２８．５を用いてい
る。さらに、図２には、この図１のデータ伝送装置の各
部における信号チャートを示している。なお、図２の図
中ＡｎｍはＡｎ９〜Ａｎ２、ＢｎｍはＢｎ９〜Ｂｎ２、
ＣｎｍはＣｎ９〜Ｃｎ２、ＤｎｍはＤｎ９〜Ｄｎ２、Ｅ
ｎｍはＥｎ９〜Ｅｎ２、ＦｎｍはＦｎ９〜Ｆｎ２であ
り、ＡｎｊはＡ(n-4)１，Ａ(n-4)０，Ａｎ９，Ａｎ８，
Ａｎ７，Ａｎ６，Ａｎ５，０、ＡｎｋはＡ(n-2)１，Ａ
(n-2)０，Ａｎ４，Ａｎ３，Ａｎ２，Ａｎ１，Ａｎ０，
０、ＢｎｊはＢ(n-4)１，Ｂ(n-4)０，Ｂｎ９，Ｂｎ８，
Ｂｎ７，Ｂｎ６，Ｂｎ５，０、ＢｎｋはＢ(n-2)１，Ｂ
(n-2)０，Ｂｎ４，Ｂｎ３，Ｂｎ２，Ｂｎ１，Ｂｎ０，
０、ＣｎｊはＣ(n-4)１，Ｃ(n-4)０，Ｃｎ９，Ｃｎ８，
Ｃｎ７，Ｃｎ６，Ｃｎ５，０、ＣｎｋはＣ(n-2)１，Ｃ
(n-2)０，Ｃｎ４，Ｃｎ３，Ｃｎ２，Ｃｎ１，Ｃｎ０，
０、ＤｎｊはＤ(n-4)１，Ｄ(n-4)０，Ｄｎ９，Ｄｎ８，
Ｄｎ７，Ｄｎ６，Ｄｎ５，０、ＤｎｋはＤ(n-2)１，Ｄ
(n-2)０，Ｄｎ４，Ｄｎ３，Ｄｎ２，Ｄｎ１，Ｄｎ０，
０、ＥｎｊはＥ(n-4)１，Ｅ(n-4)０，Ｅｎ９，Ｅｎ８，
Ｅｎ７，Ｅｎ６，Ｅｎ５，０、ＥｎｋはＥ(n-2)１，Ｅ
(n-2)０，Ｅｎ４，Ｅｎ３，Ｅｎ２，Ｅｎ１，Ｅｎ０，
０、ＦｎｊはＦ(n-4)１，Ｆ(n-4)０，Ｆｎ９，Ｆｎ８，
Ｆｎ７，Ｆｎ６，Ｆｎ５，０、ＦｎｋはＦ(n-2)１，Ｆ
(n-2)０，Ｆｎ４，Ｆｎ３，Ｆｎ２，Ｆｎ１，Ｆｎ０，
０である。

【００２８】図１及び図２において、入力端子１〜６に
はそれぞれ１０ビットパラレルのディジタルビデオデー
タ（Ａ０，Ａ１，Ａ２，・・・）〜Ｆ（Ｆ０，Ｆ１，Ｆ
２，・・・）が入力され、端子７には水平同期パルスＨ
Ｄが、端子８には１３．５ＭＨｚのクロックが、端子９
には２７．０ＭＨｚのクロックが、端子１０には５４．
０ＭＨｚのクロックが入力される。

【００２９】各ディジタルビデオデータＡ〜Ｆはそれぞ
れ対応して設けられたシフトレジスタ１１〜１６に入力
され、水平同期パルスＨＤはタイミングパルス発生器１
７に入力され、１３．５ＭＨｚのクロックは各シフトレ
ジスタ１１〜１６を構成する各段のフリップフロップの
クロック入力端子とタイミングパルス発生器１７及びフ
リップフロップ２５のクロック入力端子に入力され、２
７．０ＭＨｚのクロックはフリップフロップ２９〜３１
の各クロック入力端子とタイミングパルス発生器１７
に、５４．０ＭＨｚのクロックはフリップフロップ３
５，３６，４１，４２，４５，４６の各クロック入力端
子とタイミングパルス発生器１７及びパラレル／シリア
ル変換ＩＣ４７に入力される。

【００３０】シフトレジスタ１１〜１６はそれぞれ５段
のフリップフロップにより構成され、各段のフリップフ
ロップではそれぞれデータ入力端子に入力された信号を
１３．５ＭＨｚのクロックによって順次ラッチする。ま
た、これらシフトレジスタ１１〜１６への入力ディジタ
ルビデオ信号Ａ〜Ｆと各段のフリップフロップの各ラッ
チ出力とは、それぞれ各ディジタルビデオデータＡ〜Ｆ
に対応して設けられているフリップフロップ１８〜２３
のデータ入力端子にも送られる。すなわち、これらフリ
ップフロップ１８〜２３のデータ入力端子には、それぞ
れ対応するシフトレジスタ１１〜１６の入力ディジタル
ビデオデータＡ〜Ｆ及び５段のフリップフロップの各ラ
ッチ出力からなる６０ビットのディジタルデータが供給
される。

【００３１】フリップフロップ１８〜２３は、タイミン
グパルス発生器１７が水平同期パルスＨＤに応じて生成
した６クロック毎のデータラッチパルスにより、それぞ
れ入力された６０ビットのディジタルデータをラッチす
る。これらフリップフロップ１８〜２３からの出力デー
タＴａ（Ａ０，Ａ１，Ａ２，Ａ３，Ａ５，Ａ６，Ａ７，
・・・）〜Ｔｆ（Ｆ０，Ｆ１，Ｆ２，Ｆ３，Ｆ５，Ｆ
６，Ｆ７，・・・）は、セレクタ２４に送られる。

【００３２】セレクタ２４は、タイミングパルス発生器
１７が１３．５ＭＨｚに応じて生成したデータセレクト
パルスにより、上記フリップフロップ１８〜２３からの
出力データＴａ〜Ｔｆを選択的に切り換え、その切り換
え出力データをフリップフロップ２５のデータ入力端子
に送る。すなわち、このセレクタ２４では、データセレ
クトパルスに基づいて、データＴａ〜Ｔｆから何れか１
つを選択して順次出力することで、各ディジタルビデオ
データを並び替える。具体的に言うと、このセレクタ２
４により、各ディジタルビデオデータは、図２のデータ
Ｔｇ（Ａ０，Ｂ０，Ｃ０，Ｄ０，Ｅ０，Ｆ０，Ａ６，Ｂ
６，Ｃ６，Ｄ６，Ｅ６，Ｆ６，・・・）〜Ｔｌ（Ａ５，
Ｂ５，Ｃ５，Ｄ５，Ｅ５，Ｆ５，Ａ１１，Ｂ１１，Ｃ１
１，Ｄ１１，Ｅ１１，Ｆ１１，・・・）に示すように並
び替えられる。したがって、当該セレクタ２４の出力デ
ータは、ある時間を見てみると、ディジタルビデオデー
タＡ〜Ｆの何れかのデータのみが並んだものとなる。

【００３３】その後、当該セレクタ２４の出力データ
は、マルチプレックスされることになるが、同じディジ
タルビデオデータが４クロック連続するので、４クロッ
ク分の連続するデータ（８ワード分）を入れられること
になる。したがって、例えば同期ワードとＣＲＣＣのデ
ータを入れても他のビデオデータに影響を与えない。こ
のため、本実施の形態のデータ伝送装置では、セレクタ
２４の出力データをフリップフロップ２５以降の構成に
送る。

【００３４】フリップフロップ２５は、１３．５ＭＨｚ
のクロックに応じて、セレクタ２４からのデータをラッ
チし、それらラッチ出力データＴｇ（Ａ０，Ｂ０，Ｃ
０，Ｄ０，Ｅ０，Ｆ０，Ａ６，Ｂ６，Ｃ６，Ｄ６，Ｅ
６，Ｆ６，・・・）〜Ｔｌ（Ａ５，Ｂ５，Ｃ５，Ｄ５，
Ｅ５，Ｆ５，Ａ１１，Ｂ１１，Ｃ１１，Ｄ１１，Ｅ１
１，Ｆ１１，・・・）を１０ビット毎にマルチプレクサ
２６〜２８に送る。すなわち、マルチプレクサ２６には
ラッチ出力Ｔｇ及びＴｈが入力され、マルチプレクサ２
７にはラッチ出力Ｔｉ及びＴｊが入力され、マルチプレ
クサ２８にはラッチ出力ＴｉｋびＴｌが入力される。

【００３５】これらマルチプレクサ２６〜２８は、タイ
ミングパルス発生器１１７が２７．０ＭＨｚのクロック
に応じて生成したタイミングパルスにより、それぞれ入
力されたディジタルデータをマルチプレクス（多重）
し、１０ビットのパラレルデータＴｍ（Ａ０，Ａ１，Ｂ
０，Ｂ１，Ｃ０，Ｃ１，Ｄ０，Ｄ１，Ｅ０，Ｅ１，Ｆ
０，Ｆ１，Ａ６，Ａ７，Ｂ６，Ｂ７，・・・）、Ｔｎ
（Ａ２，Ａ３，Ｂ２，Ｂ３，Ｃ２，Ｃ３，Ｄ２，Ｄ３，
Ｅ２，Ｅ３，Ｆ２，Ｆ３，Ａ８，Ａ９，Ｂ８，Ｂ９，・
・・）、Ｔｏ（Ａ４，Ａ５，Ｂ４，Ｂ５，Ｃ４，Ｃ５，
Ｄ４，Ｄ５，Ｅ４，Ｅ５，Ｆ４，Ｆ５，Ａ１０，Ａ１
１，Ｂ１０，Ｂ１１，・・・）として出力する。これら
マルチプレクサ２６〜２８から出力されるデータＴｍ〜
Ｔｏは、それぞれ対応するフリップフロップ２９〜３１
のデータ入力端子に入力する。

【００３６】フリップフロップ２９〜３１は、２７．０
ＭＨｚのクロックにより、それぞれ対応するデータＴｍ
〜Ｔｏをラッチする。フリップフロップ２９と３０のラ
ッチ出力はマルチプレクサ３２に、フリップフロップ３
３のラッチ出力はマルチプレクサ３３に入力される。

【００３７】各マルチプレクサ３２，３３は、タイミン
グパルス発生器１１７が５４．０ＭＨｚのクロックに応
じて生成したタイミングパルスにより、それぞれ入力さ
れたデータをマルチプレクスする。マルチプレクサ３２
から出力される１０ビットのデータのうち、例えば上位
８ビットデータＴｐ（Ａ０ｍ，Ａ１ｍ，Ａ２ｍ，Ａ３
ｍ，Ｂ０ｍ，Ｂ１ｍ，Ｂ２ｍ，Ｂ３ｍ，・・・）は、フ
リップフロップ３５のデータ入力端子に送られる。ま
た、マルチプレクサ３３から出力される５ビットのデー
タは、マルチプレクサ３２の出力データの下位２ビット
及び端子３４から入力された”０”の１ビットと共に８
ビットデータＴｑ（Ａ４ｊ，Ａ５ｊ，Ａ４ｋ，Ａ５ｋ，
Ｂ４ｊ，Ｂ５ｊ，Ｂ４ｋ，Ｂ５ｋ，・・・）となされ、
フリップフロップ３６のデータ入力端子に供給される。

【００３８】フリップフロップ３５，３６は、それぞれ
入力された８ビットデータを、５４．０ＭＨｚのクロッ
クに基づいてラッチする。フリップフロップ３５と３６
から出力された８ビットデータは、それぞれ対応するＣ
ＲＣ処理部（ＣＲＣＭＩＸ）３７，３８に送られる。

【００３９】ＣＲＣ処理部３７，３８は、タイミングパ
ルス発生器１７が生成したＣＲＣのタイミングパルスに
基づいて、各々入力されたデータについてＣＲＣのコー
ド計算を行い、当該ＣＲＣのコード計算により得られた
ＣＲＣのコードをその入力データに付加する。ＣＲＣ処
理部３７，３８にてＣＲＣのコードが付加されたデータ
は、それぞれ対応する同期付加部（ＳＹＮＣＭＩＸ）
３９，４０に送られる。

【００４０】さらに、同期付加部３９，４０では、タイ
ミングパルス発生器１７が生成した同期ワードのタイミ
ングパルスに基づいて、各々入力されたデータに同期ワ
ードＳＹＮＣ（Ｋ２８．５）を付加する。

【００４１】図２の例では、例えばディジタルビデオデ
ータＢに同期ワードＳＹＮＣとＣＲＣのコードを付加し
た例を挙げており、この図２の例から判るように、ディ
ジタルビデオデータＢに同期ワードＳＹＮＣとＣＲＣの
コードを付加しても、他のデータには影響が無いので、
そのディジタルビデオデータＢのブランキング位相をみ
て、当該ディジタルビデオデータＢの位置に同期ワード
ＳＹＮＣやＣＲＣのコードを挿入することができ、ま
た、他のディジタルビデオデータのブランキング位相
を、このディジタルビデオデータＢのブランキング位相
に合わせておく必要もない。なお、本発明実施の形態で
は、例えばディジタルビデオデータＢに同期ワードＳＹ
ＮＣとＣＲＣのコードを付加した例を挙げているが、他
のディジタルビデオデータであってもよい。

【００４２】これら同期付加部３９，４０にて同期ワー
ドＳＹＮＣが付加されたデータは、それぞれ対応するフ
リップフロップ４１，４２のデータ入力端子に送られ
る。

【００４３】フリップフロップ４１，４２は、それぞれ
入力されたＣＲＣのコード及び同期ワードＳＹＮＣが付
加されたデータを、５４．０ＭＨｚのクロックに基づい
てラッチする。フリップフロップ４１と４２から出力さ
れた８ビットデータＴｒ（Ａ０ｍ，Ａ１ｍ，Ａ２ｍ，Ａ
３ｍ，ＳＹＮＣ，ＣＲＣ，ＣＲＣ，Ｂ３ｍ，Ｃ０ｍ，，
Ｃ１ｍ，Ｃ２ｍ，Ｃ３ｍ，・・・）とＴｓ（Ａ４ｊ，Ａ
５ｊ，Ａ４ｋ，Ａ５ｋ，ＳＹＮＣ，ＣＲＣ，ＣＲＣ，Ｂ
５ｋ，Ｃ４ｊ，Ｃ５ｊ，Ｃ４ｋ，Ｃ５ｋ，・・・）は、
それぞれ対応する８Ｂ／１０Ｂ変換部４３，４４に送ら
れる。

【００４４】８Ｂ／１０Ｂ変換部４３，４４は、それぞ
れ入力された８ビットデータに対し、後段の受信側でク
ロック抽出を容易にするため８Ｂ／１０Ｂのスクランブ
ルをかける。これら８Ｂ／１０Ｂ変換部４３，４４から
出力された１０ビットデータは、それぞれ対応するフリ
ップフロップ４５，４６のデータ入力端子に送られる。

【００４５】フリップフロップ４５，４６は、それぞれ
入力された１０ビットデータを、５４．０ＭＨｚのクロ
ックに基づいてラッチする。フリップフロップ４５と４
６から出力された１０ビットパラレルデータは、パラレ
ル／シリアル変換ＩＣ４７に送られる。

【００４６】パラレル／シリアル変換ＩＣ４７は、５
４．０ＭＨｚのクロックに基づいて、フリップフロップ
４５，４６から供給された２本の１０ビットパラレルデ
ータを１本の高速シりアルデータに変換する。このパラ
レル／シリアル変換ＩＣ４７からのシリアルデータは、
図１に示したデータ伝送装置の出力端子４８から出力さ
れる。

【００４７】なお、上述の例では、４クロック分の連続
するデータ（８ワード連続するデータ）をディジタルビ
デオデータに埋め込む例を挙げたが、更に長く連続する
データを埋め込むことも可能である。例えば、上述の例
の倍である１６ワード連続するデータを埋め込むような
場合は、シフトレジスタの段数を１１にすれば、当該１
６ワード連続するデータを入れることができる。或い
は、入力されるディジタルビデオデータのうち、２本の
ビデオデータのブランキング位相を、前述したようなビ
デオ信号の位相をロックできる機能やメモリ等を用いれ
ば、１６ワード連続するデータを入れることができる。
また、連続しなくて良いデータを埋め込む場合は、ディ
ジタルビデオデータの各位置毎に（例えば図２の場合は
ディジタルビデオデータＢの位置毎に）そのデータを挿
入すれば良い。

【００４８】上述したように、本発明実施の形態のデー
タ伝送装置によれば、多数のディジタルビデオデータを
纏めて多重し、１本の高速シリアル信号にして例えば光
ファイバを用いて伝送する場合に、同期ワードやＣＲＣ
Ｃを挿入するために入カビテオデータのブランキング位
相を揃えておく必要が無い。また、本実施の形態によれ
ば、ディジタルビデオデータの並び替えのための回路が
フリップフロップやセレクタ、簡単なタイミングパルス
発生器のみで構成できるため安価であり消費電力も少な
くて済み、且つ、高速化に対しても有利であり、回路規
模も小さくて済むためＩＣ化に対しても有利である。さ
らに、本発明実施の形態によれば、ディジタルビデオデ
ータの信号源に対して前述したようなビデオ信号の位相
をロックできる機能を持たせる必要が無いため、システ
ム全体の構成を簡単且つ安価にすることができ、また、
フレームメモリやラインメモリを用いた複雑な回路も不
要となるため、それらフレームメモリやラインメモリを
用いてブランキング位相を調整する場合のように、各ビ
デオデータの入力に対して１個のフレームメモリやライ
ンメモリを設ける必要が無く、小型化、低消費電力化、
ＩＣ化に非常に好都合であると共に、フレームメモリ等
を用いる場合に比べてビデオデータの遅延が少ない。な
お、本実施の形態のデータ伝送装置にディジタルビデオ
データを供給する信号源としては、各種のものが考えら
れるが、その一例としては、例えばディジタルビデオカ
メラなどを挙げることができる。

【００４９】図３には、上記信号源の一例として、ディ
ジタルビデオカメラの主要部の概略構成を示す。

【００５０】この図３において、被写体等からの光は、
図示しないレンズ光学系を通過し、さらに図示しないプ
リズム等の色分解素子を介して緑色（Ｇ）光と赤色
（Ｒ）光と青色（Ｂ）光とに分解され、これら分解され
たＧ，Ｒ，Ｂの各光はそれぞれ対応するＣＣＤ１５１，
１５２，１５３に入射する。

【００５１】各ＣＣＤ１５１，１５２，１５３は、タイ
ミングジェネレータ１５４からの駆動パルスにより動作
し、入射光をそれぞれ電気信号（撮像信号）に変換して
出力する。これらＣＣＤ１５１，１５２，１５３からそ
れぞれ出力された撮像信号は、それぞれ対応して設けら
れたアンプ回路１５５，１５６，１５７に送られる。

【００５２】タイミングジェネレータ１５４は、制御部
１６３からの制御信号をディジタル／アナログ（Ｄ／
Ａ）変換器１５８によりアナログ変換した制御電圧に基
づいて、ＣＣＤ１５１，１５２，１５３の駆動パルスを
発生する。

【００５３】アンプ回路１５５，１５６，１５７は、制
御部１６３からの制御信号をディジタル／アナログ変換
器１５８によりアナログ変換した制御電圧に基づいて、
それぞれ供給された撮像信号を増幅すると共にＧ，Ｒ，
Ｂ間のレベル調整等を行う。これらアンプ回路１５５，
１５６，１５７にて増幅及びレベル調整等が成された後
のＧ，Ｒ，Ｂの信号は、それぞれ対応したアナログ／デ
ィジタル（Ａ／Ｄ）変換器１５９，１６０，１６１に送
られる。

【００５４】アナログ／ディジタル変換器１５９，１６
０，１６１では、アナログのＧ，Ｒ，Ｂの撮像信号を１
８．０ＭＨｚのレートのディジタルデータに変換する。
これらアナログ／ディジタル変換器１５９，１６０，１
６１からのＧ，Ｒ，Ｂのディジタルデータは、サンプル
ホールド回路１６２に送られる。

【００５５】サンプルホールド回路１６２は、制御部１
６３の制御のもとで、Ｇ，Ｒ，Ｂのディジタルデータを
サンプルホールドし、得られたデータをリニアマトリク
ス回路１６５に送る。また、特に、Ｇ，Ｒのデータはイ
メージエンハンサ６４にも送られる。

【００５６】上記リニアマトリクス回路１６５では、
Ｇ，Ｒ，Ｂそれぞれの差信号に重み付けの係数をかけて
補正データを生成し、さらにこれら補正データをそれぞ
れＧ，Ｒ，Ｂのディジタルデータに加算することで、色
の補正を行う。当該リニアマトリクス回路１６５により
色補正されたＧ，Ｒ，Ｂの各ディジタルデータは、それ
ぞれ対応して設けられている加算器１６６，１６７，１
６８に送られる。

【００５７】また、イメージエンハンサ１６４は、画像
の輪郭に必要に応じてエッジを付加し、画質の改善を図
るためのアパーチャ信号及びディジタルアパーチャ信号
を生成する。ディジタルアパーチャ信号は加算器１６
６，１６７，１６８と加算器１７２，１７３，１７４
に、アパーチャ信号は後述のディジタルエンコーダ１７
６に送られる。

【００５８】加算器１６６，１６７，１６８は、リニア
マトリクス回路１６５にて色補正されたＧ，Ｒ，Ｂのデ
ィジタルデータに、イメージエンハンサ１６４からのデ
ィジタルアパーチャ信号を加算する。これら加算器１６
６，１６７，１６８からの出力データは、それぞれ対応
するガンマ（γ）処理回路１６９，１７０，１７１に送
られる。

【００５９】ガンマ（γ）処理回路１６９，１７０，１
７１では、表示手段における逆特性をかけるいわゆるガ
ンマ処理を行い、そのガンマ処理後の各Ｇ，Ｒ，Ｂのデ
ィジタルデータを加算器１７２，１７３，１７４に送
る。

【００６０】加算器１７２，１７３，１７４は、ガンマ
処理回路１６９，１７０，１７１にてガンマ処理された
後のＧ，Ｒ，Ｂのディジタルデータに、イメージエンハ
ンサ１６４からのディジタルアパーチャ信号を加算す
る。これら加算器１７２，１７３，１７４からの出力デ
ータは、マトリクス回路７５に送られる。

【００６１】マトリクス回路１７５は、Ｇ，Ｒ，Ｂのコ
ンポーネント信号をマトリクス演算により、輝度信号
（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ）のコンポジット信
号に変換して出力する。マトリクス回路１７５から出力
された輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ）は
ディジタルエンコーダ１７６とレート変換器１７７にそ
れぞれ送られる。

【００６２】ディジタルエンコーダ１７６は、イメージ
エンハンサ１６４からのアパーチャ信号により輪郭強調
処理を行うと共に、輝度信号（Ｙ）と色差信号（Ｒ−
Ｙ，Ｂ−Ｙ）から所定のテレビジョン方式のビデオ信号
を生成する。このディジタルエンコーダ１７６にて生成
されたビデオ信号は、ディジタル／アナログ変換器１７
９及び出力端子１９１を介して図示しないビューファイ
ンダに送られ、また、ディジタル／アナログ変換器１９
０及び出力端子１９２を介して出力される。

【００６３】レート変換器１７７では、１８ＭＨｚのレ
ートの輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ）
を、１３．５ＭＨｚのレートの信号に変換し、端子１９
３を介して図示しない記録系に送られる。一方、再生時
の端子１９３には、図示しない再生系から１３．５ＭＨ
ｚのレートの輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−
Ｙ）が供給され、したがって当該再生時のレート変換器
１７７では再生系から供給された１３．５ＭＨｚのレー
トの輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ）を、
１８ＭＨｚのレートに変換する。再生時の当該レート変
換後の輝度信号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ）
は、ディジタルエンコーダ１７６に送られる。

【００６４】これにより、再生時のディジタルエンコー
ダ１７６は、当該再生系からの信号をビデオ信号に変換
することになる。

【００６５】なお、シグナルジェネレータ１７８は、当
該ビデオカメラの各部の基準タイミングを生成してい
る。

【００６６】上述したように、図３のビデオカメラにお
いては、アナログ／ディジタル変換器１５９，１６０，
１６１でのアナログ／ディジタル変換は、ＣＣＤ１５
１，１５２，１５３の動作クロックと同じ周波数で行わ
れ、したがって、それ以後の信号処理もＣＣＤの動作ク
ロックと同じか、又はその倍のクロックで行われてい
る。一方、伝送されるビデオ信号（図３の例では輝度信
号（Ｙ）と色差信号（Ｒ−Ｙ，Ｂ−Ｙ））のレートは、
１３．５ＭＨｚとなされている。なお、マトリクス回路
７５の前段でＧ，Ｒ，Ｂの信号をそのまま伝送する場合
は、１８ＭＨｚのレートの信号が伝送されることにな
る。

【００６７】

【発明の効果】以上の説明で明らかなように、本発明の
データ伝送装置においては、複数の入力パラレルデータ
毎に、数クロック分のパラレルデータを一括して取り込
むパラレルデータ取り込み、当該取り込んだパラレルデ
ータを各クロック毎に選択し、その選択されたパラレル
データを並び替えてから多重し、少なくとも受信側でシ
リアルデータをパラレルデータに変換するための同期コ
ードを当該多重されたパラレルデータの特定の期間に付
加し、その少なくとも同期コードが付加されたパラレル
データをシリアルデータに変換することにより、ディジ
タルデータの信号源に信号の位相をロックできる機能を
特に必要とせず、また、装置構成の大型化、消費電力の
増加、コストの上昇などを伴うこと無く、複数のディジ
タル信号を１本の高速シリアル信号にして伝送すること
が可能である。

【図面の簡単な説明】

【図１】本発明実施の形態のデータ伝送装置の概略構成
を示すブロック回路図である。

【図２】本発明実施の形態のデータ伝送装置の各部の信
号チャートを示す図である。

【図３】信号源の一例としてのディジタルビデオカメラ
の主要部の概略構成を示すブロック回路図である。

【図４】従来のデータ伝送装置の概略構成を示すブロッ
ク回路図である。

【図５】従来のデータ伝送装置の各部の信号チャートを
示す図である。

【符号の説明】

１〜６ディジタルビデオデータの入力端子、１１〜
１６シフトレジスタ、１８〜２３，２９〜３１，３
５，３６，４１，４２，４５，４６フリップフロッ
プ、２４セレクタ、２６〜２８，３２，３３マ
ルチプレクサ、３７，３８ＣＲＣ処理部、４３，４
４同期付加部、４７パラレル／シリアル変換Ｉ
Ｃ、タイミングパルス発生器

Claims

【特許請求の範囲】

【請求項１】複数の入力パラレルデータ毎に、数クロ
ック分のパラレルデータを一括して取り込むパラレルデ
ータ取り込み手段と、上記取り込んだパラレルデータを各クロック毎に選択す
る選択手段と、上記選択されたパラレルデータを並び替えてから多重す
る多重手段と、少なくとも受信側でシリアルデータをパラレルデータに
変換するための同期コードを、上記多重されたパラレル
データの特定の期間に付加する同期コード付加手段と、上記少なくとも同期コードが付加されたパラレルデータ
をシリアルデータに変換するパラレル／シリアル変換手
段とを有することを特徴とするデータ伝送装置。
【請求項２】上記多重されたパラレルデータの特定の
期間に、巡回冗長検査符号を付加する巡回冗長検査符号
付加手段を備えることを特徴とする請求項１記載のデー
タ伝送装置。
【請求項３】上記複数の入力パラレルデータは、それ
ぞれ異なる複数の信号源から供給されたディジタルビデ
オデータであり、上記同期コード付加手段は、上記多重がなされた上記デ
ィジタルビデオデータの内の特定のディジタルビデオデ
ータのブランキング期間に、上記同期コードを付加する
ことを特徴とする請求項１記載のデータ伝送装置。
【請求項４】上記複数の入力パラレルデータは、それ
ぞれ異なる複数の信号源から供給されたディジタルビデ
オデータであり、上記巡回冗長検査符号付加手段は、上記多重がなされた
上記ディジタルビデオデータの内の特定のディジタルビ
デオデータのブランキング期間に、上記巡回冗長検査符
号を付加することを特徴とする請求項２記載のデータ伝
送装置。