JPH01188049A - タイミング方式 - Google Patents
タイミング方式Info
- Publication number
- JPH01188049A JPH01188049A JP63011942A JP1194288A JPH01188049A JP H01188049 A JPH01188049 A JP H01188049A JP 63011942 A JP63011942 A JP 63011942A JP 1194288 A JP1194288 A JP 1194288A JP H01188049 A JPH01188049 A JP H01188049A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- output
- signals
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000000630 rising effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 18
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000835 fiber Substances 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Optical Communication System (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はタイミング方式に関し、特に基幹伝送系、公衆
網、加入者系等のディジタル伝送系に用いられるタイミ
ング方式に関するものである。
網、加入者系等のディジタル伝送系に用いられるタイミ
ング方式に関するものである。
伝送媒体として元ファイバを用いた伝送技術の進展は目
覚ましいものがあり、伝送情報量としては数百Ｍｂｐｓ
〜数Ｇｂｐｓ程度の伝送が可能となシつつある。更に、
より広帯域な伝送系を実現する１つの方式として並列伝
送方式が考えられている。
覚ましいものがあり、伝送情報量としては数百Ｍｂｐｓ
〜数Ｇｂｐｓ程度の伝送が可能となシつつある。更に、
より広帯域な伝送系を実現する１つの方式として並列伝
送方式が考えられている。
第３図は上記ディジタル並列伝送系に用いられる従来の
タイミング方式の一構成例を示すブロック図である。同
図において３０１１〜３０１ｎはデータ入力線、３０２
はクロック入力線、３０３はラッチ回路、３０４はセレ
クタ回路、３０５は制御信号入力線、３０６１〜３０６
３はゲート％３０７１〜３０７ｏはデータ出力線、３０
８はクロック出力線である。ここでクロック入力線３０
２から入力されるクロック信号とデータ入力線３０１１
〜３０１ｎから入力されるデータ信号は、同じ繰り返し
周期（Ｔｏ＝１７ｆｏ）を有しているが、一般には位相
同期が取れているとは限らない。このため前記Ｎ本のデ
ータ信号を直ちにこのクロック信号を用いてリタイミン
グすることはできない。そこで、この入力されたクロッ
ク信号を固有のゲート遅延を有するゲート３０６ｔ〜３
０６３に通して４相のクロック信号を作シ出し、この生
成された４相のクロック信号を入力とするセレクタ回路
３０４においては、制御信号入力線３０５から入力され
る制御信号に基づいて４相のクロック信号から１相のク
ロック信号を選択する。この選択されたクロック信号を
用いてラッチ回路３０３は、Ｎ本のデータ入力線３０１
１〜３０１ｎから入力されるデータ信号を識別してリタ
イミングする。このように、第３図の回路では、リタイ
ミングに使用するクロック信号としては４相のクロック
信号から１相を選択して使用することが可能であるので
、たとえクロック入力線３０２から入力されるクロック
信号とＮ本のデータ入力線３０１１〜３０１ｎから入力
されるデータ信号の位相同期が取れていなくても、これ
らのデータ信号をｇ４シなくリタイミングすることが可
能と芝る。
タイミング方式の一構成例を示すブロック図である。同
図において３０１１〜３０１ｎはデータ入力線、３０２
はクロック入力線、３０３はラッチ回路、３０４はセレ
クタ回路、３０５は制御信号入力線、３０６１〜３０６
３はゲート％３０７１〜３０７ｏはデータ出力線、３０
８はクロック出力線である。ここでクロック入力線３０
２から入力されるクロック信号とデータ入力線３０１１
〜３０１ｎから入力されるデータ信号は、同じ繰り返し
周期（Ｔｏ＝１７ｆｏ）を有しているが、一般には位相
同期が取れているとは限らない。このため前記Ｎ本のデ
ータ信号を直ちにこのクロック信号を用いてリタイミン
グすることはできない。そこで、この入力されたクロッ
ク信号を固有のゲート遅延を有するゲート３０６ｔ〜３
０６３に通して４相のクロック信号を作シ出し、この生
成された４相のクロック信号を入力とするセレクタ回路
３０４においては、制御信号入力線３０５から入力され
る制御信号に基づいて４相のクロック信号から１相のク
ロック信号を選択する。この選択されたクロック信号を
用いてラッチ回路３０３は、Ｎ本のデータ入力線３０１
１〜３０１ｎから入力されるデータ信号を識別してリタ
イミングする。このように、第３図の回路では、リタイ
ミングに使用するクロック信号としては４相のクロック
信号から１相を選択して使用することが可能であるので
、たとえクロック入力線３０２から入力されるクロック
信号とＮ本のデータ入力線３０１１〜３０１ｎから入力
されるデータ信号の位相同期が取れていなくても、これ
らのデータ信号をｇ４シなくリタイミングすることが可
能と芝る。
上述した従来のタイミング方式においては、固有のゲー
ト遅延を有するゲー） ３０６ｔ〜３０６ｎ？用いた非
論理操作で４相のクロック信号を生成し、この４相のク
ロック信号から１相を選択してＮ本のデータ信号のりタ
イミングを行っているので、ゲート３０６１〜３０６ｎ
が有するゲート遅延量がデータ信号のりタイミングを行
う上で重要なファクタとなシ、また入力されるデータの
繰り返し周波数（ｆｏ）に依存してゲート遅延量を調整
しなければならなかった。更に、一般にはＮ本のデータ
入力線３０１１〜３０１ｎから入力されるデータ信号に
はデータ間のスキ瓢−（位相歪）及び信号間の遅延ばら
つきが含まれる。このために、セレクタ回路３０４で選
択されたクロック信号が、Ｎ本すべてのデータ入力線３
０１、〜３ｏｌｎの情報を最適な位相条件で識別できる
とは限らなかった。
ト遅延を有するゲー） ３０６ｔ〜３０６ｎ？用いた非
論理操作で４相のクロック信号を生成し、この４相のク
ロック信号から１相を選択してＮ本のデータ信号のりタ
イミングを行っているので、ゲート３０６１〜３０６ｎ
が有するゲート遅延量がデータ信号のりタイミングを行
う上で重要なファクタとなシ、また入力されるデータの
繰り返し周波数（ｆｏ）に依存してゲート遅延量を調整
しなければならなかった。更に、一般にはＮ本のデータ
入力線３０１１〜３０１ｎから入力されるデータ信号に
はデータ間のスキ瓢−（位相歪）及び信号間の遅延ばら
つきが含まれる。このために、セレクタ回路３０４で選
択されたクロック信号が、Ｎ本すべてのデータ入力線３
０１、〜３ｏｌｎの情報を最適な位相条件で識別できる
とは限らなかった。
また、各々のデータ入力線の情報に対して、最適な位相
クロックを選択し各信号線毎に情報の識別を行った後、
Ｎ本のデータ入力線３０１ ｓ〜３ｏ１ｎ間の情報を共
通のクロック信号でリタイミングし並列ビット同期を確
保する方式も考えられる。しかしながら、この方式では
並列ビット同期をとるための共通りロックの位相制御が
複雑となっていた。
クロックを選択し各信号線毎に情報の識別を行った後、
Ｎ本のデータ入力線３０１ ｓ〜３ｏ１ｎ間の情報を共
通のクロック信号でリタイミングし並列ビット同期を確
保する方式も考えられる。しかしながら、この方式では
並列ビット同期をとるための共通りロックの位相制御が
複雑となっていた。
本発明の目的は、これらの問題点を解決した回路構成が
簡易であシ、非論理操作でデータのりタイミング用クロ
ック信号を生成することなく、且つ入力されるデータの
繰り返し周波数に依存せず、Ｎ本すべてのデータ入力線
３０１１〜３０１ｎの情報が最適なタイミングで識別さ
れ、且つ並列ビット同期が容易に確保されるタイミング
方式を提供することにある。
簡易であシ、非論理操作でデータのりタイミング用クロ
ック信号を生成することなく、且つ入力されるデータの
繰り返し周波数に依存せず、Ｎ本すべてのデータ入力線
３０１１〜３０１ｎの情報が最適なタイミングで識別さ
れ、且つ並列ビット同期が容易に確保されるタイミング
方式を提供することにある。
本発明のタイミング方式は、Ｎ本の信号線を用いてディ
ジタル信号を伝送する並列伝送方式において、前記Ｎ本
の各々の信号線を用いて内部状態を初期化し且つ該信号
線の２倍の繰り返し周波数成分を有するクロック信号を
２分周するＮ個の２分周回路と、該Ｎ個の２分周回路の
各々の出力信号を前記クロック信号の半クロックだけ遅
延させるＮ個の遅延回路と、該Ｎ個の遅延回路の出力信
号を用いて前記Ｎ本の各々の信号線をリタイミングする
Ｎ個の識別回路と、前記２分周回路のクロックを用いて
前記Ｎ個の識別回路の出力信号の並列ビット同期をとる
手段を有している。
ジタル信号を伝送する並列伝送方式において、前記Ｎ本
の各々の信号線を用いて内部状態を初期化し且つ該信号
線の２倍の繰り返し周波数成分を有するクロック信号を
２分周するＮ個の２分周回路と、該Ｎ個の２分周回路の
各々の出力信号を前記クロック信号の半クロックだけ遅
延させるＮ個の遅延回路と、該Ｎ個の遅延回路の出力信
号を用いて前記Ｎ本の各々の信号線をリタイミングする
Ｎ個の識別回路と、前記２分周回路のクロックを用いて
前記Ｎ個の識別回路の出力信号の並列ビット同期をとる
手段を有している。
次に本発明の実施例について第１図、第２図を参゛照し
て説明する。
て説明する。
第１図は本発明のタイミング方式の一実施例を示すブロ
ック図、第２図は第１図における各部信号のタイミング
波形を示すタイムチャードである。
ック図、第２図は第１図における各部信号のタイミング
波形を示すタイムチャードである。
第１図において、ａ＋ ｂｔ Ｃ＋ ｄ＋ ｅｔ ｆ
＋ ｇ ＋ ｈの英文字は第２図のタイミングチャート
におけるタイミング波形の信号位置を示し、 １０１
ｒ〜１０１ｎはデータ入力線、１０２はクロック入力線
、 １０３＋〜１０３ｎはＤフリップフロップ（Ｄ−
Ｆ／Ｆ）からなる識別回路、１０４．〜１０４Ｈ４−ｔ
はＴフリップフロップ（Ｔ−Ｆ／Ｆ）からなる２分周回
路、１０５１〜１０５ｎはＤ−Ｆ／Ｆ、１０６はインバ
ータ回路、１０７はラッチ回路、１０８１〜１０８ｏは
データ出力線、１０９はクロック出力線である。ここで
クロック入力線１０２から入力されるクロック信号は、
データ入力線１０１、〜１０１．から入力されるデータ
信号の２倍の繰り返し周波数（２ｆｏ％ｆｏ＝ｌ／’ｉ
’）を有している。２分周回路１０４ｔ〜１０４ｎは各
々のデータ入力線１０１１〜１０１ｎから入力されるデ
ータ信号の立上がシで内部状態をリセットしつつ、この
データ信号に比べて２倍の周波数成分を有するクロック
信号を２分周する。２分周回路１０４ｎ＋１はクロック
入力線１０２から入力される繰り返し周波数２ｆｏのク
ロック信号を２分周する。一方、クロック入力線から入
力される繰り返し周波数２ｆｏのクロック信号は、イン
バーター路１０６で位相反転される。この位相反転クロ
ック信号を用いて各Ｄ−Ｆ／Ｆ １０５ｒ 〜１０５ｎ
は２分周回路１０４１〜１０４ｎの出力信号である繰り
返し周波数ｆ。のクロック信号を打ち抜く。これによシ
Ｄ−Ｆ／Ｆ１０５ｔ 〜１０５ｎの出力信号は２分周回
路１０４１〜１０４ｎの出力信号に比べてＴ ／ ４だ
け遅れたクロック信号となる。識別回路１０３１〜１０
３ｎは、これらＤ Ｆ／に’ １０５ｓ 〜１０５ｏ
の出力であるクロック信号を用いてデータ入力線１０１
１〜１０１゜から入力されるデータ信号の識別を行う。
＋ ｇ ＋ ｈの英文字は第２図のタイミングチャート
におけるタイミング波形の信号位置を示し、 １０１
ｒ〜１０１ｎはデータ入力線、１０２はクロック入力線
、 １０３＋〜１０３ｎはＤフリップフロップ（Ｄ−
Ｆ／Ｆ）からなる識別回路、１０４．〜１０４Ｈ４−ｔ
はＴフリップフロップ（Ｔ−Ｆ／Ｆ）からなる２分周回
路、１０５１〜１０５ｎはＤ−Ｆ／Ｆ、１０６はインバ
ータ回路、１０７はラッチ回路、１０８１〜１０８ｏは
データ出力線、１０９はクロック出力線である。ここで
クロック入力線１０２から入力されるクロック信号は、
データ入力線１０１、〜１０１．から入力されるデータ
信号の２倍の繰り返し周波数（２ｆｏ％ｆｏ＝ｌ／’ｉ
’）を有している。２分周回路１０４ｔ〜１０４ｎは各
々のデータ入力線１０１１〜１０１ｎから入力されるデ
ータ信号の立上がシで内部状態をリセットしつつ、この
データ信号に比べて２倍の周波数成分を有するクロック
信号を２分周する。２分周回路１０４ｎ＋１はクロック
入力線１０２から入力される繰り返し周波数２ｆｏのク
ロック信号を２分周する。一方、クロック入力線から入
力される繰り返し周波数２ｆｏのクロック信号は、イン
バーター路１０６で位相反転される。この位相反転クロ
ック信号を用いて各Ｄ−Ｆ／Ｆ １０５ｒ 〜１０５ｎ
は２分周回路１０４１〜１０４ｎの出力信号である繰り
返し周波数ｆ。のクロック信号を打ち抜く。これによシ
Ｄ−Ｆ／Ｆ１０５ｔ 〜１０５ｎの出力信号は２分周回
路１０４１〜１０４ｎの出力信号に比べてＴ ／ ４だ
け遅れたクロック信号となる。識別回路１０３１〜１０
３ｎは、これらＤ Ｆ／に’ １０５ｓ 〜１０５ｏ
の出力であるクロック信号を用いてデータ入力線１０１
１〜１０１゜から入力されるデータ信号の識別を行う。
更に識別回路１０３１〜１０３ｎの出力信号はラッチ回
路１０７０入力となシ、２分周回路１０４ｎ＋１の出力
である繰り返し周波数ｆｏのクロック信号を用いてリタ
イミングされ、データ出力線１０８１〜１０８ｎに出力
される。
路１０７０入力となシ、２分周回路１０４ｎ＋１の出力
である繰り返し周波数ｆｏのクロック信号を用いてリタ
イミングされ、データ出力線１０８１〜１０８ｎに出力
される。
第２図のタイミングチャートにおいて、Ａ点がこのタイ
ミングチャートの開始時刻である。ａ１〜ａｎはデータ
入力線１０１１〜１０１ｎから入力されるデータ信号、
ｂはクロック入力線１０２から入力されるクロック信号
、Ｃはインバータ回路１０６の出力信号、ｂ、〜ｃｔｎ
は２分周回路１０４１〜１０４ｎの出力信号、ｅｌ−ｅ
ｎはＤ−Ｆ／Ｆ１０５ｔ 〜１０５ｎの出力信号、ｆ、
−ｆｎは識別回路１０３ｔ〜１０３１の出力信号ｓ ｇ
ｌ〜ｇｎはラッチ回路１０７の出力信号、ｈは２分周回
路１０４ｎ＋ｘの出力信号である。
ミングチャートの開始時刻である。ａ１〜ａｎはデータ
入力線１０１１〜１０１ｎから入力されるデータ信号、
ｂはクロック入力線１０２から入力されるクロック信号
、Ｃはインバータ回路１０６の出力信号、ｂ、〜ｃｔｎ
は２分周回路１０４１〜１０４ｎの出力信号、ｅｌ−ｅ
ｎはＤ−Ｆ／Ｆ１０５ｔ 〜１０５ｎの出力信号、ｆ、
−ｆｎは識別回路１０３ｔ〜１０３１の出力信号ｓ ｇ
ｌ〜ｇｎはラッチ回路１０７の出力信号、ｈは２分周回
路１０４ｎ＋ｘの出力信号である。
第１図及び第２図を用いてデータ入力線１０１１〜１０
１ｎから入力されるデータ信号を誤シなく識別し、且つ
並列ビット同期が確保される過程を説明する。Ｎ個の各
々の２分周回路１０４１〜１０４ｎは、入力データ信号
ａ１〜ａｆｉの立上がシで内部状態をリセットしつつ、
供給される繰り返し周波数２ｆｏのクロック信号を２分
周する。一般に２分周回路では２相（Ｏ相又はπ相）の
出力位相が考えられるが、ここでのリセット処理は２相
のうち１相のクロック信号を自動的に選択していること
に相当する。つまシ、２分周回路１０４１〜１０４ｎの
出力としては０相又はπ相のクロック信号（出力信号ｄ
ｔ”ｄｎ）が現れることになる。出力信号ｄ１−ｄｏは
Ｄ−Ｆ／Ｆ１０５ｔ〜１０５ｎの入力信号となり、イン
バータ回路１０６の出力信号Ｃでリタイミングされる。
１ｎから入力されるデータ信号を誤シなく識別し、且つ
並列ビット同期が確保される過程を説明する。Ｎ個の各
々の２分周回路１０４１〜１０４ｎは、入力データ信号
ａ１〜ａｆｉの立上がシで内部状態をリセットしつつ、
供給される繰り返し周波数２ｆｏのクロック信号を２分
周する。一般に２分周回路では２相（Ｏ相又はπ相）の
出力位相が考えられるが、ここでのリセット処理は２相
のうち１相のクロック信号を自動的に選択していること
に相当する。つまシ、２分周回路１０４１〜１０４ｎの
出力としては０相又はπ相のクロック信号（出力信号ｄ
ｔ”ｄｎ）が現れることになる。出力信号ｄ１−ｄｏは
Ｄ−Ｆ／Ｆ１０５ｔ〜１０５ｎの入力信号となり、イン
バータ回路１０６の出力信号Ｃでリタイミングされる。
クロック信号ｅｌ−ｅｎの各々の信号はＤ−Ｆ／Ｆ １
０５１〜１０５ｎの出力信号であシ、出力信号ｄ１〜ｄ
ｎＫ比べて’１’／４だけ位相が遅れた信号となる。こ
のクロック信号ｅｌｘｅｎの各々の立上がシは、常にデ
ータ入力線１０１１〜１０１ｎから入力される入力デー
タ信号ａ１〜ａｎの各々の変化点から′ｖ／４〜３Ｔ／
４遅れた位相点に現れることになるので、これらのクロ
ック信号ｅｌ’〜ｅｎを用いることによシ入カデータ信
号ａｌ〜ａｎの各々を誤シなく且つ位相余裕を持って識
別することが可能となる（出力信号ｆ１〜ｒｎ）。ここ
で、出力信号ｆ１〜ｆｎの位相としては２相（０相又は
π相）現れることになるが、２分周回路１０４ｎ＋ｔの
出力クロック信号りを用いることによシ誤シなく出力信
号ｆ１〜ｆｎがリタイミングされ並列ビット同期が確保
される（出力信号ｇ！〜ｇｎ ）。
０５１〜１０５ｎの出力信号であシ、出力信号ｄ１〜ｄ
ｎＫ比べて’１’／４だけ位相が遅れた信号となる。こ
のクロック信号ｅｌｘｅｎの各々の立上がシは、常にデ
ータ入力線１０１１〜１０１ｎから入力される入力デー
タ信号ａ１〜ａｎの各々の変化点から′ｖ／４〜３Ｔ／
４遅れた位相点に現れることになるので、これらのクロ
ック信号ｅｌ’〜ｅｎを用いることによシ入カデータ信
号ａｌ〜ａｎの各々を誤シなく且つ位相余裕を持って識
別することが可能となる（出力信号ｆ１〜ｒｎ）。ここ
で、出力信号ｆ１〜ｆｎの位相としては２相（０相又は
π相）現れることになるが、２分周回路１０４ｎ＋ｔの
出力クロック信号りを用いることによシ誤シなく出力信
号ｆ１〜ｆｎがリタイミングされ並列ビット同期が確保
される（出力信号ｇ！〜ｇｎ ）。
以上、第１図に示された実施例を用いて説明してきたが
、本発明はこれらの組合わせに限られるものではなく、
例えば２分周回路１０４ｎの出力信号をラッチ回路１０
７の２ッチクロック信号として使用する構成も可能とな
る。また、クロック入力線１０２から入力されるクロッ
ク信号生成法は、例えばデータ信号線１０１ｎから入力
されるクロッり信号から繰り返し周波数ｆ。のタイミン
グ信号を自己抽出した後、周波数ダブラを用いて繰り返
し周波数２ｆｏのクロック信号を生成する方式、システ
ムクロックとして繰り返し周波数２ｆｏのクロック信号
、を有する方式、繰り返し周波数２ｆｏのクロック信号
を外部供給する方式等多様な方式が考えられる。更には
、入力されるデータ信号に対してＮ倍の繰り返し周波数
成分を有するクロック信号を用いた場合でも本発明と同
等の効果が期待される。
、本発明はこれらの組合わせに限られるものではなく、
例えば２分周回路１０４ｎの出力信号をラッチ回路１０
７の２ッチクロック信号として使用する構成も可能とな
る。また、クロック入力線１０２から入力されるクロッ
ク信号生成法は、例えばデータ信号線１０１ｎから入力
されるクロッり信号から繰り返し周波数ｆ。のタイミン
グ信号を自己抽出した後、周波数ダブラを用いて繰り返
し周波数２ｆｏのクロック信号を生成する方式、システ
ムクロックとして繰り返し周波数２ｆｏのクロック信号
、を有する方式、繰り返し周波数２ｆｏのクロック信号
を外部供給する方式等多様な方式が考えられる。更には
、入力されるデータ信号に対してＮ倍の繰り返し周波数
成分を有するクロック信号を用いた場合でも本発明と同
等の効果が期待される。
以上説明したように本発明のタイミング方式によれば入
力されるデータの繰り返し周波数に依存することなく、
簡易な論理操作を用いるだけで並列に入力されるデータ
信号の並列ビット同期を確保することができる効果があ
る。
力されるデータの繰り返し周波数に依存することなく、
簡易な論理操作を用いるだけで並列に入力されるデータ
信号の並列ビット同期を確保することができる効果があ
る。
本発明はディジタル伝送系におけるタイミング方式に関
するものであシ、将来より一層高速・大容量化される元
ファイバ伝送系、特にファイバ多重又は波長多重による
光並列伝送系への適用が期待されるものである。
するものであシ、将来より一層高速・大容量化される元
ファイバ伝送系、特にファイバ多重又は波長多重による
光並列伝送系への適用が期待されるものである。
第１図は本発明のタイミング方式の一実施例を示すブロ
ック図、第２図は第１図における各部信号のタイミング
波形を示すタイミングチャート、第３図は従来のタイミ
ング方式の一構成例を示すブロック図である。 １０１ ｔ〜１０１ｎ 、 ３０１ ｔ 〜３０１ｎ−
データ入力線、１０２，３０２・・・クロック入力線、
１０３ｔ−１０３，１・・・識別回路、１０４１〜１０
４ｎ＋ｓ ・・・２分周回路、１０５１〜１０５ｎ・・
・Ｄ−Ｆ／Ｆ、１０６・・・インバータ回路、１０７．
３０３・・・ラッチ回路、１０８１〜１０８ｎ、３０７
１〜３０７ｎ・・・データ出力線、１０９，３０８・・
・クロック出力線、３０４・・・セレクタ回路、３０５
・・・制御信号入力線、３０６．〜３０６３・・・ゲー
ト。 代理人 弁理士 内 原 音 ／θｊｌ〜／θＳル：Ｑ−７ｐ
ック図、第２図は第１図における各部信号のタイミング
波形を示すタイミングチャート、第３図は従来のタイミ
ング方式の一構成例を示すブロック図である。 １０１ ｔ〜１０１ｎ 、 ３０１ ｔ 〜３０１ｎ−
データ入力線、１０２，３０２・・・クロック入力線、
１０３ｔ−１０３，１・・・識別回路、１０４１〜１０
４ｎ＋ｓ ・・・２分周回路、１０５１〜１０５ｎ・・
・Ｄ−Ｆ／Ｆ、１０６・・・インバータ回路、１０７．
３０３・・・ラッチ回路、１０８１〜１０８ｎ、３０７
１〜３０７ｎ・・・データ出力線、１０９，３０８・・
・クロック出力線、３０４・・・セレクタ回路、３０５
・・・制御信号入力線、３０６．〜３０６３・・・ゲー
ト。 代理人 弁理士 内 原 音 ／θｊｌ〜／θＳル：Ｑ−７ｐ
Claims (1)
- Ｎ本の信号線を用いてディジタル信号を伝送する並列伝
送方式において、前記Ｎ本の各々の信号線を用いて内部
状態を初期化し、且つ該信号線の２倍の繰り返し周波数
成分を有するクロック信号を２分周するＮ個の２分周回
路と、該Ｎ個の２分周回路の各々の出力信号を前記クロ
ック信号の半クロックだけ遅延させるＮ個の遅延回路と
、該Ｎ個の遅延回路の出力信号を用いて前記Ｎ本の各々
の信号線をリタイミングするＮ個の識別回路と、前記２
分周回路のクロックを用いて前記Ｎ個の識別回路の出力
信号の並列ビット同期をとる手段を有することを特徴と
するタイミング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011942A JPH0618365B2 (ja) | 1988-01-21 | 1988-01-21 | タイミング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011942A JPH0618365B2 (ja) | 1988-01-21 | 1988-01-21 | タイミング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01188049A true JPH01188049A (ja) | 1989-07-27 |
| JPH0618365B2 JPH0618365B2 (ja) | 1994-03-09 |
Family
ID=11791703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011942A Expired - Lifetime JPH0618365B2 (ja) | 1988-01-21 | 1988-01-21 | タイミング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618365B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154447A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 高速データ伝送回路 |
| US7734196B2 (en) | 2005-09-26 | 2010-06-08 | Fujitsu Limited | Optical receiver device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118449U (ja) * | 1981-01-13 | 1982-07-22 | ||
| JPS62237832A (ja) * | 1986-04-09 | 1987-10-17 | Nec Corp | 高速光バス |
-
1988
- 1988-01-21 JP JP63011942A patent/JPH0618365B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57118449U (ja) * | 1981-01-13 | 1982-07-22 | ||
| JPS62237832A (ja) * | 1986-04-09 | 1987-10-17 | Nec Corp | 高速光バス |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154447A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | 高速データ伝送回路 |
| US7734196B2 (en) | 2005-09-26 | 2010-06-08 | Fujitsu Limited | Optical receiver device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0618365B2 (ja) | 1994-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| US5335337A (en) | Programmable data transfer timing | |
| US6178216B1 (en) | Digital phase locked loop circuit and method therefor | |
| JP2002169771A (ja) | 低レーテンシ高速伝送システム | |
| JPH05506554A (ja) | ディジタル信号受信装置及び方法 | |
| JPH04341013A (ja) | 同期回路 | |
| CA2114526A1 (en) | High-speed time-multiplexed data transmission system | |
| EP0379279A2 (en) | Data transmission synchroniser | |
| JPH01188049A (ja) | タイミング方式 | |
| US10944407B1 (en) | Source synchronous interface with selectable delay on source and delay on destination control | |
| US5146478A (en) | Method and apparatus for receiving a binary digital signal | |
| US4523322A (en) | Interface device for modems | |
| US6931562B1 (en) | System and method for transferring data from a higher frequency clock domain to a lower frequency clock domain | |
| JPH01188050A (ja) | タイミング方式 | |
| JPS63169845A (ja) | 外部タイミング方式 | |
| JP2774380B2 (ja) | 時間多重ラッチイネーブル信号を用いるデータ伝達遅延回路 | |
| JPH0115182B2 (ja) | ||
| JP2723078B2 (ja) | 非同期データ伝送回路 | |
| JP2715550B2 (ja) | 位相同期回路 | |
| JP3044096B2 (ja) | データ乗換回路 | |
| SU790218A1 (ru) | Устройство дл синхронизации сигналов тактовой последовательности | |
| JPH03204251A (ja) | クロック同期回路 | |
| JPH05145532A (ja) | クロツク乗り換え方式 | |
| JP2953872B2 (ja) | 高速信号伝送装置 | |
| JPH01138834A (ja) | システムクロック同期回路 |