JP2715550B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2715550B2 JP2715550B2 JP1132762A JP13276289A JP2715550B2 JP 2715550 B2 JP2715550 B2 JP 2715550B2 JP 1132762 A JP1132762 A JP 1132762A JP 13276289 A JP13276289 A JP 13276289A JP 2715550 B2 JP2715550 B2 JP 2715550B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、基幹伝送系，公衆網，加入者系等のディ
ジタル伝送系に用いられる位相同期回路に関するもので
ある。
ジタル伝送系に用いられる位相同期回路に関するもので
ある。
第３図は、ディジタル伝送系に用いられる従来の位相
同期回路の一構成例を示す回路図である。この位相同期
回路は、データ入力線301、クロック入力線302、ラッチ
回路303、セレクタ回路304、制御信号入力線305、ゲー
ト3061〜3063、データ出力線307、クロック出力線308に
より構成されている。
同期回路の一構成例を示す回路図である。この位相同期
回路は、データ入力線301、クロック入力線302、ラッチ
回路303、セレクタ回路304、制御信号入力線305、ゲー
ト3061〜3063、データ出力線307、クロック出力線308に
より構成されている。
このような構成の位相同期回路において、クロック入
力線302から入力されるクロック信号と、データ入力線3
01から入力されるデータ信号とは、同じ繰り返し周期を
有している。つまり周波数同期は確保されているが、一
般には、データ入力線301から入力されるデータ信号と
クロック入力線302から入力されるクロック信号間の位
相同期がとれているとは限らないため、前記データ信号
を直ちにこのクロック信号を用いてリタイミングするこ
とはできない。
力線302から入力されるクロック信号と、データ入力線3
01から入力されるデータ信号とは、同じ繰り返し周期を
有している。つまり周波数同期は確保されているが、一
般には、データ入力線301から入力されるデータ信号と
クロック入力線302から入力されるクロック信号間の位
相同期がとれているとは限らないため、前記データ信号
を直ちにこのクロック信号を用いてリタイミングするこ
とはできない。
そこで、この入力されたクロック信号を固有のゲート
遅延を有するゲート3061〜3063を通して４相のクロック
信号を作り出し、この生成された４相のクロック信号を
入力とするセレクタ回路304において、制御信号入力線3
05から入力される制御信号を用いて４相のクロック信号
から１相のクロック信号を選択する。この選択されたク
ロック信号を用いて、ラッチ回路303では、データ入力
線301から入力されるデータ信号を識別し、リタイミン
グを行う。
遅延を有するゲート3061〜3063を通して４相のクロック
信号を作り出し、この生成された４相のクロック信号を
入力とするセレクタ回路304において、制御信号入力線3
05から入力される制御信号を用いて４相のクロック信号
から１相のクロック信号を選択する。この選択されたク
ロック信号を用いて、ラッチ回路303では、データ入力
線301から入力されるデータ信号を識別し、リタイミン
グを行う。
このように、第３図の位相同期回路では、リタイミン
グに使用するクロック信号としては４相のクロック信号
から選択して使用することが可能であるので、たとえク
ロック入力線302から入力されるクロック信号とデータ
入力線301から入力されるデータ信号との位相同期がと
れていなくても、このデータ信号を誤りなくリタイミン
グすることが可能となる。
グに使用するクロック信号としては４相のクロック信号
から選択して使用することが可能であるので、たとえク
ロック入力線302から入力されるクロック信号とデータ
入力線301から入力されるデータ信号との位相同期がと
れていなくても、このデータ信号を誤りなくリタイミン
グすることが可能となる。
第３図に示された位相同期回路においては、固有のゲ
ート遅延を有するゲート3061〜3063を用いて４相のクロ
ック信号を生成し、この４相のクロック信号から１相の
リタイミング信号を選択して入力データ信号のリタイミ
ングを行っているが、このリタイミング信号の選択は、
入力データ信号の位相を監視し、タイミングが誤りなく
行われるように前処理的に行われる必要があり、また、
ゲート3061〜3063が有するゲート遅延量がデータのリタ
イミングを行う上で重要なファクタとなり、更に入力さ
れるデータ信号の繰り返し周波数に依存してゲート遅延
量を調整しなければならなかった。
ート遅延を有するゲート3061〜3063を用いて４相のクロ
ック信号を生成し、この４相のクロック信号から１相の
リタイミング信号を選択して入力データ信号のリタイミ
ングを行っているが、このリタイミング信号の選択は、
入力データ信号の位相を監視し、タイミングが誤りなく
行われるように前処理的に行われる必要があり、また、
ゲート3061〜3063が有するゲート遅延量がデータのリタ
イミングを行う上で重要なファクタとなり、更に入力さ
れるデータ信号の繰り返し周波数に依存してゲート遅延
量を調整しなければならなかった。
本発明の目的は、これらの問題点を解決した回路構成
が簡易であり、入力されるデータ信号の繰り返し周波数
に依存せず、リタイミング信号の選択を自動的に行う位
相同期回路を提供することにある。
が簡易であり、入力されるデータ信号の繰り返し周波数
に依存せず、リタイミング信号の選択を自動的に行う位
相同期回路を提供することにある。
〔課題を解決するための手段〕 本発明は、ディジタル信号と、このディジタル信号と
周波数及び位相同期がとれた第一のクロック信号と、前
記ディジタル信号と周波数同期がとれた第二のクロック
信号とが供給され、前記第二のクロック信号の位相に同
期したディジタル信号を得るための位相同期回路であっ
て、 前記ディジタル信号と前記第一のクロック信号とを入
力とし、前記ディジタル信号をＮ（Ｎは２以上の整数）
系列に展開するＮ系列展開回路と、 前記第二のクロック信号をＮ分周し、互いに異なるＮ
個の分周クロック信号のうち１つを出力するＮ分周回路
と、 このＮ分周回路の出力信号をラッチクロック信号と
し、このラッチクロック信号を用いて前記Ｎ系列展開回
路の出力信号をラッチするＭ（Ｍは２以上の整数）個の
ラッチ回路と、 前記Ｍ個のラッチ回路の出力信号を入力とし、これら
入力信号の一致検出を行う一致検出回路と、 前記一致検出回路が不一致を検出すると、前記ラッチ
クロック信号のタイミングは、前記Ｎ系列展開回路の出
力信号の変換点の近傍にあるとして、前記ラッチクロッ
ク信号の位相を制御する手段と、 前記Ｎ系列展開回路のＮ個の系列の出力信号を前記ラ
ッチクロック信号を用いてラッチするラッチ回路とを有
することを特徴とする。
周波数及び位相同期がとれた第一のクロック信号と、前
記ディジタル信号と周波数同期がとれた第二のクロック
信号とが供給され、前記第二のクロック信号の位相に同
期したディジタル信号を得るための位相同期回路であっ
て、 前記ディジタル信号と前記第一のクロック信号とを入
力とし、前記ディジタル信号をＮ（Ｎは２以上の整数）
系列に展開するＮ系列展開回路と、 前記第二のクロック信号をＮ分周し、互いに異なるＮ
個の分周クロック信号のうち１つを出力するＮ分周回路
と、 このＮ分周回路の出力信号をラッチクロック信号と
し、このラッチクロック信号を用いて前記Ｎ系列展開回
路の出力信号をラッチするＭ（Ｍは２以上の整数）個の
ラッチ回路と、 前記Ｍ個のラッチ回路の出力信号を入力とし、これら
入力信号の一致検出を行う一致検出回路と、 前記一致検出回路が不一致を検出すると、前記ラッチ
クロック信号のタイミングは、前記Ｎ系列展開回路の出
力信号の変換点の近傍にあるとして、前記ラッチクロッ
ク信号の位相を制御する手段と、 前記Ｎ系列展開回路のＮ個の系列の出力信号を前記ラ
ッチクロック信号を用いてラッチするラッチ回路とを有
することを特徴とする。
第１図に本発明の実施例である位相同期回路を示す。
この位相同期回路は、データ信号入力線101、ローカルf
0クロック信号入力線102、マスタf0クロック信号入力線
103、１−２直並列変換（S/P）回路104、２系列の直並
列変換回路104の出力信号線1041、1042、ラッチ回路10
5,106、ラッチ回路105の出力信号線1051、1052、ラッチ
回路106の出力信号線1061、1062、Ｄフリップフロップ
（Ｄ−F/F）107,108,110,113、排他的論理和ゲート（EX
−OR）109,114,2分周回路112、１−１並直列変換（P/
S）回路115、データ信号出力線116、マスタf0クロック
信号出力線117により構成されている。
この位相同期回路は、データ信号入力線101、ローカルf
0クロック信号入力線102、マスタf0クロック信号入力線
103、１−２直並列変換（S/P）回路104、２系列の直並
列変換回路104の出力信号線1041、1042、ラッチ回路10
5,106、ラッチ回路105の出力信号線1051、1052、ラッチ
回路106の出力信号線1061、1062、Ｄフリップフロップ
（Ｄ−F/F）107,108,110,113、排他的論理和ゲート（EX
−OR）109,114,2分周回路112、１−１並直列変換（P/
S）回路115、データ信号出力線116、マスタf0クロック
信号出力線117により構成されている。
本構成例はＮ＝２（２系列展開）、Ｍ＝２（２系列一
致検出）の場合であり、ローカルf0クロック信号102は
データ入力信号101と周波数及び位相同期が確保された
信号、マスタf0クロック信号103はデータ入力信号101と
周波数同期のみ確保された信号である。
致検出）の場合であり、ローカルf0クロック信号102は
データ入力信号101と周波数及び位相同期が確保された
信号、マスタf0クロック信号103はデータ入力信号101と
周波数同期のみ確保された信号である。
２系列展開回路は１−２直並列変換回路104により構
成され、ラッチクロック信号を出力する２分周回路は２
分周回路112により構成され、１−２直並列変換回路104
の出力をラッチするラッチ回路はＤ−F/F107,108で構成
され、これらＤ−F/F107,108の出力信号を入力としこれ
ら入力信号の一致検出を行う一致検出回路EX−OR109で
構成され、ラッチクロック信号の位相を制御する手段は
Ｄ−F/F110と２分周回路111とEX−OR114とで構成され、
１−２直並列変換回路104の出力信号をラッチクロック
信号を用いてラッチするラッチ回路はラッチ回路105に
より構成されている。
成され、ラッチクロック信号を出力する２分周回路は２
分周回路112により構成され、１−２直並列変換回路104
の出力をラッチするラッチ回路はＤ−F/F107,108で構成
され、これらＤ−F/F107,108の出力信号を入力としこれ
ら入力信号の一致検出を行う一致検出回路EX−OR109で
構成され、ラッチクロック信号の位相を制御する手段は
Ｄ−F/F110と２分周回路111とEX−OR114とで構成され、
１−２直並列変換回路104の出力信号をラッチクロック
信号を用いてラッチするラッチ回路はラッチ回路105に
より構成されている。
第２図は、第１図における各部の動作波形を示してお
り、以下、第２図を用いてデータ入力信号101がマスタf
0クロック信号103を用いて誤りなくリタイミング、つま
りデータ入力信号101がマスタf0クロック信号103に位相
同期して出力される過程を説明する。
り、以下、第２図を用いてデータ入力信号101がマスタf
0クロック信号103を用いて誤りなくリタイミング、つま
りデータ入力信号101がマスタf0クロック信号103に位相
同期して出力される過程を説明する。
データ入力信号101は、直並列変換回路104でビット単
位に２系列信号1041、1042に展開される。
位に２系列信号1041、1042に展開される。
一方、マスタf0クロック入力信号103は２分周回路112
を用いて２分周され、この２分周クロック信号はEX−OR
114及びＤ−F/F113に供給される。
を用いて２分周され、この２分周クロック信号はEX−OR
114及びＤ−F/F113に供給される。
EX−OR114の出力信号には、２分周回路111の出力が
“1"の場合は２分周回路112の出力信号の反転クロック
信号、“0"の場合は同期クロック信号が出力される。
“1"の場合は２分周回路112の出力信号の反転クロック
信号、“0"の場合は同期クロック信号が出力される。
２個のＤ−F/F107,108は、EX−OR114の出力信号の立
ち上がりで、直並列変換回路出力信号1042の識別を行
う。一般にリタイミング信号であるEX−OR114の出力信
号の立ち上がりが直並列変換回路出力信号1042の変化点
の近傍にある場合は、Ｄ−F/F107,108の出力は不定とな
る。数100Mbpsクラスの高周波信号を取り扱う場合、直
並列変換回路出力信号線1042からＤ−F/F107とＤ−F/F1
08への伝送路長の相違や、キャパシタ成分等の影響によ
る波形ひずみが生じやすい。いわゆる不定領域において
は、これらのアナログ成分の影響を受けやすいので、Ｄ
−F/F107は正しく識別し、Ｄ−F/F108が誤って識別する
等の結果、Ｄ−F/F107とＤ−F/F108の出力結果に違いが
生じることになる。
ち上がりで、直並列変換回路出力信号1042の識別を行
う。一般にリタイミング信号であるEX−OR114の出力信
号の立ち上がりが直並列変換回路出力信号1042の変化点
の近傍にある場合は、Ｄ−F/F107,108の出力は不定とな
る。数100Mbpsクラスの高周波信号を取り扱う場合、直
並列変換回路出力信号線1042からＤ−F/F107とＤ−F/F1
08への伝送路長の相違や、キャパシタ成分等の影響によ
る波形ひずみが生じやすい。いわゆる不定領域において
は、これらのアナログ成分の影響を受けやすいので、Ｄ
−F/F107は正しく識別し、Ｄ−F/F108が誤って識別する
等の結果、Ｄ−F/F107とＤ−F/F108の出力結果に違いが
生じることになる。
また、Ｄ−F/F107,108の識別余裕位相が300度以上と
れる場合には、Ｄ−F/F107とＤ−F/F108との間に数十度
程度の遅延素子を挿入する構成も考えられる。リタイミ
ング信号の立ち上がりの近傍に直並列変換回路出力信号
1042の変化点がある場合には、Ｄ−F/F107はTn−１の入
力データを識別し、Ｄ−F/F108はTnの出力データを識別
することになるため、Ｄ−F/F107とＤ−F/F108の出力結
果に不一致が発生することになる。ここでＴは直並列変
換回路出力信号1042の周期で、ｎは時刻を表す。
れる場合には、Ｄ−F/F107とＤ−F/F108との間に数十度
程度の遅延素子を挿入する構成も考えられる。リタイミ
ング信号の立ち上がりの近傍に直並列変換回路出力信号
1042の変化点がある場合には、Ｄ−F/F107はTn−１の入
力データを識別し、Ｄ−F/F108はTnの出力データを識別
することになるため、Ｄ−F/F107とＤ−F/F108の出力結
果に不一致が発生することになる。ここでＴは直並列変
換回路出力信号1042の周期で、ｎは時刻を表す。
EX−OR109はＤ−F/F107と108の出力を監視し、不一致
が検出されると自動的に現在Ｄ−F/F107,108に供給され
ているリタイミング信号の逆相信号がデータ識別信号と
して供給される。第２図ではＡ点でＤ−F/F108が誤って
識別したものとする。Ｄ−F/F107とＤ−F/F108の出力を
監視するEX−OR109は、一致状態で“0"、不一致状態で
“1"を出力する。
が検出されると自動的に現在Ｄ−F/F107,108に供給され
ているリタイミング信号の逆相信号がデータ識別信号と
して供給される。第２図ではＡ点でＤ−F/F108が誤って
識別したものとする。Ｄ−F/F107とＤ−F/F108の出力を
監視するEX−OR109は、一致状態で“0"、不一致状態で
“1"を出力する。
EX−OR109では、入力信号の同時変化で本来好ましく
ないスパイクが発生する。Ｄ−F/F110はこのスパイクの
影響を除去し、２分周回路111はＤ−F/F110の出力信号
の２分周を行うことにより内部状態を反転し、この出力
信号をEX−OR114の制御信号として供給する。この制御
信号に基づいて、前述したようにEX−OR114の出力位相
が制御される。つまり、一度不一致が検出されると、Ｄ
−F/F107,108に供給されているリタイミング信号の立ち
上がりが、入力信号である直並列変換回路出力信号1042
の変化点の近傍にあると判断し、EX−OR114の出力信号
の位相を自動的に反転し、以降この反転信号を用いて直
並列変換回路出力信号1042の識別が行われる。この反転
クロック信号の立ち上がりは、直並列変換回路出力信号
1042が一定の状態に確定した時刻に現れるので、このク
ロック信号を用いて直並列変換回路出力信号1042を誤り
なく識別することが可能となる。ラッチ回路105は、EX
−OR114の出力信号を用いて直並列変換回路104の出力信
号1041,1042を誤りなくラッチする。このラッチ回路出
力信号1051,1052には、２分周回路112の出力信号からみ
て０相またはπ相という二種類の位相状態がありえる。
そこで、ラッチ回路106は、Ｄ−F/F113において２分周
回路112の出力信号がマスタf0クロック入力信号103の立
ち下がりでリタイミングされた信号を用いて、ラッチ回
路出力信号1051,1052の二種類の位相状態の吸収を行
う。
ないスパイクが発生する。Ｄ−F/F110はこのスパイクの
影響を除去し、２分周回路111はＤ−F/F110の出力信号
の２分周を行うことにより内部状態を反転し、この出力
信号をEX−OR114の制御信号として供給する。この制御
信号に基づいて、前述したようにEX−OR114の出力位相
が制御される。つまり、一度不一致が検出されると、Ｄ
−F/F107,108に供給されているリタイミング信号の立ち
上がりが、入力信号である直並列変換回路出力信号1042
の変化点の近傍にあると判断し、EX−OR114の出力信号
の位相を自動的に反転し、以降この反転信号を用いて直
並列変換回路出力信号1042の識別が行われる。この反転
クロック信号の立ち上がりは、直並列変換回路出力信号
1042が一定の状態に確定した時刻に現れるので、このク
ロック信号を用いて直並列変換回路出力信号1042を誤り
なく識別することが可能となる。ラッチ回路105は、EX
−OR114の出力信号を用いて直並列変換回路104の出力信
号1041,1042を誤りなくラッチする。このラッチ回路出
力信号1051,1052には、２分周回路112の出力信号からみ
て０相またはπ相という二種類の位相状態がありえる。
そこで、ラッチ回路106は、Ｄ−F/F113において２分周
回路112の出力信号がマスタf0クロック入力信号103の立
ち下がりでリタイミングされた信号を用いて、ラッチ回
路出力信号1051,1052の二種類の位相状態の吸収を行
う。
これに引続き、ラッチ回路の出力信号1061,1062は、
並直列変換回路115においてマスタf0クロック入力信号
で並直列変換され、この結果データ信号出力線116には
マスタf0クロック信号に同期した信号が出力される。
並直列変換回路115においてマスタf0クロック入力信号
で並直列変換され、この結果データ信号出力線116には
マスタf0クロック信号に同期した信号が出力される。
以上、第１図に示された実施例を用いて本発明の説明
を行ったが、本発明はこれらの組み合わせに限られるも
のではなく、例えば直並列／並直列変換回路の展開系列
を３以上とする構成、直並列変換回路出力信号を３個以
上のＤ−F/Fを用いて識別しその出力の監視を行う構
成、直並列変換回路の各出力信号を２個以上のＤ−F/F
で識別しその出力の一致検出を行い、これら複数個の一
致検出出力を用いてリタイミング信号の位相を制御する
構成が考えられる。また、本構成を用いることにより、
非同期回路を通過して位相同期ずれ状態となった複数の
信号を共通のクロック信号（マスタクロック信号）でリ
タイミングし、複数信号間のビット同期を確保すること
が可能となる。
を行ったが、本発明はこれらの組み合わせに限られるも
のではなく、例えば直並列／並直列変換回路の展開系列
を３以上とする構成、直並列変換回路出力信号を３個以
上のＤ−F/Fを用いて識別しその出力の監視を行う構
成、直並列変換回路の各出力信号を２個以上のＤ−F/F
で識別しその出力の一致検出を行い、これら複数個の一
致検出出力を用いてリタイミング信号の位相を制御する
構成が考えられる。また、本構成を用いることにより、
非同期回路を通過して位相同期ずれ状態となった複数の
信号を共通のクロック信号（マスタクロック信号）でリ
タイミングし、複数信号間のビット同期を確保すること
が可能となる。
このように、本発明によれば入力されるデータ信号の
繰り返し周波数に依存することなく、簡易な論理操作を
用いるだけで誤りなくデータ信号のリタイミングを行
い、且つ、リタイミング信号の自動的選択が可能な位相
同期回路が提供できる。
繰り返し周波数に依存することなく、簡易な論理操作を
用いるだけで誤りなくデータ信号のリタイミングを行
い、且つ、リタイミング信号の自動的選択が可能な位相
同期回路が提供できる。
更に、本回路構成を用いることにより、周波数が2f0
以上のクロック信号を用いることなく周波数f0のクロッ
ク信号を用いて、複数の位相が異なるデータ信号を共通
のクロック信号の位相に同期して出力することが可能と
なる。
以上のクロック信号を用いることなく周波数f0のクロッ
ク信号を用いて、複数の位相が異なるデータ信号を共通
のクロック信号の位相に同期して出力することが可能と
なる。
第１図は本発明の実施例である位相同期回路を示す構成
図、 第２図はその実施例における各部信号のタイミングチャ
ート、 第３図は、従来の位相同期回路の例を示す構成図であ
る。 101……データ信号入力線 102……ローカルf0クロック信号入力線 103……マスタf0クロック信号入力線 104……１−２直並列変換回路 1041,1042……２系列の直並列変換回路104の出力信号線 105,106……ラッチ回路 1051,1052……ラッチ回路の出力信号線 1061,1062……ラッチ回路の出力信号線 107,108,110,113……Ｄフリップフロップ（Ｄ−F/F） 109,114……排他的論理和ゲート（EX−OR） 111,112……２分周回路 115……２−１並直列変換回路 116……データ信号出力線 117……マスタf0クロック信号出力線 301……データ入力線 302……クロック入力線 303……ラッチ回路 304……セレクタ回路 305……制御信号入力線 3061〜3063……ゲート 307……データ出力線 308……クロック出力線
図、 第２図はその実施例における各部信号のタイミングチャ
ート、 第３図は、従来の位相同期回路の例を示す構成図であ
る。 101……データ信号入力線 102……ローカルf0クロック信号入力線 103……マスタf0クロック信号入力線 104……１−２直並列変換回路 1041,1042……２系列の直並列変換回路104の出力信号線 105,106……ラッチ回路 1051,1052……ラッチ回路の出力信号線 1061,1062……ラッチ回路の出力信号線 107,108,110,113……Ｄフリップフロップ（Ｄ−F/F） 109,114……排他的論理和ゲート（EX−OR） 111,112……２分周回路 115……２−１並直列変換回路 116……データ信号出力線 117……マスタf0クロック信号出力線 301……データ入力線 302……クロック入力線 303……ラッチ回路 304……セレクタ回路 305……制御信号入力線 3061〜3063……ゲート 307……データ出力線 308……クロック出力線
Claims (1)
- 【請求項１】ディジタル信号と、このディジタル信号と
周波数及び位相同期がとれた第一のクロック信号と、前
記ディジタル信号と周波数同期がとれた第二のクロック
信号とが供給され、前記第二のクロック信号の位相に同
期したディジタル信号を得るための位相同期回路であっ
て、 前記ディジタル信号と前記第一のクロック信号とを入力
とし、前記ディジタル信号をＮ（Ｎは２以上の整数）系
列に展開するＮ系列展開回路と、 前記第二のクロック信号をＮ分周し、互いに異なるＮ個
の分周クロック信号のうち１つを出力するＮ分周回路
と、 このＮ分周回路の出力信号をラッチクロック信号とし、
このラッチクロック信号を用いて前記Ｎ系列展開回路の
出力信号をラッチするＭ（Ｍは２以上の整数）個のラッ
チ回路と、 前記Ｍ個のラッチ回路の出力信号を入力とし、これら入
力信号の一致検出を行う一致検出回路と、 前記一致検出回路が不一致を検出すると、前記ラッチク
ロック信号のタイミングは、前記Ｎ系列展開回路の出力
信号の変換点の近傍にあるとして、前記ラッチクロック
信号の位相を制御する手段と、 前記Ｎ系列展開回路のＮ個の系列の出力信号を前記ラッ
チクロック信号を用いてラッチするラッチ回路とを有す
ることを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132762A JP2715550B2 (ja) | 1989-05-29 | 1989-05-29 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132762A JP2715550B2 (ja) | 1989-05-29 | 1989-05-29 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02312419A JPH02312419A (ja) | 1990-12-27 |
| JP2715550B2 true JP2715550B2 (ja) | 1998-02-18 |
Family
ID=15088962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132762A Expired - Fee Related JP2715550B2 (ja) | 1989-05-29 | 1989-05-29 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715550B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5610540B2 (ja) * | 2011-08-02 | 2014-10-22 | Ｎｅｃエンジニアリング株式会社 | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 |
-
1989
- 1989-05-29 JP JP1132762A patent/JP2715550B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02312419A (ja) | 1990-12-27 |
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