JPH09247116A - 直並列変換回路および並直列変換回路の同期回路 - Google Patents
直並列変換回路および並直列変換回路の同期回路Info
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- JPH09247116A JPH09247116A JP8051142A JP5114296A JPH09247116A JP H09247116 A JPH09247116 A JP H09247116A JP 8051142 A JP8051142 A JP 8051142A JP 5114296 A JP5114296 A JP 5114296A JP H09247116 A JPH09247116 A JP H09247116A
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 直並列変換回路および並直列変換回路の同期
回路に関し、動作途中において非同期状態になった場合
でも短時間に確実に同期回復させることを課題とする。 【解決手段】 複数の直並列変換回路１，２は、別々の
ＩＣチップで構成され、互いに同期して動作すべき回路
である。非同期検出手段３は、直並列変換回路１，２の
分周クロック信号の位相を比較して非同期状態を検出す
る。非同期状態であれば、回復手段４により、直並列変
換回路２の分周クロック信号の位相を変更して直並列変
換回路１，２を同期状態に回復させる。
回路に関し、動作途中において非同期状態になった場合
でも短時間に確実に同期回復させることを課題とする。 【解決手段】 複数の直並列変換回路１，２は、別々の
ＩＣチップで構成され、互いに同期して動作すべき回路
である。非同期検出手段３は、直並列変換回路１，２の
分周クロック信号の位相を比較して非同期状態を検出す
る。非同期状態であれば、回復手段４により、直並列変
換回路２の分周クロック信号の位相を変更して直並列変
換回路１，２を同期状態に回復させる。
Description
【０００１】
【発明の属する技術分野】本発明は、直並列変換回路お
よび並直列変換回路の同期回路に関し、特に、高速な通
信システムに使用され、並列に動作する複数の直並列変
換回路の互いの同期をとるための同期回路および並列に
動作する複数の並直列変換回路の互いの同期をとるため
の同期回路に関する。
よび並直列変換回路の同期回路に関し、特に、高速な通
信システムに使用され、並列に動作する複数の直並列変
換回路の互いの同期をとるための同期回路および並列に
動作する複数の並直列変換回路の互いの同期をとるため
の同期回路に関する。
【０００２】近年、伝送容量の増大に伴い、光通信シス
テム等の装置間伝送速度も増大してきている。伝送速度
が１Ｇｂｐｓを越えるような高速な光通信システムで
は、装置内の信号処理を伝送速度と同じ速度で処理する
ことが困難であるので、通常は直並列変換を行って信号
の速度をより低速に変換した上で、並列に信号処理を行
っている。また、並列に低速で信号処理を行った後、そ
れらを並直列変換を行って伝送速度と同じ速度に変換し
た上で伝送するようにしている。
テム等の装置間伝送速度も増大してきている。伝送速度
が１Ｇｂｐｓを越えるような高速な光通信システムで
は、装置内の信号処理を伝送速度と同じ速度で処理する
ことが困難であるので、通常は直並列変換を行って信号
の速度をより低速に変換した上で、並列に信号処理を行
っている。また、並列に低速で信号処理を行った後、そ
れらを並直列変換を行って伝送速度と同じ速度に変換し
た上で伝送するようにしている。
【０００３】
【従来の技術】直並列変換回路や並直列変換回路を１つ
のＩＣチップで構成した場合、消費電力の集中に起因す
る多量な発熱、集積度が高いことによる開発期間や開発
費用の増大、並列信号側の信号数が多いことによる信号
間干渉等の不具合がある。そうしたことを避けるため
に、直並列変換回路や並直列変換回路を１つのＩＣチッ
プで構成せずに複数のＩＣチップに分割することが行わ
れている。ただし、直並列変換回路や並直列変換回路を
複数のＩＣチップに分割した場合、各チップ間の動作を
同期させる必要がある。複数のＩＣチップに分割された
直並列変換回路や並直列変換回路を同期させるために
は、各ＩＣチップに設けられたクロック信号の分周回路
から出力される分周クロック信号の位相を互いに一致さ
せればよい。なお、各ＩＣチップに同一のクロック信号
を入力しても、各ＩＣチップ内の分周回路の初期状態に
より、分周クロック信号の位相は互いに一致するとは限
らない。
のＩＣチップで構成した場合、消費電力の集中に起因す
る多量な発熱、集積度が高いことによる開発期間や開発
費用の増大、並列信号側の信号数が多いことによる信号
間干渉等の不具合がある。そうしたことを避けるため
に、直並列変換回路や並直列変換回路を１つのＩＣチッ
プで構成せずに複数のＩＣチップに分割することが行わ
れている。ただし、直並列変換回路や並直列変換回路を
複数のＩＣチップに分割した場合、各チップ間の動作を
同期させる必要がある。複数のＩＣチップに分割された
直並列変換回路や並直列変換回路を同期させるために
は、各ＩＣチップに設けられたクロック信号の分周回路
から出力される分周クロック信号の位相を互いに一致さ
せればよい。なお、各ＩＣチップに同一のクロック信号
を入力しても、各ＩＣチップ内の分周回路の初期状態に
より、分周クロック信号の位相は互いに一致するとは限
らない。
【０００４】こうした各分周クロック信号の位相を一致
させる従来の方法として、下記のものがある。 １． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持たずに、クロック分周回
路だけのＩＣチップを別に設け、そのＩＣチップから分
周クロック信号を、各ＩＣチップの直並列変換回路また
は並直列変換回路へ供給するようにする。 ２． 直並列変換回路または並直列変換回路の複数のＩ
Ｃチップのうちの１つ（マスタ）から他のＩＣチップ
（スレーブ）へ分周クロック信号を供給するようにす
る。 ３． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持つようにし、各クロック
分周回路から出力される分周クロック信号の位相が一致
していないときに、クロック分周回路を一時的にリセッ
トし、同位相の分周クロック信号が得られるまで、その
リセットを繰り返すようにする。 ４． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持つようにし、全クロック
分周回路に対してリセットの解除を同時に行って各分周
クロック信号の同期をとるようにする（１９９１年電子
情報通信学会秋季大会予稿集、Ｂ−６６０、「超高速多
重化回路モジュールの検討」宮川他）。
させる従来の方法として、下記のものがある。 １． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持たずに、クロック分周回
路だけのＩＣチップを別に設け、そのＩＣチップから分
周クロック信号を、各ＩＣチップの直並列変換回路また
は並直列変換回路へ供給するようにする。 ２． 直並列変換回路または並直列変換回路の複数のＩ
Ｃチップのうちの１つ（マスタ）から他のＩＣチップ
（スレーブ）へ分周クロック信号を供給するようにす
る。 ３． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持つようにし、各クロック
分周回路から出力される分周クロック信号の位相が一致
していないときに、クロック分周回路を一時的にリセッ
トし、同位相の分周クロック信号が得られるまで、その
リセットを繰り返すようにする。 ４． 各ＩＣチップの直並列変換回路または並直列変換
回路が、クロック分周回路を持つようにし、全クロック
分周回路に対してリセットの解除を同時に行って各分周
クロック信号の同期をとるようにする（１９９１年電子
情報通信学会秋季大会予稿集、Ｂ−６６０、「超高速多
重化回路モジュールの検討」宮川他）。
【０００５】
【発明が解決しようとする課題】しかし、上記従来の方
法１では、クロック分周回路のＩＣチップを設計しなけ
ればならず、ＩＣチップの多品種化を招く。またＩＣチ
ップ間の接続ラインが増えるという問題もある。
法１では、クロック分周回路のＩＣチップを設計しなけ
ればならず、ＩＣチップの多品種化を招く。またＩＣチ
ップ間の接続ラインが増えるという問題もある。
【０００６】上記従来の方法２では、マスタ用のＩＣチ
ップおよびスレーブ用のＩＣチップを設計しなければな
らず、この方法もＩＣチップの多品種化を招く。もし、
マスタ用およびスレーブ用を兼用したＩＣチップを設計
すれば、こうした問題は解消するが、今度はマスタ用と
スレーブ用とを切替できるようにするために、回路が複
雑化するという問題がある。
ップおよびスレーブ用のＩＣチップを設計しなければな
らず、この方法もＩＣチップの多品種化を招く。もし、
マスタ用およびスレーブ用を兼用したＩＣチップを設計
すれば、こうした問題は解消するが、今度はマスタ用と
スレーブ用とを切替できるようにするために、回路が複
雑化するという問題がある。
【０００７】上記の従来の方法３および方法４は、従来
の方法１および方法２の問題を解消するが、従来の方法
３では、所定の時間内に確実に同期させることができる
保証がない。
の方法１および方法２の問題を解消するが、従来の方法
３では、所定の時間内に確実に同期させることができる
保証がない。
【０００８】また、従来の方法４では、非同期の検出方
法が明らかでないので、動作途中で非同期が発生した場
合に同期状態に回復することができない。また、リセッ
トを全クロック分周回路に対して行うので、ＰＬＬ回路
を内部に含む並直列変換回路の場合にはＰＬＬ回路の動
作に影響がでるという問題がある。
法が明らかでないので、動作途中で非同期が発生した場
合に同期状態に回復することができない。また、リセッ
トを全クロック分周回路に対して行うので、ＰＬＬ回路
を内部に含む並直列変換回路の場合にはＰＬＬ回路の動
作に影響がでるという問題がある。
【０００９】本発明はこのような点に鑑みてなされたも
のであり、動作途中において非同期状態になった場合で
も短時間に確実に同期回復させることができる直並列変
換回路および並直列変換回路の同期回路を提供すること
を目的とする。
のであり、動作途中において非同期状態になった場合で
も短時間に確実に同期回復させることができる直並列変
換回路および並直列変換回路の同期回路を提供すること
を目的とする。
【００１０】また、並直列変換回路の場合には同期回復
を図ってもＰＬＬ回路の動作に影響を与えない並直列変
換回路の同期回路を提供することを他の目的とする。
を図ってもＰＬＬ回路の動作に影響を与えない並直列変
換回路の同期回路を提供することを他の目的とする。
【００１１】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、並列に動作する複数
の直並列変換回路１，２の互いの同期をとるための同期
回路が提供される。この同期回路は、複数の直並列変換
回路１，２の非同期状態を検出する非同期検出手段３
と、非同期検出手段３が非同期状態を検出したときに、
複数の直並列変換回路１，２を同期状態に回復させる回
復手段４とを備える。
成するために、図１に示すように、並列に動作する複数
の直並列変換回路１，２の互いの同期をとるための同期
回路が提供される。この同期回路は、複数の直並列変換
回路１，２の非同期状態を検出する非同期検出手段３
と、非同期検出手段３が非同期状態を検出したときに、
複数の直並列変換回路１，２を同期状態に回復させる回
復手段４とを備える。
【００１２】以上のような構成において、複数の直並列
変換回路１，２は、別々のＩＣチップで構成され、互い
に同期して動作すべき回路である。非同期検出手段３
は、直並列変換回路１，２の分周クロック信号の位相を
比較して直ちに非同期状態を検出する。非同期状態であ
れば、回復手段４により、直並列変換回路２の分周クロ
ック信号の位相を変更して直並列変換回路１，２を同期
状態に回復させる。
変換回路１，２は、別々のＩＣチップで構成され、互い
に同期して動作すべき回路である。非同期検出手段３
は、直並列変換回路１，２の分周クロック信号の位相を
比較して直ちに非同期状態を検出する。非同期状態であ
れば、回復手段４により、直並列変換回路２の分周クロ
ック信号の位相を変更して直並列変換回路１，２を同期
状態に回復させる。
【００１３】このようにして、動作途中において非同期
状態になった場合でも短時間に確実に同期回復させるこ
とができる。
状態になった場合でも短時間に確実に同期回復させるこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。まず、本発明の直並列変換回路の
同期回路に係る第１の実施の形態の原理構成を、図１を
参照して説明する。第１の実施の形態は、複数の直並列
変換回路１，２の非同期状態を検出する非同期検出手段
３と、非同期検出手段３が非同期状態を検出したとき
に、複数の直並列変換回路１，２を同期状態に回復させ
る回復手段４とを備える。
に基づいて説明する。まず、本発明の直並列変換回路の
同期回路に係る第１の実施の形態の原理構成を、図１を
参照して説明する。第１の実施の形態は、複数の直並列
変換回路１，２の非同期状態を検出する非同期検出手段
３と、非同期検出手段３が非同期状態を検出したとき
に、複数の直並列変換回路１，２を同期状態に回復させ
る回復手段４とを備える。
【００１５】図２は第１の実施の形態の詳しい構成を示
すブロック図である。なお、この図２に示す構成と図１
の構成との対応関係については、図２に示す構成を説明
した後に記述する。
すブロック図である。なお、この図２に示す構成と図１
の構成との対応関係については、図２に示す構成を説明
した後に記述する。
【００１６】図中、直並列変換回路１１〜１３はそれぞ
れ、１：２の直並列変換を行う回路であり、入力された
シリアルデータを伝送速度１／２の２系統のパラレルデ
ータに変換する。直並列変換回路１１〜１３は個別のＩ
Ｃチップとして構成される。直並列変換回路１２と直並
列変換回路１３とは同期がとれている必要がある。直並
列変換回路１２，１３にはそれぞれ、入力したクロック
信号を１／２に分周して分周クロック信号を出力するク
ロック分周回路が備えられている。直並列変換回路１３
のクロック分周回路から出力された分周クロック信号
は、所定時間Ｄ１の遅延を行う遅延回路１４を経てＤ−
フリップフロップ１５のＤ端子へ入力され、一方、直並
列変換回路１２のクロック分周回路から出力された分周
クロック信号は、Ｄ−フリップフロップ１５のクロック
端子へ入力される。Ｄ−フリップフロップ１５は、Ｄ端
子へ入力された信号を、クロック端子へ入力された信号
によりラッチしてＱ端子から遅延回路１６へ出力する。
遅延回路１６は所定時間Ｄ２の遅延を行い、その出力を
直並列変換回路１３のクロック分周回路に送り、クロッ
ク分周回路をリセットする。こうした第１の実施の形態
の動作に関しては、図３を参照して後述する。
れ、１：２の直並列変換を行う回路であり、入力された
シリアルデータを伝送速度１／２の２系統のパラレルデ
ータに変換する。直並列変換回路１１〜１３は個別のＩ
Ｃチップとして構成される。直並列変換回路１２と直並
列変換回路１３とは同期がとれている必要がある。直並
列変換回路１２，１３にはそれぞれ、入力したクロック
信号を１／２に分周して分周クロック信号を出力するク
ロック分周回路が備えられている。直並列変換回路１３
のクロック分周回路から出力された分周クロック信号
は、所定時間Ｄ１の遅延を行う遅延回路１４を経てＤ−
フリップフロップ１５のＤ端子へ入力され、一方、直並
列変換回路１２のクロック分周回路から出力された分周
クロック信号は、Ｄ−フリップフロップ１５のクロック
端子へ入力される。Ｄ−フリップフロップ１５は、Ｄ端
子へ入力された信号を、クロック端子へ入力された信号
によりラッチしてＱ端子から遅延回路１６へ出力する。
遅延回路１６は所定時間Ｄ２の遅延を行い、その出力を
直並列変換回路１３のクロック分周回路に送り、クロッ
ク分周回路をリセットする。こうした第１の実施の形態
の動作に関しては、図３を参照して後述する。
【００１７】なお、図１に示す直並列変換回路１，２
は、図２の直並列変換回路１２，１３にそれぞれ対応
し、図１に示す非同期検出手段３は、図２の遅延回路１
４およびＤ−フリップフロップ１５に対応し、図１に示
す回復手段４は、図２の遅延回路１６に対応する。
は、図２の直並列変換回路１２，１３にそれぞれ対応
し、図１に示す非同期検出手段３は、図２の遅延回路１
４およびＤ−フリップフロップ１５に対応し、図１に示
す回復手段４は、図２の遅延回路１６に対応する。
【００１８】図３は、図２に示す第１の実施の形態の各
部の信号波形を示すタイミングチャートである。図中の
信号（ａ）〜（ｇ）は、図２に示す位置（ａ）〜（ｇ）
での信号波形を示している。
部の信号波形を示すタイミングチャートである。図中の
信号（ａ）〜（ｇ）は、図２に示す位置（ａ）〜（ｇ）
での信号波形を示している。
【００１９】すなわち、直並列変換回路１２，１３には
外部からクロック信号として信号（ａ），（ｂ）が入力
される。ここで、信号（ａ），（ｂ）の周期をＴとす
る。直並列変換回路１２，１３の各クロック分周回路は
１／２の分周を行うので、直並列変換回路１２，１３の
各クロック分周回路からは周期２Ｔの信号（ｃ），
（ｄ）がそれぞれ出力される。遅延回路１４が所定時間
Ｄ１（０＜Ｄ１＜Ｔ、例えばＴ／２）だけ信号（ｄ）を
遅延させて信号（ｅ）を出力するので、信号（ｃ），
（ｄ）の同期がとれている場合には、Ｄ−フリップフロ
ップ１５は信号（ｅ）の低レベルばかりをラッチし、Ｑ
端子からの出力〔信号（ｆ）〕は常時低レベルを呈す。
しかし、例えば直並列変換回路１３のクロック分周回路
において、何らかの原因（ノイズ等）により正常に分周
が行われないことが発生すると、非同期な波形１７ａ，
１７ｂ，１７ｃが発生する。その結果、Ｄ−フリップフ
ロップ１５のＤ端子に入力される信号は信号（ｅ）のよ
うになり、これが信号（ｃ）の立ち上がりエッジにより
ラッチされるので、Ｄ−フリップフロップ１５のＱ端子
からは信号（ｆ）に示すような高レベル信号が出力され
る。この高レベル信号によって直並列変換回路１２，１
３が非同期状態にあることが示されることになる。図３
の信号（ｅ）には、ラッチされる位置を黒丸で示す。
外部からクロック信号として信号（ａ），（ｂ）が入力
される。ここで、信号（ａ），（ｂ）の周期をＴとす
る。直並列変換回路１２，１３の各クロック分周回路は
１／２の分周を行うので、直並列変換回路１２，１３の
各クロック分周回路からは周期２Ｔの信号（ｃ），
（ｄ）がそれぞれ出力される。遅延回路１４が所定時間
Ｄ１（０＜Ｄ１＜Ｔ、例えばＴ／２）だけ信号（ｄ）を
遅延させて信号（ｅ）を出力するので、信号（ｃ），
（ｄ）の同期がとれている場合には、Ｄ−フリップフロ
ップ１５は信号（ｅ）の低レベルばかりをラッチし、Ｑ
端子からの出力〔信号（ｆ）〕は常時低レベルを呈す。
しかし、例えば直並列変換回路１３のクロック分周回路
において、何らかの原因（ノイズ等）により正常に分周
が行われないことが発生すると、非同期な波形１７ａ，
１７ｂ，１７ｃが発生する。その結果、Ｄ−フリップフ
ロップ１５のＤ端子に入力される信号は信号（ｅ）のよ
うになり、これが信号（ｃ）の立ち上がりエッジにより
ラッチされるので、Ｄ−フリップフロップ１５のＱ端子
からは信号（ｆ）に示すような高レベル信号が出力され
る。この高レベル信号によって直並列変換回路１２，１
３が非同期状態にあることが示されることになる。図３
の信号（ｅ）には、ラッチされる位置を黒丸で示す。
【００２０】遅延回路１６はこの高レベル信号〔信号
（ｆ）〕を所定時間Ｄ２だけ遅延させる。所定時間Ｄ２
は、下記式（１）を満足する値に設定される。
（ｆ）〕を所定時間Ｄ２だけ遅延させる。所定時間Ｄ２
は、下記式（１）を満足する値に設定される。
【００２１】
【数１】 （２ｎ−１）Ｔ＜Ｄ２＜２ｎＴ、（ｎ＝１，２，３・・・） ・・（１） 例えば、図３では所定時間Ｄ２が（３＋１／２）Ｔに設
定されている。
定されている。
【００２２】遅延回路１６は、信号（ｆ）を所定時間Ｄ
２だけ遅延させて信号（ｇ）を得、これを直並列変換回
路１３のクロック分周回路に送り、信号（ｇ）が高レベ
ルの間だけクロック分周回路をリセットさせている。そ
の結果、直並列変換回路１３から出力される分周クロッ
ク信号〔信号（ｄ）〕は、信号（ｇ）が高レベルの間、
低レベルとなり、その後に外部から入力するクロック信
号（ｂ）の立ち上がりエッジ１８によって分周クロック
信号１９が発生される。上記式（１）を満足するように
所定時間Ｄ２を設定することにより、リセット解除後、
最初に発生するクロック信号（ｂ）の立ち上がりエッジ
１８は、常に信号（ｃ）の立ち上がりエッジと同じタイ
ミングとなる。すなわち、リセット解除後、最初に発生
するクロック信号（ｂ）の立ち上がりエッジ１８が、信
号（ｃ）の立ち下がりエッジと同じタイミングになるこ
とはない。したがって、こうして発生した分周クロック
信号１９は、直並列変換回路１２から出力される分周ク
ロック信号〔信号（ｃ）〕と同じ位相になり、同期が回
復されたことになる。
２だけ遅延させて信号（ｇ）を得、これを直並列変換回
路１３のクロック分周回路に送り、信号（ｇ）が高レベ
ルの間だけクロック分周回路をリセットさせている。そ
の結果、直並列変換回路１３から出力される分周クロッ
ク信号〔信号（ｄ）〕は、信号（ｇ）が高レベルの間、
低レベルとなり、その後に外部から入力するクロック信
号（ｂ）の立ち上がりエッジ１８によって分周クロック
信号１９が発生される。上記式（１）を満足するように
所定時間Ｄ２を設定することにより、リセット解除後、
最初に発生するクロック信号（ｂ）の立ち上がりエッジ
１８は、常に信号（ｃ）の立ち上がりエッジと同じタイ
ミングとなる。すなわち、リセット解除後、最初に発生
するクロック信号（ｂ）の立ち上がりエッジ１８が、信
号（ｃ）の立ち下がりエッジと同じタイミングになるこ
とはない。したがって、こうして発生した分周クロック
信号１９は、直並列変換回路１２から出力される分周ク
ロック信号〔信号（ｃ）〕と同じ位相になり、同期が回
復されたことになる。
【００２３】つぎに、第２の実施の形態を説明する。第
１の実施の形態では、直並列変換回路１２，１３が１：
２の直並列変換を行うが、第２の実施の形態では１：４
の直並列変換を行う点で異なっている。
１の実施の形態では、直並列変換回路１２，１３が１：
２の直並列変換を行うが、第２の実施の形態では１：４
の直並列変換を行う点で異なっている。
【００２４】図４は第２の実施の形態の構成図である。
図中、直並列変換回路２１，２２はそれぞれ、１：４の
直並列変換を行う回路であり、入力されたシリアルデー
タを伝送速度１／４の４系統のパラレルデータに変換す
る。直並列変換回路２１，２２は個別のＩＣチップとし
て構成される。図４では図示を省略したが、直並列変換
回路２１，２２の前段には、第１の実施の形態の直並列
変換回路１１と同じ回路が接続される。直並列変換回路
２１と直並列変換回路２２とは同期がとれている必要が
ある。直並列変換回路２１，２２にはそれぞれ、入力し
たクロック信号を１／４に分周して分周クロック信号を
出力するクロック分周回路が備えられている。
図中、直並列変換回路２１，２２はそれぞれ、１：４の
直並列変換を行う回路であり、入力されたシリアルデー
タを伝送速度１／４の４系統のパラレルデータに変換す
る。直並列変換回路２１，２２は個別のＩＣチップとし
て構成される。図４では図示を省略したが、直並列変換
回路２１，２２の前段には、第１の実施の形態の直並列
変換回路１１と同じ回路が接続される。直並列変換回路
２１と直並列変換回路２２とは同期がとれている必要が
ある。直並列変換回路２１，２２にはそれぞれ、入力し
たクロック信号を１／４に分周して分周クロック信号を
出力するクロック分周回路が備えられている。
【００２５】直並列変換回路２２のクロック分周回路か
ら出力された分周クロック信号は、所定時間Ｄ４の遅延
を行う遅延回路２３を経てＯＲ論理回路２４の一方の入
力端子に入力されるともに、直接ＯＲ論理回路２４の他
方の入力端子にも入力される。ＯＲ論理回路２４の出力
は所定時間Ｄ５の遅延を行う遅延回路２５を経てＤ−フ
リップフロップ２６のＤ端子へ入力され、一方、直並列
変換回路２１のクロック分周回路から出力された分周ク
ロック信号は、Ｄ−フリップフロップ２６のクロック端
子へ入力される。Ｄ−フリップフロップ２６は、Ｄ端子
へ入力された信号を、クロック端子へ入力された信号に
よりラッチしてＱ端子から遅延回路２７へ出力する。遅
延回路２７は所定時間Ｄ６の遅延を行い、その出力を直
並列変換回路２２のクロック分周回路に送り、クロック
分周回路をリセットする。
ら出力された分周クロック信号は、所定時間Ｄ４の遅延
を行う遅延回路２３を経てＯＲ論理回路２４の一方の入
力端子に入力されるともに、直接ＯＲ論理回路２４の他
方の入力端子にも入力される。ＯＲ論理回路２４の出力
は所定時間Ｄ５の遅延を行う遅延回路２５を経てＤ−フ
リップフロップ２６のＤ端子へ入力され、一方、直並列
変換回路２１のクロック分周回路から出力された分周ク
ロック信号は、Ｄ−フリップフロップ２６のクロック端
子へ入力される。Ｄ−フリップフロップ２６は、Ｄ端子
へ入力された信号を、クロック端子へ入力された信号に
よりラッチしてＱ端子から遅延回路２７へ出力する。遅
延回路２７は所定時間Ｄ６の遅延を行い、その出力を直
並列変換回路２２のクロック分周回路に送り、クロック
分周回路をリセットする。
【００２６】図５〜図７は、図４に示す第２の実施の形
態の各部の信号波形を示すタイミングチャートであり、
図５〜図７の各々は同期の各種ずれ方に対応している。
図５〜図７の中の信号（ａ）〜（ｉ）は、図４に示す位
置（ａ）〜（ｉ）での信号波形を示している。
態の各部の信号波形を示すタイミングチャートであり、
図５〜図７の各々は同期の各種ずれ方に対応している。
図５〜図７の中の信号（ａ）〜（ｉ）は、図４に示す位
置（ａ）〜（ｉ）での信号波形を示している。
【００２７】まず、図５を参照して説明する。すなわ
ち、直並列変換回路２１，２２には外部からクロック信
号として信号（ａ），（ｂ）が入力される。ここで、信
号（ａ），（ｂ）の周期をＴとする。直並列変換回路２
１，２２の各クロック分周回路は１／４の分周を行うの
で、直並列変換回路２１，２２の各クロック分周回路か
らは周期４Ｔの信号（ｃ），（ｄ）がそれぞれ出力され
る。遅延回路２３が所定時間Ｄ４（例えばＴ）だけ信号
（ｄ）を遅延させ、ＯＲ論理回路２４がこの遅延前後の
信号の論理和をとって信号（ｆ）として出力する。遅延
回路２３およびＯＲ論理回路２４は、Ｄ−フリップフロ
ップ２６で行われる非同期状態の検出が同期のずれの形
態に拘らず可能とするために設けられている。
ち、直並列変換回路２１，２２には外部からクロック信
号として信号（ａ），（ｂ）が入力される。ここで、信
号（ａ），（ｂ）の周期をＴとする。直並列変換回路２
１，２２の各クロック分周回路は１／４の分周を行うの
で、直並列変換回路２１，２２の各クロック分周回路か
らは周期４Ｔの信号（ｃ），（ｄ）がそれぞれ出力され
る。遅延回路２３が所定時間Ｄ４（例えばＴ）だけ信号
（ｄ）を遅延させ、ＯＲ論理回路２４がこの遅延前後の
信号の論理和をとって信号（ｆ）として出力する。遅延
回路２３およびＯＲ論理回路２４は、Ｄ−フリップフロ
ップ２６で行われる非同期状態の検出が同期のずれの形
態に拘らず可能とするために設けられている。
【００２８】つぎに、遅延回路２５が所定時間Ｄ５〔例
えば（４＋１／２）Ｔ〕だけ信号（ｆ）を遅延させて信
号（ｇ）を出力する。信号（ｃ），（ｄ）の同期がとれ
ている場合には、Ｄ−フリップフロップ２６は信号
（ｇ）の低レベルばかりをラッチし、Ｑ端子からの出力
〔信号（ｈ）〕は常時低レベルを呈す。しかし、例えば
直並列変換回路２２のクロック分周回路において、何ら
かの原因（ノイズ等）により正常に分周が行われず、例
えば時間Ｔだけ遅れた波形２８ａ，２８ｂ，２８ｃが発
生したとする。その場合、Ｄ−フリップフロップ２６の
Ｄ端子に入力される信号は信号（ｇ）のようになり、こ
れが信号（ｃ）の立ち上がりエッジによりラッチされる
ので、Ｄ−フリップフロップ２６のＱ端子からは信号
（ｈ）に示すような高レベル信号が出力される。この高
レベル信号によって直並列変換回路２１，２２が非同期
状態にあることが示されることになる。図５の信号
（ｇ）には、ラッチされる位置を黒丸で示す。
えば（４＋１／２）Ｔ〕だけ信号（ｆ）を遅延させて信
号（ｇ）を出力する。信号（ｃ），（ｄ）の同期がとれ
ている場合には、Ｄ−フリップフロップ２６は信号
（ｇ）の低レベルばかりをラッチし、Ｑ端子からの出力
〔信号（ｈ）〕は常時低レベルを呈す。しかし、例えば
直並列変換回路２２のクロック分周回路において、何ら
かの原因（ノイズ等）により正常に分周が行われず、例
えば時間Ｔだけ遅れた波形２８ａ，２８ｂ，２８ｃが発
生したとする。その場合、Ｄ−フリップフロップ２６の
Ｄ端子に入力される信号は信号（ｇ）のようになり、こ
れが信号（ｃ）の立ち上がりエッジによりラッチされる
ので、Ｄ−フリップフロップ２６のＱ端子からは信号
（ｈ）に示すような高レベル信号が出力される。この高
レベル信号によって直並列変換回路２１，２２が非同期
状態にあることが示されることになる。図５の信号
（ｇ）には、ラッチされる位置を黒丸で示す。
【００２９】遅延回路２７はこの高レベル信号〔信号
（ｈ）〕を所定時間Ｄ６だけ遅延させる。所定時間Ｄ６
は、下記式（２）を満足する値に設定される。
（ｈ）〕を所定時間Ｄ６だけ遅延させる。所定時間Ｄ６
は、下記式（２）を満足する値に設定される。
【００３０】
【数２】 （４ｎ−１）Ｔ＜Ｄ６＜４ｎＴ、（ｎ＝１，２，３・・・） ・・（２） 例えば、図５では所定時間Ｄ６が（３＋１／２）Ｔに設
定されている。
定されている。
【００３１】遅延回路２７は、信号（ｈ）を所定時間Ｄ
６だけ遅延させて信号（ｉ）を得、これを直並列変換回
路２２のクロック分周回路に送り、信号（ｉ）が高レベ
ルの間だけクロック分周回路をリセットさせている。そ
の結果、直並列変換回路２２から出力される分周クロッ
ク信号〔信号（ｄ）〕は、信号（ｉ）が高レベルの間、
低レベルとなり、その後に外部から入力するクロック信
号（ｂ）の立ち上がりエッジ２９によって分周クロック
信号３０が発生される。上記式（２）を満足するように
所定時間Ｄ６を設定することにより、リセット解除後、
最初に発生するクロック信号（ｂ）の立ち上がりエッジ
２９は、常に信号（ｃ）の立ち上がりエッジと同じタイ
ミングとなる。したがって、こうして発生した分周クロ
ック信号３０は、直並列変換回路２１から出力される分
周クロック信号〔信号（ｃ）〕と同じ位相になり、同期
が回復されたことになる。
６だけ遅延させて信号（ｉ）を得、これを直並列変換回
路２２のクロック分周回路に送り、信号（ｉ）が高レベ
ルの間だけクロック分周回路をリセットさせている。そ
の結果、直並列変換回路２２から出力される分周クロッ
ク信号〔信号（ｄ）〕は、信号（ｉ）が高レベルの間、
低レベルとなり、その後に外部から入力するクロック信
号（ｂ）の立ち上がりエッジ２９によって分周クロック
信号３０が発生される。上記式（２）を満足するように
所定時間Ｄ６を設定することにより、リセット解除後、
最初に発生するクロック信号（ｂ）の立ち上がりエッジ
２９は、常に信号（ｃ）の立ち上がりエッジと同じタイ
ミングとなる。したがって、こうして発生した分周クロ
ック信号３０は、直並列変換回路２１から出力される分
周クロック信号〔信号（ｃ）〕と同じ位相になり、同期
が回復されたことになる。
【００３２】図６は、直並列変換回路２２のクロック分
周回路において、何らかの原因（ノイズ等）により正常
に分周が行われず、信号（ｄ）に示すように、時間２Ｔ
だけ遅れた波形３１ａ，３１ｂ，３１ｃが発生した場合
の動作を示す。この場合でも、直並列変換回路２２のク
ロック分周回路から出力される分周クロック信号３２
が、直並列変換回路２１から出力される分周クロック信
号〔信号（ｃ）〕と同じになり、同期が回復される。
周回路において、何らかの原因（ノイズ等）により正常
に分周が行われず、信号（ｄ）に示すように、時間２Ｔ
だけ遅れた波形３１ａ，３１ｂ，３１ｃが発生した場合
の動作を示す。この場合でも、直並列変換回路２２のク
ロック分周回路から出力される分周クロック信号３２
が、直並列変換回路２１から出力される分周クロック信
号〔信号（ｃ）〕と同じになり、同期が回復される。
【００３３】図７は、直並列変換回路２２のクロック分
周回路において、何らかの原因（ノイズ等）により正常
に分周が行われず、信号（ｄ）に示すように、時間３Ｔ
だけ遅れた波形３３ａ，３３ｂ，３３ｃが発生した場合
の動作を示す。この場合でも、直並列変換回路２２のク
ロック分周回路から出力される分周クロック信号３４
が、直並列変換回路２１から出力される分周クロック信
号〔信号（ｃ）〕と同じになり、同期が回復される。な
お、信号（ｇ）の形態によっては、信号（ｈ）が波形３
５のようになる可能性があるが、この場合でも、直並列
変換回路２２のクロック分周回路から出力される分周ク
ロック信号３６の立ち上がりエッジは、信号（ｃ）の立
ち上がりエッジと同じタイミングとなる。
周回路において、何らかの原因（ノイズ等）により正常
に分周が行われず、信号（ｄ）に示すように、時間３Ｔ
だけ遅れた波形３３ａ，３３ｂ，３３ｃが発生した場合
の動作を示す。この場合でも、直並列変換回路２２のク
ロック分周回路から出力される分周クロック信号３４
が、直並列変換回路２１から出力される分周クロック信
号〔信号（ｃ）〕と同じになり、同期が回復される。な
お、信号（ｇ）の形態によっては、信号（ｈ）が波形３
５のようになる可能性があるが、この場合でも、直並列
変換回路２２のクロック分周回路から出力される分周ク
ロック信号３６の立ち上がりエッジは、信号（ｃ）の立
ち上がりエッジと同じタイミングとなる。
【００３４】なお、上記の第１の実施の形態では、直並
列変換回路１２，１３がそれぞれ、１：２の直並列変換
を行い、また第２の実施の形態では、直並列変換回路２
１，２２がそれぞれ、１：４の直並列変換を行っている
が、本発明は、任意の直並列変換比の装置に対して適用
可能である。
列変換回路１２，１３がそれぞれ、１：２の直並列変換
を行い、また第２の実施の形態では、直並列変換回路２
１，２２がそれぞれ、１：４の直並列変換を行っている
が、本発明は、任意の直並列変換比の装置に対して適用
可能である。
【００３５】つぎに、第３の実施の形態を説明する。図
８は第３の実施の形態の構成図である。第３の実施の形
態は、第１の実施の形態と基本的には同じ構成となって
いる。ただし、第３の実施の形態では、直並列変換回路
４１が１：８の直並列変換を行い、そのうちの４系統を
直並列変換回路４２へ、残りの４系統を直並列変換回路
４３へ送る。直並列変換回路４２，４３はそれぞれ、
１：２の直並列変換を行う回路を４つ備えている。すな
わち、直並列変換回路４２，４３はそれぞれ、入力され
た４系統のデータを８系統に変換して出力する。そし
て、直並列変換回路４２，４３にはそれぞれ、入力した
クロック信号を１／２に分周して分周クロック信号を出
力するクロック分周回路が備えられ、それらを基に、直
並列変換回路４２，４３はそれぞれ、自己のＩＣチップ
内の４つの回路の間で同期をとることができるが、他の
ＩＣチップとの間では、このままでは必ずしも同期をと
ることができない。
８は第３の実施の形態の構成図である。第３の実施の形
態は、第１の実施の形態と基本的には同じ構成となって
いる。ただし、第３の実施の形態では、直並列変換回路
４１が１：８の直並列変換を行い、そのうちの４系統を
直並列変換回路４２へ、残りの４系統を直並列変換回路
４３へ送る。直並列変換回路４２，４３はそれぞれ、
１：２の直並列変換を行う回路を４つ備えている。すな
わち、直並列変換回路４２，４３はそれぞれ、入力され
た４系統のデータを８系統に変換して出力する。そし
て、直並列変換回路４２，４３にはそれぞれ、入力した
クロック信号を１／２に分周して分周クロック信号を出
力するクロック分周回路が備えられ、それらを基に、直
並列変換回路４２，４３はそれぞれ、自己のＩＣチップ
内の４つの回路の間で同期をとることができるが、他の
ＩＣチップとの間では、このままでは必ずしも同期をと
ることができない。
【００３６】第３の実施の形態の遅延回路４４、Ｄ−フ
リップフロップ４５、遅延回路４６は、第１の実施の形
態の遅延回路１４、Ｄ−フリップフロップ１５、遅延回
路１６とそれぞれ全く同じ構成であり、それらの動作も
第１の実施の形態と全く同じである。
リップフロップ４５、遅延回路４６は、第１の実施の形
態の遅延回路１４、Ｄ−フリップフロップ１５、遅延回
路１６とそれぞれ全く同じ構成であり、それらの動作も
第１の実施の形態と全く同じである。
【００３７】つぎに、第４の実施の形態を説明する。図
９は第４の実施の形態の構成図である。図中、直並列変
換回路５１，５２はそれぞれ、１：２の直並列変換を行
う回路であり、入力されたシリアルデータを伝送速度１
／２の２系統のパラレルデータに変換する。直並列変換
回路５１，５２は個別のＩＣチップとして構成される。
図９では図示を省略したが、直並列変換回路５１，５２
の前段には、第１の実施の形態の直並列変換回路１１と
同じ回路が接続される。直並列変換回路５１と直並列変
換回路５２とは同期がとれている必要がある。直並列変
換回路５１，５２にはそれぞれ、入力したクロック信号
を１／２に分周して分周クロック信号を出力するクロッ
ク分周回路が備えられている。なお、直並列変換回路５
１には外部からクロック信号が入力されるが、直並列変
換回路５２には図９で示される回路の外部からクロック
信号が入力されない。
９は第４の実施の形態の構成図である。図中、直並列変
換回路５１，５２はそれぞれ、１：２の直並列変換を行
う回路であり、入力されたシリアルデータを伝送速度１
／２の２系統のパラレルデータに変換する。直並列変換
回路５１，５２は個別のＩＣチップとして構成される。
図９では図示を省略したが、直並列変換回路５１，５２
の前段には、第１の実施の形態の直並列変換回路１１と
同じ回路が接続される。直並列変換回路５１と直並列変
換回路５２とは同期がとれている必要がある。直並列変
換回路５１，５２にはそれぞれ、入力したクロック信号
を１／２に分周して分周クロック信号を出力するクロッ
ク分周回路が備えられている。なお、直並列変換回路５
１には外部からクロック信号が入力されるが、直並列変
換回路５２には図９で示される回路の外部からクロック
信号が入力されない。
【００３８】直並列変換回路５２のクロック分周回路か
ら出力された分周クロック信号は、所定時間Ｄ８の遅延
を行う遅延回路５３を経て排他的論理和回路５４の一方
の入力端子へ入力され、一方、直並列変換回路５１のク
ロック分周回路から出力された分周クロック信号は直
接、排他的論理和回路５４の他方の入力端子へ入力され
る。排他的論理和回路５４は、両入力信号に対して排他
的論理和演算を行い、その結果を直並列変換回路５２の
クロック分周回路に、クロック入力信号として送る。こ
のクロック入力信号が直並列変換回路５２のクロック分
周回路において分周される。こうした第４の実施の形態
の動作を、図１０〜図１３を参照して説明する。
ら出力された分周クロック信号は、所定時間Ｄ８の遅延
を行う遅延回路５３を経て排他的論理和回路５４の一方
の入力端子へ入力され、一方、直並列変換回路５１のク
ロック分周回路から出力された分周クロック信号は直
接、排他的論理和回路５４の他方の入力端子へ入力され
る。排他的論理和回路５４は、両入力信号に対して排他
的論理和演算を行い、その結果を直並列変換回路５２の
クロック分周回路に、クロック入力信号として送る。こ
のクロック入力信号が直並列変換回路５２のクロック分
周回路において分周される。こうした第４の実施の形態
の動作を、図１０〜図１３を参照して説明する。
【００３９】図１０〜図１３は、図９に示す第４の実施
の形態の各部の信号波形を示すタイミングチャートであ
り、図１０〜図１３の各々は同期の各種ずれ方に対応し
ている。図１０〜図１３の中の信号（ａ）〜（ｅ）は、
図９に示す位置（ａ）〜（ｅ）での信号波形を示してい
る。
の形態の各部の信号波形を示すタイミングチャートであ
り、図１０〜図１３の各々は同期の各種ずれ方に対応し
ている。図１０〜図１３の中の信号（ａ）〜（ｅ）は、
図９に示す位置（ａ）〜（ｅ）での信号波形を示してい
る。
【００４０】まず、図１０，図１１は、直並列変換回路
５１，５２のクロック分周回路から出力される各分周ク
ロック信号の同期がとれている場合を示し、特に図１０
は、直並列変換回路５１，５２のクロック分周回路から
出力される各分周クロック信号の初期状態がいずれも低
レベルであった場合を示している。すなわち、直並列変
換回路５１には外部からクロック信号として信号（ａ）
が入力される。ここで、信号（ａ）の周期をＴとする。
直並列変換回路５１のクロック分周回路は１／２の分周
を行うので、直並列変換回路５１のクロック分周回路か
らは周期２Ｔの信号（ｂ）が出力される。直並列変換回
路５１と直並列変換回路５２との同期がとれているの
で、直並列変換回路５２のクロック分周回路から出力さ
れる分周クロック信号が信号（ｃ）のようになる。遅延
回路５３が所定時間Ｄ８（例えばＴ／２）だけ信号
（ｃ）を遅延させて信号（ｄ）を排他的論理和回路５４
へ出力するので、排他的論理和回路５４の出力は信号
（ｅ）のようになる。この信号（ｅ）は信号（ａ）と同
一になる。
５１，５２のクロック分周回路から出力される各分周ク
ロック信号の同期がとれている場合を示し、特に図１０
は、直並列変換回路５１，５２のクロック分周回路から
出力される各分周クロック信号の初期状態がいずれも低
レベルであった場合を示している。すなわち、直並列変
換回路５１には外部からクロック信号として信号（ａ）
が入力される。ここで、信号（ａ）の周期をＴとする。
直並列変換回路５１のクロック分周回路は１／２の分周
を行うので、直並列変換回路５１のクロック分周回路か
らは周期２Ｔの信号（ｂ）が出力される。直並列変換回
路５１と直並列変換回路５２との同期がとれているの
で、直並列変換回路５２のクロック分周回路から出力さ
れる分周クロック信号が信号（ｃ）のようになる。遅延
回路５３が所定時間Ｄ８（例えばＴ／２）だけ信号
（ｃ）を遅延させて信号（ｄ）を排他的論理和回路５４
へ出力するので、排他的論理和回路５４の出力は信号
（ｅ）のようになる。この信号（ｅ）は信号（ａ）と同
一になる。
【００４１】図１１も、直並列変換回路５１，５２のク
ロック分周回路から出力される各分周クロック信号の同
期がとれている場合を示し、特に、直並列変換回路５
１，５２のクロック分周回路から出力される各分周クロ
ック信号の初期状態がいずれも高レベルであった場合を
示している。
ロック分周回路から出力される各分周クロック信号の同
期がとれている場合を示し、特に、直並列変換回路５
１，５２のクロック分周回路から出力される各分周クロ
ック信号の初期状態がいずれも高レベルであった場合を
示している。
【００４２】図１２，図１３は、直並列変換回路５１，
５２のクロック分周回路から出力される各分周クロック
信号の同期がとれていない場合を示し、特に図１２は、
直並列変換回路５１のクロック分周回路から出力される
分周クロック信号の初期状態が低レベルであり、直並列
変換回路５２のクロック分周回路から出力される分周ク
ロック信号の初期状態が高レベルであった場合を示して
いる。すなわち、直並列変換回路５１には外部からクロ
ック信号として信号（ａ）が入力され、直並列変換回路
５１のクロック分周回路からは信号（ｂ）が出力され
る。直並列変換回路５２のクロック分周回路からは、信
号（ｃ）に示すように、高レベル信号５５が出力され
る。遅延回路５３が所定時間Ｄ８だけ信号（ｃ）を遅延
させて信号（ｄ）を排他的論理和回路５４へ出力する。
この結果、排他的論理和回路５４の出力は信号（ｅ）の
ようになる。この信号（ｅ）に立ち上がりエッジ５６が
発生しないため直並列変換回路５２の分周動作が行われ
ず、信号（ｂ）の立ち下がりエッジ５７により発生した
信号（ｅ）の立ち上がりエッジ５８で直並列変換回路５
２の分周動作が行われ、信号（ｃ）は信号（ｂ）と同様
に高レベルから低レベルに変化する。信号（ｂ） と信
号（ｃ）が同じタイミングで立ち下がり、以降は同期の
とれた状態を示す図１０と同様の動作を行うため、同期
が回復されたことになる。
５２のクロック分周回路から出力される各分周クロック
信号の同期がとれていない場合を示し、特に図１２は、
直並列変換回路５１のクロック分周回路から出力される
分周クロック信号の初期状態が低レベルであり、直並列
変換回路５２のクロック分周回路から出力される分周ク
ロック信号の初期状態が高レベルであった場合を示して
いる。すなわち、直並列変換回路５１には外部からクロ
ック信号として信号（ａ）が入力され、直並列変換回路
５１のクロック分周回路からは信号（ｂ）が出力され
る。直並列変換回路５２のクロック分周回路からは、信
号（ｃ）に示すように、高レベル信号５５が出力され
る。遅延回路５３が所定時間Ｄ８だけ信号（ｃ）を遅延
させて信号（ｄ）を排他的論理和回路５４へ出力する。
この結果、排他的論理和回路５４の出力は信号（ｅ）の
ようになる。この信号（ｅ）に立ち上がりエッジ５６が
発生しないため直並列変換回路５２の分周動作が行われ
ず、信号（ｂ）の立ち下がりエッジ５７により発生した
信号（ｅ）の立ち上がりエッジ５８で直並列変換回路５
２の分周動作が行われ、信号（ｃ）は信号（ｂ）と同様
に高レベルから低レベルに変化する。信号（ｂ） と信
号（ｃ）が同じタイミングで立ち下がり、以降は同期の
とれた状態を示す図１０と同様の動作を行うため、同期
が回復されたことになる。
【００４３】図１３も、直並列変換回路５１，５２のク
ロック分周回路から出力される各分周クロック信号の同
期がとれていない場合を示し、特に、直並列変換回路５
１のクロック分周回路から出力される分周クロック信号
の初期状態が高レベルであり、直並列変換回路５２のク
ロック分周回路から出力される分周クロック信号の初期
状態が低レベルであった場合を示している。この場合
も、立ち上がりエッジ５９以降は、信号（ｃ）は信号
（ｂ）と同一になるので、同期が回復されたことにな
る。
ロック分周回路から出力される各分周クロック信号の同
期がとれていない場合を示し、特に、直並列変換回路５
１のクロック分周回路から出力される分周クロック信号
の初期状態が高レベルであり、直並列変換回路５２のク
ロック分周回路から出力される分周クロック信号の初期
状態が低レベルであった場合を示している。この場合
も、立ち上がりエッジ５９以降は、信号（ｃ）は信号
（ｂ）と同一になるので、同期が回復されたことにな
る。
【００４４】つぎに、第５の実施の形態を説明する。図
１４は第５の実施の形態の構成図である。第５の実施の
形態は、第４の実施の形態と基本的には同じ構成となっ
ている。ただし、第５の実施の形態では、直並列変換回
路６１が１：８の直並列変換を行い、そのうちの４系統
を直並列変換回路６２へ、残りの４系統を直並列変換回
路６３へ送る。直並列変換回路６２，６３はそれぞれ、
１：２の直並列変換を行う回路を４つ備えている。すな
わち、直並列変換回路６２，６３はそれぞれ、入力され
た４系統のデータを８系統に変換して出力する。そし
て、直並列変換回路６２，６３にはそれぞれ、入力した
クロック信号を１／２に分周して分周クロック信号を出
力するクロック分周回路が備えられ、それらを基に、直
並列変換回路６２，６３はそれぞれ、自己のＩＣチップ
内の４つの回路の間で同期をとることができるが、他の
ＩＣチップとの間ではこのままでは必ずしも同期をとる
ことができない。
１４は第５の実施の形態の構成図である。第５の実施の
形態は、第４の実施の形態と基本的には同じ構成となっ
ている。ただし、第５の実施の形態では、直並列変換回
路６１が１：８の直並列変換を行い、そのうちの４系統
を直並列変換回路６２へ、残りの４系統を直並列変換回
路６３へ送る。直並列変換回路６２，６３はそれぞれ、
１：２の直並列変換を行う回路を４つ備えている。すな
わち、直並列変換回路６２，６３はそれぞれ、入力され
た４系統のデータを８系統に変換して出力する。そし
て、直並列変換回路６２，６３にはそれぞれ、入力した
クロック信号を１／２に分周して分周クロック信号を出
力するクロック分周回路が備えられ、それらを基に、直
並列変換回路６２，６３はそれぞれ、自己のＩＣチップ
内の４つの回路の間で同期をとることができるが、他の
ＩＣチップとの間ではこのままでは必ずしも同期をとる
ことができない。
【００４５】第５の実施の形態の遅延回路６４、排他的
論理和回路６５は、第４の実施の形態の遅延回路５３、
排他的論理和回路５４とそれぞれ全く同じ構成であり、
それらの動作も第４の実施の形態と全く同じである。
論理和回路６５は、第４の実施の形態の遅延回路５３、
排他的論理和回路５４とそれぞれ全く同じ構成であり、
それらの動作も第４の実施の形態と全く同じである。
【００４６】つぎに、第６の実施の形態を説明する。第
６の実施の形態は並直列変換回路に関する。図１５は第
６の実施の形態の構成図である。図中、並直列変換回路
７１，７２はそれぞれ、４：１の並直列変換を行う回路
であり、入力された４系統のパラレルデータを伝送速度
４倍の１系統のシリアルデータに変換し、並直列変換回
路７３へ送る。並直列変換回路７３は、２：１の並直列
変換を行う回路であり、入力された２系統のパラレルデ
ータを伝送速度２倍の１系統のシリアルデータに変換し
て出力する。並直列変換回路７１〜７３は個別のＩＣチ
ップとして構成される。並直列変換回路７１と並直列変
換回路７２とは同期がとれている必要がある。並直列変
換回路７１，７２にはそれぞれ、入力したクロック信号
を１／４に分周して分周クロック信号を出力するクロッ
ク分周回路が備えられている。また、並直列変換回路７
１および７３にはＰＬＬ回路７４が設けられ、ＰＬＬ回
路７４には外部からのクロック信号（例えば６００Ｍｂ
ｐｓ）が入力されるとともに、並直列変換回路７１のク
ロック分周回路から出力された分周クロック信号（例え
ば６００Ｍｂｐｓ）が入力され、ＰＬＬ回路７４は両入
力の位相に応じた発振を行い、例えば５Ｇｂｐｓのクロ
ック信号を並直列変換回路７３のクロック分周回路へ送
る。並直列変換回路７３のクロック分周回路は、５Ｇｂ
ｐｓのクロック信号を２．５Ｇｂｐｓに分周して並直列
変換回路７１，７２に送る。
６の実施の形態は並直列変換回路に関する。図１５は第
６の実施の形態の構成図である。図中、並直列変換回路
７１，７２はそれぞれ、４：１の並直列変換を行う回路
であり、入力された４系統のパラレルデータを伝送速度
４倍の１系統のシリアルデータに変換し、並直列変換回
路７３へ送る。並直列変換回路７３は、２：１の並直列
変換を行う回路であり、入力された２系統のパラレルデ
ータを伝送速度２倍の１系統のシリアルデータに変換し
て出力する。並直列変換回路７１〜７３は個別のＩＣチ
ップとして構成される。並直列変換回路７１と並直列変
換回路７２とは同期がとれている必要がある。並直列変
換回路７１，７２にはそれぞれ、入力したクロック信号
を１／４に分周して分周クロック信号を出力するクロッ
ク分周回路が備えられている。また、並直列変換回路７
１および７３にはＰＬＬ回路７４が設けられ、ＰＬＬ回
路７４には外部からのクロック信号（例えば６００Ｍｂ
ｐｓ）が入力されるとともに、並直列変換回路７１のク
ロック分周回路から出力された分周クロック信号（例え
ば６００Ｍｂｐｓ）が入力され、ＰＬＬ回路７４は両入
力の位相に応じた発振を行い、例えば５Ｇｂｐｓのクロ
ック信号を並直列変換回路７３のクロック分周回路へ送
る。並直列変換回路７３のクロック分周回路は、５Ｇｂ
ｐｓのクロック信号を２．５Ｇｂｐｓに分周して並直列
変換回路７１，７２に送る。
【００４７】並直列変換回路７２のクロック分周回路か
ら出力された分周クロック信号が、所定時間Ｄ１１の遅
延を行う遅延回路７５を経てＤ−フリップフロップ７６
のＤ端子へ入力され、一方、並直列変換回路７１のクロ
ック分周回路から出力された分周クロック信号が、Ｄ−
フリップフロップ７６のクロック端子へ入力される。Ｄ
−フリップフロップ７６は、Ｄ端子へ入力された信号
を、クロック端子へ入力された信号によりラッチしてＱ
端子から遅延回路７７へ出力する。遅延回路７７は所定
時間Ｄ１２の遅延を行い、その出力を並直列変換回路７
２のクロック分周回路に送り、クロック分周回路をリセ
ットする。
ら出力された分周クロック信号が、所定時間Ｄ１１の遅
延を行う遅延回路７５を経てＤ−フリップフロップ７６
のＤ端子へ入力され、一方、並直列変換回路７１のクロ
ック分周回路から出力された分周クロック信号が、Ｄ−
フリップフロップ７６のクロック端子へ入力される。Ｄ
−フリップフロップ７６は、Ｄ端子へ入力された信号
を、クロック端子へ入力された信号によりラッチしてＱ
端子から遅延回路７７へ出力する。遅延回路７７は所定
時間Ｄ１２の遅延を行い、その出力を並直列変換回路７
２のクロック分周回路に送り、クロック分周回路をリセ
ットする。
【００４８】こうした第６の実施の形態の動作は、第１
の実施の形態と同じである。なお、第６の実施の形態で
は、非同期時に並直列変換回路７２のクロック分周回路
がリセットされるが、このリセットは並直列変換回路７
２に対して行われるだけでよいので、並直列変換回路７
１および７３に設けられたＰＬＬ回路７４の動作に対し
て影響を与えないで済む。
の実施の形態と同じである。なお、第６の実施の形態で
は、非同期時に並直列変換回路７２のクロック分周回路
がリセットされるが、このリセットは並直列変換回路７
２に対して行われるだけでよいので、並直列変換回路７
１および７３に設けられたＰＬＬ回路７４の動作に対し
て影響を与えないで済む。
【００４９】つぎに、第７の実施の形態を説明する。第
７の実施の形態は並直列変換回路に関する。図１６は第
７の実施の形態の構成図である。第７の実施の形態は、
第６の実施の形態と基本的には同じ構成となっている。
ただし、第７の実施の形態では、並直列変換回路８１，
８２がそれぞれ、２：１の並直列変換を行う回路を４つ
備え、入力された８系統のデータを４系統に変換して並
直列変換回路８３へ出力する。並直列変換回路８３は
８：１の並直列変換を行う。そして、並直列変換回路８
１，８２にはそれぞれ、入力したクロック信号を１／２
に分周して分周クロック信号を出力するクロック分周回
路が備えられ、それらを基に、並直列変換回路８１，８
２はそれぞれ、自己のＩＣチップ内の４つの回路の間で
同期をとることができるが、他のＩＣチップとの間では
このままでは必ずしも同期をとることができない。
７の実施の形態は並直列変換回路に関する。図１６は第
７の実施の形態の構成図である。第７の実施の形態は、
第６の実施の形態と基本的には同じ構成となっている。
ただし、第７の実施の形態では、並直列変換回路８１，
８２がそれぞれ、２：１の並直列変換を行う回路を４つ
備え、入力された８系統のデータを４系統に変換して並
直列変換回路８３へ出力する。並直列変換回路８３は
８：１の並直列変換を行う。そして、並直列変換回路８
１，８２にはそれぞれ、入力したクロック信号を１／２
に分周して分周クロック信号を出力するクロック分周回
路が備えられ、それらを基に、並直列変換回路８１，８
２はそれぞれ、自己のＩＣチップ内の４つの回路の間で
同期をとることができるが、他のＩＣチップとの間では
このままでは必ずしも同期をとることができない。
【００５０】第７の実施の形態の遅延回路８５、Ｄ−フ
リップフロップ８６、遅延回路８７は、第６の実施の形
態の遅延回路７５、Ｄ−フリップフロップ７６、遅延回
路７７とそれぞれ全く同じ構成であり、それらの動作も
第６の実施の形態と全く同じである。
リップフロップ８６、遅延回路８７は、第６の実施の形
態の遅延回路７５、Ｄ−フリップフロップ７６、遅延回
路７７とそれぞれ全く同じ構成であり、それらの動作も
第６の実施の形態と全く同じである。
【００５１】なお、図１７に示すように、第７の実施の
形態に第５の実施の形態を組み合わせるようにしてもよ
い。
形態に第５の実施の形態を組み合わせるようにしてもよ
い。
【００５２】
【発明の効果】以上説明したように本発明では、別々の
ＩＣチップで構成された複数の直並列変換回路または複
数の並直列変換回路における非同期状態を検出して、一
方のクロック分周回路をリセットすることにより、また
は、排他的論理和からクロック信号を作成して一方のク
ロック分周回路に送ることにより、同期の回復を図って
いる。
ＩＣチップで構成された複数の直並列変換回路または複
数の並直列変換回路における非同期状態を検出して、一
方のクロック分周回路をリセットすることにより、また
は、排他的論理和からクロック信号を作成して一方のク
ロック分周回路に送ることにより、同期の回復を図って
いる。
【００５３】これにより、動作途中において非同期状態
になった場合でも短時間に確実に同期を回復させること
ができる。また、本発明によれば並直列変換回路におい
て同期回復を図ってもＰＬＬ回路の動作に影響を与える
ことがない。
になった場合でも短時間に確実に同期を回復させること
ができる。また、本発明によれば並直列変換回路におい
て同期回復を図ってもＰＬＬ回路の動作に影響を与える
ことがない。
【図１】本発明の原理説明図である。
【図２】第１の実施の形態の詳しい構成を示すブロック
図である。
図である。
【図３】第１の実施の形態の各部の信号波形を示すタイ
ミングチャートである。
ミングチャートである。
【図４】第２の実施の形態の構成図である。
【図５】第２の実施の形態の各部の信号波形を第１の同
期ずれに対応して示すタイミングチャートである。
期ずれに対応して示すタイミングチャートである。
【図６】第２の実施の形態の各部の信号波形を第２の同
期ずれに対応して示すタイミングチャートである。
期ずれに対応して示すタイミングチャートである。
【図７】第２の実施の形態の各部の信号波形を第３の同
期ずれに対応して示すタイミングチャートである。
期ずれに対応して示すタイミングチャートである。
【図８】第３の実施の形態の構成図である。
【図９】第４の実施の形態の構成図である。
【図１０】第４の実施の形態の各部の信号波形を第１の
同期ずれに対応して示すタイミングチャートである。
同期ずれに対応して示すタイミングチャートである。
【図１１】第４の実施の形態の各部の信号波形を第２の
同期ずれに対応して示すタイミングチャートである。
同期ずれに対応して示すタイミングチャートである。
【図１２】第４の実施の形態の各部の信号波形を第３の
同期ずれに対応して示すタイミングチャートである。
同期ずれに対応して示すタイミングチャートである。
【図１３】第４の実施の形態の各部の信号波形を第４の
同期ずれに対応して示すタイミングチャートである。
同期ずれに対応して示すタイミングチャートである。
【図１４】第５の実施の形態の構成図である。
【図１５】第６の実施の形態の構成図である。
【図１６】第７の実施の形態の構成図である。
【図１７】第７の実施の形態に第５の実施の形態を組み
合わせた構成図である。
合わせた構成図である。
１ 直並列変換回路 ２ 直並列変換回路 ３ 非同期検出手段 ４ 回復手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 水口 紀明 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 清永 哲也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (12)
- 【請求項１】 並列に動作する複数の直並列変換回路の
互いの同期をとるための同期回路において、 複数の直並列変換回路の非同期状態を検出する非同期検
出手段と、 前記非同期検出手段が非同期状態を検出したときに、前
記複数の直並列変換回路を同期状態に回復させる回復手
段と、 を有することを特徴とする直並列変換回路の同期回路。 - 【請求項２】 前記複数の直並列変換回路はそれぞれ、
入力されたクロック信号を分周して分周クロック信号を
発生するクロック分周手段を含み、 前記非同期検出手段は、 前記複数の直並列変換回路のうちの第１の直並列変換回
路のクロック分周手段が出力した分周クロック信号を遅
延させる第１の遅延手段と、 前記複数の直並列変換回路のうちの第２の直並列変換回
路のクロック分周手段が出力した分周クロック信号で、
前記第１の遅延手段の出力をラッチすることにより、前
記第１の直並列変換回路と前記第２の直並列変換回路と
の非同期状態を検出して非同期信号を出力するラッチ手
段と、 を含み、 前記回復手段は、 前記ラッチ手段が出力する非同期信号を所定時間だけ遅
延させ、当該遅延された非同期信号によって前記第１の
直並列変換回路のクロック分周手段のリセットを行うリ
セット手段を、 含むことを特徴とする請求項１記載の直並列変換回路の
同期回路。 - 【請求項３】 前記ラッチ手段は、Ｄ−フリップフロッ
プであることを特徴とする請求項２記載の直並列変換回
路の同期回路。 - 【請求項４】 入力されたクロック信号を分周して分周
クロック信号を発生するクロック分周手段を各々が備
え、並列に動作する複数の直並列変換回路の互いの同期
をとるための同期回路において、 前記複数の直並列変換回路のうちの第１の直並列変換回
路のクロック分周手段が出力した分周クロック信号を遅
延させる遅延手段と、 前記複数の直並列変換回路のうちの第２の直並列変換回
路のクロック分周手段が出力した分周クロック信号と、
前記遅延手段の出力との排他的論理和を算出し、当該算
出値を前記第１の直並列変換回路へクロック入力信号と
して送る排他的論理和手段とを有することを特徴とする
直並列変換回路の同期回路。 - 【請求項５】 外部からのクロック信号は、前記第２の
直並列変換回路へのみ送られ、前記第１の直並列変換回
路へは送られないことを特徴とする請求項４記載の直並
列変換回路の同期回路。 - 【請求項６】 並列に動作する複数の並直列変換回路の
互いの同期をとるための同期回路において、 複数の並直列変換回路の非同期状態を検出する非同期検
出手段と、 前記非同期検出手段が非同期状態を検出したときに、前
記複数の並直列変換回路を同期状態に回復させる回復手
段と、 を有することを特徴とする並直列変換回路の同期回路。 - 【請求項７】 前記複数の並直列変換回路はそれぞれ、
入力されたクロック信号を分周して分周クロック信号を
発生するクロック分周手段を含み、 前記非同期検出手段は、 前記複数の並直列変換回路のうちの第１の並直列変換回
路のクロック分周手段が出力した分周クロック信号を遅
延させる第１の遅延手段と、 前記複数の並直列変換回路のうちの第２の並直列変換回
路のクロック分周手段が出力した分周クロック信号で、
前記第１の遅延手段の出力をラッチすることにより、前
記第１の並直列変換回路と前記第２の並直列変換回路と
の非同期状態を検出して非同期信号を出力するラッチ手
段と、 を含み、 前記回復手段は、 前記ラッチ手段が出力する非同期信号を所定時間だけ遅
延させ、当該遅延された非同期信号によって前記第１の
並直列変換回路のクロック分周手段のリセットを行うリ
セット手段を、 含むことを特徴とする請求項６記載の並直列変換回路の
同期回路。 - 【請求項８】 前記ラッチ手段は、Ｄ−フリップフロッ
プであることを特徴とする請求項７記載の並直列変換回
路の同期回路。 - 【請求項９】 前記第２の並直列変換回路のクロック分
周手段が出力した分周クロック信号が入力され、前記第
２の並直列変換回路へ分周前のクロック信号を供給する
ＰＬＬ回路を、さらに有することを特徴とする請求項７
記載の並直列変換回路の同期回路。 - 【請求項１０】 入力されたクロック信号を分周して分
周クロック信号を発生するクロック分周手段を各々が備
え、並列に動作する複数の並直列変換回路の互いの同期
をとるための同期回路において、 前記複数の並直列変換回路のうちの第１の並直列変換回
路のクロック分周手段が出力した分周クロック信号を遅
延させる遅延手段と、 前記複数の並直列変換回路のうちの第２の並直列変換回
路のクロック分周手段が出力した分周クロック信号と、
前記遅延手段の出力との排他的論理和を算出し、当該算
出値を前記第１の並直列変換回路へクロック入力信号と
して送る排他的論理和手段とを有することを特徴とする
並直列変換回路の同期回路。 - 【請求項１１】 外部からのクロック信号は、前記第２
の並直列変換回路へのみ送られ、前記第１の並直列変換
回路へは送られないことを特徴とする請求項１０記載の
並直列変換回路の同期回路。 - 【請求項１２】 前記第２の並直列変換回路のクロック
分周手段が出力した分周クロック信号が入力され、前記
第２の並直列変換回路へ分周前のクロック信号を供給す
るＰＬＬ回路を、さらに有することを特徴とする請求項
１０記載の並直列変換回路の同期回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051142A JPH09247116A (ja) | 1996-03-08 | 1996-03-08 | 直並列変換回路および並直列変換回路の同期回路 |
| US08/789,186 US5808571A (en) | 1996-03-08 | 1997-01-24 | Synchronization control unit which maintains synchronization between serial-to-parallel converters operating in parallel, or between parallel-to-serial converters operating in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8051142A JPH09247116A (ja) | 1996-03-08 | 1996-03-08 | 直並列変換回路および並直列変換回路の同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09247116A true JPH09247116A (ja) | 1997-09-19 |
Family
ID=12878584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8051142A Withdrawn JPH09247116A (ja) | 1996-03-08 | 1996-03-08 | 直並列変換回路および並直列変換回路の同期回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5808571A (ja) |
| JP (1) | JPH09247116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013003825A (ja) * | 2011-06-16 | 2013-01-07 | Fujitsu Ltd | クロック動作システム |
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|---|---|---|---|---|
| SE517770C2 (sv) * | 1997-01-17 | 2002-07-16 | Ericsson Telefon Ab L M | Seriell-parallellomvandlare |
| JP3526718B2 (ja) * | 1997-03-17 | 2004-05-17 | 富士通株式会社 | 異なった伝送容量の受信信号の処理が可能な信号処理装置 |
| JPH113134A (ja) * | 1997-06-13 | 1999-01-06 | Toshiba Corp | 半導体チップキット |
| JPH1198101A (ja) * | 1997-09-17 | 1999-04-09 | Nec Corp | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
| JPH11122636A (ja) * | 1997-10-09 | 1999-04-30 | Sony Corp | 映像信号伝送装置 |
| JPH11122117A (ja) * | 1997-10-15 | 1999-04-30 | Sony Corp | シリアル・パラレル変換装置 |
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| DE19917016A1 (de) * | 1999-04-15 | 2000-10-19 | Philips Corp Intellectual Pty | Schaltungsanordnung zur Parallel/Seriell-Umsetzung |
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| US6762560B1 (en) * | 2003-01-13 | 2004-07-13 | Nano Silicon Pte. Ltd. | High speed over-sampler application in a serial to parallel converter |
| JP4062522B2 (ja) * | 2003-03-11 | 2008-03-19 | 横河電機株式会社 | 光信号処理装置 |
| US7015838B1 (en) * | 2003-09-11 | 2006-03-21 | Xilinx, Inc. | Programmable serializing data path |
| US7471752B2 (en) * | 2004-08-06 | 2008-12-30 | Lattice Semiconductor Corporation | Data transmission synchronization |
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| US7627069B2 (en) * | 2005-01-27 | 2009-12-01 | Rambus Inc. | Digital transmit phase trimming |
| DE102006041785B3 (de) * | 2006-09-06 | 2008-04-17 | Qimonda Ag | Vorrichtung und Verfahren zum Parallelisieren von seriellen digitalen Eingangssignalen |
| US7598894B2 (en) * | 2007-10-19 | 2009-10-06 | Himax Technologies Limited | Source driver and digital-to-analog converter thereof |
| KR100936445B1 (ko) * | 2008-01-11 | 2010-01-13 | 한국과학기술원 | 고속 직렬-병렬 변환시스템 및 방법 |
| EP2346171A4 (en) * | 2008-11-05 | 2012-11-14 | Nec Corp | ELECTRONIC SWITCHING CIRCUIT, SCREEN HOLD SWITCH MODULE, METHOD FOR OPERATING CONTROL OF THE ELECTRONIC SWITCHING CIRCUIT SYSTEM AND PROGRAM THEREFOR |
| JP6113615B2 (ja) * | 2013-09-19 | 2017-04-12 | 株式会社東芝 | 制御装置、電力変換装置、制御方法、プログラム及び制御システム |
| JP6239987B2 (ja) | 2014-01-16 | 2017-11-29 | 株式会社東芝 | パラレルシリアル変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442405A (en) * | 1993-12-22 | 1995-08-15 | Matsushita Electric Industrial Co., Ltd. | Frame synchronizing circuit for frame synchronization of digital signals |
-
1996
- 1996-03-08 JP JP8051142A patent/JPH09247116A/ja not_active Withdrawn
-
1997
- 1997-01-24 US US08/789,186 patent/US5808571A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013003825A (ja) * | 2011-06-16 | 2013-01-07 | Fujitsu Ltd | クロック動作システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5808571A (en) | 1998-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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