JPH0481902B2 - - Google Patents

Description

【発明の詳細な説明】 〔目次〕 概 要 産業上の利用分野 従来の技術（第１１図〜第１５図） 発明が解決しようとする問題点 問題点を解決するための手段（第１図） 作 用 実施例（第２図〜第１０図） 発明の効果 〔概要〕 １フレーム内にｎビツトからなるフレーム同期
信号を集中的に配置してシリアルに伝送する
PCM通信の受信側において、入力データを直並
列変換してｎビツトの並列出力を発生し、フレー
ム同期信号検出前においては、これをラツチ周期
Tk＝ｋ／foでビツトごとにラツチしてフレーム
同期信号検出を行い、検出できなかつたとき、１
フレームごとにラツチデータを１ビツトシフトし
て同期検出を行うことによつて、ｋフレーム内に
同期検出を可能にする。フレーム同期信号検出後
はラツチ周期Tn＝ｎ／foでラツチして同期検出
を繰り返し、所定回数の同期検出が行われたと
き、同期確立を判定する。

または入力データを直並列変換してｎ＋ｋ−１
ビツトの並列出力を発生し、フレーム同期信号検
出前においては、これをラツチ周期Tk＝ｋ／fo
でｎ＋ｋ−１ビツトごとにラツチし、ｋ個の同期
検出部によつて並列にフレーム同期信号検出を行
うことによつて、１フレーム内に同期検出を可能
にする。フレーム同期信号検出後はラツチ周期
Tn＝ｎ／foでラツチして同期検出を繰り返し、
所定回数の同期検出が行われたとき、同期確立を
判定する。そしてラツチ部のｎ＋ｋ−１ビツトの
並列出力のうち、フレーム同期信号を検出した位
置に対応するｎビツトを抽出することによつて、
所要の１タイムスロツト分の出力を発生する。

〔産業上の利用分野〕 本発明は受信データのフレーム同期をとるフレ
ーム同期方式に係り、特に高速動作が可能である
とともに同期確立時間が短い高速フレーム同期方
式に関するものである。

PCM通信においては、受信側において送信デ
ータを正しく受信できるようにするため、送信デ
ータにフレーム同期信号を重畳して送出し、受信
側ではこのフレーム同期信号をもとに、受信デー
タの位相を識別するフレーム同期方法が、一般に
用いられている。

このようなフレーム同期方式においては、でき
るだけ高速で同期動作を行うことができるととも
に、同期確立にいたる時間が短いことが要望され
る。

〔従来の技術〕

従来フレーム同期方式としては、次に述べるよ
うな２通りの手法が用いられている。なお以下に
おいてはフレーム構成として、第１１図に示すよ
うに１フレーム＝ｍタイムスロツト（TS）、１タ
イムスロツト＝ｎビツトとし、第１タイムスロツ
トにフレーム同期信号FSYNCを集中配置するも
のとする。

第１２図は第１の従来例の構成を示したもので
あつて、同期検出をビツトごとに行う場合を例示
している。

また第１３図はこの場合の各部信号のタイムチ
ヤートを示したものである。

第１２図において、fo bpsからなる入力シリア
ルデータは直並列変換（Ｓ／Ｐ）部１において、
foHzのクロツクによつて１タイムスロツト相当の
ｎビツトの並列信号に直並列変換され、ラツチ部
２においてfoおよびfo／ｎHzのクロツクによつて
ラツチされて、fo／ｎ bpsの出力データを生じ
る。

一方同期検出部５は、直並列変換部１のｎビツ
トの並列信号を、所定のフレーム同期信号パター
ンと比較して、一致したときリセツト信号を発生
して、カウンタ３およびカウンタ４をリセツトす
る。ここでカウンタ３はビツトカウンタであつ
て、foHzのクロツクによつて入力データのビツト
数をカウントして、fo／ｎ bpsのパルスすなわ
ちタイムスロツトの区切りを示す出力を発生す
る。カウンタ４はタイムスロツトカウンタであつ
て、カウンタ３のfo／ｎのパルスをカウントし
て、fo／nm bpsのパルスすなわちフレームの区
切りを示すクロツクを発生する。

同期保護部６はカウンタ４の出力に応じて、次
にフレーム同期信号が到達したとき、同期検出部
５において再び一致が検出されたか否かを見る。
後方保護としてこれを複数回繰り返して行い、所
定回数連続してフレーム同期信号パターンが検出
されたとき、フレーム同期確立を判定してフレー
ム同期パルスF.Syncを出力する。

第１３図においては、直並列変換部１における
各レジスタ出力SR１，……，SRn−１，SRnに、
太実線で示すようにフレーム同期信号パターンＦ
１，……，Fn−１，Fnが現れたときリセツト信
号が出力されて、カウンタ３、カウンタ４がリセ
ツトされることが示されている。

第１４図は第２の従来例の構成を示したもので
あつて、同期検出をタイムスロツトごとに行う場
合を例示している。

また第１５図はこの場合の各部信号のタイムチ
ヤートを示したものである。

第１４図において、直並列変換（Ｓ／Ｐ）部
１、ラツチ部２およびカウンタ３は高速部を構成
し、fo bpsからなる入力シリアルデータは直並列
変換部１において、foHzのクロツクによつて１タ
イムスロツト相当のｎビツトの並列信号に直並列
変換され、ラツチ部２においてfoおよびカウンタ
３のfo／ｎHzのクロツクによつてラツチされて、
fo／ｎ bpsの出力データを生じる。カウンタ３
は高速カウンタであつて、foHzのクロツクによつ
て入力データのビツト数をカウントして、fo／ｎ
bpsのパルスすなわちタイムスロツトの区切り
を示すクロツクを発生する。

一方同期検出部７、カウンタ８、同期保護部９
は低速部を構成し、同期検出部７はラツチ部２に
ラツチされたｎビツトの並列信号を、所定のフレ
ーム同期信号パターンと比較して、一致するか否
かを検出する。

同期保護部９は同期検出部７において一致が検
出されないときはカウンタ３にシフトパルスを送
つて、カウントを２ビツトシフトし、これによつ
てラツチ２におけるラツチタイミングが１ビツト
シフトされる。同期検出部７においては次のフレ
ームにおいて再び一致検出を行う。このような動
作を繰り返して、ラツチタイミングを順次１ビツ
トずつシフトしながら同期検出を続ける。同期検
出部７においてフレーム同期信号パターンとの一
致が検出されたとき、同期保護部９はリセツト信
号を発生して、カウンタ８をリセツトする。カウ
ンタ８は低速カウンタであつて、カウンタ３の
fo／ｎのパルスをカウントして、fo／nm bpsの
パルスすなわちフレームの区切りを示すクロツク
を発生するものである。

その後、後方保護として複数回の一致検出が行
われるか否かを見て、所定回数連続してフレーム
同期信号パターンが検出されたとき、フレーム同
期確立を判定してフレーム同期パルスF.Syncを
出力する。

第１５図においては、ラツチ部２における各レ
ジスタ出力LR１，……，LRn−１，LRnがシフ
トパルスによつて、順次１ビツトずつシフトさ
れ、太実線で示すようにフレーム同期信号パター
ンＦ１，……，Fn−１，Fnが現れたときリセツ
ト信号が出力されて、カウンタ８がリセツトされ
ることが示されている。

〔発明が解決しようとする問題点〕

第１２図および第１３図に示された従来の方式
では、同期検出部において伝送路速度（fo bps）
でフレーム同期信号の検出を行つており、伝送信
号に誤りがなければ１フレーム時間内に必ずフレ
ーム同期信号を捕捉することができ、同期確立が
速い利点がある。

しかしながら本方式では、直並列変換、同期検
出、カウンタリセツト等の一連の処理を１ビツト
以内に行う必要があり、各構成部分に対して高速
動作が要求される。本方式の場合、高速動作を必
要とするループを含むため、使用デバイス（特に
フリツプ・フロツプ）の最高動作速度に対する本
方式での動作可能速度は、1/2以下となることが
予想される。

第１４図および第１５図に示された従来の方式
では、高速動作を必要とするのは、直並列変換部
１、ラツチ部２およびカウンタ３からなる高速部
のみであり、ループ系を含む低速部はタイムスロ
ツト速度で動作すればよいので、使用デバイスの
最高動作速度に対する動作可能速度が向上する。

しかしながら本方式では、フレーム同期信号検
出にいたる時間が長く、最悪ｎフレーム時間を必
要とする。従つて同期確立時間が長く、伝送路の
切り替え等を行う場合、末端の端局装置に対する
波及効果が大きく、特に多段接続されている場合
問題となる。

〔問題点を解決するための手段〕

本発明はこのような従来技術の問題点を解決し
ようとするものであつて、第１の発明は第１図ａ
に示す原理的構成を有し、１フレーム内にｎビツ
トからなるフレーム同期信号またはフレーム同期
信号の一部を集中的に配置してfo（bps）でシリア
ルに伝送するPCM通信の受信側におけるフレー
ム同期方式において、ラツチ手段１０１と、同期
検出手段１０２と、ラツチタイミング信号発生手
段１０３とを具えたものである。

また第２の発明は第１図ｂに示す原理的構成を
有し、１フレーム内にｎビツトからなるフレーム
同期信号またはフレーム同期信号の一部を集中的
に配置してfo（bps）でシリアルに伝送するPCM
通信の受信側におけるフレーム同期方式におい
て、ラツチ手段１０１Ａと、並列同期検出手段１
０２Ａと、ラツチタイミング信号発生手段１０３
と、出力選択手段１０４とを具えたものである。

ラツチ手段１０１Ａは、シリアル信号をパラレ
ル信号に変換してラツチするものである。

ラツチ手段１０１Ａは、シリアル信号を（ｎ＋
１）ビツト以上のパラレル信号に変換してラツチ
するものである。

同期検出信号１０２は、ラツチされた信号から
フレーム同期用信号の検出を行うものである。

並列同期検出手段１０２Ａは、複数個の同期検
出部を有し、ラツチされた信号における順次１ビ
ツトずつ異なる位置のｎビツトの信号からそれぞ
れフレーム同期信号の検出を行うものである。

ラツチタイミング信号発生手段１０３は、ラツ
チ手段１０１におけるラツチタイミングパルスと
して、フレーム同期用信号の検出前はfo／ｋ（Hz）
（ｎ＞ｋ≧２）、フレーム同期用信号の検出後は
fo／ｎ（Hz）に変化させて与えるものである。

出力選択手段１０４は、ラツチされた信号から
フレーム同期用信号を検出した同期検出部に対応
する位置の１タイムスロツトの信号を抽出して出
力するものである。

さらに第２の発明において、出力選択手段１０
４をフレーム同期用信号を検出した同期検出部か
らの制御に基づいてラツチ手段１０１Ａの複数本
の出力線から１タイムスロツトの信号を選択する
セレクタ手段とし、また出力選択手段１０４をフ
レーム同期信号を検出した同期検出部からの制御
に基づいてラツチタイミング信号発生手段１０３
におけるラツチタイミングパルスの位相を変化さ
せる位相選択手段としたものである。

〔作用〕

第１の発明においては、直並列変換部において
入力データをｎビツトごとにfoHzのクロツクで直
並列変換してｎビツトの並列出力を発生する。フ
レーム同期信号検出前においては、ラツチ部は
fo／ｋHzのラツチパルスによつてｎビツトごとに
ラツチする。同期検出部は１個であつて、ラツチ
されたデータからラツチ周期Tk＝ｋ／foごとに
フレーム同期信号検出を行い、検出できなかつた
とき、１フレームごとにラツチパルスを１ビツト
シフトして、ラツチデータを１ビツトシフトして
同期検出を行うので、ｋフレーム内に同期検出を
行うことができる。フレーム同期信号検出後はラ
ツチパルスをfo／ｎHzにして、ラツチ周期Tk＝
ｎ／foごとに同期検出を繰り返すので、伝送路誤
りがない限り１フレームごとに同期検出が行わ
れ、所定回数の同期検出が行われたとき、同期確
立を判定する。

第２の発明においては、直並列変換部において
入力データをｎ＋ｋ−１ビツトごとにfoHzのクロ
ツクで直並列変換してｎ＋ｋ−１ビツトの並列出
力を発生する。フレーム同期信号検出前において
は、ラツチ部はfo／ｋHzのラツチパルスによつて
ｎ＋ｋ−１ビツトごとにラツチする。同期検出部
はｋ個であつて、ラツチされたデータからラツチ
周期Tk＝ｋ／foごとにフレーム同期信号検出を
行うので、１フレーム内に同期検出を行うことが
できる。フレーム同期信号検出後はラツチパルス
をfo／ｎHzにして、ラツチ周期Tk＝ｎ／foごと
に同期検出を繰り返すので、伝送路誤りがない限
り１フレームごとに同期検出が行われ、所定回数
の同期検出が行われたとき、同期確立を判定す
る。そしてラツチ部のｎ＋ｋ−１ビツトの並列出
力のうち、ｋ個の同期検出部のうちフレーム同期
信号を検出した同期検出部の番号に対応するｎビ
ツトを抽出することによつて、所要の１タイムス
ロツト分の出力を発生する。

〔実施例〕 第２図は本発明の一実施例を示したものであつ
て、第１４図におけると同じ部分を同じ番号で示
し、１１は可変出力カウンタである。

第３図は第２図における可変出力カウンタ１１
の構成例を示したものである。

また第４図は第２図および第３図における各部
信号を示すタイムスチヤートであつて、ｎ＝４、
ｋ＝２の場合を例示している。

直並列変換（Ｓ／Ｐ）部１、ラツチ部２、可変
出力カウンタ１１からなる高速部の構成は第１４
図の場合と同様であるが、可変出力カウンタ１１
はfoHzのクロツクを分周して、２種類の異なる分
周出力（fo／ｋHz、fo／ｎHz）を発生することが
できる。なお分周比ｋの値として、ｎ＞ｋ≧２を
とるものとする。

fo bpsからなる入力シリアルデータは直並列変
換部１において、foHzのクロツクによつて１タイ
ムスロツト相当のｎビツトの並列信号に直並列変
換され、ラツチ部２においてfoおよび可変出力カ
ウンタ１１のクロツクによつてラツチされて、出
力データを生じる。

同期検出部７におけるフレーム同期信号検出前
は、同期保護部９からのモード選択信号に基づ
き、可変出力カウンタ１１は分周出力fo／ｋを生
じ、ラツチ部２はこれによつて、ｎビツトの出力
データを生じる。

同期検出部７、カウンタ８、同期保護部９は低
速部を構成し、同期検出部７はラツチ部２にラツ
チされたｎビツトの並列信号を、所定のフレーム
同期信号パターンと比較して、一致するか否かを
検出する。この場合のフレーム同期信号検出は、
入力データのｋビツトごとに行われる。

同期保護部９は同期検出部７において、１フレ
ーム間の検出によつては一致が検出されないとき
は、可変出力カウンタ１１にシフトパルスを送つ
てカウントを１ビツトシフトし、これによつてラ
ツチ部２におけるラツチタイミングが１ビツトシ
フトされる。同期検出部７においては再び一致検
出を行う。このような動作を繰り返して、ラツチ
タイミングを順次１ビツトずつシフトしながら同
期検出を続ける。従つて伝送路誤りがない限り、
最悪ｋフレーム間には一致が検出されることにな
る。例えばｋ＝２とすれば、次のフレームでは必
ず一致検出が行われる。

同期検出部７においてフレーム同期信号パター
ンとの一致が検出されたとき、同期保護部９はモ
ード選択信号を発生して可変出力カウンタ１１か
ら分周出力fo／ｎを発生させて、ラツチ部２にお
いてタイムスロツトごとにラツチするとともに、
リセツト信号を発生してカウンタ８をリセツトす
る。カウンタ８は低速カウンタであつて、可変出
力カウンタ１１のfo／ｎのパルスをカウントし
て、fo／nm bpsのパルスすなわちフレームの区
切りを示すクロツクを発生するものである。

その後、フレームごとに同期検出を行つて、後
方保護として複数回の一致検出が行われるか否か
を見て、所定回数連続してフレーム同期信号パタ
ーンが検出されたとき、フレーム同期確立を判定
してフレーム同期パルスF.Syncを出力する。

可変出力カウンタ１１は第３図に示すように、
クロツクfoをカウントする１段目のカウンタ
CNT１と２段のカウンタCNT２とからなり、カ
ウンタCNT１によつてfo／ｋのクロツクを発生
し、カウンタCNT２によつてfo／ｎのクロツク
を発生するものであつて、ｎ＝４、ｋ＝２の場合
にはカウンタCNT１は２分周のカウンタであり、
カウンタCNT２は４分周のカウンタである。セ
レクタSELは同期保護部９のモード選択信号に応
じてカウンタCNT１またはカウンタCNT２のク
ロツクを選択して出力する。また、シフトパルス
をカウンタCNT１のカウントイネーブル端子EN
に加えることによつて、カウントをシフトする。

第４図においては、ｎ＝４に対応して直並列変
換部１およびラツチ部２が４ビツトから構成され
ているとき、直並列変換部１のレジスタSR１，
SR２，SR３，SR４にフレーム同期信号パター
ンが現れないときは、モード選択信号が“Ｌ”で
あつて、ラツチ周期はTk＝ｋ／fo（sec）であり、
シフトパルスに応じて可変出力カウンタ１１のカ
ウントをシフトすることによつて、各レジスタの
内容が順次１ビツトずつずれながらfo／ｋのラツ
チクロツクによつてラツチ部２にラツチされ、太
実線で示すようにフレーム同期信号パターンＦ
１，Ｆ２，Ｆ３，Ｆ４が現れたとき、同期検出が
行われてモード選択信号が“Ｈ”となり、以後
fo／ｋのラツチクロツクによつてラツチされてラ
ツチ周期はTn＝ｎ／fo（sec）になるとともに、
リセツト信号が出力されてカウンタ８がリセツト
されることが示されている。

第２図〜第４図の実施例に示された方式では、
フレーム同期信号検出前はfo／ｋ（ｋ＜ｎ）の周
期でラツチし高速で同期検出を行うので、最悪同
期検出時間はTmax＝ｋ Tf（Tfはフレーム周
期）（２≦ｋ＜ｎ）に短縮される。フレーム同期
回路全体のバランスを考慮して、フレーム処理部
の動作速度を伝送路速度の1/2（ｋ＝２に相当す
る）とした場合、第１５図に示された従来例にお
いてｎフレーム分必要だつた同期検出時間が２フ
レーム分に短縮される。一方、フレーム同期信号
検出後はfo／ｎの周期で低速で同期確立処理を行
うので、従つて高速動作性と同期確立時間の短縮
が同時に実現される。

第５図は本発明の他の実施例を示したものであ
つて、第２図におけると同じ部分を同じ番号で示
し、１１は可変出力カウンタ、１２は並列同期検
出部、１３は同期制御部、１４はセレクタであ
る。

第５Ａ図は第５図における可変出力カウンタ１
１の構成例を示したものである。

第６図は第５図におけるカウンタ８、同期保護
部９、並列同期検出信号１２、同期制御部１３を
含む同期処理部の構成例を示したものである。

また第７図は第５図および第６図における各部
信号を示すタイムスチヤートであつて、ｎ＝４、
ｋ＝２の場合を例示している。

直並列変換部１、ラツチ部２、可変出力カウン
タ１１からなる高速部の構成は第１４図の場合と
同様であるが、直並列変換部１およびラツチ部２
はｎ＋ｋ−１ビツトからなつていて、fo bpsの入
力データをfoHzのクロツクによつて直並列変換
し、foおよび可変出力カウンタ１１のクロツクに
よつてラツチして、ｎ＋ｋ−１ビツトの並列出力
を発生する。また可変出力カウンタ１１の構成
は、第２図および第３図において説明したものと
同様であるが、カウントのシフト動作を行わず、
従つてシフトパルス入力を欠いている。

同期検出部８におけるフレーム同期信号検出前
は、同期保護回路９からのモード選択信号に基づ
き、可変出力カウンタ１１は分周出力fo／ｋを生
じ、ラツチ部２はこれにによつてラツチして、ｎ
＋ｋ−１ビツトの出力データを生じる。

並列同期検出部１２は、第６図に具体的構成を
示すごとく、ｋ個のｎビツトの同期検出部＃１〜
＃ｋからなり、ｎ＋ｋ−１ビツトの並列信号から
順次１ビツトずつずれたビツトの信号を取り込ん
で、順次所定のフレーム同期信号パターンと比較
して、いずれかの同期検出部で一致が検出された
とき、一致パルスを発生する。

並列同期検出部１２においてフレーム同期信号
パターンとの一致が検出されたとき、同期保護部
９はモード選択信号を発生して可変出力カウンタ
１１から分周出力fo／ｎを発生させて、ラツチ部
２においてタイムスロツトごとにラツチするよう
にする。

同期制御部１３において、オア回路ORはｋ個
の同期検出部の一致パルスの論理和をとつてリセ
ツト信号を発生し、これによつてカウンタ８をリ
セツトする。これと同時にストローブ信号を発生
して、一致パルスを発生した同期検出部の番号を
制御メモリMEMに書き込む。カウンタ８は低速
カウンタであつて、可変出力カウンタ１１のfo／
ｎのパルスをカウントして、fo／nm bpsのパル
スすなわちフレームの区切りを示すクロツクを発
生するものである。

同期保護部９はカウンタ８の出力に応じて、次
にフレーム同期信号が到達したとき、並列同期検
出部１２において再び一致が検出されたか否かを
見るが、この際セレクタSELは制御メモリMEM
の出力によつて制御されることによつて、前回一
致を検出した同期検出部の出力を選択するので、
同一タイムスロツトに対して一致検出を行うこと
ができる。同期保護部９においては後方保護とし
て、これを複数回繰り返して行い、所定回数連続
してフレーム同期信号パターンが検出されたと
き、フレーム同期確立を判定してフレーム同期パ
ルスF.Syncを出力する。

これと同時に同期制御部１３は制御メモリ
MEMの出力によつてセレクタ１４を制御して、
ラツチ２のｎ＋ｋ−１本の並列信号出力から、並
列同期検出部１２において一致が検出された同期
検出部に対応するｎ本の信号を選択させる。これ
によつてセレクタ１４からfo／ｎ bpsの出力デ
ータを生じる。

第７図においては、ｎ＝４、ｋ＝２に対応して
直並列変換部１およびラツチ部２が５ビツトから
構成されているとき、直並列変換部１のレジスタ
SR１，SR２，SR３，SR４にフレーム同期信号
パターンが現れないときは、モード選択信号が
“Ｌ”であつて、ラツチ周期Tk＝ｋ／fo（sec）で
あり、各レジスタの内容が順次１ビツトずつずれ
ながらfo／ｋのラツチクロツクによつてラツチ部
２にラツチされ、太実線で示すようにフレーム同
期信号パターンＦ１，Ｆ２，Ｆ３，Ｆ４が現れた
とき、同期検出が行われてモード選択信号が
“Ｈ”となり、以後fo／ｎのラツチクロツクによ
つてラツチされてラツチ周期はTn＝ｎ／fo（sec）
になるとともに、リセツト信号が出力されてカウ
ンタ８がリセツトされ、ストローブ信号によつて
制御メモリMEMに同期検出部の番号（１，０）
が書き込まれることが示されている。セレクタ１
４はこれによつて、ラツチ２のレジスタLR１〜
LR４の出力を選択して出力する。

第５図〜第７図の実施例に示された方式では、
フレーム同期信号検出前はfo／ｋ（ｋ＜ｎ）の周
期でラツチした高速で同期検出を行い、さらにｋ
個の同期検出部によつて並列に同期検出処理を行
つているので、１フレーム内に同期信号の検出を
行うことが可能となり、第１２図に示された第１
の従来例と等価な同期確立時間を実現することが
できる。一方、フレーム同期信号検出後は、fo／
ｎの同期で同期確立処理を行う。従つて高速動作
性と同期確立時間の短縮が同時に実現される点も
同様である。

そして同期信号検出後は、出力段に挿入された
セレクタ１４を並列同期処理部の制御メモリ内に
書き込まれた同期信号が検出された同期検出部番
号によつ制御することによつて、所要の１タイム
スロツト分の出力データを得るようにしている。

本実施例の場合、ｋが大きくなるほど同期確立
処理部分の動作速度を低下させることができる
が、反面、同期検出部の数が増加する。

第８図は本発明の別の実施例を示したものであ
つて、第５図におけると同じ部分を同じ番号で示
し、１５は位相制御機能を有する可変出力カウン
タである。第８図におけるカウンタ８、同期保護
部９、並列同期検出部１２、同期制御部１３を含
む同期処理部の構成は第６図に示されたものと同
様である。

また第９図は第８図の実施例における位相制御
機能を有する可変出力カウンタ１５の構成例を示
したものである。

第８図および第９図において、並列同期検出部
１２においてフレーム同期信号が検出されたと
き、フレーム同期信号が検出された同期検出部の
番号は制御メモリMEMに書き込まれる。位相セ
レクタPhase SELは、制御メモリMEMからの記
憶された番号に対応する位相選択信号に基づい
て、カウンタCNT２の出力位相φ1〜φkを選択す
る。これによつてそれぞれ位相を異にするｋ本の
fo／ｎのラツチタイミングパルスのうち、フレー
ム同期信号が検出された同期検出部に相当するも
のがラツチ部２に与えられ、従つてラツチ部２の
ｎ本の出力からフレーム同期信号が検出された同
期検出部に相当する、所要の１タイムスロツト分
の出力データが得られる。

第１０図は本発明のさらに別の実施例を示した
ものであつて、第８図におけると同じ部分を同じ
番号で示し、１６はシフトパルス発生回路であ
る。第１０図におけるカウンタ８、同期保護部
９、並列同期検出部１２、同期制御部１３を含む
同期処理部の構成は第６図に示されたものと同様
である。

第１０図において、並列同期検出部１２におい
てフレーム同期信号が検出されたとき、フレーム
同期信号が検出された同期検出部の番号は制御メ
モリMEMに書き込まれる。第１０図の実施例で
は、第８図の実施例で位相セレクタPhase SEL
によつて可変出力カウンタ１５の出力クロツク
fo／ｎの位相を変化させるようにした代りに、同
期制御部１３の制御出力によつて制御されるシフ
トパルス発生部１６を設け、その出力パルスによ
つて可変出力カウンタ１５のカウント数をシフト
させることによつて、ラツチ部２におけるラツチ
タイミングを制御するようにしたものであり、第
８図の実施例と同様の動作を実現することができ
る。

〔発明の効果〕

以上説明したように本発明によれば、入力信号
を高速でラツチした信号に対し、フレーム同期信
号検出前は、ラツチデータをシフトしながら同期
検出を行うかまたは複数個の同期検出部によつて
並列に同期検出を行うことによつて、同期検出を
短時間内に行い、フレーム同期信号検出後は低速
でラツチして同期検出を繰り返し、所定回数の同
期検出が行われたとき、同期確立を判定するよう
にしたので、従来の高速ループ系における遅延時
間に基づく高速動作に対する障害を除去すること
ができるとともに、迅速な同期信号検出が可能と
なり、高速動作性と同期確立時間の短縮とを同時
に実現することができる。

本発明方式はLSI化に有効であり、高速部の構
成が単純化されるのでデバイスの最高動作速度付
近での高速フレーム同期処理が可能になるととも
に、高速動作部分が少ないので消費電力が低減さ
れる。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図
は本発明の一実施例を示す図、第３図は第２図に
おける可変出力カウンタの構成例を示す図、第４
図は第２図および第３図における各部信号を示す
タイムチヤート、第５図は本発明の他の実施例を
示す図、第５Ａ図は第５図における可変出力カウ
ンタの構成例を示す図、第６図は第５図における
同期処理部の構成例を示す図、第７図は第５図お
よび第６図における各部信号を示すタイムチヤー
ト、第８図は本発明の別の実施例を示す図、第９
図は第８図における位相制御機能付き可変出力カ
ウンタの構成例を示す図、第１０図は本発明のさ
らに別の実施例を示す図、第１１図はフレーム構
成を例示する図、第１２図は第１の従来例の構成
を示す図、第１３図は第１２図の従来例における
各部信号のタイムチヤートを示す図、第１４図は
第２の従来例の構成を示す図、第１５図は第１４
図の従来例における各部信号のタイムチヤートを
示す図である。 １……直並列変換（Ｓ／Ｐ）部、２……ラツチ
部、３，８……カウンタ、７……同期検出部、９
……同期保護部、１１……可変出力カウンタ、１
２……並列同期検出部、１３……同期制御部、１
４……セレクタ、１５……位相制御機能付き可変
出力カウンタ、１６……シフトパルス発生部、１
０１，１０１Ａ……ラツチ手段、１０２……同期
検出手段、１０２Ａ……並列同期検出手段、１０
３……ラツチタイミング信号発生手段、１０４…
…出力選択手段。

Claims (1)

1. 【特許請求の範囲】 １ １フレーム内にｎビツトからなるフレーム同
   期信号またはフレーム同期信号の一部を集中的に
   配置してfo（bps）でシリアルに伝送するPCM通
   信の受信側におけるフレーム同期方式において、 該シリアル信号をパラレル信号に変換してラツ
   チするラツチ手段１０１と、 該ラツチされた信号から前記フレーム同期用信
   号の検出を行う同期検出手段１０２と、 前記ラツチ手段１０１におけるラツチタイミン
   グパルスとして、フレーム同期用信号の検出前は
   fo／Ｋ（Hz）（ｎ＞Ｋ≧２）、フレーム同期用信号
   の検出後はfo／ｎ（Hz）に変化させて与えるラツ
   チタイミング信号発生手段１０３と を具えたことを特徴とする高速フレーム同期方
   式。 ２ １フレーム内にｎビツトからなるフレーム同
   期信号またはフレーム同期信号の一部を集中的に
   配置してfo（bps）でシリアルに伝送するPCM通
   信の受信側におけるフレーム同期方式において、 該シリアル信号を（ｎ＋１）ビツト以上のパラ
   レル信号に変換してラツチするラツチ手段１０１
   Ａと、 複数個の同期検出部を有し、前記ラツチされた
   信号における順次１ビツトずつ異なる位置のｎビ
   ツトの信号からそれぞれ前記フレーム同期用信号
   の検出を行う並列同期検出手段１０２Ａと、 前記ラツチ手段１０１Ａにおけるラツチタイミ
   ングパルスとして、フレーム同期用信号の検出前
   はfo／Ｋ（Hz）（ｎ＞Ｋ≧２）、フレーム同期用信
   号の検出後はfo／ｎ（Hz）に変化させて与えるラ
   ツチタイミング信号発生手段１０３と、 前記ラツチされた信号からフレーム同期用信号
   を検出した同期検出部に対応する位置の１タイム
   スロツトの信号を抽出して出力する出力選択手段
   １０４と を具えてなることを特徴とする高速フレーム同期
   方式。 ３ 前記出力選択手段１０４が、フレーム同期用
   信号を検出した同期検出部からの制御に基づいて
   前記ラツチ手段１０１Ａの複数本の出力線から１
   タイムスロツト分の信号を選択するセレクタ手段
   であることを特徴とする特許請求の範囲第２項記
   載の高速フレーム同期方式。 ４ 前記出力選択手段１０４が、フレーム同期用
   信号を検出した同期検出部からの制御に基づいて
   前記ラツチタイミング信号発生手段１０３におけ
   るラツチタイミングパルスの位相を変化させる位
   相選択手段であることを特徴とする特許請求の範
   囲第２項記載の高速フレーム同期方式。